JP7303807B2 - 窒化物半導体装置 - Google Patents

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Description

本開示は、窒化物半導体装置に関する。
窒化ガリウム（ＧａＮ）及び窒化アルミニウム（ＡｌＮ）に代表される窒化物半導体は、バンドギャップが大きいワイドギャップ半導体であり、絶縁破壊電界が大きく、電子の飽和ドリフト速度がヒ化ガリウム（ＧａＡｓ）半導体又はシリコン（Ｓｉ）半導体に比べて大きいという特長を有している。このため、高出力化、かつ、高耐圧化に有利な窒化物半導体を用いたパワートランジスタの研究開発が行われている。
例えば、特許文献１には、ＧａＮ系積層体を備える縦型の半導体装置が開示されている。特許文献１に開示された半導体装置は、ＧａＮ系積層体に設けられた開口部の壁面を覆うように位置するチャネルを含む再成長層を有する縦型の電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である。チャネルは、再成長層に発生する二次元電子ガス（２ＤＥＧ：2 - Dimensional Electron Gas）によって形成されている。これにより、移動度が高く、オン抵抗が低いＦＥＴが実現されている。
特許第５５６９３２１号公報
しかしながら、上記従来の半導体装置では、高耐圧化と大電流動作とが両立できないという問題がある。
そこで、本開示は、高耐圧で、かつ、大電流動作が可能な窒化物半導体装置を提供する。
上記課題を解決するため、本開示の一態様に係る窒化物半導体装置は、基板と、前記基板の上方に設けられた第１の導電型の第１の窒化物半導体層と、前記第１の窒化物半導体層の上方に設けられた、前記第１の導電型とは異なる第２の導電型の第２の窒化物半導体層と、前記第２の窒化物半導体層を貫通する第１の開口部と、前記第１の開口部の内面に沿って、前記基板側から順に設けられた電子走行層及び電子供給層と、前記第１の開口部を覆うように前記電子供給層の上方に設けられたゲート電極と、前記ゲート電極から離れた位置において、前記電子供給層及び前記電子走行層に接続されたソース電極と、前記基板の、前記第１の窒化物半導体層とは反対側に設けられたドレイン電極とを備え、前記第２の窒化物半導体層の少なくとも一部は、前記ソース電極に与えられる電位とは異なる電位に固定されている。
本開示によれば、高耐圧で、かつ、大電流動作が可能な窒化物半導体装置を提供することができる。
図１は、実施の形態１に係る窒化物半導体装置の平面レイアウトを示す図である。 図２は、図１の領域ＩＩを拡大して示す図である。 図３は、図２のＩＩＩ－ＩＩＩ線における、実施の形態１に係る窒化物半導体装置の断面図である。 図４は、比較例に係る窒化物半導体装置のチャネルを流れる電流を表す図である。 図５は、実施の形態１に係る窒化物半導体装置のチャネルを流れる電流を表す図である。 図６は、実施の形態２に係る窒化物半導体装置の断面図である。 図７は、実施の形態３に係る窒化物半導体装置の平面レイアウトを示す平面図である。 図８は、図７の領域ＶＩＩＩを拡大して示す図である。 図９は、図８のＩＸ－ＩＸ線における、実施の形態３に係る窒化物半導体装置の断面図である。 図１０は、図８のＸ－Ｘ線における、実施の形態３に係る窒化物半導体装置の断面図である。 図１１Ａは、実施の形態３に係る窒化物半導体装置の製造方法において、窒化物半導体の積層工程を示す断面図である。 図１１Ｂは、実施の形態３に係る窒化物半導体装置の製造方法において、レジストのパターニング工程を示す断面図である。 図１１Ｃは、実施の形態３に係る窒化物半導体装置の製造方法において、ゲート開口部の形成工程を示す断面図である。 図１１Ｄは、実施の形態３に係る窒化物半導体装置の製造方法において、イオン注入時のマスク用のレジストのパターニング工程を示す断面図である。 図１１Ｅは、実施の形態３に係る窒化物半導体装置の製造方法において、イオン注入工程を示す断面図である。 図１１Ｆは、実施の形態３に係る窒化物半導体装置の製造方法において、窒化物半導体の再成長工程を示す断面図である。 図１１Ｇは、実施の形態３に係る窒化物半導体装置の製造方法において、ソース開口部用のレジストのパターニング工程を示す断面図である。 図１１Ｈは、実施の形態３に係る窒化物半導体装置の製造方法において、ソース開口部の形成工程を示す断面図である。 図１１Ｉは、実施の形態３に係る窒化物半導体装置の製造方法において、ゲート電極及びソース電極の形成工程を示す断面図である。 図１２は、実施の形態３の変形例１に係る窒化物半導体装置の断面図である。 図１３は、実施の形態３の変形例２に係る窒化物半導体装置の断面図である。 図１４は、実施の形態４に係る窒化物半導体装置の断面図である。 図１５は、実施の形態４に係る窒化物半導体装置の２つの開口部のレイアウトを示す断面斜視図である。 図１６は、実施の形態４に係る窒化物半導体装置の２つの開口部のレイアウトを示す平面図である。 図１７は、実施の形態４に係る窒化物半導体装置のゲート電極と電流ブロック層との接続部分を示す断面斜視図である。 図１８は、実施の形態４に係る窒化物半導体装置のソース電極とシールド層との接続部分を示す断面斜視図である。 図１９は、実施の形態５に係る窒化物半導体装置の断面図である。 図２０は、実施の形態６に係る窒化物半導体装置の２つの開口部のレイアウトを示す断面斜視図である。 図２１は、実施の形態７に係る窒化物半導体装置の断面図である。 図２２は、実施の形態７に係る窒化物半導体装置の別の構成を示す断面図である。 図２３Ａは、実施の形態７に係る窒化物半導体装置の製造方法における、１回目の成膜工程を説明するための断面図である。 図２３Ｂは、実施の形態７に係る窒化物半導体装置の製造方法における、第４の開口部及び第１の開口部の形成工程を説明するための断面図である。 図２３Ｃは、実施の形態７に係る窒化物半導体装置の製造方法における、２回目の成膜工程を説明するための断面図である。 図２３Ｄは、実施の形態７に係る窒化物半導体装置の製造方法における、第２の開口部の形成工程を説明するための断面図である。 図２３Ｅは、実施の形態７に係る窒化物半導体装置の製造方法における、３回目の成膜工程を説明するための断面図である。 図２３Ｆは、実施の形態７に係る窒化物半導体装置の製造方法における、閾値調整層の形成工程を説明するための断面図である。 図２３Ｇは、実施の形態７に係る窒化物半導体装置の製造方法における、アンドープＡｌＧａＮ膜及びアンドープＧａＮ膜の一部の除去工程を説明するための断面図である。 図２３Ｈは、実施の形態７に係る窒化物半導体装置の製造方法における、ソース開口部の形成工程を説明するための断面図である。 図２３Ｉは、実施の形態７に係る窒化物半導体装置の製造方法における、電位固定電極用の開口部の形成工程を説明するための断面図である。 図２３Ｊは、実施の形態７に係る窒化物半導体装置の製造方法における、ダイオード部のｐ型ＧａＮ膜の除去工程を説明するための断面図である。 図２３Ｋは、実施の形態７に係る窒化物半導体装置の製造方法における、ソース電極の形成工程を説明するための断面図である。 図２３Ｌは、実施の形態７に係る窒化物半導体装置の製造方法における、ゲート電極、第１の電位固定電極及び第２の電位固定電極の形成工程を説明するための断面図である。 図２３Ｍは、実施の形態７に係る窒化物半導体装置の製造方法における、基板の薄膜化工程を説明するための断面図である。
（本開示の概要）
上記課題を解決するために、基板と、前記基板の上方に設けられた第１の導電型の第１の窒化物半導体層と、前記第１の窒化物半導体層の上方に設けられた、前記第１の導電型とは異なる第２の導電型の第２の窒化物半導体層と、前記第２の窒化物半導体層を貫通する第１の開口部と、前記第１の開口部の内面に沿って、前記基板側から順に設けられた電子走行層及び電子供給層と、前記第１の開口部を覆うように前記電子供給層の上方に設けられたゲート電極と、前記ゲート電極から離れた位置において、前記電子供給層及び前記電子走行層に接続されたソース電極と、前記基板の、前記第１の窒化物半導体層とは反対側に設けられたドレイン電極とを備え、前記第２の窒化物半導体層の少なくとも一部は、前記ソース電極に与えられる電位とは異なる電位に固定されている。
これにより、高耐圧で、かつ、大電流動作が可能な窒化物半導体装置を実現することができる。
また、例えば、本開示の一態様に係る窒化物半導体装置は、基板と、前記基板の上方に設けられた第１の窒化物半導体層と、前記第１の窒化物半導体層の上方に設けられたｐ型の第２の窒化物半導体層と、前記第２の窒化物半導体層の上方に設けられた第１の高抵抗層と、前記第１の高抵抗層及び前記第２の窒化物半導体層を貫通し、前記第１の窒化物半導体層にまで達する第１の開口部と、前記第１の開口部の内面に沿って、前記基板側から順に設けられた電子走行層及び電子供給層と、前記第１の開口部を覆うように前記電子供給層の上方に設けられたゲート電極と、前記ゲート電極から離れた位置において、前記電子供給層及び前記電子走行層に接続されたソース電極と、前記基板の、前記第１の窒化物半導体層とは反対側に設けられたドレイン電極とを備え、前記第２の窒化物半導体層は、前記ゲート電極と同電位に固定されている。
これにより、ｐ型の第２の窒化物半導体層がゲート電極と同電位に固定されているので、窒化物半導体装置がオフ状態である場合、第２の窒化物半導体層と第１の窒化物半導体層との界面から第１の窒化物半導体側に空乏層が広がって耐圧が高められる。また、第２の窒化物半導体層から電子走行層内に広がる空乏層によって電子走行層内のチャネルが狭窄されるので、リーク電流が抑制される。また、窒化物半導体装置がオン状態である場合、第２の窒化物半導体層から電子走行層内に広がった空乏層が縮退する。このため、チャネルの狭窄化が抑制され、大電流を流すことができる。このように、本態様によれば、高耐圧で、かつ、大電流動作が可能な窒化物半導体装置が実現される。
また、例えば、本開示の一態様に係る窒化物半導体装置は、さらに、前記電子供給層、前記電子走行層及び前記第１の高抵抗層を貫通し、前記第２の窒化物半導体層にまで達する第２の開口部と、前記第２の開口部の底面に設けられ、前記第２の窒化物半導体層に接触する電位固定電極とを備え、前記電位固定電極は、前記ゲート電極と電気的に接続されていてもよい。
これにより、ゲート電極と電気的に接続された電位固定電極が設けられているので、第２の窒化物半導体層の電位をゲート電位に強く固定することができる。
また、例えば、本開示の一態様に係る窒化物半導体装置は、さらに、前記電子供給層を貫通し、前記電子走行層にまで達する第３の開口部を備え、前記ソース電極は、前記第３の開口部の内面の一部に沿って設けられ、前記第２の開口部は、前記基板を平面視した場合、前記第３の開口部の内側において前記ソース電極から離れた位置に位置していてもよい。
これにより、ソース電極と電位固定電極との接触を抑制することができるので、ゲート－ソース間にリーク電流が発生することを抑制することができる。このため、高効率の窒化物半導体装置が実現される。
また、例えば、本開示の一態様に係る窒化物半導体装置は、さらに、前記ゲート電極と前記電子供給層との間に設けられたｐ型の第３の窒化物半導体層を備えてもよい。
これにより、電子走行層と電子供給層との界面近傍に生じるチャネルのポテンシャルを持ち上げることができるので、窒化物半導体装置をノーマリオフ型のＦＥＴとして実現することができる。
また、例えば、本開示の一態様に係る窒化物半導体装置は、さらに、前記第１の窒化物半導体層と前記第２の窒化物半導体層との間に設けられた第２の高抵抗層を備えてもよい。
これにより、窒化物半導体装置がオン状態である場合、第２の窒化物半導体層からドレイン電極に向かって流れる電流を高抵抗層によって抑制することができる。したがって、リーク電流を抑制することができるので、高効率の窒化物半導体装置が実現される。
また、例えば、前記電子走行層は、前記第１の高抵抗層の上面上に設けられた平坦部と、前記第１の開口部の側面に沿って設けられた傾斜部とを有し、前記基板に平行な方向に沿った前記傾斜部の長さは、前記基板の法線方向に沿った前記平坦部の長さより長くてもよい。
これにより、傾斜部の厚みを大きくすることができるので、空乏層によるチャネルの狭窄を抑制することができ、大電流を流すことができる。
なお、縦型ＦＥＴでは、ドリフト層全体を電流経路とすることが可能であるため、大電流動作に適している。縦型ＦＥＴでは、ブロック層とソース電極とを接続してブロック層の電位をソース電位（一般的には０Ｖ）に固定することで、耐圧を高めることができる。しかしながら、この場合、オフ時には安定したオフ特性を得ることができるものの、オン時には、ブロック層から延びる空乏層によるチャネルの狭窄により電流経路が狭くなり、ドレイン電流が小さくなるという課題がある。
上記課題を解決するため、本開示の一態様に係る窒化物半導体装置は、基板と、前記基板の上方に設けられた第１の窒化物半導体層と、前記第１の窒化物半導体層の上方に設けられたｐ型の第２の窒化物半導体層と、前記第２の窒化物半導体層を貫通し、前記第１の窒化物半導体層にまで達する第１の開口部と、前記第１の開口部の内面に沿って、前記基板側から順に設けられた電子走行層及び電子供給層と、前記第１の開口部から離れた位置において、前記電子供給層及び前記電子走行層を貫通し、前記第２の窒化物半導体層にまで達する第２の開口部と、前記第２の窒化物半導体層を前記第１の開口部側の第１の部分と前記第２の開口部側の第２の部分とに分離する高抵抗層と、前記第１の開口部を覆うように前記電子供給層の上方に設けられたゲート電極と、前記第２の開口部に設けられ、前記電子走行層及び前記電子供給層に接続されたソース電極と、前記基板の、前記第１の窒化物半導体層とは反対側に設けられたドレイン電極とを備え、前記第２の部分は、前記ソース電極に与えられる電位と同じ電位に固定され、前記第１の部分は、前記ソース電極に与えられる電位とは異なる電位に固定されている。
これにより、高抵抗層により第２の窒化物半導体層は第１の開口部側の第１の部分と第２の開口部側の第２の部分とに分離されるので、両者は電気的に絶縁される。したがって、第２の部分にはソース電極に与えられる電位と同じ電位（以下、ソース電位）に固定され、かつ、第１の部分にはソース電位とは異なる電位に固定することができる。
第２の窒化物半導体層の電位が固定されているので、窒化物半導体装置がオフ状態である場合、第２の窒化物半導体層と第１の窒化物半導体層との界面から第１の窒化物半導体側に空乏層が広がって耐圧が高められる。また、窒化物半導体装置がオフ状態である場合、第１の部分から電子走行層内に広がる空乏層によって電子走行層内のチャネルが狭窄されるので、リーク電流が抑制される。
また、窒化物半導体装置がオン状態である場合、第１の部分から電子走行層内に広がった空乏層が縮退する。このため、チャネルの狭窄化が抑制され、大電流を流すことができる。このように、本態様によれば、高耐圧で、かつ、大電流動作が可能な窒化物半導体装置が実現される。
また、例えば、前記高抵抗層は、鉄を含む窒化物半導体層であってもよい。
これにより、窒化物半導体に鉄を含ませることにより、高抵抗層の抵抗を高くすることができるので、容易に第２の窒化物半導体層を第１の部分と第２の部分とに電気的に分離することができる。また、高抵抗層は、イオン注入などによって所望の領域に所望の形状で容易に形成することができる。例えば、イオン注入によれば、鉄イオンが注入された領域の窒化物半導体の結晶を破壊でき、当該領域を高抵抗化することができる。
また、例えば、前記第１の部分は、前記ゲート電極に与えられる電位と同じ電位に固定されていてもよい。
これにより、第１の部分の電位をゲート電極に与えられる電位と同じ電位（以下、ゲート電位）に固定されるので、第１の部分から電子走行層内に延びる空乏層の広がりを抑制することが可能となる。したがって、窒化物半導体装置の大電流化が容易となる。
また、例えば、本開示の一態様に係る窒化物半導体装置は、さらに、前記ゲート電極と前記電子供給層との間に設けられたｐ型の第３の窒化物半導体層を備えてもよい。
これにより、第３の窒化物半導体層によってゲート電極の直下のキャリア濃度を低減することができ、窒化物半導体装置の閾値電圧を正側にシフトさせることができる。したがって、本態様に係る窒化物半導体装置を、ノーマリオフ型のＦＥＴとして実現することができる。
また、例えば、本開示の一態様に係る窒化物半導体装置は、さらに、前記第２の開口部の底面に設けられ、前記第２の窒化物半導体層を貫通し、前記第１の窒化物半導体層にまで達する第３の開口部を備え、前記ソース電極は、さらに、前記第３の開口部に設けられ、前記第１の窒化物半導体層に接続されていてもよい。
これにより、第１の窒化物半導体層と第２の窒化物半導体層とで形成されるｐｎダイオードと、第３の開口部の底部でソース電極と第１の窒化物半導体層とで形成されるショットキーバリアダイオードとからなるＭＰＳ（Merged PiN Schottky）ダイオードが形成される。このため、逆バイアスが印加された時にＭＰＳダイオードを通して流れる還流電流による損失を小さくすることができる。
また、例えば、前記第３の開口部は、前記第２の開口部の底面に複数設けられていてもよい。
これにより、ＭＰＳダイオードは、ｐｎダイオードとショットキーバリアダイオードとが複数かつ離散的に配置された構成となる。このため、ＭＰＳダイオードに逆バイアスが印加された際の第２の窒化物半導体層から第１の窒化物半導体層への空乏層の広がりを大きくすることが可能で、更なる高耐圧化が可能になる。
また、例えば、本開示の一態様に係る窒化物半導体装置は、基板と、前記基板の上方に設けられた第１の導電型の第１の窒化物半導体層と、前記第１の窒化物半導体層の上方に設けられた、前記第１の窒化物半導体層の一部を露出させる第４の開口部を有する、前記第１の導電型とは異なる第２の導電型の第４の窒化物半導体層と、前記第４の開口部の内面に沿って、かつ、前記第４の窒化物半導体層の上方に設けられた、前記第１の導電型の第５の窒化物半導体層と、前記第５の窒化物半導体層の上方に設けられた、前記第５の窒化物半導体層の一部を露出させる第１の開口部を有する第２の窒化物半導体層と、前記第１の開口部の内面に沿って設けられた第６の窒化物半導体層と、前記第１の開口部を覆うように前記第６の窒化物半導体層の上方に設けられたゲート電極と、前記ゲート電極から離れて、前記第６の窒化物半導体層に電気的に接続されたソース電極と、前記基板の、前記第１の窒化物半導体層とは反対側に設けられたドレイン電極とを備え、前記第４の窒化物半導体層は、前記ソース電極に与えられる電位と同じ電位に固定され、前記第２の窒化物半導体層は、前記ゲート電極に与えられる電位と同じ電位に固定されている。
これにより、第２の窒化物半導体層の電位が、ゲート電極に与えられる電位と同じ電位に固定されているので、窒化物半導体装置がオフ状態である場合、第２の窒化物半導体層から電子走行層内に広がる空乏層によって電子走行層内のチャネルが狭窄されるので、リーク電流が抑制され、良好なオフ特性が得られる。また、窒化物半導体装置がオン状態である場合、第２の窒化物半導体層から電子走行層内に広がった空乏層が縮退する。このため、チャネルの狭窄化が抑制され、大電流を流すことができる。
また、第４の窒化物半導体層の電位が、ソース電極に与えられる電位と同じ電位に固定されているので、窒化物半導体装置がオフ状態である場合、第４の窒化物半導体層と第１の窒化物半導体層との界面から第１の窒化物半導体層側に空乏層が広がって耐圧が高められる。このように、本態様によれば、高耐圧で、かつ、大電流動作が可能な窒化物半導体装置が実現される。
また、ソース電極に与えられる電位と同じ電位に固定された第４の窒化物半導体層がシールド層として機能するので、ゲート電極とドレイン電極間に生じる容量（帰還容量）を低減することができる。このため、窒化物半導体装置は、高速動作にも有効である。
また、例えば、本開示の一態様に係る窒化物半導体装置は、さらに、前記第５の窒化物半導体層と前記第２の窒化物半導体層との間に設けられた、前記第５の窒化物半導体層又は前記第２の窒化物半導体層よりも抵抗値が高い高抵抗層を備えてもよい。
これにより、窒化物半導体装置がオン状態である場合に、ゲート電極から、第５の窒化物半導体層、第２の窒化物半導体層及び第１の窒化物半導体層を介してドレイン電極に流れるリーク電流を高抵抗層によって抑制することができる。
また、例えば、前記第５の窒化物半導体層の実効キャリア濃度は、前記第１の窒化物半導体層の実効キャリア濃度より高くてもよい。
これにより、ゲート－ソース間に逆方向電圧が印加された場合に、第５の窒化物半導体層から第２の窒化物半導体層に第５の窒化物半導体層を介して流れるパンチスルー電流を抑制することができる。
また、例えば、前記第４の開口部の開口幅は、前記第１の開口部の開口幅より短くてもよい。
これにより、第４の開口部の開口幅が狭いので、例えば、窒化物半導体装置がオフ状態である場合に、第４の窒化物半導体層から第５の窒化物半導体層へ延びる空乏層によって第４の開口部を塞ぐことができる。空乏層によって第４の開口部が塞がることで、第４の開口部を通る電流の経路が狭窄されるので、オフ状態のリーク電流を抑制することができる。また、窒化物半導体装置がオフ状態である場合に、ゲート電極の近傍に印加される電界を効果的に緩和することができ、窒化物半導体装置の耐圧を高めることができる。
また、例えば、前記第４の窒化物半導体層は、複数の前記第４の開口部を有してもよい。
これにより、複数の第４の開口部が設けられているので、複数の第４の開口部の各々の開口幅を狭くしつつ、窒化物半導体装置がオン状態である場合の電流経路を複数、確保することができる。このため、オン状態における大電流化と、オフ状態におけるリーク電流の抑制とを両立させることができる。
また、例えば、本開示の一態様に係る窒化物半導体装置は、さらに、平面視において、前記第１の開口部から離れた位置に設けられたショットキーバリアダイオードを備え、前記ショットキーバリアダイオードのアノード電極は、前記第５の窒化物半導体層上に設けられ、前記ショットキーバリアダイオードのカソード電極は、前記ドレイン電極の一部であり、前記第４の窒化物半導体層は、さらに、前記アノード電極と前記カソード電極との間において、前記第１の窒化物半導体層の一部を露出させる第５の開口部を有してもよい。
これにより、ＦＥＴとショットキーバリアダイオードとを同一素子内に設けることができる。ＦＥＴとショットキーバリアダイオードとが同一素子内に設けられることにより、ＦＥＴの動作時のノイズを低減することができる。
ショットキーバリアダイオードは、アノード電極がソース電極と電気的に接続され、カソード電極がドレイン電極の一部であるので、還流ダイオードとして動作する。つまり、ショットキーバリアダイオードは、ＦＥＴのソース－ドレイン間に逆バイアスが印加された場合に、ＦＥＴのソース電極からドレイン電極に電流を流すことができる。逆バイアスが印加されたときの電圧がＦＥＴ内に集中するのが抑制されるので、ＦＥＴの破壊を抑制することができる。
また、例えば、前記アノード電極は、前記第４の窒化物半導体層と電気的に接続されていてもよい。
これにより、ショットキー接続部分に集中する電界を緩和することができるので、ショットキーバリアダイオードの耐圧を高めることができる。
また、例えば、前記第４の窒化物半導体層は、複数の前記第５の開口部を有してもよい。
これにより、複数の第５の開口部が設けられているので、複数の第５の開口部の各々の開口幅を狭くしつつ、ＦＥＴへの逆バイアス印加時の電流経路を複数、確保することができる。このため、ＦＥＴへの逆バイアス印加時における大電流化と、ＦＥＴの正バイアス状態におけるリーク電流の抑制とを両立させることができる。
以下では、実施の形態について、図面を参照しながら具体的に説明する。
なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
また、本明細書において、平行又は垂直などの要素間の関係性を示す用語、及び、長方形などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。本明細書では、基板を基準としてゲート電極及びソース電極などが設けられた側を「上方」、ドレイン電極が設けられた側を「下方」としている。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
また、本明細書において、ＡｌＧａＮとは、三元混晶ＡｌｘＧａ１－ｘＮ（０≦ｘ≦１）のことを表す。以下、多元混晶は、それぞれの構成元素の配列、例えば、ＡｌＩｎＮ、ＧａＩｎＮなどのように略記される。例えば、窒化物半導体の１つであるＡｌｘＧａ１－ｘ－ｙＩｎｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ＝１）は、ＡｌＧａＩｎＮと略記される。
また、本明細書及び図面において、ｘ軸、ｙ軸及びｚ軸は、三次元直交座標系の三軸を示している。各実施の形態では、ｚ軸方向を基板の厚み方向、すなわち、各層の積層方向としている。ｙ軸は、ゲート開口部が延びる方向、すなわち、チャネル幅に相当する方向としている。
（実施の形態１）
［構成］
まず、実施の形態１に係る窒化物半導体装置の構成について、図１～図３を用いて説明する。
図１は、本実施の形態に係る窒化物半導体装置１０の平面レイアウトを示す図である。具体的には、図１の（ａ）は、窒化物半導体装置１０のパッドレイアウトを示している。図１の（ｂ）は、窒化物半導体装置１０のソース電極パッド５６を取り除いた場合の平面レイアウトを示している。図１の（ｂ）では、ゲート電極パッド５８を透過させた状態で下層の構成のレイアウトを示している。
図２は、図１の領域ＩＩを拡大して示す図である。図１及び図２において、形状を分かりやすくするため、ソース電極４０及び電位固定電極４６、並びに、ブロック層２２及び閾値調整層３４の各々の露出した部分には、斜線の網掛けを付している。また、図１では、ゲート電極パッド５８にドットの網掛けを付しており、図２では、ゲート電極４４にドットの網掛けを付している。
図１に示されるように、窒化物半導体装置１０は、面内に並んで設けられた複数のソース電極４０を備える。複数のソース電極４０の平面視形状はそれぞれ、所定方向に長尺の長方形である。複数のソース電極４０は、平面視において、長手方向及び短手方向の各々に並んで設けられている。図１に示される例では、長手方向（紙面上下方向）に２個のソース電極４０が並んで設けられており、短手方向（紙面左右方向）には、１０個以上のソース電極４０が並んでいる。なお、ソース電極４０の個数及び形状は、これらに限定されない。
複数のソース電極４０はそれぞれ、短手方向に並んだ２個を一組として、ゲート電極４４に囲まれている。ゲート電極４４は、ソース電極４０の複数の組の各々に対応する位置に開口が設けられた一枚の板状の電極である。平面視において、ゲート電極４４とソース電極４０とは、距離を空けて設けられており、重複していない。
なお、ゲート電極４４は、櫛歯状の電極であってもよい。具体的には、ゲート電極４４の櫛歯の延びる方向は、ソース電極４０の長手方向に平行である。また、窒化物半導体装置１０は、ソース電極４０の隣り合う組間に設けられたゲート電極４４を複数備えてもよい。
本実施の形態では、窒化物半導体装置１０は、さらに、複数の電位固定電極４６を備える。複数の電位固定電極４６の平面視形状は、ソース電極４０の長尺方向に沿って長尺の長方形である。図１及び図２に示されるように、複数の電位固定電極４６は、ソース電極４０の組に一対一で対応している。すなわち、複数の電位固定電極４６は、ゲート電極４４に設けられた開口に一対一に対応している。具体的には、１つの電位固定電極４６は、一組のソース電極４０の間に設けられている。
なお、ソース電極４０、ゲート電極４４及び電位固定電極４６の形状は、図１に示される例に限らない。例えば、ソース電極４０の平面視形状は六角形であってもよい。平面視形状が六角形の複数のソース電極４０は、平面視において充填配置された正六角形の頂点に、各ソース電極４０の中心が位置するように配置されていてもよい。
本実施の形態では、窒化物半導体装置１０は、ＧａＮ及びＡｌＧａＮなどの窒化物半導体を主成分とする半導体層の積層構造を有するデバイスである。具体的には、窒化物半導体装置１０は、ＡｌＧａＮ膜とＧａＮ膜とのヘテロ構造を有する。
ＡｌＧａＮ膜とＧａＮ膜とのヘテロ構造において、（０００１）面上での自発分極又はピエゾ分極によって、ヘテロ界面には高濃度の二次元電子ガス（２ＤＥＧ）が発生する。このため、アンドープ状態であっても、当該界面には、１×１０１３ｃｍ－２以上のシートキャリア濃度が得られる特徴を有する。
本実施の形態に係る窒化物半導体装置１０は、ＡｌＧａＮ／ＧａＮのヘテロ界面に発生する二次元電子ガスをチャネルとして利用した電界効果トランジスタ（ＦＥＴ）である。具体的には、窒化物半導体装置１０は、いわゆる縦型ＦＥＴである。
窒化物半導体装置１０では、例えば、ソース電極４０が接地され（すなわち、電位が０Ｖ）、ドレイン電極５０に正の電位が与えられている。窒化物半導体装置１０がオフ状態である場合には、ゲート電極４４には０Ｖの電位又は負の電位が印加されている。窒化物半導体装置１０がオン状態である場合には、ゲート電極４４には正の電位（例えば＋５Ｖ）が印加されている。
図３は、図２のＩＩＩ－ＩＩＩ線における本実施の形態に係る窒化物半導体装置１０の断面図である。
図３に示されるように、窒化物半導体装置１０は、基板１２と、ドリフト層１４と、ブロック層２２と、高抵抗層２４と、ゲート開口部２６と、電子走行層３０と、電子供給層３２と、閾値調整層３４と、ソース開口部３６と、開口部３８と、ソース電極４０と、ゲート電極４４と、電位固定電極４６とを備える。さらに、図１の（ａ）に示されるように、窒化物半導体装置１０は、ソース電極パッド５６と、ゲート電極パッド５８とを備える。
以下では、窒化物半導体装置１０が備える各構成要素の詳細について説明する。
基板１２は、窒化物半導体からなる基板であり、図３に示されるように、互いに背向する第１の主面１２ａ及び第２の主面１２ｂを有する。第１の主面１２ａは、ドリフト層１４が形成される側の主面である。具体的には、第１の主面１２ａは、ｃ面に略一致する。第２の主面１２ｂは、ドレイン電極５０が形成される側の主面である。図１に示されるように、基板１２の平面視形状は、例えば矩形であるが、これに限らない。
基板１２は、例えば、厚さが３００μｍであり、キャリア濃度が１×１０１８ｃｍ－３であるｎ＋型のＧａＮからなる基板である。なお、ｎ型及びｐ型は、半導体の導電型を示している。本実施の形態では、ｎ型は、窒化物半導体の第１の導電型の一例である。ｐ型は、第１の導電型とは極性が異なる第２の導電型の一例である。ｎ＋型は、半導体にｎ型のドーパントが過剰に添加された状態、いわゆるヘビードープを表している。また、ｎ－型とは、半導体にｎ型のドーパントが過少に添加された状態、いわゆるライトドープを表している。ｐ＋型及びｐ－型についても同様である。
なお、基板１２は、窒化物半導体基板でなくてもよい。例えば、基板１２は、シリコン（Ｓｉ）基板、炭化シリコン（ＳｉＣ）基板、又は、酸化亜鉛（ＺｎＯ）基板などであってもよい。
ドリフト層１４は、基板１２の第１の主面１２ａの上方に設けられたｎ型の第１の窒化物半導体層の一例である。ドリフト層１４は、例えば、厚さが８μｍ又は１０μｍのｎ－型のＧａＮからなる膜である。ドリフト層１４のドナー濃度は、例えば、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下の範囲であり、一例として１×１０１６ｃｍ－３である。また、ドリフト層１４の炭素濃度（Ｃ濃度）は、１×１０１５ｃｍ－３以上２×１０１７ｃｍ－３以下の範囲である。
ドリフト層１４は、例えば、基板１２の第１の主面１２ａに接触して設けられている。ドリフト層１４は、例えば、有機金属気相エピタキシャル成長（ＭＯＶＰＥ）法などの結晶成長により、基板１２の第１の主面１２ａ上に形成される。
ブロック層（又は第１の下地層）２２は、ドリフト層１４の上方に設けられたｐ型の第２の窒化物半導体層の一例である。ブロック層２２は、例えば、厚さが４００ｎｍであり、キャリア濃度が１×１０１７ｃｍ－３であるｐ型のＧａＮからなる膜である。ブロック層２２は、ドリフト層１４の上面に接触して設けられている。ブロック層２２は、例えば、ＭＯＶＰＥ法などの結晶成長により、ドリフト層１４上に形成される。なお、ブロック層２２は、成膜したｉ型のＧａＮ膜にマグネシウム（Ｍｇ）を注入することで形成されてもよい。
ブロック層２２は、ソース電極４０とドレイン電極５０との間のリーク電流を抑制する。例えば、ブロック層２２とドリフト層１４とで形成されるｐｎ接合に対して逆方向電圧が印加された場合、具体的には、ソース電極４０よりもドレイン電極５０が高電位となった場合に、ドリフト層１４に空乏層が延びる。これにより、窒化物半導体装置１０の高耐圧化が可能である。上述したように本実施の形態では、オフ状態及びオン状態のいずれにおいても、ソース電極４０よりドレイン電極５０が高電位となっている。このため、窒化物半導体装置１０の高耐圧化が実現される。
ブロック層２２は、ゲート電極４４と同電位に固定されている。電位の固定については、後で説明する。
高抵抗層（又は第２の下地層）２４は、ブロック層２２の上方に設けられた第１の高抵抗層の一例である。高抵抗層２４は、ブロック層２２より抵抗が高い。高抵抗層２４は、絶縁性又は半絶縁性の窒化物半導体から形成されている。高抵抗層２４は、例えば、厚さが２００ｎｍのアンドープＧａＮからなる膜である。高抵抗層２４は、ブロック層２２に接触して設けられている。高抵抗層２４は、例えば、ＭＯＶＰＥ法などの結晶成長により、ブロック層２２上に形成される。高抵抗層２４は、ブロック層２２に接触して設けられている。
なお、ここで“アンドープ”とは、ＧａＮの極性をｎ型又はｐ型に変化させるＳｉ又はＭｇなどのドーパントがドープされていないことを意味する。本実施の形態では、高抵抗層２４には、炭素（Ｃ）がドープされている。具体的には、高抵抗層２４の炭素（Ｃ）濃度は、ブロック層２２のＣ濃度より高い。
また、高抵抗層２４には、成膜時に混入する珪素（Ｓｉ）又は酸素（Ｏ）が含まれる場合がある。この場合に、高抵抗層２４のＣ濃度は、珪素濃度（Ｓｉ濃度）又は酸素濃度（Ｏ濃度）より高い。例えば、高抵抗層２４のＣ濃度は、例えば３×１０１７ｃｍ－３以上であるが、１×１０１８ｃｍ－３以上でもよい。高抵抗層２４のＳｉ濃度又はＯ濃度は、例えば、５×１０１６ｃｍ－３以下であるが、２×１０１６ｃｍ－３以下でもよい。
なお、高抵抗層２４は、炭素以外に、マグネシウム（Ｍｇ）、鉄（Ｆｅ）又はホウ素（Ｂ）などのイオン注入により形成されてもよい。ＧａＮの高抵抗化を実現できるイオン種であれば、他のイオン種を用いてもよい。
ここで、仮に、窒化物半導体装置１０が高抵抗層２４を備えない場合、ソース電極４０とドレイン電極５０との間には、電子走行層３０とｐ型のブロック層２２とｎ型のドリフト層１４という寄生ｎｐｎ構造、すなわち、寄生バイポーラトランジスタが存在することになる。このため、窒化物半導体装置１０がオフ状態である場合において、ｐ型のブロック層２２に電流が流れた場合に、寄生バイポーラトランジスタがオン状態になり、窒化物半導体装置１０の耐圧を低下させる恐れがある。この場合、窒化物半導体装置１０の誤動作が発生しやすい。本実施の形態では、高抵抗層２４が設けられていることで、寄生ｎｐｎ構造が形成されることを抑制し、窒化物半導体装置１０の誤動作を抑制することができる。
高抵抗層２４の上面には、ブロック層２２からＭｇなどのｐ型不純物が拡散するのを抑制するための層が設けられていてもよい。例えば、高抵抗層２４上には、厚さが２０ｎｍのＡｌＧａＮ層が設けられていてもよい。
ゲート開口部２６は、ブロック層２２を貫通し、ドリフト層１４にまで達する第１の開口部の一例である。具体的には、ゲート開口部２６は、高抵抗層２４の上面から、高抵抗層２４及びブロック層２２をこの順で貫通し、ドリフト層１４まで達している。ゲート開口部２６の底面２６ａは、ドリフト層１４の上面である。図３に示されるように、底面２６ａは、ドリフト層１４とブロック層２２との界面より下側に位置している。底面２６ａは、基板１２の第１の主面１２ａに平行である。
本実施の形態では、ゲート開口部２６は、基板１２から遠ざかる程、開口面積が大きくなるように形成されている。具体的には、ゲート開口部２６の側面２６ｂは、斜めに傾斜している。ゲート開口部２６の断面視形状は、逆台形、より具体的には、逆等脚台形である。
底面２６ａに対する側面２６ｂの傾斜角は、例えば、２０°以上８０°以下の範囲である。傾斜角は、例えば３０°以上４５°以下の範囲であってもよい。傾斜角が４５°以下であることにより、側面２６ｂがｃ面に近づくので、結晶再成長により側面２６ｂに沿って形成される電子走行層３０などの膜質を高めることができる。傾斜角が３０°以上であることにより、ゲート開口部２６が大きくなりすぎることが抑制され、窒化物半導体装置１０の小型化が実現される。
図１及び図２には、ゲート開口部２６の底面２６ａの平面視形状が破線で示されている。ゲート開口部２６の形状は、底面２６ａの形状と略同等である。図１に示されるように、ゲート開口部２６は、ソース電極４０の長手方向に並んだ２組のソース電極４０をまとめて囲む０字状（レーストラック形状）に形成されている。ゲート開口部２６は、ソース電極４０の短手方向において、ソース電極４０の一組置きに設けられている。なお、ゲート開口部２６の形状はこれに限定されず、例えば、０字状のゲート開口部２６の長手方向の一端が開放されたＵ字状であってもよく、両端が開放された２本の直線状であってもよい。
ゲート開口部２６は、基板１２の第１の主面１２ａ上に、ドリフト層１４、ブロック層２２及び高抵抗層２４を順に形成した後、部分的にドリフト層１４を露出させるように、高抵抗層２４及びブロック層２２を除去することで形成される。このとき、ドリフト層１４の表層部分も除去することで、ゲート開口部２６の底面２６ａは、ドリフト層１４とブロック層２２との界面よりも下方に形成される。
高抵抗層２４及びブロック層２２の除去は、レジストの塗布及びパターニング、並びに、ドライエッチングによって行われる。具体的には、レジストをパターニングした後、ベークすることにより、レジストの端部が斜めに傾斜する。その後にドライエッチングを行うことで、レジストの形状が転写されるようにして側面２６ｂが斜めになったゲート開口部２６が形成される。
電子走行層３０は、ゲート開口部２６の内面に沿って設けられた第１の再成長層の一例であり、第６の窒化物半導体層の一例である。具体的には、電子走行層３０は、ゲート開口部２６の底面２６ａ及び２６ｂに沿って、かつ、ブロック層２２の上面上に設けられている。電子走行層３０は、例えば、厚さが１００ｎｍのアンドープＧａＮからなる膜である。なお、電子走行層３０は、アンドープであるが、Ｓｉドープなどにより、ｎ型化されてもよい。
電子走行層３０は、ゲート開口部２６の底面２６ａにおいてドリフト層１４に接触している。電子走行層３０は、ゲート開口部２６の側面２６ｂにおいて、ブロック層２２及び高抵抗層２４の各々の端面に接触している。さらに、電子走行層３０は、高抵抗層２４の上面に接触している。電子走行層３０は、ゲート開口部２６を形成した後に、結晶の再成長により形成される。
電子走行層３０は、チャネルを有する。具体的には、電子走行層３０と電子供給層３２との界面の近傍には、二次元電子ガス（２ＤＥＧ）が発生する。二次元電子ガスが電子走行層３０のチャネルとして機能する。図３では、二次元電子ガスが模式的に破線で図示されている。二次元電子ガスは、電子走行層３０と電子供給層３２との界面に沿って、すなわち、ゲート開口部２６の内面に沿って屈曲している。
また、図３には示されていないが、電子走行層３０と電子供給層３２との間に、厚さが１ｎｍ程度のＡｌＮ膜が第２の再成長層として設けられていてもよい。ＡｌＮ膜は、合金散乱を抑制し、チャネルの移動度を向上させることができる。
電子供給層３２は、ゲート開口部２６の内面に沿って設けられた第３の再成長層の一例であり、第６の窒化物半導体層の一例である。電子走行層３０と電子供給層３２とは、基板１２側からこの順で設けられている。電子供給層３２は、電子走行層３０の上面に沿った形状で略均一な厚さで形成されている。電子供給層３２は、例えば、厚さが５０ｎｍのアンドープＡｌ０．２Ｇａ０．８Ｎからなる膜である。電子供給層３２は、電子走行層３０の形成工程に続いて、結晶の再成長により形成される。
電子供給層３２は、電子走行層３０との間でＡｌＧａＮ／ＧａＮのヘテロ界面を形成している。これにより、電子走行層３０内に二次元電子ガスが発生する。電子供給層３２は、電子走行層３０に形成されるチャネル（すなわち、二次元電子ガス）への電子の供給を行う。
閾値調整層３４は、ゲート電極４４と電子供給層３２との間に設けられた第２の導電型の第３の窒化物半導体層の一例である。閾値調整層３４は、電子供給層３２上に設けられ、電子供給層３２とゲート電極４４とに接触している。
本実施の形態では、基板１２を平面視した場合に、閾値調整層３４の端部は、ゲート電極４４の端部よりもソース電極４０に近い位置に位置している。閾値調整層３４とソース電極４０とは離間しており、接触していない。このため、図１及び図２に示されるように、平面視において、閾値調整層３４は、ゲート電極４４の端部から、ソース電極４０を囲む環状の部分のみが露出して現れる。閾値調整層３４の露出部分の平面視形状は、例えば０字状（レーストラック形状）である。
閾値調整層３４は、例えば、厚さが１００ｎｍであり、キャリア濃度（実効キャリア濃度）が１×１０１７ｃｍ－３であるｐ型のＧａＮからなる窒化物半導体層である。閾値調整層３４は、電子供給層３２の形成工程から引き続いてＭＯＶＰＥ法によって成膜され、パターニングされることで形成される。
閾値調整層３４が設けられていることによって、チャネル部分の伝導帯端のポテンシャルが持ち上げられる。このため、窒化物半導体装置１０の閾値電圧を大きくすることができる。したがって、窒化物半導体装置１０をノーマリオフ型のＦＥＴとして実現することができる。
なお、閾値調整層３４は、ｐ型のＧａＮ膜に限らず、Ａｌ、Ｉｎ又はＢを含む窒化物半導体膜であってもよい。あるいは、閾値調整層３４は、シリコン窒化膜（ＳｉＮ膜）又はシリコン酸化膜（ＳｉＯ膜）などの絶縁膜であってもよい。閾値調整層３４は、チャネルのポテンシャルを持ち上げることができる材料であれば、いかなる材料を用いて形成されてもよい。また、ノーマリオフ特性が要求されない場合には、窒化物半導体装置５１０は、閾値調整層３４を備えなくてもよい。つまり、電子供給層３２上に直接ゲート電極４４が設けられてもよい。
ソース開口部３６は、ゲート電極４４から離れた位置において、電子供給層３２を貫通し、電子走行層３０にまで達する第３の開口部の一例である。図３に示されるように、断面視において、ソース開口部３６は、ゲート電極４４の両側に設けられている。ソース開口部３６は、ゲート開口部２６から離れた位置において、電子走行層３０の一部を露出させる。ソース開口部３６の底面３６ａは、電子走行層３０の上面である。図３に示されるように、底面３６ａは、電子供給層３２と電子走行層３０との界面よりも下側に位置している。底面３６ａは、基板１２の第１の主面１２ａに平行である。
なお、二次元電子ガスは、ソース開口部３６の側面３６ｂに露出し、露出部分でソース電極４０に接続されている。ソース開口部３６は、平面視において、ゲート開口部２６から離れた位置に配置されている。
図３に示されるように、ソース開口部３６は、基板１２から遠ざかる程、開口面積が大きくなるように形成されている。具体的には、ソース開口部３６の側面３６ｂは、斜めに傾斜している。例えば、ソース開口部３６の断面形状は、逆台形、より具体的には、逆等脚台形である。なお、ソース開口部３６の断面形状は、略矩形であってもよい。
底面３６ａに対する側面３６ｂの傾斜角は、例えば、２０°以上８０°以下の範囲である。傾斜角は、例えば、３０°以上６０°以下の範囲であってもよい。例えば、ソース開口部３６の側面３６ｂの傾斜角は、ゲート開口部２６の側面２６ｂの傾斜角よりも大きい。側面３６ｂが斜めに傾斜していることで、ソース電極４０と電子走行層３０（二次元電子ガス）との接触面積が増えるので、オーミック接続が行われやすくなる。
ソース開口部３６は、例えば、閾値調整層３４の形成工程に続いて、ゲート開口部２６とは異なる領域において電子走行層３０を露出させるように、電子供給層３２をエッチングすることにより形成される。このとき、電子走行層３０の表層部分も除去することにより、ソース開口部３６の底面３６ａが電子走行層３０と電子供給層３２との界面よりも下方に形成される。ソース開口部３６は、例えば、フォトリソグラフィによるパターニング、及び、ドライエッチングなどによって所定形状に形成される。
ソース電極４０は、ゲート電極４４から離れた位置において、電子走行層３０及び電子供給層３２に接続されている。具体的にはソース電極４０は、電子供給層３２及び電子走行層３０の各々の端面と、電子走行層３０の上面とに接続されている。ソース電極４０は、電子走行層３０及び電子供給層３２に対してオーミック接続されている。図３に示されるように、ソース電極４０は、閾値調整層３４には接触していない。
ソース電極４０は、ソース開口部３６の内面の一部に沿って設けられている。具体的には、ソース電極４０は、ソース開口部３６の底面３６ａの一部と側面３６ｂの全体とを覆うように設けられている。ソース電極４０は、側面３６ｂにおいて二次元電子ガスと直接接触している。
ソース電極４０は、金属などの導電性の材料を用いて形成されている。ソース電極４０の材料としては、例えば、Ｔｉ／Ａｌなど、ｎ型の半導体層に対してオーミック接続される材料を用いることができる。ソース電極４０は、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。
開口部３８は、電子供給層３２、電子走行層３０及び高抵抗層２４を貫通し、ブロック層２２にまで達する第２の開口部の一例である。開口部３８は、平面視において、ソース開口部３６の内側においてソース電極４０から離れた位置に位置している。具体的には、開口部３８は、ソース開口部３６の底面３６ａのうち、ソース電極４０が設けられていない部分に設けられている。
開口部３８の底面３８ａは、ブロック層２２の上面である。図３に示されるように、底面３８ａは、ブロック層２２と高抵抗層２４との界面と面一であるが、これに限らない。底面３８ａは、ブロック層２２と高抵抗層２４との界面により下側に位置していてもよい。底面３８ａは、基板１２の第１の主面１２ａに平行である。
図３に示されるように、開口部３８は、開口面積が実質的に等しくなるように形成されている。具体的には、開口部３８の側面３８ｂは、底面３８ａに対して実質的に垂直である。開口部３８の断面形状は、略矩形である。これにより、平面レイアウトにおいて開口部３８が占める面積を小さくすることができる。
開口部３８の平面視形状は、図２に示されるように、ブロック層２２の露出部分と同等である。図２に示されるブロック層２２の露出部分の輪郭は、開口部３８の底面３８ａの輪郭に一致する。詳細については電極パッドの構成の説明と共に説明するが、開口部３８は、電位固定電極４６のコンタクト部４７を設けるために、ソース電極４０間の外側にまで延設されている。
なお、側面３８ｂは、底面３８ａに対して傾斜していてもよい。例えば、開口部３８の断面形状は、逆台形、具体的には、逆等脚台形であってもよい。底面３８ａに対する側面３８ｂの傾斜角は、例えば、８０°以上の範囲であってもよい。例えば、開口部３８の側面３８ｂの傾斜角は、ソース開口部３６の側面３６ｂの傾斜角よりも大きい。
開口部３８は、例えば、ソース開口部３６の形成工程、又は、ソース電極４０の形成工程に続いて、ソース電極４０とは異なる領域においてブロック層２２を露出させるように、電子走行層３０及び高抵抗層２４をエッチングすることにより形成される。このとき、ブロック層２２の表層部分も除去することにより、開口部３８の底面３８ａがブロック層２２と高抵抗層２４との界面よりも下方に形成されてもよい。開口部３８は、例えば、フォトリソグラフィによるパターニング、及び、ドライエッチングなどによって所定形状に形成される。
ゲート電極４４は、ゲート開口部２６を覆うように電子供給層３２の上方に設けられている。本実施の形態では、ゲート電極４４は、閾値調整層３４の上面に沿った形状で、閾値調整層３４の上面に接触して略均一な厚さで形成されている。
ゲート電極４４は、ソース電極４０と接触しないように、平面視において離間させて形成されている。具体的には、図１の（ｂ）に示されるように、ゲート電極４４は、平面視において、ソース電極４０を囲むように設けられている。
ゲート電極４４は、金属などの導電性の材料を用いて形成されている。例えば、ゲート電極４４は、パラジウム（Ｐｄ）を用いて形成されている。なお、ゲート電極４４の材料としては、ｎ型の半導体に対してショットキー接続される材料を用いることができ、例えば、ニッケル（Ｎｉ）系材料、タングステンシリサイド（ＷＳｉ）、金（Ａｕ）などを用いることができる。ゲート電極４４は、閾値調整層３４の成膜又はパターニングが行われた後、あるいは、開口部３８が形成された後、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。
電位固定電極４６は、開口部３８の底面３８ａに設けられ、ブロック層２２に接触している。電位固定電極４６は、図３に示されるように、開口部３８の側面３８ｂに接触しないように、側面３８ｂから離れて設けられている。
電位固定電極４６は、金属などの導電性の材料を用いて形成されている。電位固定電極４６は、例えばゲート電極４４と同じ材料を用いて形成されている。電位固定電極４６は、ゲート電極４４と同じ工程で形成される。なお、電位固定電極４６は、ゲート電極４４とは異なる工程で形成されてもよい。また、電位固定電極４６は、ゲート電極４４とは異なる材料を用いて形成されてもよい。
電位固定電極４６がブロック層２２に電気的に接続されていることで、ブロック層２２の電位を固定することができる。これにより、窒化物半導体装置１０の動作を安定させることができる。詳細については、後で説明する。
ドレイン電極５０は、基板１２の、ドリフト層１４とは反対側に設けられている。具体的には、ドレイン電極５０は、基板１２の第２の主面１２ｂに接触して設けられている。ドレイン電極５０は、金属などの導電性の材料を用いて形成されている。ドレイン電極５０の材料としては、ソース電極４０の材料と同様に、例えばＴｉ／Ａｌなど、ｎ型の半導体層に対してオーミック接続される材料を用いることができる。ドレイン電極５０は、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。
［電極パッド］
続いて、窒化物半導体装置１０が備える電極パッドの構成について説明する。
図１の（ａ）に示されるように、窒化物半導体装置１０は、２つのソース電極パッド５６と、ゲート電極パッド５８とを備える。２つのソース電極パッド５６及びゲート電極パッド５８は、金属などの導電性の材料を用いて形成されている。電極パッドに用いられる金属は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）であるが、これらに限定されない。
２つのソース電極パッド５６及びゲート電極パッド５８は、ゲート電極４４、ソース電極４０及び電位固定電極４６などの上面を覆う層間絶縁膜（図示せず）の上方に設けられている。２つのソース電極パッド５６及びゲート電極パッド５８はそれぞれ、厚膜化されており、例えば、厚さが５μｍ以上である。
２つのソース電極パッド５６はそれぞれ、複数のソース電極４０の直上方向に、すなわち、平面視において重複する位置に位置している。複数のソース電極４０はそれぞれ、平面視において重複するソース電極パッド５６とソースコンタクトプラグ６０を介して接続されている。図２には、ソースコンタクトプラグ６０の平面視形状が破線で表されている。ソースコンタクトプラグ６０の平面視形状は、例えば、ソース電極４０の形状に沿って長尺な矩形であるが、これに限らない。
ソースコンタクトプラグ６０は、ソース電極パッド５６とソース電極４０とを物理的に、かつ、電気的に接続する導電性部材である。ソースコンタクトプラグ６０は、層間絶縁膜を厚さ方向に貫通するコンタクトホールを充填するように設けられている。ソースコンタクトプラグ６０は、例えば、Ｃｕ又はＡｌなどの金属材料を用いて形成されている。
ゲート電極パッド５８は、ゲート電極４４の直上方向に位置している。図１の（ａ）に示されるように、ゲート電極パッド５８は、平面視において、２つのソース電極パッド５６に挟まれている。
ゲート電極４４は、ゲートコンタクトプラグ６２を介してゲート電極パッド５８に接続されている。図１には、ゲートコンタクトプラグ６２の平面視形状が破線で表されている。ゲートコンタクトプラグ６２の平面視形状は、例えば長方形であるが、これに限らない。
ゲートコンタクトプラグ６２は、ゲート電極パッド５８とゲート電極４４とを物理的に、かつ、電気的に接続する導電性部材である。なお、電気的に接続とは、接続される２つの部位（ここでは、ゲート電極パッド５８とゲート電極４４）が実質的に同電位であることを意味する。ゲートコンタクトプラグ６２は、層間絶縁膜を厚さ方向に貫通するコンタクトホールを充填するように設けられている。ゲートコンタクトプラグ６２は、例えば、Ｃｕ又はＡｌなどの金属材料を用いて形成されている。
図２に示されるように、ゲート電極パッド５８は、さらに、電位固定電極４６から延設されたコンタクト部４７の直上方向に位置している。なお、図２では、ゲート電極パッド５８の外形の一部のみを太実線で表している。
コンタクト部４７は、平面視において、電位固定電極４６の一方の端部に設けられている。具体的には、電位固定電極４６は、２つのソース電極４０よりも長尺に設けられており、２つのソース電極４０で挟まれた部分より外側まで延びている。２つのソース電極４０で挟まれた部分より外側まで延びた部分にコンタクト部４７が設けられている。コンタクト部４７は、電位固定電極４６の一部であり、電位固定電極４６と同じ材料を用いて形成されている。
コンタクト部４７は、コンタクトプラグ６４を介してゲート電極パッド５８に接続されている。図２には、コンタクトプラグ６４の平面視形状が破線で表されている。
コンタクトプラグ６４は、ゲート電極パッド５８と電位固定電極４６とを物理的に、かつ、電気的に接続する導電性部材である。コンタクトプラグ６４は、層間絶縁膜を厚さ方向に貫通するコンタクトホールを充填するように設けられている。コンタクトプラグ６４は、例えば、Ｃｕ又はＡｌなどの金属材料を用いて形成されている。
以上のように、ゲート電極４４と電位固定電極４６とは、ゲート電極パッド５８を介して電気的に接続されている。具体的には、ゲート電極４４と電位固定電極４６とは、ゲートコンタクトプラグ６２と、ゲート電極パッド５８と、コンタクトプラグ６４と、コンタクト部４７とを介して電気的に接続されている。これらの部材の配線抵抗は実質的に無視できるものとみなし、ゲート電極４４と電位固定電極４６とは同電位に固定される。
なお、各電極パッド及び各コンタクトプラグの形状、位置及び個数などは、一例にすぎず、特に限定されない。ゲート電極４４と電位固定電極４６とを電気的に接続することができれば、いかなる形態であってもよい。
［電子走行層の膜厚］
図３に示されるように、電子走行層３０は、底面２６ａ上に設けられた底面部３０ａと、側面２６ｂに沿って設けられた傾斜部３０ｂと、高抵抗層２４の上面上に設けられた平坦部３０ｃとを有する。本実施の形態では、基板１２に平行な方向に沿った傾斜部３０ｂの長さＡは、基板１２の厚み方向に沿った平坦部３０ｃの長さＢより長い。
一般的に、窒化物半導体材料を用いて形成された縦型ＦＥＴにおいて、ＧａＮの結晶成長は、ＧａＮ結晶のｃ面が基板１２の第１の主面１２ａと平行になるように行われる。このとき、二次元電子ガスは、ｃ面に平行な部分に比べて、ｃ面に対して斜めの部分において、分極が小さくなるためキャリア濃度が低下する。つまり、二次元電子ガスは、平坦部３０ｃ内の部分に比べて、傾斜部３０ｂ内の部分においてキャリア濃度が低い。したがって、二次元電子ガスの傾斜部３０ｂ内の部分は、ブロック層２２から延びる空乏層による狭窄効果を受けやすい。
本実施の形態では、図３に示されるように、傾斜部３０ｂの長さＡは、平坦部３０ｃの長さＢより長い。このため、二次元電子ガスは、傾斜部３０ｂ内の部分において、平坦部３０ｃ内の部分よりも、ブロック層２２から離れている。このため、空乏層によるチャネルの狭窄効果を抑制することができるので、オン抵抗の減少が抑制される。
一方で、電子走行層３０の厚み方向に沿った長さ（すなわち、電子走行層３０の厚み）が短い場合、電位固定電極４６を形成するための開口部３８の深さも浅くなる。このため、開口部３８が浅い程、エッチングによる膜の除去に要するプロセス時間を短縮することができる。また、開口部３８が浅いことにより、後工程で形成される金属電極のカバレッジも良好になるので、オン抵抗が小さくなる。
このように、傾斜部３０ｂの長さＡが平坦部３０ｃの長さＢより短いことにより、大電流動作を可能にするだけでなく、プロセスを容易にすることができ、かつ、オン抵抗を低減することができる。
［ゲート端部］
本実施の形態では、ゲート電極４４がゲート開口部２６を完全に覆うか、一部のみを覆うかに応じて、閾値電圧を調整することができる。つまり、ゲート電極４４の端部の位置に応じて閾値電圧を調整することができる。
なお、閾値調整層３４は、実質的にゲート電極４４の一部として機能する。このため、窒化物半導体装置１０が閾値調整層３４を備える場合、閾値調整層３４の端部に応じて閾値電圧が調整される。
閾値調整層３４は、例えば、平面視において、ゲート開口部２６の底面２６ａと側面２６ｂの少なくとも一部とを覆っている。具体的には、閾値調整層３４は、平面視において、底面２６ａと側面２６ｂの全てとを覆っている。言い換えると、平面視において、閾値調整層３４の内側にゲート開口部２６が設けられている。図３に示される断面で見た場合に、基板１２に平行な方向（すなわち、紙面左右方向）において、閾値調整層３４の端部は、ゲート開口部２６の側面２６ｂの上端よりもソース電極４０に近い位置に位置している。
この場合、窒化物半導体装置１０の閾値電圧は、ゲート開口部２６の側面２６ｂに沿った部分（具体的には、二次元電子ガスの傾斜部分）、及び、ゲート開口部２６の外側の平坦部分（具体的には、二次元電子ガスの平坦部分）のうち、閾値電圧が大きい方で決定される。例えば、二次元電子ガスの平坦部分で閾値電圧が決定されるようにする場合、ブロック層２２から二次元電子ガスまでの距離を、平坦部分において傾斜部分よりも長くする。具体的には、傾斜部３０ｂの長さＡを平坦部３０ｃの長さＢより長くする。これにより、ブロック層２２からの空乏化の影響を抑えることができ、傾斜部３０ｂにおける閾値電圧を平坦部３０ｃにおける閾値電圧よりも小さくすることができる。
なお、閾値調整層３４は、平面視において、ゲート開口部２６の内側に設けられていてもよい。例えば、図３に示される断面で見た場合に、基板１２に平行な方向において、閾値調整層３４の端部は、ゲート開口部２６の側面２６ｂの上端よりもソース電極４０から離れた位置に位置してもよい。具体的には、閾値調整層３４の端部は、側面２６ｂの直上方向に、すなわち、平面視において重複する位置に位置していてもよい。
この場合、窒化物半導体装置１０の閾値電圧は、ゲート開口部２６の側面２６ｂに沿った部分の構成のみで決定される。このため、平坦部３０ｃのキャリア濃度を大きくすることができるので、オン抵抗を低減することができる。
なお、窒化物半導体装置１０が閾値調整層３４を備えない場合、閾値調整層３４の端部の代わりに、ゲート電極４４の端部とゲート開口部２６との位置関係によって閾値電圧が決定される。
本実施の形態では、ゲート電極４４は、例えば、平面視において、ゲート開口部２６の底面２６ａと側面２６ｂの少なくとも一部とを覆っている。具体的には、ゲート電極４４は、平面視において、ゲート開口部２６の内側に設けられている。例えば、図３に示される断面で見た場合に、基板１２に平行な方向において、ゲート電極４４の端部は、ゲート開口部２６の側面２６ｂの上端よりもソース電極４０から離れた位置に位置している。具体的には、ゲート電極４４の端部は、側面２６ｂの直上方向に、すなわち、平面視において重複する位置に位置している。
あるいは、ゲート電極４４は、平面視において、底面２６ａと側面２６ｂの全てとを覆っていてもよい。つまり、平面視において、ゲート電極４４の内側に、ゲート開口部２６が設けられていてもよい。例えば、図３に示される断面で見た場合に、基板１２に平行な方向において、ゲート電極４４の端部は、ゲート開口部２６の側面２６ｂの上端よりもソース電極４０に近い位置に位置していてもよい。
［効果など］
続いて、本実施の形態に係る窒化物半導体装置１０の効果について、図４及び図５を用いて説明する。
図４は、比較例に係る窒化物半導体装置１０ｘのチャネルを流れる電流Ｉｘを表す図である。電流Ｉｘは、図４において白抜きの矢印で示されている。比較例に係る窒化物半導体装置１０ｘでは、ブロック層２２は、ソース電極４０と同電位に固定されている。なお、図４では、ブロック層２２とソース電極４０とが同電位であることを、これらを太実線で接続することで表している。
ソース電極４０とドレイン電極５０との間には、ｐ型のブロック層２２とｎ型のドリフト層１４とによるｐｎ構造が形成されている。ブロック層２２の電位が固定されることにより、窒化物半導体装置１０ｘがオフ状態である場合、ドレイン電極５０には、ソース電極４０より高い電位が与えられているので、当該ｐｎ構造には逆バイアス電圧が印加される。このため、ｐ型のブロック層２２とｎ型のドリフト層１４との界面からｎ型のドリフト層１４に向かって空乏層が延びるので、ソース－ドレイン間の耐圧を高めることができる。
また、窒化物半導体装置１０ｘがオフ状態である場合、ｐ型のブロック層２２とゲート電極４４との電位差が０になり、又は、ｐ型のブロック層２２よりもゲート電極４４の電位が低くなるので、電子走行層３０内に空乏層６６ｘが形成される。空乏層６６ｘが二次元電子ガスを狭窄し、電流経路を狭めることができるので、電流の流れが抑制され、安定したオフ特性が実現される。
一方で、窒化物半導体装置１０ｘがオン状態である場合、ゲート電極４４には、ソース電極４０より高い電位が与えられるので、電子走行層３０とｐ型のブロック層２２との間には逆バイアス電圧が印加される状態になる。このため、空乏層６６ｘが電子走行層３０内で縮退せず、二次元電子ガスを狭窄したままになる。このため、二次元電子ガスを流れる電流Ｉｘが抑制される。したがって、比較例に係る窒化物半導体装置１０ｘでは、大電流動作が実現できない。
なお、ブロック層２２とソース電極４０との電気的な接続を切り離した場合、窒化物半導体装置１０ｘのオン状態では、電子走行層３０内に延びる空乏層６６ｘが抑制されるので、大電流動作が可能になる。しかしながら、ブロック層２２の電位がフローティング状態になるので、窒化物半導体装置１０がオフ状態である場合に、ブロック層２２からドリフト層１４内に延びる空乏層が安定して形成されず、耐圧が大幅に低下する。
これに対して、本実施の形態に係る窒化物半導体装置１０では、図１～図３を用いて説明したように、ブロック層２２は、ゲート電極４４に与えられる電位と同じ電位に固定されている。すなわち、ブロック層２２は、ゲート電極４４と同電位に固定されている。
図５は、本実施の形態に係る窒化物半導体装置１０のチャネルを流れる電流Ｉを表す図である。電流Ｉは、図５において白抜きの矢印で示されている。図５では、ブロック層２２とゲート電極４４とが同電位であることを、これらを太実線で接続することで表している。
窒化物半導体装置１０がオフ状態である場合、ドレイン電極５０には、ゲート電極４４より高い電位が与えられているので、当該ｐｎ構造には逆バイアス電圧が印加される。このため、ｐ型のブロック層２２とｎ型のドリフト層１４との界面からｎ型のドリフト層１４に向かって空乏層が延びるので、ソース－ドレイン間の耐圧を高めることができる。
また、窒化物半導体装置１０がオフ状態である場合、ｐ型のブロック層２２とゲート電極４４との電位差が０になるので、電子走行層３０内に空乏層６６が形成される。空乏層６６が二次元電子ガスを狭窄し、電流経路を狭めることができるので、電流の流れが抑制され、安定したオフ特性が実現される。
また、窒化物半導体装置１０がオン状態である場合、ｐ型のブロック層２２にはゲート電極４４と同じ電位が与えられているので、空乏層６６が縮退し、電流経路を確保することができる。したがって、二次元電子ガスを流れる電流Ｉを大きく流すことができる。
以上のように、本実施の形態に係る窒化物半導体装置１０によれば、高耐圧で、かつ、大電流動作が可能になる。
（実施の形態２）
続いて、実施の形態２について説明する。以下の説明では、実施の形態１との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
図６は、本実施の形態に係る窒化物半導体装置１１０の断面図である。具体的には、図６は、図３と同様に、図２に示されるＩＩＩ－ＩＩＩ線に相当する断面を示している。なお、窒化物半導体装置１１０の平面レイアウトは、例えば、実施の形態１に係る窒化物半導体装置１０と同様である。
図６に示されるように、窒化物半導体装置１１０は、窒化物半導体装置１０と比較して、高抵抗層１６８をさらに備える。
高抵抗層１６８は、ドリフト層１４とブロック層２２との間に設けられた第２の高抵抗層の一例である。高抵抗層１６８は、ドリフト層１４及びブロック層２２のいずれよりも抵抗が高い。高抵抗層１６８は、絶縁性又は半絶縁性の窒化物半導体から形成されている。高抵抗層１６８は、例えば、厚さが１０ｎｍ～数十ｎｍのアンドープＧａＮからなる膜である。高抵抗層１６８は、ドリフト層１４とブロック層２２との両方に接触して設けられている。高抵抗層１６８は、例えば、ＭＯＶＰＥ法などの結晶成長により、ドリフト層１４上に形成される。
本実施の形態では、高抵抗層１６８は、炭素がドープされている。具体的には、高抵抗層１６８のＣ濃度は、ブロック層２２のＣ濃度及びドリフト層１４のＣ濃度より高い。例えば、高抵抗層１６８のＣ濃度は、高抵抗層２４のＣ濃度と同程度である。
また、高抵抗層１６８には、高抵抗層２４と同様に、成膜時に混入するＳｉ又はＯが含まれる場合がある。この場合に、高抵抗層１６８のＣ濃度は、Ｓｉ濃度又はＯ濃度より高い。高抵抗層１６８のＣ濃度は、例えば３×１０１７ｃｍ－３以上であるが、１×１０１８ｃｍ－３以上でもよい。高抵抗層１６８のＳｉ濃度又はＯ濃度は、例えば、５×１０１６ｃｍ－３以下であるが、２×１０１６ｃｍ－３以下でもよい。
なお、高抵抗層１６８は、炭素以外に、マグネシウムＭｇ、鉄（Ｆｅ）又はホウ素（Ｂ）などのイオン注入により形成されてもよい。ＧａＮの高抵抗化を実現できるイオン種であれば、他のイオン種を用いてもよい。
本実施の形態によれば、窒化物半導体装置１１０がオン状態である場合に、具体的には、ゲート電極４４及びブロック層２２に正バイアス（ソース電極４０より高い電位）が印加された場合に、ブロック層２２からドレイン電極５０に向かって流れる電流を抑制することができる。当該電流は、ドレイン電流－ドレイン電圧特性を表すＩ－Ｖカーブにおいてオフセットが発生する原因となり、電力ロスの原因となる。本実施の形態によれば、当該電流を抑制することができるので、省エネルギー化が実現される。
（実施の形態３）
続いて、実施の形態３について説明する。以下の説明では、実施の形態１又は２との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
［構成］
まず、実施の形態３に係る窒化物半導体装置の構成について、図７～図１０を用いて説明する。
図７は、本実施の形態に係る窒化物半導体装置２１０を上面から見たときの平面レイアウトを示す平面図である。図７の（ａ）は、窒化物半導体装置２１０のパッドレイアウトを示している。図７の（ｂ）は、窒化物半導体装置２１０のソース電極パッド２５６を取り除いた場合の平面レイアウトを示している。図７の（ｂ）では、ゲート電極パッド２５８を透過させた状態で下層の構成のレイアウトを示している。
図８は、図７の領域ＶＩＩＩを拡大して示す図である。図７及び図８において、形状を分かりやすくするため、ソース電極２４０及び絶縁膜２４２に斜線の網掛けを付している。また、窒化物半導体装置２１０の最外周に露出している第１の下地層２２２にも斜線の網掛けを付している。
図７に示されるように、窒化物半導体装置２１０は、面内に並んで設けられた複数のソース電極２４０を備える。複数のソース電極２４０の平面視形状はそれぞれ、所定方向に長尺の長方形である。複数のソース電極２４０は、平面視において、長手方向及び短手方向の各々に並んで設けられている。図７に示される例では、長手方向（紙面上下方向）に２個のソース電極２４０が並んで設けられており、短手方向（紙面左右方向）には、９個のソース電極２４０が並んでいる。なお、ソース電極２４０の個数及び形状は、これらに限定されない。
図７に示されるように、複数のソース電極２４０はそれぞれ、ゲート電極４４に囲まれている。ゲート電極４４は、複数のソース電極２４０に対応する位置に、ソース電極２４０を露出させるための開口が設けられた一枚の板状の電極である。平面視において、ゲート電極４４とソース電極２４０とは、距離を空けて設けられており、重複していない。
平面視において、ソース電極２４０とゲート電極４４との間には、絶縁膜２４２が設けられている。絶縁膜２４２は、平面視において、ソース電極２４０の長手方向に長尺な０字形状（レーストラック形状）である。
本実施の形態では、平面視において、ゲート開口部２６は、短手方向に沿って並んだソース電極２４０間に設けられている。ゲート開口部２６は、ゲート電極４４の直下方向に位置している。ゲート開口部２６の平面視形状は、ソース電極２４０の長手方向と同じ方向に長尺であり、長手方向の両端部が丸みを帯びた形状である。ゲート開口部２６は、隣り合う２つのソース電極２４０間の中央に位置している。
図７に示されるように、ゲート開口部２６の外側を囲むように、高抵抗層２２８が設けられている。具体的には、図７の破線で表されるように、高抵抗層２２８は、ソース電極２４０の長手方向に平行な方向に長尺な０字形状を有する。なお、高抵抗層２２８は所定の幅（基板１２に平行な方向の長さ）を有するが、図７及び図８では高抵抗層２２８の当該幅を図示していない。
なお、ソース電極２４０及びゲート電極４４の形状は、図７に示される例に限らない。例えば、ソース電極２４０の平面視形状は六角形であってもよい。平面視形状が六角形の複数のソース電極２４０は、平面視において充填配置された正六角形の頂点に、各ソース電極２４０の中心が位置するように配置されていてもよい。
図９は、図８のＩＸ－ＩＸ線における本実施の形態に係る窒化物半導体装置２１０の断面を示している。図１０は、図８のＩＸ－ＩＸ線における本実施の形態に係る窒化物半導体装置２１０の断面を示している。
図９に示されるように、窒化物半導体装置２１０は、基板１２と、ドリフト層１４と、第１の下地層２２２と、第２の下地層２２４と、ゲート開口部２６と、高抵抗層２２８と、電子走行層３０と、電子供給層３２と、ソース開口部２３６と、ソース電極２４０と、絶縁膜２４２と、ゲート電極４４と、ドレイン電極５０とを備える。また、図１０に示されるように、窒化物半導体装置２１０は、コンタクトプラグ２５２を備える。
以下では、窒化物半導体装置２１０が備える各構成要素の詳細について説明する。なお、基板１２、ドリフト層１４、ゲート開口部２６、電子走行層３０、電子供給層３２、ゲート電極４４及びドレイン電極５０などの、実施の形態１と実質的に同様の構成については、その説明を省略又は簡略化する。
第１の下地層２２２、ゲート接続部２２２ａとソース接続部２２２ｂとを備える。ゲート接続部２２２ａは、平面視において、第１の下地層２２２のうち、高抵抗層２２８よりゲート開口部２６に近い第１の部分の一例である。ソース接続部２２２ｂは、平面視において、第１の下地層２２２のうち、高抵抗層２２８よりソース電極２４０に近い第２の部分の一例である。ゲート接続部２２２ａとソース接続部２２２ｂとは、高抵抗層２２８によって電気的に絶縁されている。
ゲート接続部２２２ａは、ソース電極２４０に与えられる電位（以下、ソース電位と記載する）とは異なる電位に固定されている。具体的には、ゲート接続部２２２ａは、ゲート電極４４に与えられる電位に固定されている。図１０に示されるように、ゲート接続部２２２ａには、ゲート電極４４から延びるコンタクトプラグ２５２が接続されている。コンタクトプラグ２５２を介してゲート接続部２２２ａには、ゲート電位が与えられる。
ソース接続部２２２ｂは、ソース電位に固定されている。具体的には、図９に示されるように、ソース接続部２２２ｂは、ソース開口部２３６に露出しており、露出部分がソース電極２４０に接触している。これにより、ソース接続部２２２ｂには、ソース電位が与えられる。
高抵抗層２２８は、第１の下地層２２２を、ゲート開口部２６側のゲート接続部２２２ａと、ソース開口部２３６側のソース接続部２２２ｂとに分離する。本実施の形態では、図９及び図１０に示されるように、高抵抗層２２８はさらに、第２の下地層２２４を、ゲート開口部２６側の部分とソース開口部２３６側の部分とに分離している。
具体的には、高抵抗層２２８は、第２の下地層２２４から第１の下地層２２２を貫通してドリフト層１４にまで達している。高抵抗層２２８の上面は、第２の下地層２２４の上面と面一である。また、高抵抗層２２８の下面は、第１の下地層２２２とドリフト層１４との界面より下側に位置している。なお、高抵抗層２２８は、第１の下地層２２２のみを分離していてもよい。例えば、高抵抗層２２８の上面は、第１の下地層２２２と第２の下地層２２４の界面と面一でもよく、当該界面より上側で第２の下地層２２４内に位置していてもよい。
本実施の形態では、高抵抗層２２８は、ゲート電極４４とソース電極２４０との間の直下方向、具体的には、絶縁膜２４２の直下方向に位置している。例えば、図９に示される断面で見た場合に、基板１２に平行な方向において、高抵抗層２２８は、ゲート開口部２６の底面２６ａとソース開口部２３６の底面２３６ａとの端部間の中央に位置している。なお、底面２６ａの端部は、底面２６ａと側面２６ｂとの交差部分である。底面２３６ａの端部は、底面２３６ａと側面２３６ｂとの交差部分である。
高抵抗層２２８は、底面２６ａと底面２３６ａとの端部間の中央よりゲート開口部２６に近い位置に設けられていてもよい。例えば、高抵抗層２２８の上面は、ゲート開口部２６の側面２６ｂに露出していてもよい。あるいは、高抵抗層２２８は、底面２６ａと底面２３６ａとの端部間の中央よりソース開口部２３６に近い位置に設けられていてもよい。例えば、高抵抗層２２８の上面は、ソース開口部２３６の側面２３６ｂに露出していてもよい。
高抵抗層２２８は、第１の下地層２２２よりも抵抗値が高い。本実施の形態では、高抵抗層２２８は、第２の下地層２２４よりも抵抗値が高い。高抵抗層２２８は、例えば、絶縁性又は半絶縁性の窒化物半導体からなる。本実施の形態では、高抵抗層２２８は、鉄（Ｆｅ）を含んでいる。高抵抗層２２８は、例えば、鉄がドープされ、高抵抗化されたＧａＮからなる。なお、高抵抗層２２８は、窒化物半導体を用いて形成されていなくてもよく、絶縁性を有する他の材料を用いて形成されてもよい。
ソース開口部２３６は、ゲート開口部２６から離れた位置において、電子供給層３２及び電子走行層３０を貫通し、第１の下地層２２２にまで達する第２の開口部の一例である。具体的には、ソース開口部２３６は、電子供給層３２、電子走行層３０及び第２の下地層２２４をこの順で貫通し、第１の下地層２２２まで達している。本実施の形態では、図９に示されるように、ソース開口部２３６の底面２３６ａは、第１の下地層２２２の上面である。底面２３６ａは、第１の下地層２２２と第２の下地層２２４との界面よりも下側に位置している。
図９に示されるように、ソース開口部２３６は、基板１２から遠ざかる程、開口面積が大きくなるように形成されている。具体的には、ソース開口部２３６の側面２３６ｂは、斜めに傾斜している。例えば、ソース開口部２３６の断面形状は、逆台形、より具体的には、逆等脚台形である。なお、ソース開口部２３６の断面形状は、略矩形であってもよい。すなわち、ソース開口部２３６は、基板１２からの距離によらずに開口面積が略均一であってもよい。
底面２３６ａに対する側面２３６ｂの傾斜角は、例えば、２０°以上８０°以下の範囲である。傾斜角は、３０°以上６０°以下の範囲であってもよい。例えば、ソース開口部２３６の側面２３６ｂの傾斜角は、ゲート開口部２６の側面２６ｂの傾斜角よりも大きい。側面２３６ｂが斜めに傾斜していることで、ソース電極２４０と電子走行層３０（二次元電子ガス）との接触面積が増えるので、オーミック接続が行われやすくなる。
ソース電極２４０は、ソース開口部２３６に設けられ、電子走行層３０及び電子供給層３２に接続されている。具体的には、ソース電極２４０は、ソース開口部２３６の側面２３６ｂを覆うように設けられている。
ソース電極２４０は、第１の下地層２２２に接続されている。具体的には、ソース電極２４０は、電子供給層３２、電子走行層３０及び第２の下地層２２４の各々の端面と、ソース接続部２２２ｂとに接続されている。ソース電極２４０は、電子走行層３０及び電子供給層３２に対してオーミック接続されている。ソース電極２４０は、ソース開口部２３６の側面２３６ｂにおいて、電子走行層３０内の二次元電子ガスと接続されている。
ソース電極２４０は、金属などの導電性の材料を用いて形成されている。ソース電極２４０の材料としては、例えば、Ｔｉ／Ａｌなど、ｎ型の半導体層に対してオーミック接続される材料を用いることができる。
また、Ａｌは、ｐ型の窒化物半導体からなる第１の下地層２２２に対してショットキー接続される。このため、ソース電極２４０の下層部分には、ｐ型の窒化物半導体に対して低コンタクト抵抗となるＰｄ又はＮｉなどの仕事関数の大きい金属材料を設けてもよい。これにより、第１の下地層２２２の電位をより安定させることができる。
絶縁膜２４２は、電子供給層３２上に接触して設けられている。図９に示されるように、絶縁膜２４２は、ソース電極２４０のソース開口部２３６から外側に出た部分の端面を覆っている。絶縁膜２４２は、ソース電極２４０とゲート電極４４とが物理的かつ電気的に接続されるのを防止するために設けられている。
本実施の形態では、図９及び図１０に示されるように、絶縁膜２４２は、ゲート電極４４と電子供給層３２との間に位置している。絶縁膜２４２は、コンタクトプラグ２５２の側面を覆っている。これにより、コンタクトプラグ２５２と電子走行層３０及び電子供給層３２とが電気的に接続されるのを抑制する。
絶縁膜２４２は、絶縁性を有する材料を用いて形成されている。絶縁膜２４２は、例えば、厚さ１００ｎｍの酸化シリコン又は窒化シリコンからなる膜である。
ソース電極パッド２５６は、複数のソース電極２４０の各々に電気的に接続されている。ソース電極パッド２５６は、複数のソース電極２４０の各々の上方に設けられている。ソース電極パッド２５６の直下方向には、複数のソース電極２４０の各々に対応する位置に複数の導電性のコンタクトプラグ（図示せず）が設けられている。当該コンタクトプラグを介してソース電極パッド２５６は、複数のソース電極２４０の各々に電気的に接続されている。
ソース電極パッド２５６は、例えば接地されている。つまり、ソース電極パッド２５６には、０Ｖが印加されている。ソース電極パッド２５６に印加された電位は、ソース電極２４０を介して第１の下地層２２２のソース接続部２２２ｂに与えられる。
ゲート電極パッド２５８は、ゲート電極４４と電気的に接続されている。ゲート電極パッド２５８は、例えば、ゲート電極４４より上方に設けられている。ゲート電極パッド２５８の直下方向にはコンタクトプラグ（図示せず）が設けられている。当該コンタクトプラグを介してゲート電極パッド２５８は、ゲート電極４４に電気的に接続されている。
本実施の形態では、ゲート電極４４が面内で平板状に設けられている。このため、ゲート電極パッド２５８は、窒化物半導体装置２１０の面内の全体に設けなくてよく、一部のみに設けられていればよい。例えば、図７に示されるように、ゲート電極パッド２５８は、窒化物半導体装置２１０の一辺に沿って、当該一辺の中央部分に設けられている。ゲート電極パッド２５８を囲むように、ソース電極パッド２５６が設けられている。
なお、ゲート電極パッド２５８の個数及び位置は、特に限定されない。例えば、１つのゲート電極パッド２５８が窒化物半導体装置２１０の中央に設けられていてもよく、２つのゲート電極パッド２５８が窒化物半導体装置２１０の対向する２辺に沿って設けられていてもよい。
ゲート電極パッド２５８には、ゲート電極４４の制御用の電源が接続される。窒化物半導体装置２１０をオン状態にする場合に、ゲート電極パッド２５８には正の電位（例えば、＋５Ｖ）が印加される。窒化物半導体装置２１０をオフ状態にする場合に、ゲート電極パッド２５８には接地電位（０Ｖ）又は負の電位が印加される。ゲート電極パッド２５８に印加された電位は、ゲート電極４４及びコンタクトプラグ２５２を介して、第１の下地層２２２のゲート接続部２２２ａに与えられる。
以上のように、本実施の形態に係る窒化物半導体装置２１０では、電子走行層３０と電子供給層３２との界面がＡｌＧａＮ／ＧａＮのヘテロ界面となる。これにより、電子走行層３０中に二次元電子ガスが発生し、チャネルが形成される。二次元電子ガスは、キャリア濃度が高いので、チャネルの移動度が高くなり、オン抵抗が低減される。
また、本実施の形態では、高抵抗層２２８によって、第１の下地層２２２はゲート接続部２２２ａとソース接続部２２２ｂとに分離される。ゲート接続部２２２ａがゲート電極４４と電気的に接続されているので、ゲート接続部２２２ａには、ゲート電位に固定されている。
このため、窒化物半導体装置２１０がオフ状態である場合、ゲート電位は０Ｖ又は負の電位になるので、ゲート接続部２２２ａから電子走行層３０へ空乏層が延びる。したがって、チャネルを流れるリーク電流が抑制され、安定したオフ特性を得ることができる。
一方、窒化物半導体装置２１０がオン状態である場合、ゲート電位は正の電位になり、ゲート接続部２２２ａが正にバイアスされる。このため、電子走行層３０側に延びた空乏層が縮まり、電流経路を狭めることなくドレイン電流を流すことが可能になる。その結果、安定したオフ特性と大電流化が両立可能な電界効果トランジスタを実現することが可能になる。
また、ソース接続部２２２ｂは、窒化物半導体装置２１０の動作状態によらず、ソース電位に固定されている。ソース電位はドレイン電極５０に与えられる電位よりも低く、例えば０Ｖである。このため、ソース接続部２２２ｂとドレイン電極５０とによって、ｐ型のソース接続部２２２ｂとｎ型のドリフト層１４とには逆バイアスが与えられるので、空乏層がドリフト層１４側に延びる。これにより、ソース－ドレイン間の耐圧を高めることができる。
［製造方法］
続いて、本実施の形態に係る窒化物半導体装置２１０の製造方法について、図１１Ａ～図１１Ｉを用いて説明する。図１１Ａ～図１１Ｉは、本実施の形態に係る窒化物半導体装置２１０の製造方法の各工程を示す断面図である。
以下では、窒化物半導体装置２１０を構成する各窒化物半導体層を、有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法によって成膜する場合を説明する。なお、窒化物半導体層の成膜方法は、これに限らず、例えば、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法によって成膜してもよい。
また、ｎ型の窒化物半導体は、例えばシリコン（Ｓｉ）を添加することにより形成される。ｐ型の窒化物半導体は、マグネシウム（Ｍｇ）を添加することにより形成される。なお、ｎ型不純物及びｐ型不純物は、これらに限られない。
まず、第１の主面１２ａが（０００１）面、すなわち、ｃ面であるｎ型ＧａＮからなる基板１２を準備する。図１１Ａに示されるように、基板１２の第１の主面１２ａ上に、Ｓｉをｎ型不純物として添加したｎ型ＧａＮ膜１３、Ｍｇをｐ型不純物として添加したｐ型ＧａＮ膜２２１及びアンドープＧａＮ膜２２３をこの順で成膜する。なお、ｎ型ＧａＮ膜１３、ｐ型ＧａＮ膜２２１及びアンドープＧａＮ膜２２３はそれぞれ、所定形状にパターニングされることで、図９及び図１０に示されるドリフト層１４、第１の下地層２２２及び第２の下地層２２４になる。
各層の厚さ及びキャリア濃度は、例えば、次の通りである。ｎ型ＧａＮ膜１３は、厚さが８μｍであり、キャリア濃度が１×１０１６ｃｍ－３である。ｐ型ＧａＮ膜２２１は、厚さが４００ｎｍであり、キャリア濃度が１×１０１７ｃｍ－３である。アンドープＧａＮ膜２２３は、厚さが２００ｎｍである。なお、これらの数値は一例に過ぎない。
図１１Ｂに示されるように、アンドープＧａＮ膜２２３上にレジストを塗布し、塗布したレジストをフォトリソグラフィによってパターニングすることで、レジストマスク２９０を形成する。レジストマスク２９０は、ゲート開口部２６を形成するためのマスクであり、ゲート開口部２６の平面視形状に応じた開口２９１を有する。
次に、図１１Ｃに示されるように、ドライエッチングによって、ゲート開口部２６を形成する。ゲート開口部２６は、アンドープＧａＮ膜２２３及びｐ型ＧａＮ膜２２１を貫通しており、ｎ型ＧａＮ膜１３が露出している。このとき、ゲート開口部２６の底面２６ａは、基板１２の第１の主面１２ａに平行である。ゲート開口部２６の側面２６ｂは、底面２６ａに対して、所定の傾斜角で傾斜している。これにより、側面２６ｂ上に再成長層を均一な厚さで形成することができるので、チャネルの狭窄が抑えられ、キャリア濃度の低下及びオン抵抗の増加の両方を抑制することができる。
次に、レジストマスク２９０を除去した後、アンドープＧａＮ膜２２３上、及び、ゲート開口部２６内に再びレジストを塗布する。図１１Ｄに示されるように、塗布したレジストをフォトリソグラフィによってパターニングすることで、レジストマスク２９２を形成する。
レジストマスク２９２は、高抵抗層２２８を形成するためのマスクである。レジストマスク２９２は、アンドープＧａＮ膜２２３上の一部とゲート開口部２６の底面２６ａ及び側面２６ｂに設けられる。レジストマスク２９２は、高抵抗層２２８の平面視形状に応じた開口２９３を有する。開口２９３は、アンドープＧａＮ膜２２３の上面の一部を露出させている。
次に、レジストマスク２９２の開口２９３に露出した部分に、鉄イオンのイオン注入を行うことで、図１１Ｅに示されるように、高抵抗層２２８を形成する。高抵抗層２２８は、アンドープＧａＮ膜２２３、ｐ型ＧａＮ膜２２１及びｎ型ＧａＮ膜１３の各々の、開口２９３に露出した部分に鉄がドープされた層である。
高抵抗層２２８の形成により、ｐ型ＧａＮ膜２２１は、ゲート開口部２６側の第１のｐ型ＧａＮ膜２２１ａと、ソース開口部２３６側の第２のｐ型ＧａＮ膜２２１ｂとに分離される。第１のｐ型ＧａＮ膜２２１ａ及び第２のｐ型ＧａＮ膜２２１ｂはそれぞれ、所定形状にパターニングされることでゲート接続部２２２ａ及びソース接続部２２２ｂになる。
イオン注入の注入条件は、例えば加速エネルギー４０ｋｅＶ、ドーズ量１×１０１４ｃｍ－２である。これにより、約５０ｎｍの厚さの高抵抗層２２８が形成される。鉄イオンが注入された領域、すなわち、高抵抗層２２８は、結晶構造が破壊されることにより、高抵抗化される。
このとき、鉄イオンの代わりに、例えば、チタンイオン、クロムイオン、銅イオン又はニッケルイオンなどの、原子番号が大きい金属のイオンを利用してもよい。これにより、後工程における加熱処理による高抵抗層２２８の再結晶化を抑制することができ、高抵抗層２２８の抵抗値が小さくなる。
次に、レジストマスク２９２を除去した後、図１１Ｆに示されるように、ゲート開口部２６の形状に沿って全面に、アンドープＧａＮ膜２９、アンドープＡｌＮ膜（図示せず）、及び、アンドープＡｌＧａＮ膜３１を、ＭＯＶＰＥ法によってこの順で成膜する。アンドープＧａＮ膜２９及びアンドープＡｌＧａＮ膜３１はそれぞれ、所定形状にパターニングされることで電子走行層３０及び電子供給層３２になる。
各層の厚さは、略均一であり、例えば、次の通りである、アンドープＧａＮ膜２９は、厚さが１００ｎｍである。アンドープＡｌＮ膜は、厚さが１ｎｍである。アンドープＡｌＧａＮ膜３１は、厚さが５０ｎｍである。なお、これらの数値は一例に過ぎない。
次に、アンドープＡｌＧａＮ膜３１上、及び、ゲート開口部２６内に再びレジストを塗布する。図１１Ｇに示されるように、塗布したレジストをフォトリソグラフィによってパターニングすることで、レジストマスク２９４を形成する。レジストマスク２９４は、ソース開口部２３６を形成するためのマスクであり、ソース開口部２３６の平面視形状に応じた開口２９５を有する。
次に、図１１Ｈに示されるように、ドライエッチングによって、ソース開口部２３６を形成する。また、ソース開口部２３６の形成と同時に、図１０に示されるように、コンタクトプラグ２５２を形成するための開口部２５４を形成する。ソース開口部２３６及び開口部２５４はそれぞれ、アンドープＡｌＧａＮ膜３１、アンドープＡｌＮ膜（図示せず）、及び、アンドープＧａＮ膜２９、アンドープＧａＮ膜２２３を貫通し、ｐ型ＧａＮ膜２２１が露出している。このとき、ソース開口部２３６の底面２３６ａは、基板１２の第１の主面１２ａに平行である。ソース開口部２３６の側面２３６ｂは、底面２３６ａに対して、所定の傾斜角で傾斜している。なお、開口部２５４の形成は、ソース開口部２３６とは異なるタイミングで形成されてもよい。
アンドープＡｌＧａＮ膜３１、アンドープＧａＮ膜２９、アンドープＧａＮ膜２２３及びｐ型ＧａＮ膜２２１がそれぞれパターニングされることで、電子供給層３２、電子走行層３０、第２の下地層２２４及び第１の下地層２２２が形成される。
次に、電子供給層３２の上面の一部、並びに、ソース開口部２３６の側面２３６ｂ及び底面２３６ａに、ＴｉとＡｕとからなるソース金属膜を蒸着法又はスパッタリング法などによって成膜し、パターニングすることで、ソース電極２４０を形成する。
続いて、電子供給層３２の上面にＳｉＯ２からなる絶縁膜をＣＶＤ法などによって成膜し、パターニングすることで絶縁膜２４２を形成する。なお、絶縁膜２４２は、ソース電極２４０上に覆いかぶさってもよい。
また、絶縁膜２４２は、図１０に示されるように、開口部２５４の内面を覆うように設けられる。このとき、開口部２５４の底面が露出するように、開口部２５４の底面に付着した絶縁膜２４２をパターニングにより除去する。
次に、ゲート開口部２６を覆うように、Ｐｄからなるゲート金属膜を蒸着法又はスパッタリング法などによって成膜する。図１１Ｉに示されるように、成膜したゲート金属膜をパターニングすることで、ゲート電極４４を形成する。なお、ゲート電極４４は絶縁膜２４２上に覆いかぶさってもよい。また、図１０に示されるように、成膜した金属膜によって開口部２５４内が埋められることによって、コンタクトプラグ２５２が形成される。コンタクトプラグ２５２は、ゲート電極４４と第１の下地層２２２のゲート接続部２２２ａとを物理的かつ電気的に接続する。
さらに、基板１２の第２の主面１２ｂに、ＴｉとＡｌとからなるドレイン金属膜を蒸着法又はスパッタリング法などによって成膜し、必要に応じてパターニングすることで、ドレイン電極５０を形成する。
以上の工程を経て、図９及び図１０に示される窒化物半導体装置２１０が形成される。
なお、ゲート電極４４及びソース電極２４０を形成した後、絶縁膜を成膜する。成膜した絶縁膜に、複数のソース電極２４０の各々の一部、及び、ゲート電極４４の一部を露出させるコンタクトホールを形成する。その後、金属膜を成膜してパターニングすることで、ソース電極パッド２５６及びゲート電極パッド２５８が形成される。
［変形例１］
ここで、実施の形態３に係る窒化物半導体装置２１０の変形例１について、図１２を用いて説明する。
図１２は、本変形例に係る窒化物半導体装置３１０の断面図である。図１２に示されるように、窒化物半導体装置３１０は、図９に示される窒化物半導体装置２１０と比較して、閾値調整層３４を備える点が相違する。以下では、実施の形態１～３との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
閾値調整層３４は、実施の形態１に係る閾値調整層３４と同様である。本変形例では、基板１２を平面視した場合に、閾値調整層３４の端部は、ゲート電極４４の端部よりもソース電極２４０に近い位置に位置している。閾値調整層３４とソース電極２４０とは離間しており、接触していない。
図１２に示されるように、絶縁膜２４２は、ソース電極２４０、電子供給層３２及び閾値調整層３４を覆うように形成されている。絶縁膜２４２は、閾値調整層３４の端部を覆っており、当該端部を覆う部分は、ゲート電極４４によって覆われている。つまり、絶縁膜２４２の一部は、閾値調整層３４とゲート電極４４との間に位置している。なお、絶縁膜２４２は、ゲート電極４４の端部を覆うように設けられていてもよい。
本変形例によれば、閾値調整層３４によって、チャネル部分の伝導帯端のポテンシャルが持ち上げられる。このため、窒化物半導体装置３１０の閾値電圧を大きくすることができる。したがって、窒化物半導体装置３１０をノーマリオフ型のＦＥＴとして実現することができる。
［変形例２］
続いて、実施の形態３に係る窒化物半導体装置２１０の変形例２について、図１３を用いて説明する。
図１３は、本変形例に係る窒化物半導体装置４１０の断面図である。図１３に示されるように、本変形例では、図９に示される窒化物半導体装置２１０と比較して、ソース電極２４０の構成が異なる。以下では、実施の形態３との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
窒化物半導体装置４１０は、ソース電極２４０の代わりにソース電極４４０を備える。さらに、窒化物半導体装置４１０は、複数の開口部４３９を備える。
複数の開口部４３９は、ソース開口部２３６の底面２３６ａに設けられている。複数の開口部４３９は、第１の下地層２２２を貫通し、ドリフト層１４にまで達する第３の開口部の一例である。開口部４３９の底面は、ドリフト層１４と第１の下地層２２２との界面より下側である。本変形例では、１つの底面２３６ａに６つ（左右３つずつ）の開口部４３９が設けられている。
複数の開口部４３９は、互いに同じ構成を有する。例えば、開口部４３９の断面形状は、略矩形である。すなわち、開口部４３９は、基板１２からの距離によらずに開口面積が略均一であってもよい。あるいは、開口部４３９の断面形状は、逆台形であってもよい。
複数の開口部４３９は、ソース開口部２３６を形成した後、ソース電極４４０を形成する前に、第１の下地層２２２のソース接続部２２２ｂの一部を除去することで形成される。例えば、複数の開口部４３９は、フォトリソグラフィによるパターニング及びドライエッチングなどによって形成される。
図１３に示される断面で見た場合に、複数の開口部４３９の横幅（すなわち、基板１２に水平な方向の長さ）と、隣り合う開口部４３９間の距離とは、例えば等しい。また、複数の開口部４３９の各々の横幅は、互いに等しい。なお、開口部４３９の大きさ及び位置は特に限定されない。
ソース電極４４０は、ソース電極２４０と同様に、ソース開口部２３６の底面２３６ａに接し、側面２３６ｂを覆うように設けられている。さらに、ソース電極４４０は、第１の下地層２２２に形成された複数の開口部４３９の各々に設けられ、ドリフト層１４に接続されている。具体的には、ソース電極４４０の一部は、複数の開口部４３９の各々を充填するように設けられている。
ソース電極４４０は、具体的には、電子供給層３２、電子走行層３０及び第２の下地層２２４の各々の端面に接続されている。ソース電極４４０は、電子走行層３０及び電子供給層３２に対してオーミック接続されている。
この構成によると、ソース開口部２３６の直下方向には、ｎ型ＧａＮからなるドリフト層１４とｐ型ＧａＮからなる第１の下地層２２２とで形成されるｐｎダイオードと、開口部４３９の底面でソース電極４４０とｐ型ＧａＮからなる第１の下地層２２２とで形成されるショットキーバリアダイオードとからなるＭＰＳダイオードが形成される。ＭＰＳダイオードは、ｐｎダイオード及びショットキーバリアダイオード両者のメリットを有しており、高耐圧特性に優れ、低動作電圧を実現できる。
ＭＰＳダイオードは、電界効果トランジスタと並列に形成されている。つまり、ＭＰＳダイオードは、電界効果トランジスタを保護するための還流ダイオードとして機能する。これにより、逆バイアス時には高耐圧を維持しつつ、立ち上がり電圧を低くすることができるので、ＭＰＳダイオードを通して流れる還流電流による損失を小さくすることができる。
なお、本変形例では、１つのソース開口部２３６の底面２３６ａに複数の開口部４３９が設けられている例を示したが、これに限らない。底面２３６ａには、１つのみの開口部４３９が設けられていてもよい。
（実施の形態４）
続いて、実施の形態４に係る窒化物半導体装置の構成について、図１４～図１８を用いて説明する。以下の説明では、実施の形態１～３との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
図１４は、本実施の形態に係る窒化物半導体装置５１０の断面図である。具体的には、図１４は、図１６のＸＩＶ－ＸＩＶ線における断面を示している。図１５及び図１６はそれぞれ、本実施の形態に係る窒化物半導体装置５１０の開口部５１８及び開口部５２６のレイアウトを示す断面斜視図及び平面図である。図１５では、開口部５１８が設けられたシールド層５１６と、開口部５２６が設けられた電流ブロック層５２２とが図示されており、他の構成の図示は省略されている。図１６についても同様である。
図１７は、本実施の形態に係る窒化物半導体装置５１０のゲート電極４４と電流ブロック層５２２との接続部分を示す断面斜視図である。具体的には、図１７は、図１６のＸＶＩＩ－ＸＶＩＩ線で切断した断面を斜めから見た場合の窒化物半導体装置５１０を模式的に示している。つまり、図１７は、窒化物半導体装置５１０の端部であって、開口部５１８及び開口部５２６の各々が延びる方向の一端を示している。
図１８は、本実施の形態に係る窒化物半導体装置５１０のソース電極４０とシールド層５１６との接続部分を示す断面斜視図である。具体的には、図１８は、図１６のＸＶＩＩＩ－ＸＶＩＩＩ線で切断した断面を斜めから見た場合の窒化物半導体装置５１０を模式的に示している。つまり、図１８は、窒化物半導体装置５１０の端部であって、開口部５１８及び開口部５２６の各々が延びる方向の、図１７とは反対側の一端を示している。
図１４に示されるように、窒化物半導体装置５１０は、基板１２と、ドリフト層１４と、シールド層５１６と、開口部５１８と、下地層５２０と、電流ブロック層５２２と、開口部５２６と、電子走行層３０と、電子供給層３２と、閾値調整層３４と、ソース開口部３６と、開口部５３８と、ソース電極４０と、ゲート電極４４と、第１の電位固定電極５４６と、第２の電位固定電極５４８と、ドレイン電極５０とを備える。なお、基板１２、ドリフト層１４、電子走行層３０、電子供給層３２、閾値調整層３４、ソース開口部３６、ソース電極４０、ゲート電極４４及びドレイン電極５０などの、実施の形態１と実質的に同様の構成については、その説明を省略又は簡略化する。
本実施の形態に係る窒化物半導体装置５１０は、ＡｌＧａＮ／ＧａＮのヘテロ界面に発生する二次元電子ガスをチャネルとして利用した電界効果トランジスタ（ＦＥＴ）である。具体的には、窒化物半導体装置５１０は、いわゆる縦型ＦＥＴである。例えば、窒化物半導体装置５１０がオン状態である場合には、ドレイン電極５０からソース電極４０に、基板１２、ドリフト層１４、下地層５２０及び電子走行層３０（二次元電子ガス）を介して電流が流れる。電流は、開口部５１８を通ってドリフト層１４から下地層５２０に流れ、開口部５２６を通って下地層５２０から電子走行層３０に流れる。
窒化物半導体装置５１０では、例えば、ソース電極４０が接地され（すなわち、電位が０Ｖ）、ドレイン電極５０に正の電位が与えられている。ドレイン電極５０に与えられる電位は、例えば、数百Ｖであるが、これに限らない。ゲート電極４４に印加される電位によって、窒化物半導体装置５１０のオンオフが制御される。
ゲート電極４４には０Ｖの電位又は負の電位が印加された場合には、電子走行層３０内のチャネルが狭窄されて、窒化物半導体装置５１０がオフ状態になる。つまり、この場合、ドレイン電極５０からソース電極４０に電流が流れない。ゲート電極４４には正の電位（例えば＋５Ｖ）が印加された場合には、窒化物半導体装置５１０がオン状態になる。つまり、この場合、ドレイン電極５０からソース電極４０に電流が流れる。
以下では、窒化物半導体装置５１０が備える各構成要素の詳細について説明する。
本実施の形態では、ドリフト層１４の実効キャリア濃度は、デバイスの定格電圧によって決定される。例えば、定格電圧が０．６ｋＶ以上１．２ｋＶ以下の範囲である場合には、ドリフト層１４の実効キャリア濃度は、５×１０１５ｃｍ－３以上２×１０１６ｃｍ－３以下の範囲である。一例として、ドリフト層１４の実効キャリア濃度は、１×１０１６ｃｍ－３である。
シールド層５１６は、ドリフト層１４の上方に設けられた第２の導電型の第４の窒化物半導体層の一例である。シールド層５１６は、例えば、厚さが４００ｎｍであり、実効キャリア濃度が１×１０１７ｃｍ－３であるｐ型のＧａＮからなる膜である。シールド層５１６は、ドリフト層１４の上面に接触して設けられている。
シールド層５１６は、ソース電極４０に与えられる電位（以下、ソース電位と記載）と同じ電位に固定されている。つまり、シールド層５１６とソース電極４０とは、電気的に接続されている。具体的な接続の構成については、図１８を用いて後で説明する。
本実施の形態では、シールド層５１６は、ドリフト層１４の一部を露出させる第４の開口部の一例である開口部５１８を有する。開口部５１８は、シールド層５１６を貫通しており、ドリフト層１４にまで達している。図１４に示されるように、開口部５１８の底面５１８ａは、ドリフト層１４の上面である。底面５１８ａは、例えば、基板１２の第１の主面１２ａに平行であり、ドリフト層１４とシールド層５１６との界面より下側に位置している。本実施の形態では、開口部５１８は、基板１２から遠ざかる程、開口面積が大きくなるように形成されている。具体的には、開口部５１８の側面５１８ｂは、斜めに傾斜している。例えば、開口部５１８の断面形状は、逆台形、より具体的には、逆等脚台形である。
底面５１８ａに対する側面５１８ｂの傾斜角は、例えば、２０°以上８０°以下の範囲である。傾斜角は、３０°以上４５°以下の範囲であってもよい。傾斜角が４５°以下であることにより、側面５１８ｂがｃ面に近づくので、結晶再成長により側面５１８ｂに沿って形成される下地層５２０の膜質を高めることができる。
下地層５２０は、開口部５１８の内面に沿って、かつ、シールド層５１６の上方に設けられた第１の導電型の第５の窒化物半導体層の一例である。下地層５２０は、例えば、厚さが３００ｎｍであるｎ型のＧａＮからなる膜である。下地層５２０は、開口部５１８の底面５１８ａ及び側面５１８ｂ、並びに、シールド層５１６の上面に接触して設けられている。
電流ブロック層５２２は、下地層５２０の上方に設けられた第２の窒化物半導体層の一例である。電流ブロック層５２２は、例えば、厚さが４００ｎｍであるｐ型のＧａＮからなる膜である。電流ブロック層５２２は、下地層５２０の上面に接触して設けられている。電流ブロック層５２２の実効キャリア濃度は、例えば、シールド層５１６の実効キャリア濃度と同じである。
電流ブロック層５２２は、ゲート電極４４に与えられる電位（以下、ゲート電位と記載）と同じ電位に固定されている。つまり、電流ブロック層５２２とゲート電極４４とは、電気的に接続されている。具体的な接続の構成については、図１７を用いて後で説明する。
本実施の形態では、電流ブロック層５２２は、下地層５２０の一部を露出させる開口部５２６を有する。開口部５２６は、電流ブロック層５２２を貫通する第１の開口部の一例である。開口部５２６は、電流ブロック層５２２を貫通しており、下地層５２０にまで達している。開口部５２６は、ゲート電極４４のリセス構造を形成するゲート開口部である。
本実施の形態では、図１４に示されるように、開口部５２６の底面５２６ａは、下地層５２０の上面である。底面５２６ａは、例えば、基板１２の第１の主面１２ａに平行であり、下地層５２０と電流ブロック層５２２との界面よりも下側に位置している。
本実施の形態では、開口部５２６は、基板１２から遠ざかる程、開口面積が大きくなるように形成されている。具体的には、開口部５２６の側面５２６ｂは、斜めに傾斜している。例えば、開口部５２６の断面形状は、逆台形、より具体的には、逆等脚台形である。
底面５２６ａに対する側面５２６ｂの傾斜角は、例えば、２０°以上８０°以下の範囲である。傾斜角は、３０°以上４５°以下の範囲であってもよい。傾斜角が４５°以下であることにより、側面５２６ｂがｃ面に近づくので、結晶再成長により側面５２６ｂに沿って形成される電子走行層３０などの膜質を高めることができる。傾斜角が３０°以上であることにより、開口部５２６が大きくなりすぎることが抑制され、窒化物半導体装置５１０の小型化が実現される。
図１５に示されるように、開口部５１８及び開口部５２６はそれぞれ、一方向に長尺である。本実施の形態では、開口部５１８及び開口部５２６はいずれも、ｙ軸に沿って延びている。平面視した場合（すなわち、ｚ軸の正側から見た場合）、開口部５１８及び開口部５２６は、重複している。
本実施の形態では、図１５に示されるように、開口部５１８の開口幅Ｗ１は、開口部５２６の開口幅Ｗ２と等しい。つまり、平面視において、開口部５１８と開口部５２６とは、図１６に示されるように、同じ形状及び同じ大きさである。開口幅Ｗ１は、具体的には、シールド層５１６の下側の端部であって、開口部５１８に露出した端部間の距離である。開口幅Ｗ２は、電流ブロック層５２２の下側の端部であって、開口部５２６に露出した端部間の距離である。開口幅Ｗ１及びＷ２は、例えば、５μｍである。なお、開口部５２６の両側に位置する電流ブロック層５２２の幅はそれぞれ、６μｍである。なお、これらの数値は一例に過ぎない。
本実施の形態では、電子走行層３０は、開口部５２６の底面５２６ａにおいて下地層５２０に接触している。つまり、電子走行層３０は、ドリフト層１４とは接触していない。電子走行層３０は、開口部５２６の側面５２６ｂにおいて電流ブロック層５２２の端面に接触している。さらに、電子走行層３０は、電流ブロック層５２２の上面に接触している。
開口部５３８は、開口部５２６から離れた位置において、シールド層５１６の一部を露出させるための開口部である。図１４に示されるように、断面視において、開口部５３８は、ゲート電極４４の両側で、ソース電極４０よりも外側（具体的には、ゲート電極４４及び開口部５２６とは反対側）に設けられている。具体的には、開口部５３８は、電子供給層３２、電子走行層３０、電流ブロック層５２２及び下地層５２０を貫通し、シールド層５１６にまで達している。図１４に示されるように、開口部５３８の底面５３８ａは、シールド層５１６の上面である。底面５３８ａは、下地層５２０とシールド層５１６との界面よりも下側に位置している。
本実施の形態では、開口部５３８は、基板１２からの距離によらず、開口面積が実質的に均一になるように形成されている。具体的には、開口部５３８の側面５３８ｂは、底面５３８ａに対して実質的に垂直である。例えば、開口部５３８の断面形状は、矩形である。なお、側面５３８ｂは、斜めに傾斜していてもよい。
第１の電位固定電極５４６は、電流ブロック層５２２の電位を固定するための電極であり、電流ブロック層５２２に接触している。具体的には、図１４に示されるように、電流ブロック層５２２の上面の一部は、電子走行層３０及び電子供給層３２が設けられておらず、露出している。第１の電位固定電極５４６は、電流ブロック層５２２の上面の露出した部分に接触して設けられている。第１の電位固定電極５４６は、ソース電極４０から離れて設けられており、かつ、電子走行層３０には接触していない。断面視において、第１の電位固定電極５４６は、ゲート電極４４の両側で、ソース電極４０よりも外側に設けられている。
本実施の形態では、第１の電位固定電極５４６は、ゲート電極４４と電気的に接続されている。つまり、第１の電位固定電極５４６は、電流ブロック層５２２の電位をゲート電位に固定する。なお、図１４では、異なる層間の電気的な接続を、太実線で表している。後述する図１９、図２１及び図２２においても同様である。
例えば、図１７に示されるように、窒化物半導体装置５１０の一端では、電子走行層３０、電子供給層３２及び閾値調整層３４が除去されており、電流ブロック層５２２の上面が露出している。ゲート電極４４は、ｙ軸の正方向に向かって延びており、その端部にコンタクトプラグ５５２が設けられている。コンタクトプラグ５５２は、ゲート電極４４と第１の電位固定電極５４６とを電気的に接続する導電部である。
ゲート電極４４の両側に位置する第１の電位固定電極５４６は、ゲート電極４４と同様に、ｙ軸の正方向に向かって延びており、その端部において１つに接続されている。この接続部分にコンタクトプラグ５５２が接続されている。
第１の電位固定電極５４６は、ｐ型の半導体に対してオーミック接続される材料を用いることができる。例えば、第１の電位固定電極５４６は、ゲート電極４４と同じ材料を用いることができる。具体的には、第１の電位固定電極５４６は、パラジウム（Ｐｄ）又はニッケル（Ｎｉ）系の材料を用いて形成される。
第２の電位固定電極５４８は、シールド層５１６の電位を固定するための電極であり、シールド層５１６に接触している。具体的には、図１４に示されるように、第２の電位固定電極５４８は、シールド層５１６を露出させるための開口部５３８内に設けられている。より具体的には、第２の電位固定電極５４８は、開口部５３８の底面５３８ａ上に接触して設けられている。第２の電位固定電極５４８は、下地層５２０及び電流ブロック層５２２には接触していない。断面視において、第２の電位固定電極５４８は、ゲート電極４４の両側で、ソース電極４０及び第１の電位固定電極５４６よりも外側に設けられている。
本実施の形態では、第２の電位固定電極５４８は、ソース電極４０と電気的に接続されている。つまり、第２の電位固定電極５４８は、シールド層５１６の電位をソース電位に固定する。
図１８に示されるように、窒化物半導体装置５１０の他端では、電子走行層３０、電子供給層３２及び閾値調整層３４だけでなく、さらに、電流ブロック層５２２及び下地層５２０も除去されており、シールド層５１６の上面が露出している。ゲート電極４４の両側に位置するソース電極４０は、ｙ軸の負方向に向かって延びており、その端部において１つに接続されている。この接続部分にコンタクトプラグ５４１が設けられている。コンタクトプラグ５４１は、ソース電極４０と第２の電位固定電極５４８とを電気的に接続する導電部である。
ゲート電極４４の両側に位置する第２の電位固定電極５４８は、ソース電極４０と同様に、ｙ軸の負方向に向かって延びており、その端部において１つに接続されている。この接続部分にコンタクトプラグ５４１が接続されている。
第２の電位固定電極５４８は、ｐ型の半導体に対してオーミック接続される材料を用いることができる。例えば、第２の電位固定電極５４８は、ゲート電極４４と同じ材料を用いることができる。具体的には、第２の電位固定電極５４８は、パラジウム（Ｐｄ）又はニッケル（Ｎｉ）系の材料を用いて形成される。
続いて、シールド層５１６、下地層５２０及び電流ブロック層５２２の具体的な機能について詳細に説明する。
本実施の形態では、電流ブロック層５２２は、ドレイン電極５０とソース電極４０との間に流れるリーク電流を抑制するために設けられている。ｐ型の電流ブロック層５２２と電子走行層３０とが接触しているので、開口部５２６の側面５２６ｂから電子走行層３０内に空乏層が広がる。窒化物半導体装置５１０がオフ状態である場合、すなわち、ゲート電極４４に０Ｖ又は負の電位が印加されている場合には、当該空乏層によって、電子走行層３０内に形成されるチャネル（具体的には、二次元電子ガス）が狭窄されるので、ドレイン電極５０からソース電極４０にチャネルを介して流れる電流が抑制される。このように、電流ブロック層５２２が設けられていることで、窒化物半導体装置５１０は、良好なオフ特性を得ることができる。
ここで、仮に、電流ブロック層５２２がゲート電位に固定されていない場合、チャネルの狭窄の影響を受けて、窒化物半導体装置５１０がオン状態になったとしても、チャネルを介して流れる電流が少なくなる。これに対して、本実施の形態では、窒化物半導体装置５１０がオン状態である場合、すなわち、ゲート電極４４に正の電位が印加された場合、電流ブロック層５２２がゲート電位に固定されているので、電流ブロック層５２２と電子走行層３０との間には正バイアスが印加される。これにより、電子走行層３０内に広がっていた空乏層が縮退するので、チャネルの狭窄が解消される。したがって、窒化物半導体装置５１０がオン状態になった場合には、ドレイン電極５０とソース電極４０との間に大電流を流すことができる。
一方で、電流ブロック層５２２がゲート電位に固定されることで、電流ブロック層５２２とドレイン電極５０との間に形成される容量がゲート－ドレイン間の帰還容量に上乗せされる。帰還容量が大きくなる程、スイッチングの応答性が悪くなる。つまり、窒化物半導体装置５１０の高速動作が難しくなる。
これに対して、本実施の形態では、ソース電位に固定されたシールド層５１６が電流ブロック層５２２とドレイン電極５０との間に設けられている。つまり、シールド層５１６は、ドレイン電極５０に対向する電流ブロック層５２２を遮蔽（シールド）するので、電流ブロック層５２２とドレイン電極５０との間に形成される容量を小さくすることができる。
本実施の形態では、図１５に示されるように、開口部５１８の開口幅Ｗ１と開口部５２６の開口幅Ｗ２とが等しい。また、図１６に示されるように、平面視において、開口部５１８と開口部５２６との形状が等しい。つまり、電流ブロック層５２２は、シールド層５１６によってほぼ遮蔽される。このため、電流ブロック層５２２とドレイン電極５０との間に形成される容量を更に小さくすることができる。
このように、本実施の形態では、ゲート－ドレイン間の帰還容量の増大を抑制することができるので、窒化物半導体装置５１０の高速動作を実現することができる。
また、シールド層５１６は、ソース電位に固定されているので、ｐ型のシールド層５１６とｎ型のドリフト層１４とで形成されるｐｎ接合に対して逆方向電圧が印加された状態になる。このため、シールド層５１６とドリフト層１４との界面からドリフト層１４内に空乏層が延びる。これにより、窒化物半導体装置５１０の高耐圧化が可能である。
また、本実施の形態では、ｐ型の電流ブロック層５２２と、ｎ型の下地層５２０と、ｐ型のシールド層５１６とがｐｎｐ構造を形成している。ゲート－ソース間に逆方向バイアスが印加された場合、ゲート電位に固定された電流ブロック層５２２（詳細については、後で説明する）と、ソース電位に固定されたシールド層５１６との間にパンチスルー電流が流れる恐れがある。
これに対して、例えば、下地層５２０の実効キャリア濃度は、ドリフト層１４の実効キャリア濃度より大きい。具体的には、下地層５２０の実効キャリア濃度は、１×１０１７ｃｍ－３である。これにより、下地層５２０を厚膜化しなくても、パンチスルー電流を抑制することができる。
なお、下地層５２０の膜厚を大きくすることでも、パンチスルー電流を抑制することができる。一方で、下地層５２０の膜厚が大きすぎる場合には、オン抵抗が増大する。このため、オン抵抗の増大又はパンチスルー電流が抑制されている場合には、下地層５２０の実効キャリア濃度は、ドリフト層１４の実効キャリア濃度に等しくてもよい。
（実施の形態５）
続いて、実施の形態５について説明する。以下では、実施の形態１～４との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
図１９は、本実施の形態に係る窒化物半導体装置６１０の断面図である。図１９に示されるように、窒化物半導体装置６１０は、実施の形態４に係る窒化物半導体装置５１０に加えて、高抵抗層６６８を備える点が相違する。
高抵抗層６６８は、下地層５２０と電流ブロック層５２２との間に設けられた、下地層５２０及び電流ブロック層５２２よりも抵抗値が高い高抵抗層の一例である。高抵抗層６６８は、下地層５２０と電流ブロック層５２２との各々に接触して設けられている。高抵抗層６６８は、絶縁性又は半絶縁性の窒化物半導体から形成されている。高抵抗層６６８は、例えば、厚さが２００ｎｍであるＧａＮからなる膜である。
例えば、高抵抗層６６８には、炭素（Ｃ）がドープされている。例えば、高抵抗層６６８の炭素濃度は、例えば３×１０１７ｃｍ－３以上であるが、１×１０１８ｃｍ－３以上でもよい。
また、高抵抗層６６８には、成膜時に混入する珪素（Ｓｉ）又は酸素（Ｏ）が含まれる場合がある。この場合に、高抵抗層６６８の炭素濃度は、珪素濃度又は酸素濃度より高い。高抵抗層６６８の珪素濃度又は酸素濃度は、例えば、５×１０１６ｃｍ－３以下であるが、２×１０１６ｃｍ－３以下でもよい。
なお、高抵抗層６６８は、炭素以外に、マグネシウム（Ｍｇ）、鉄（Ｆｅ）又はホウ素（Ｂ）などのイオン注入により形成されてもよい。ＧａＮの高抵抗化を実現できるイオン種であれば、他のイオン種を用いてもよい。イオン注入によって、注入された領域の窒化物半導体の結晶を破壊でき、当該領域を容易に高抵抗化することができる。
仮に高抵抗層６６８が設けられていない場合、ｐ型の電流ブロック層５２２と下地層５２０とがｐｎ接合を形成している。このため、窒化物半導体装置６１０がオン状態である場合、すなわち、ゲート電極４４に正の電位が印加されている場合、ゲート電位に固定された電流ブロック層５２２と下地層５２０とに順バイアスが印加された状態になる。このため、電流ブロック層５２２から下地層５２０に電流が流れやすくなるので、ゲート電極４４から、電流ブロック層５２２、下地層５２０、ドリフト層１４及び基板１２を介してドレイン電極５０にリーク電流が流れる恐れがある。
本実施の形態に係る窒化物半導体装置６１０によれば、高抵抗層６６８が設けられていることにより、ｐ型の電流ブロック層５２２から下地層５２０に流れるリーク電流を抑制することができる。これにより、ゲート電極４４からドレイン電極５０に流れるリーク電流を抑制することができる。
（実施の形態６）
続いて、実施の形態６について説明する。以下では、実施の形態１～５との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
図２０は、本実施の形態に係る窒化物半導体装置の開口部６１８及び６１９並びに開口部５２６のレイアウトを示す断面斜視図である。図２０に示されるように、本実施の形態に係る窒化物半導体装置では、シールド層５１６が複数の開口部６１８及び６１９を有する。図２０では、２つの開口部６１８及び６１９を示しているが、シールド層５１６は、３つ以上の開口部を有してもよい。
開口部６１８の開口幅Ｗ１１及び開口部６１９の開口幅Ｗ１２は、開口部５２６の開口幅Ｗ２より短い。開口幅Ｗ１１と開口幅Ｗ１２とは、例えば同じ長さであるが、異なっていてもよい。複数の開口部６１８及び６１９は、互いに同じ形状及び同じ大きさであるが、異なる形状又は異なる大きさであってもよい。
開口幅Ｗ１１は、その半分の長さが、例えば、ドレイン電極５０とソース電極４０との間に電圧が印加されている場合に開口部６１８の側面から下地層５２０内に延びる空乏層の長さより短くなるように定められている。つまり、開口部６１８の両側の側面からそれぞれ空乏層が延びることにより、開口部６１８が塞がれるように開口幅Ｗ１１が定められている。開口部６１９の開口幅Ｗ１２についても同様である。開口幅Ｗ１１及びＷ１２は、例えば２μｍであるが、これに限定されない。
開口部６１８及び６１９はいずれも、平面視において、開口部５２６に重複しない位置に設けられている。言い換えると、平面視において、開口部５２６とシールド層５１６とが重複している。これにより、開口部５２６の近傍に電界が集中するのを緩和することができる。したがって、ゲート－ドレイン間の耐圧を高めることができる。
また、複数の開口部６１８及び６１９が設けられているので、ドレイン電極５０とソース電極４０との間の電流経路を確保することができる。つまり、窒化物半導体装置のオン抵抗の増大を抑制することができる。
（実施の形態７）
続いて、実施の形態７について説明する。以下では、実施の形態１～６との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
図２１は、本実施の形態に係る窒化物半導体装置７００の断面図である。図２１に示されるように、窒化物半導体装置７００は、実施の形態４に係る窒化物半導体装置５１０に加えて、ショットキーバリアダイオードを備える点が相違する。具体的には、窒化物半導体装置７００は、トランジスタ部７０１と、ダイオード部７０２とを備える。トランジスタ部７０１とダイオード部７０２とは、基板１２を平面視した場合に、面内で並んで設けられている。
トランジスタ部７０１は、実施の形態４に係る窒化物半導体装置５１０と同じ構成を有する。なお、トランジスタ部７０１は、実施の形態５に係る窒化物半導体装置６１０と同じ構成を有してもよい。あるいは、トランジスタ部７０１は、実施の形態６に係る窒化物半導体装置と同じ構成を有してもよい。トランジスタ部７０１は、２つの第２の電位固定電極５４８間に挟まれた部分である。
ダイオード部７０２は、開口部５２６から離れた位置に設けられたショットキーバリアダイオードである。具体的には、ダイオード部７０２は、２つの第２の電位固定電極５４８から離れた位置に設けられている。図２１に示されるように、下地層７２０上に設けられたアノード電極７４４と、ドレイン電極５０の一部であるカソード電極７５０とを備える。
アノード電極７４４は、下地層７２０の上面に接触して設けられている。アノード電極７４４は、金属などの導電性の材料を用いて形成されている。アノード電極７４４は、例えば、ゲート電極４４と同じ材料を用いて形成されている。具体的には、アノード電極７４４は、ｎ型の半導体に対してショットキー接続される材料を用いることができ、例えば、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）系材料、タングステンシリサイド（ＷＳｉ）、金（Ａｕ）などを用いることができる。アノード電極７４４と下地層７２０とがショットキー接続されることにより、ショットキーバリアダイオードが形成される。
アノード電極７４４は、ソース電極４０と電気的に接続されている。つまり、ダイオード部７０２は、トランジスタ部７０１のソース電極４０とドレイン電極５０との間に接続された還流ダイオードとして動作する。ダイオード部７０２は、トランジスタ部７０１のソース－ドレイン間に逆バイアスが印加された場合に、ソース電極４０と接続されたアノード電極７４４からカソード電極７５０（ドレイン電極５０）に電流を流すことができる。
本実施の形態では、アノード電極７４４は、シールド層５１６と電気的に接続されている。具体的には、アノード電極７４４は、シールド層５１６の上面に接触して設けられた第２の電位固定電極５４８と電気的に接続されることにより、シールド層５１６と電気的に接続されている。
これにより、ショットキー接続部分、すなわち、アノード電極７４４と下地層７２０との界面に集中する電界を緩和することができる。このため、ダイオード部７０２の耐圧を高めることができる。
ダイオード部７０２では、アノード電極７４４からカソード電極７５０に電流を流すために、シールド層５１６が開口部７１８を有する。開口部７１８は、アノード電極７４４とカソード電極７５０との間においてドリフト層１４の一部を露出させる第５の開口部の一例である。開口部７１８は、シールド層５１６を貫通しており、ドリフト層１４にまで達している。図２１に示されるように、開口部７１８の底面７１８ａは、ドリフト層１４の上面である。底面７１８ａは、例えば、基板１２の第１の主面１２ａに平行であり、ドリフト層１４とシールド層５１６との界面より下側に位置している。本実施の形態では、開口部７１８は、基板１２から遠ざかる程、開口面積が大きくなるように形成されている。具体的には、開口部７１８の側面７１８ｂは、斜めに傾斜している。例えば、開口部７１８の断面形状は、逆台形、より具体的には、逆等脚台形である。底面７１８ａに対する側面７１８ｂの傾斜角は、例えば、２０°以上８０°以下の範囲である。傾斜角は、３０°以上４５°以下の範囲であってもよい。
なお、図２２に示されるように、シールド層５１６は、複数の開口部７１８を備えてもよい。図２２は、本実施の形態に係る窒化物半導体装置の別の構成例を示す断面図である。
続いて、本実施の形態に係る窒化物半導体装置７００の製造方法について、図２３Ａ～図２３Ｍを用いて説明する。図２３Ａ～図２３Ｍは、本実施の形態に係る窒化物半導体装置７００の製造方法の各工程を示す断面図である。
以下では、窒化物半導体装置７００を構成する各窒化物半導体層を、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法によって成膜する場合を説明する。有機金属気相成長法は、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）とも称される。なお、窒化物半導体層の成膜方法は、これに限らず、例えば、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法によって成膜してもよい。
また、ｎ型の窒化物半導体は、例えばシリコン（Ｓｉ）を添加することにより形成される。ｐ型の窒化物半導体は、マグネシウム（Ｍｇ）を添加することにより形成される。なお、ｎ型不純物及びｐ型不純物は、これらに限られない。
まず、第１の主面１２ａが（０００１）面、すなわち、ｃ面であるｎ型ＧａＮからなる基板１１を準備する。図２３Ａに示されるように、基板１１の第１の主面１２ａ上に、Ｓｉをｎ型不純物として添加したｎ型ＧａＮ膜１３、及び、Ｍｇをｐ型不純物として添加したｐ型ＧａＮ膜５１５を、ＭＯＣＶＤ法によってこの順で成膜する。なお、ｎ型ＧａＮ膜１３及びｐ型ＧａＮ膜５１５はそれぞれ、所定形状にパターニングされることで、図２１に示されるドリフト層１４及びシールド層５１６になる。
次に、図２３Ｂに示されるように、ｐ型ＧａＮ膜５１５上にレジストマスクを形成し、ドライエッチングを行うことによって、開口部５１８及び開口部７１８を形成する。開口部５１８及び開口部７１８はそれぞれ、ｐ型ＧａＮ膜５１５を貫通しており、ｎ型ＧａＮ膜１３の一部を露出させている。ドライエッチングは、例えば、塩素系のガスを用いて行われる。なお、開口部５１８を含む部分（図中、左側の部分）がトランジスタ部７０１に相当し、開口部７１８を含む部分（図中、右側の部分）がダイオード部７０２に相当する。なお、ＧａＮ膜の除去は、ウェットエッチングによって行われてもよい。ドライエッチングに用いるガス、及び、ウェットエッチングに用いられる液体は、特に限定されない。エッチング後は、レジストマスクが除去される。
次に、図２３Ｃに示されるように、開口部５１８及び開口部７１８の形状に沿って全面に、ｎ型ＧａＮ膜５１９、及び、ｐ型ＧａＮ膜５２１を、ＭＯＣＶＤ法によってこの順で成膜する。ここでは、ｎ型ＧａＮ膜５１９の上面が平坦である例を示しているが、開口部５１８及び開口部７１８の内面形状に沿って凹んでいてもよい。ｎ型ＧａＮ膜５１９及びｐ型ＧａＮ膜５２１はそれぞれ、所定形状にパターニングされることで、図２１に示される下地層５２０及び７２０、並びに、電流ブロック層５２２になる。
次に、図２３Ｄに示されるように、ｐ型ＧａＮ膜５２１上にレジストマスクを形成し、エッチングを行うことによって、開口部５２６を形成する。開口部５２６は、ｐ型ＧａＮ膜５２１を貫通しており、ｎ型ＧａＮ膜５１９の一部を露出させている。
次に、図２３Ｅに示されるように、開口部５２６の形状に沿って全面に、アンドープＧａＮ膜２９、アンドープＡｌＮ膜（図示せず）、アンドープＡｌＧａＮ膜３１、及び、ｐ型ＧａＮ膜３３を、ＭＯＣＶＤ法によってこの順で成膜する。アンドープＧａＮ膜２９、アンドープＡｌＧａＮ膜３１及びｐ型ＧａＮ膜３３はそれぞれ、所定形状にパターニングされることで、図２１に示される電子走行層３０、電子供給層３２及び閾値調整層３４になる。
このように、本実施の形態では、窒化物半導体の結晶成長（すなわち、窒化物半導体膜の成膜）は、３回に分けて行われる。続いて、成膜された窒化物半導体膜のパターニングを行う。パターニングは、フォトリソグラフィによる所定形状のレジストマスクの形成と、エッチングとによって行われる。
まず、開口部５２６の直上方向を含む範囲のみにｐ型ＧａＮ膜３３が残るように、ｐ型ＧａＮ膜３３の他の部分をエッチングで除去する。これにより、図２３Ｆに示されるように、残ったｐ型ＧａＮ膜３３である閾値調整層３４が形成される。
次に、図２３Ｇに示されるように、閾値調整層３４を含む所定の範囲のみに、アンドープＡｌＧａＮ膜３１及びアンドープＧａＮ膜２９が残るように、アンドープＡｌＧａＮ膜３１及びアンドープＧａＮ膜２９の他の部分をエッチングで除去する。
次に、図２３Ｈに示されるように、アンドープＡｌＧａＮ膜３１の一部及びアンドープＧａＮ膜２９の一部をエッチングによって除去することで、ソース開口部３６を形成する。アンドープＧａＮ膜２９は、厚み方向における全てを除去せずに、一部が残っている。つまり、ソース開口部３６の底面３６ａは、アンドープＧａＮ膜２９の露出した部分に相当する。
次に、図２３Ｉに示されるように、開口部５２６及び開口部５１８のいずれとも離れた位置に、開口部５３８を形成する。具体的には、トランジスタ部７０１及びダイオード部７０２にも含まれない部分において、ｐ型ＧａＮ膜５２１及びｎ型ＧａＮ膜５１９をエッチングによって除去することで、ｐ型ＧａＮ膜５１５を露出させる。これにより、パターニングされた下地層５２０及び７２０、並びに、電流ブロック層５２２及び７２２が形成される。
次に、図２３Ｊに示されるように、電流ブロック層７２２をエッチングによって除去する。このとき、下地層７２０の上面の一部が除去されてもよい。つまり、下地層７２０の上面は、下地層５２０と電流ブロック層５２２との界面よりも下側に位置していてもよい。
以上のような図２３Ｅ～図２３Ｊに示される各工程を経て、成膜した窒化物半導体膜のパターニングが行われる。続いて、各電極の形成を行う。
まず、図２３Ｋに示されるように、ソース電極４０を形成する。具体的には、チタン（Ｔｉ）及びアルミニウム（Ａｌ）などの金属材料を蒸着又はスパッタリングなどによって全面に成膜した後、レジストマスクを形成し、エッチングによってパターニングする。金属膜のエッチングは、例えばドライエッチングであるが、ウェットエッチングであってもよい。また、金属材料を成膜する前に半導体層の表面にレジストパターニングを行うことにより、特定の領域のみに金属を付着させる方法（リフトオフプロセス）で電極形成しても構わない。
次に、図２３Ｌに示されるように、ゲート電極４４、アノード電極７４４、第１の電位固定電極５４６及び第２の電位固定電極５４８を形成する。具体的には、パラジウム（Ｐｄ）などの金属材料を蒸着又はスパッタリングなどによって全面に成膜した後、レジストマスクを形成し、エッチングによってパターニングする。また、リフトオフプロセスを用いても構わない。
次に、基板１１の裏面を研磨する。これにより、図２３Ｍに示されるように、薄膜化された基板１２が形成される。基板１２が薄膜化されることで、基板１２の抵抗を小さくすることができる。
さらに、基板１２の第２の主面１２ｂに、ＴｉとＡｌとからなるドレイン金属膜を蒸着法又はスパッタリング法などによって成膜し、必要に応じてパターニングすることで、ドレイン電極５０を形成する。
以上の工程を経て、図２１に示される窒化物半導体装置７００が形成される。
上述した製造方法は、一例に過ぎず、適宜工程の順序が入れ替わってもよい。例えば、ソース電極４０の形成は、ゲート電極４４の形成よりも後に行われてもよい。また、例えば、ゲート電極４４、第１の電位固定電極５４６、第２の電位固定電極５４８及びアノード電極７４４を同時に形成したが、異なる工程で形成してもよい。
なお、実施の形態４に係る窒化物半導体装置５１０は、本実施の形態に係る窒化物半導体装置７００と同様の工程を経て形成することができる。具体的には、窒化物半導体装置７００のトランジスタ部７０１の製造工程を順次実行することで、窒化物半導体装置５１０が製造される。
また、実施の形態５に係る窒化物半導体装置６１０も、本実施の形態に係る窒化物半導体装置６１０と同様の工程を経て形成することができる。具体的には、図２３Ｃにおいて、ｎ型ＧａＮ膜５１９、Ｃ濃度を高くした高抵抗のＧａＮ膜（高抵抗層６６８）、ｐ型ＧａＮ膜５２１を一連の結晶成長で形成することにより作製できる。また、イオン注入によりｐ型ＧａＮ膜５２１とｎ型ＧａＮ膜５１９との界面近傍の領域を高抵抗化することで、高抵抗層６６８を形成しても構わない。さらには、ｎ型ＧａＮ膜５１９を成膜した後に、抵抗値の高い絶縁膜などを高抵抗層６６８として成膜し、成膜した絶縁膜上にｐ型ＧａＮ膜５２１を成膜してもよい。
また、実施の形態６に係る窒化物半導体装置も、本実施の形態に係る窒化物半導体装置７００と同様の工程を経て形成することができる。具体的には、図２３Ｂにおいて、開口部５１８を形成する際のマスクパターンを変更することで、複数の開口部６１８及び６１９を形成することができる。
また、本実施の形態では、ダイオード部７０２がトランジスタ部７０１に並列接続され、還流ダイオードとして機能する例を示したが、これに限らない。ダイオード部７０２のアノード電極７４４は、ソース電極４０に接続されていなくてもよい。また、カソード電極７５０は、トランジスタ部７０１内のドレイン電極５０とは物理的に分離され、電気的に絶縁されていてもよい。これにより、ダイオード部７０２が他の機能を実現してもよい。
（他の実施の形態）
以上、１つ又は複数の態様に係る窒化物半導体装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、及び、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
例えば、窒化物半導体装置１０は、開口部３８及び電位固定電極４６を備えなくてもよい。例えば、ブロック層２２の端面とゲート電極４４とを電気的に接続することで、ブロック層２２を、ゲート電極４４と同電位に固定してもよい。
また、例えば、窒化物半導体装置１０は、閾値調整層３４を備えなくてもよい。窒化物半導体装置１０は、ノーマリオン動作のＦＥＴとして実現されてもよい。
また、例えば、電子走行層３０の膜厚は、部位によらず均等であってもよい。例えば、底面部３０ａの膜厚と傾斜部３０ｂの膜厚と平坦部３０ｃの膜厚とは、互いに等しくてもよい。また、図３に示される長さＡと長さＢとは等しくてもよい。
また、例えば、ソース開口部３６の底面３６ａは、高抵抗層２４の上面であってもよい。具体的には、電子供給層３２と、電子走行層３０と、高抵抗層２４の表層部分とを除去することで、高抵抗層２４が形成されてもよい。
また、例えば、窒化物半導体装置１０は、ソース開口部３６を備えていなくてもよい。この場合、ソース電極４０は、電子供給層３２の上面に接触して設けられている。ソース電極４０は、電子供給層３２を介して電子走行層３０と接続されていてもよい。
例えば、実施の形態３では、第１の下地層２２２に相当するｐ型ＧａＮ膜２２１、及び、第２の下地層２２４に相当するアンドープＧａＮ膜２２３に対して鉄をイオン注入することにより、高抵抗層２２８を形成したが、これに限らない。例えば、ｐ型ＧａＮ膜２２１の成膜後に、鉄のイオン注入を行うことで、高抵抗層２２８を形成してもよい。この場合、高抵抗層２２８は、第２の下地層２２４には形成されず、高抵抗層２２８の上面は、第１の下地層２２２の上面と面一になる。あるいは、ｐ型ＧａＮ膜２２１の所定領域をエッチングにより除去し、除去した領域に絶縁性材料を埋めることによって高抵抗層２２８を形成してもよい。
また、例えば、上記の各実施の形態では、第１の導電型がｎ型であり、第２の導電型がｐ型である例について示したが、これに限らない。第１の導電型がｐ型であり、第２の導電型がｎ型でもよい。
例えば、開口部５１８の延びる方向と開口部５２６の延びる方向とは、一致していなくてもよい。例えば、開口部５１８の延びる方向と開口部５２６の延びる方向とは、斜めに交差していてもよく、直交していてもよい。
また、例えば、高抵抗層６６８は、窒化物半導体からなる膜でなくてもよい。例えば、高抵抗層６６８は、シリコン酸化膜などの絶縁性材料を用いて形成された膜であってもよい。
また、上記の各実施の形態は、請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
本開示は、高耐圧で、かつ、大電流動作が可能な窒化物半導体装置として利用でき、例えば、テレビなどの民生機器の電源回路などに用いられるパワートランジスタなどに利用することができる。
１０、１０ｘ、１１０、２１０、３１０、４１０、５１０、６１０、７００ 窒化物半導体装置
１１、１２ 基板
１２ａ 第１の主面
１２ｂ 第２の主面
１３、５１９ ｎ型ＧａＮ膜
１４ ドリフト層（第１の窒化物半導体層）
２２ ブロック層（第２の窒化物半導体層）
２４、１６８、２２８、６６８ 高抵抗層
２６ ゲート開口部（第１の開口部）
２６ａ、３６ａ、３８ａ、２３６ａ、５１８ａ、５２６ａ、５３８ａ、７１８ａ 底面
２６ｂ、３６ｂ、３８ｂ、２３６ｂ、５１８ｂ、５２６ｂ、５３８ｂ、７１８ｂ 側面
２９、２２３ アンドープＧａＮ膜
３０ 電子走行層
３０ａ 底面部
３０ｂ 傾斜部
３０ｃ 平坦部
３１ アンドープＡｌＧａＮ膜
３２ 電子供給層
３３、５１５、５２１ ｐ型ＧａＮ膜
３４ 閾値調整層（第３の窒化物半導体層）
３６ ソース開口部（第３の開口部）
３８ 開口部（第２の開口部）
４０、２４０、４４０ ソース電極
４４ ゲート電極
４６ 電位固定電極
４７ コンタクト部
５０ ドレイン電極
５６、２５６ ソース電極パッド
５８、２５８ ゲート電極パッド
６０ ソースコンタクトプラグ
６２ ゲートコンタクトプラグ
６４、２５２、５４１、５５２ コンタクトプラグ
６６、６６ｘ 空乏層
２２１ ｐ型ＧａＮ膜
２２１ａ 第１のｐ型ＧａＮ膜
２２１ｂ 第２のｐ型ＧａＮ膜
２２２ 第１の下地層
２２２ａ ゲート接続部
２２２ｂ ソース接続部
２２４ 第２の下地層
２３６ ソース開口部（第２の開口部）
２４２ 絶縁膜
２５４、５３８ 開口部
２９０、２９２、２９４ レジストマスク
２９１、２９３、２９５ 開口
４３９ 開口部（第３の開口部）
５１６ シールド層（第４の窒化物半導体層）
５１８、６１８、６１９ 開口部（第４の開口部）
５２０、７２０ 下地層（第５の窒化物半導体層）
５２２、７２２ 電流ブロック層（第２の窒化物半導体層）
５２６ 開口部（第１の開口部）
５４６ 第１の電位固定電極
５４８ 第２の電位固定電極
７０１ トランジスタ部
７０２ ダイオード部
７１８ 開口部（第５の開口部）
７４４ アノード電極
７５０ カソード電極

Claims (21)

  1. 基板と、
    前記基板の上方に設けられた第１の導電型の第１の窒化物半導体層と、
    前記第１の窒化物半導体層の上方に設けられた、前記第１の導電型とは異なる第２の導電型の第２の窒化物半導体層と、
    前記第２の窒化物半導体層を貫通する第１の開口部と、
    前記第１の開口部の内面に沿って、前記基板側から順に設けられた電子走行層及び電子供給層と、
    前記第１の開口部を覆うように前記電子供給層の上方に設けられたゲート電極と、
    前記ゲート電極から離れた位置において、前記電子供給層及び前記電子走行層に接続されたソース電極と、
    前記基板の、前記第１の窒化物半導体層とは反対側に設けられたドレイン電極とを備え、
    前記第２の窒化物半導体層の少なくとも一部は、前記ソース電極に与えられる電位とは異なる電位に固定されている
    窒化物半導体装置。
  2. さらに、
    前記第２の窒化物半導体層の少なくとも一部は、前記ゲート電極に与えられる電位と同じ電位に固定されている
    請求項１に記載の窒化物半導体装置。
  3. さらに、
    前記第２の窒化物半導体層の上方に設けられた第１の高抵抗層と、
    前記電子供給層、前記電子走行層及び前記第１の高抵抗層を貫通し、前記第２の窒化物半導体層にまで達する第２の開口部と、
    前記第２の開口部の底面に設けられ、前記第２の窒化物半導体層に接触する電位固定電極とを備え、
    前記第１の開口部は、前記第１の高抵抗層及び前記第２の窒化物半導体層を貫通しており、
    前記電位固定電極は、前記ゲート電極と電気的に接続されている
    請求項２に記載の窒化物半導体装置。
  4. さらに、
    前記電子供給層を貫通し、前記電子走行層にまで達する第３の開口部を備え、
    前記ソース電極は、前記第３の開口部の内面の一部に沿って設けられ、
    前記第２の開口部は、前記基板を平面視した場合、前記第３の開口部の内側において前記ソース電極から離れた位置に位置している
    請求項３に記載の窒化物半導体装置。
  5. さらに、
    前記ゲート電極と前記電子供給層との間に設けられた前記第２の導電型の第３の窒化物半導体層を備える
    請求項２～４のいずれか１項に記載の窒化物半導体装置。
  6. さらに、
    前記第１の窒化物半導体層と前記第２の窒化物半導体層との間に設けられた第２の高抵抗層を備える
    請求項２～５のいずれか１項に記載の窒化物半導体装置。
  7. 前記電子走行層は、
    前記第１の高抵抗層の上面上に設けられた平坦部と、
    前記第１の開口部の側面に沿って設けられた傾斜部とを有し、
    前記基板に平行な方向に沿った前記傾斜部の長さは、前記基板の法線方向に沿った前記平坦部の長さより長い
    請求項３又は４に記載の窒化物半導体装置。
  8. さらに、
    前記第１の開口部から離れた位置において、前記電子供給層及び前記電子走行層を貫通し、前記第２の窒化物半導体層にまで達する第２の開口部と、
    前記第２の窒化物半導体層を前記第１の開口部側の第１の部分と前記第２の開口部側の第２の部分とに分離する高抵抗層とを備え、
    前記ソース電極は、前記第２の開口部に設けられており、
    前記第２の部分は、前記ソース電極に与えられる電位と同じ電位に固定され、
    前記第１の部分は、前記ソース電極に与えられる電位とは異なる電位に固定されている
    請求項１に記載の窒化物半導体装置。
  9. 前記高抵抗層は、鉄を含む窒化物半導体層である
    請求項８に記載の窒化物半導体装置。
  10. 前記第１の部分は、前記ゲート電極に与えられる電位と同じ電位に固定されている
    請求項８又は９に記載の窒化物半導体装置。
  11. さらに、
    前記ゲート電極と前記電子供給層との間に設けられた前記第２の導電型の第３の窒化物半導体層を備える
    請求項８～１０のいずれか１項に記載の窒化物半導体装置。
  12. さらに、
    前記第２の開口部の底面に設けられ、前記第２の窒化物半導体層を貫通し、前記第１の窒化物半導体層にまで達する第３の開口部を備え、
    前記ソース電極は、さらに、前記第３の開口部に設けられ、前記第１の窒化物半導体層に接続されている
    請求項８～１１のいずれか１項に記載の窒化物半導体装置。
  13. 前記第３の開口部は、前記第２の開口部の底面に複数設けられている
    請求項１２に記載の窒化物半導体装置。
  14. 前記第１の窒化物半導体層と前記第２の窒化物半導体層との間に設けられた、前記第１の窒化物半導体層の一部を露出させる第４の開口部を有する、前記第１の導電型とは異なる第２の導電型の第４の窒化物半導体層と、
    前記第４の開口部の内面に沿って、かつ、前記第４の窒化物半導体層と前記第２の窒化物半導体層との間に設けられた、前記第１の導電型の第５の窒化物半導体層とを備え、
    前記第１の開口部は、前記第５の窒化物半導体層の一部を露出させ、
    前記第４の窒化物半導体層は、前記ソース電極に与えられる電位と同じ電位に固定され、
    前記第２の窒化物半導体層は、前記ゲート電極に与えられる電位と同じ電位に固定されている
    請求項１に記載の窒化物半導体装置。
  15. さらに、前記第５の窒化物半導体層と前記第２の窒化物半導体層との間に設けられた、前記第５の窒化物半導体層又は前記第２の窒化物半導体層よりも抵抗値が高い高抵抗層を備える
    請求項１４に記載の窒化物半導体装置。
  16. 前記第５の窒化物半導体層の実効キャリア濃度は、前記第１の窒化物半導体層の実効キャリア濃度より高い
    請求項１４又は１５に記載の窒化物半導体装置。
  17. 前記第４の開口部の開口幅は、前記第１の開口部の開口幅より短い
    請求項１４～１６のいずれか１項に記載の窒化物半導体装置。
  18. 前記第４の窒化物半導体層は、複数の前記第４の開口部を有する
    請求項１７に記載の窒化物半導体装置。
  19. さらに、平面視において、前記第１の開口部から離れた位置に設けられたショットキーバリアダイオードを備え、
    前記ショットキーバリアダイオードのアノード電極は、前記第５の窒化物半導体層上に設けられ、
    前記ショットキーバリアダイオードのカソード電極は、前記ドレイン電極の一部であり、
    前記第４の窒化物半導体層は、さらに、前記アノード電極と前記カソード電極との間において、前記第１の窒化物半導体層の一部を露出させる第５の開口部を有する
    請求項１４～１８のいずれか１項に記載の窒化物半導体装置。
  20. 前記アノード電極は、前記第４の窒化物半導体層と電気的に接続されている
    請求項１９に記載の窒化物半導体装置。
  21. 前記第４の窒化物半導体層は、複数の前記第５の開口部を有する
    請求項１９又は２０に記載の窒化物半導体装置。
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