JP5672734B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関する。

近年、半導体のヘテロ接合を利用した半導体装置の開発が進められている。このような半導体装置の１つとして、例えば、高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）が知られている。また、このような半導体装置として、半導体の積層界面に沿った方向に電子を流す横型のものや、半導体の積層方向に電子を流す縦型のものが知られている。

特開２００６−２６９８２５号公報 特開２００３−０５１５０８号公報 特開２００８−２０５１４６号公報

アプライド・フィジクス・エクスプレス（Applied Physics Express），２００８年，Ｖｏｌ．１，Ｎｏ．１，０１１１０５ アプライド・フィジクス・エクスプレス（Applied Physics Express），２００８年，Ｖｏｌ．１，Ｎｏ．２，０２１１０４

半導体の積層方向に電子を流す縦型の半導体装置は、横型のものに比べ、その平面サイズを小さく抑えることが可能であり、また、半導体の積層方向の厚みで耐圧を制御することも可能である。

しかし、このように半導体の積層方向に電子を流す縦型の半導体装置では、半導体の積層形態により、電流経路の抵抗が高くなったり、ヘテロ接合の特性を有効に利用した動作が行えなかったりする場合があった。

本発明の一観点によれば、基板と、前記基板の上方に形成されたｎ型の第１半導体層と、前記第１半導体層の上方に形成されたｎ型又はアンドープの第２半導体層と、前記第２半導体層内に形成されたゲート電極と、前記第２半導体層の上方に形成され、アンドープの第３半導体層と前記第３半導体層の上方のｎ型又はアンドープの第４半導体層とを含み、前記第３半導体層内に２次元電子ガスが生成される積層半導体と、前記積層半導体内に接続されたソース電極と、前記基板に接続されたドレイン電極と、を含み、前記第１半導体層及び前記第３半導体層は、それぞれ第１電子親和力及び第３電子親和力を有し、前記第２半導体層は、前記第１電子親和力及び前記第３電子親和力よりも小さい第２電子親和力を有し、前記第４半導体層は、前記第３電子親和力よりも小さい第４電子親和力を有し、前記ソース電極から前記第３半導体層内の２次元電子ガスに沿って前記ゲート電極近傍へ延び、更に前記ゲート電極近傍から前記第２半導体層を介して前記ドレイン電極へ延びる電流経路が形成される半導体装置が提供される。

開示の半導体装置によれば、用いる半導体の特性を有効に利用し、電流経路の低抵抗化を図ることが可能になる。

半導体装置の説明図である。 半導体装置の一例の要部断面模式図である。 半導体装置のレイアウト例を示す図である。 半導体装置のバンド図の一例（その１）である。 半導体装置のバンド図の一例（その２）である。 半導体装置の別例の要部断面模式図である。 半導体装置のソース電極近傍における抵抗の成分分離の説明図である。 シミュレーションに用いた半導体装置の構造を示す図である。 ゲート電圧を変化させた時のドレイン電圧とドレイン電流の関係を示す図である。

図１は半導体装置の説明図である。尚、図１には、半導体装置の一例の要部断面を模式的に図示している。
図１に示す半導体装置１は、基板２上に複数の半導体層が積層された構造を有している。ここでは、基板２上に、バッファ層３を介して、電子ドリフト層４、電子ブロック層５、電子走行層６、電子供給層７及び表面保護層８が、この順に積層された場合を例示している。

これらの層には、表面保護層８、電子供給層７、電子走行層６及び電子ブロック層５を貫通して電子ドリフト層４の内部に達する開口部９が形成されている。この開口部９には、絶縁膜１０を介して、ゲート電極１１が形成されている。絶縁膜１０は、開口部９の内面から、表面保護層８の上面に延在されている。ゲート電極１１及び絶縁膜１０の上面は、絶縁膜１２で覆われている。

半導体装置１は、ゲート電極１１を挟むソース電極１３を有している。尚、図１では、一対のソース電極１３を例示している。ソース電極１３は、絶縁膜１０，１２及び表面保護層８を貫通し、下端部が電子供給層７に達するように形成されている。各ソース電極１３は、ソース配線１４によって接続されている。また、半導体装置１は、基板２の裏面（ソース電極１３等が配設されている側と反対側の面）に形成された、ドレイン電極１５を有している。

このような半導体装置１において、電子走行層６と電子供給層７には、それらのヘテロ接合により、電子走行層６内の、電子供給層７との界面近傍に、その界面に沿って、２次元電子ガス（two-Dimensional Electron Gas：２ＤＥＧ）１６が生成される。

半導体装置１に含まれる各半導体層の材料選択にあたっては、例えば、電子走行層６と電子供給層７について、電子供給層７の方が電子走行層６よりも電子親和力が小さい材料を選択する。電子ブロック層５には、電子走行層６よりも電子親和力が小さい材料を選択する。電子ドリフト層４には、電子ブロック層５よりも電子親和力が大きい材料を選択する。

半導体装置１の動作時において、ソース電極１３から電子供給層７に入った電子は、図１に太矢印で示したように、電子走行層６内の２ＤＥＧ１６にコンタクトし、更に横方向（電子走行層６と電子供給層７のヘテロ接合界面に沿った方向）に移動する。半導体装置１では、ゲート電極１１の電位が０Ｖである時には、電子走行層６から電子ドリフト層４への電子の流れが、電子ブロック層５でブロックされるようになっている。

半導体装置１で、電子走行層６から電子ドリフト層４に電子を流し、ソース電極１３とドレイン電極１５の間に電流を流す場合には、ゲート電極１１及びドレイン電極１５にそれぞれ所定の正電圧が印加される。半導体装置１は、ゲート電極１１に正電圧が印加されることで、絶縁膜１０及び電子ブロック層５の電位が下げられ、電子パス（チャネル）が形成されて、図１に太矢印で示したように、電子走行層６から電子ドリフト層４に電子が流れるようになっている。電子ドリフト層４に流れた電子は、正電圧が印加されたドレイン電極１５に引き抜かれる。

以下、上記のような半導体装置について、より具体的に説明する。
図２は半導体装置の一例の要部断面模式図である。
図２に示す半導体装置１ａは、基板として、ｎ型基板２ａが用いられている。ｎ型基板２ａには、例えば、ｎ型シリコン（Ｓｉ）基板、ｎ型シリコンカーバイド（ＳｉＣ）基板、ｎ型窒化ガリウム（ＧａＮ）基板を用いることができる。ｎ型基板２ａには、例えば、比較的高濃度のｎ型不純物がドーピングされる。

半導体装置１ａでは、このようなｎ型基板２ａ上に、バッファ層であるｎ型窒化アルミニウムガリウム（ＡｌＧａＮ）層３ａ（ｎ−ＡｌＧａＮ）が形成されている。このｎ型ＡｌＧａＮ層３ａ上に、電子ドリフト層となるｎ型ＧａＮ層４ａ（ｎ−ＧａＮ）が形成され、このｎ型ＧａＮ層４ａ上に、電子ブロック層となるｎ型ＡｌＧａＮ層５ａ（ｎ−ＡｌＧａＮ）が形成されている。そして、このｎ型ＡｌＧａＮ層５ａ上に、電子走行層となるアンドープＧａＮ層６ａ（ｉ−ＧａＮ）が形成され、このアンドープＧａＮ層６ａ上に、電子供給層となるｎ型又はアンドープのＡｌＧａＮ層７ａ（ＡｌＧａＮ）が形成されている。ＡｌＧａＮ層７ａ上には、表面保護層となるｎ型ＧａＮ層８ａ（ｎ−ＧａＮ）が形成されている。このように半導体装置１ａは、半導体層として、ＧａＮ及びＡｌＧａＮという、ウルツ鉱型結晶構造を採り得る窒化物半導体の層を用いて形成されている。

ここで、バッファ層となるｎ型ＡｌＧａＮ層３ａには、例えば、ｎ型不純物としてＳｉがドーピングされる。ｎ型ＡｌＧａＮ層３ａのＳｉのドーピング量は、例えば、１×１０¹⁷／ｃｍ³〜１×１０²⁰／ｃｍ³程度とすることができる。ｎ型ＡｌＧａＮ層３ａの厚さは、例えば、０．１μｍ〜１μｍ程度とすることができる。ｎ型ＡｌＧａＮ層３ａのＡｌ組成は、例えば、０．２（２０％）とすることができる。また、ｎ型ＡｌＧａＮ層３ａのＡｌ組成は、ｎ型ＧａＮ層４ａ側に向かって低減するように傾斜させることもできる。例えば、ｎ型ＡｌＧａＮ層３ａのｎ型基板２ａとの接合界面におけるＡｌ組成を０．２とし、ｎ型ＧａＮ層４ａ側に向かってＡｌ組成を徐々に低下させ、ｎ型ＧａＮ層４ａとの接合界面でＡｌ組成が０になるようにする。それにより、ｎ型ＡｌＧａＮ層３ａにバッファ層としての機能を持たせつつ、ｎ型ＧａＮ層４ａとの接合界面におけるエネルギーギャップを低減し、電子の蓄積を抑制することが可能になる。

電子ドリフト層となるｎ型ＧａＮ層４ａには、例えば、ｎ型不純物としてＳｉがドーピングされる。ｎ型ＧａＮ層４ａのＳｉのドーピング量は、例えば、１×１０¹⁶／ｃｍ³〜１×１０²⁰／ｃｍ³程度とすることができる。ｎ型ＧａＮ層４ａの厚さは、例えば、１μｍ〜５μｍ程度とすることができる。尚、ｎ型ＧａＮ層４ａの厚さが１μｍより薄いと、半導体装置１ａを高耐圧が要求される電力デバイスに適用する場合等、半導体装置１ａの動作条件によっては、十分な耐圧を確保できなくなる可能性がある。また、ｎ型ＧａＮ層４ａの厚さが５μｍより厚いと、抵抗の増加により、動作時（オン時）の電流密度が低下する可能性がある。

電子ブロック層となるｎ型ＡｌＧａＮ層５ａには、例えば、ｎ型不純物としてＳｉがドーピングされる。ｎ型ＡｌＧａＮ層５ａのＳｉのドーピング量は、例えば、１×１０¹⁷／ｃｍ³〜１×１０²⁰／ｃｍ³程度とすることができる。ｎ型ＡｌＧａＮ層５ａの厚さは、例えば、０．１μｍ〜１μｍ程度とすることができる。ｎ型ＡｌＧａＮ層５ａのＡｌ組成は、例えば、０．３（３０％）とすることができる。また、ｎ型ＡｌＧａＮ層５ａのＡｌ組成は、アンドープＧａＮ層６ａ側に向かって増加するように傾斜させることもできる。例えば、ｎ型ＡｌＧａＮ層５ａとｎ型ＧａＮ層４ａとの接合界面でＡｌ組成が０であり、アンドープＧａＮ層６ａ側に向かってＡｌ組成を徐々に増加させ、アンドープＧａＮ層６ａとの接合界面でＡｌ組成が０．３になるようにする。それにより、ｎ型ＡｌＧａＮ層５ａに電子ブロック層としての機能を持たせつつ、ｎ型ＧａＮ層４ａとの接合界面におけるエネルギーギャップを低減し、電子の蓄積を抑制することが可能になる。

電子走行層となるアンドープＧａＮ層６ａの厚さは、例えば、０．１μｍ〜１μｍ程度とすることができる。
電子供給層となるＡｌＧａＮ層７ａの厚さは、例えば、３０ｎｍとすることができる。ＡｌＧａＮ層７ａのＡｌ組成は、例えば、０．２（２０％）とすることができる。尚、ＡｌＧａＮ層７ａをｎ型とする場合には、例えば、ｎ型不純物であるＳｉを、１×１０¹⁷／ｃｍ³〜１×１０²⁰／ｃｍ³程度ドーピングすればよい。

このアンドープＧａＮ層６ａとＡｌＧａＮ層７ａのようなＡｌＧａＮ／ＧａＮへテロ接合構造では、両層の結晶の非対称性より生じる自発分極電荷と、両層の界面に生じるピエゾ分極電荷に起因して、２ＤＥＧ１６ａが生成される。２ＤＥＧ１６ａは、アンドープＧａＮ層６ａ内の、ＡｌＧａＮ層７ａとの界面近傍に、その界面に沿って、Ａｌ組成に依存して高濃度に生成される。また、電子の存在する領域がアンドープＧａＮ層６ａとなるため、電子の散乱体が少なく、高い移動度を実現することができる。例えば、シート電子濃度２×１０¹³／ｃｍ²、移動度１８００ｃｍ²／Ｖ／ｓを容易に得ることができる。この時のシート抵抗は、ＡｌＧａＮ層７ａの組成等を最適化することで、２００Ω／□台まで低減することができる。また、ＡｌＧａＮ／ＧａＮへテロ接合界面の近傍に２ＤＥＧ１６ａが集中するため、体積密度では１×１０²⁰／ｃｍ³を超えるようなキャリア濃度を実現することができる。

表面保護層となるｎ型ＧａＮ層８ａは、ＡｌＧａＮ層７ａのＡｌの露出を防ぎ、半導体装置１ａの信頼性向上に寄与する。ｎ型ＧａＮ層８ａは、半導体装置１ａの動作時にそれ自体は空乏化して電流経路とならないように、膜厚及びドーピング濃度が設定される。ｎ型ＧａＮ層８ａには、例えば、ｎ型不純物としてＳｉがドーピングされる。ｎ型ＧａＮ層８ａのＳｉのドーピング量は、例えば、１×１０¹⁷／ｃｍ³〜１×１０¹⁹／ｃｍ³程度とすることができる。ｎ型ＧａＮ層８ａの厚さは、例えば、６ｎｍ程度とすることができる。

尚、ここでは窒化物半導体としてＧａＮ、ＡｌＧａＮを用いた場合を例にしたが、インジウム（Ｉｎ）を含んだＩｎＧａＮ、ＩｎＡｌＧａＮも、同様に用いることが可能であり、同様の機能を得ることができる。

上記のような窒化物半導体層には、ｎ型ＧａＮ層８ａ、ＡｌＧａＮ層７ａ、アンドープＧａＮ層６ａ及びｎ型ＡｌＧａＮ層５ａを貫通してｎ型ＧａＮ層４ａの内部に達する開口部９ａが形成されている。開口部９ａの幅は、例えば、１００ｎｍ〜１００μｍ程度とすることができる。

開口部９ａには、絶縁膜１０ａを介して、ニッケル（Ｎｉ）又はＮｉを主体とする材料、金（Ａｕ）又はＡｕを主体とする材料等で、ゲート電極１１ａが形成されている。絶縁膜１０ａには、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ₂）膜、酸窒化シリコン膜（ＳｉＯＮ）膜、酸化アルミニウム膜（ＡｌＯ_x）、酸化ハフニウム（ＨｆＯ_x）膜等を用いることができる。絶縁膜１０ａは、開口部９ａの内面から、ｎ型ＧａＮ層８ａの上面に延在されている。絶縁膜１０ａの厚さは、例えば、１ｎｍ〜１０００ｎｍ程度とすることができる。ゲート電極１１ａ及び絶縁膜１０ａの上面は、ＳｉＮ膜等の絶縁膜１２ａで覆われている。

半導体装置１ａは、ゲート電極１１ａを挟むソース電極１３ａを有している。尚、図２では、一対のソース電極１３ａを例示している。ソース電極１３ａは、絶縁膜１０ａ，１２ａ及びｎ型ＧａＮ層８ａを貫通し、下端部がＡｌＧａＮ層７ａに達するように形成されている。ソース電極１３ａは、例えば、まずチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造で形成され、その後の熱処理により合金化され、一部がＡｌＧａＮ層７ａ内に拡散される。これにより、２ＤＥＧ１６ａとオーミック接触するソース電極１３ａが形成される。

尚、ソース電極１３ａは、ＡｌＧａＮ層７ａを貫通させないように形成することが好ましい。ＡｌＧａＮ層７ａを貫通させてソース電極１３ａを形成すると、そのソース電極１３ａとアンドープＧａＮ層６ａとが接する部分には２ＤＥＧ１６ａが生成されず、ＡｌＧａＮ層７ａを貫通させなかった場合に比べ、キャリア濃度が低下してしまうためである。但し、たとえソース電極１３ａがＡｌＧａＮ層７ａを貫通してその下のアンドープＧａＮ層６ａに達していたとしても、２ＤＥＧ１６ａの生成領域は減るものの、生成された２ＤＥＧ１６ａとオーミック接触するソース電極１３ａを得ることは可能である。

ソース電極１３ａは、ゲート電極１１ａを挟んで複数形成され、各ソース電極１３ａは、ソース配線１４ａによって接続されている。
また、ｎ型基板２ａの裏面（ソース電極１３ａ等が配設されている側と反対側の面）には、例えばＧａＮ基板の場合、ＴｉとＡｌの積層構造から形成されるドレイン電極１５ａが形成されている。ドレイン電極１５ａは面積が大きくとれるため、オーミック接触がとれる金属の制限は緩い。

この図２には、半導体装置１ａとして、１個のＧａＮ系縦型トランジスタを例示している。複数のＧａＮ系縦型トランジスタを含む半導体装置１ａの場合には、複数のＧａＮ系縦型トランジスタは、１方向に配列するように、或いは互いに直交する２方向に配列するように、レイアウトされる。

図３は半導体装置のレイアウト例を示す図である。
図３（Ａ），（Ｂ）には、半導体装置１ａに含まれる複数のＧａＮ系縦型トランジスタを、互いに直交する２方向に配列したレイアウトを例示している。尚、図３（Ａ），（Ｂ）には、図２に示したようなソース配線１４ａを除いた、複数のＧａＮ系縦型トランジスタを含む半導体装置１ａを平面視で模式的に図示している。上記の図２は、図３（Ａ），（Ｂ）のＭ−Ｍ線の位置に相当する断面を模式的に図示したものになる。ここでは、ソース電極１３ａとゲート電極１１ａの配置関係を中心に、半導体装置１ａのレイアウトを説明する。

複数のＧａＮ系縦型トランジスタを含む半導体装置１ａでは、図３（Ａ），（Ｂ）に示したように、複数のソース電極１３ａが、互いに直交する２方向Ｓ，Ｔに配列するように、レイアウトされる。これらのソース電極１３ａのうち、隣接する一対のソース電極１３ａが、１個のＧａＮ系縦型トランジスタのソース電極１３ａ（図２に示した一対のソース電極１３ａ）となる。

ゲート電極１１ａは、隣接するソース電極１３ａ間にレイアウトされる。ゲート電極１１ａは、例えば図３（Ａ）に示したように、方向Ｓに直線的に延びる形状としたものを、方向Ｓに配列しているソース電極１３ａ群同士の間を通るように、スリット状にレイアウトすることができる。また、ゲート電極１１ａは、例えば図３（Ｂ）に示したように、方向Ｓに配列しているソース電極１３ａ群同士の間と、方向Ｔに配列しているソース電極１３ａ群同士の間の、両方を通るように、格子状にレイアウトすることもできる。

続いて、上記のような構成を有する半導体装置１ａの動作について説明する。
図４及び図５は半導体装置のバンド図の一例である。
尚、図４及び図５には、電子供給層としてｎ型のＡｌＧａＮ層７ａを用いた半導体装置１ａのバンド図の一例を示している。また、図４及び図５に示す半導体装置１ａのｎ型基板２ａは、ｎ型Ｓｉ基板としている。ｎ型基板２ａ、ｎ型ＡｌＧａＮ層３ａ、ｎ型ＧａＮ層４ａ及びｎ型ＡｌＧａＮ層５ａのドーパント濃度は、ｎ型基板２ａで最も高く（ｎ⁺⁺）、次いでｎ型ＡｌＧａＮ層３ａで高く（ｎ⁺）、ｎ型ＧａＮ層４ａ及びｎ型ＡｌＧａＮ層５ａをより低く（ｎ^-）している。

図４（Ｂ），（Ｃ）には、このような構成とした場合の半導体装置１ａにおける、比較的ゲート電極１１ａから離れた領域（ソース電極１３ａに近い領域）の、図４（Ａ）に示す方向Ｙ１のバンド図を示している。ここで、図４（Ｂ）は、ドレイン電極１５に印加する電圧（ドレイン電圧Ｖｄ）を０Ｖ、ゲート電極１１ａに印加する電圧（ゲート電圧Ｖｇ）を０Ｖとした場合のバンド図である。図４（Ｃ）は、ドレイン電圧Ｖｄを５０Ｖ、ゲート電圧Ｖｇを０Ｖとした場合のバンド図である。

更に、図４（Ｄ），（Ｅ）には、上記のような構成とした場合の半導体装置１ａにおける、比較的ゲート電極１１ａに近い領域（ソース電極１３ａから離れた領域）の、図４（Ａ）に示す方向Ｙ２のバンド図を示している。ここで、図４（Ｄ）は、ドレイン電圧Ｖｄを５０Ｖ、ゲート電圧Ｖｇを０Ｖとした場合のバンド図である。図４（Ｅ）は、ドレイン電圧Ｖｄを５０Ｖ、ゲート電圧Ｖｇを４Ｖとした場合のバンド図である。

また、図５（Ｂ），（Ｃ）には、上記のような構成とした場合の半導体装置１ａにおける、アンドープＧａＮ層６ａ及びその付近（点線で囲った領域）の、図５（Ａ）に示す方向Ｘのバンド図を示している。ここで、図５（Ｂ）は、ドレイン電圧Ｖｄを５０Ｖ、ゲート電圧Ｖｇを０Ｖとした場合のバンド図である。図５（Ｃ）は、ドレイン電圧Ｖｄを５０Ｖ、ゲート電圧Ｖｇを４Ｖとした場合のバンド図である。

このような図４及び図５を参照して半導体装置１ａの動作を説明する。
まず、図４（Ｂ）に示した、ドレイン電圧Ｖｄ及びゲート電圧Ｖｇがいずれも０Ｖである場合について述べる。この場合、アンドープＧａＮ層６ａには、ＡｌＧａＮ層７ａとのヘテロ接合に起因して２ＤＥＧ１６ａが生成されるものの、アンドープＧａＮ層６ａからｎ型ＧａＮ層４ａへの電子移動がｎ型ＡｌＧａＮ層５ａでブロックされる。そのため、ソース電極１３ａからドレイン電極１５ａへの電子の流れは抑えられる。

そして、ゲート電圧Ｖｇは０Ｖで、ドレイン電圧Ｖｄを５０Ｖとした場合には、ｎ型ＧａＮ層４ａ、ｎ型ＡｌＧａＮ層３ａ、ｎ型基板２ａの伝導帯エネルギーＥｃは、図４（Ｃ），（Ｄ）に示したように、図４（Ｂ）に示した状態から大きく下がる。

この時、まず比較的ソース電極１３ａに近い領域では、図４（Ｃ）及び図５（Ｂ）に示したように、アンドープＧａＮ層６ａに２ＤＥＧ１６ａが生成される。しかし、ソース電極１３ａ、ＡｌＧａＮ層７ａを経てアンドープＧａＮ層６ａに入った電子の、ｎ型ＧａＮ層４ａへの移動は、ｎ型ＡｌＧａＮ層５ａでブロックされる。そのため、ソース電極１３ａからドレイン電極１５ａへの電子の流れは抑えられる。一方、比較的ゲート電極１１ａに近い領域では、図４（Ｄ）及び図５（Ｂ）に示したように、絶縁膜１０ａの影響により、アンドープＧａＮ層６ａの伝導帯エネルギーＥｃがフェルミ準位Ｅｆより上に持ち上げられ、２ＤＥＧ１６ａの生成が抑えられる。そのため、ソース電極１３ａからドレイン電極１５ａへの電子の流れが抑えられる。

このように、半導体装置１ａは、ゲート電圧Ｖｇが０Ｖの時には、ソース電極１３ａとドレイン電極１５ａの間の電流の流れが抑えられる。即ち、半導体装置１ａは、ノーマリオフ型である。

一方、ドレイン電圧Ｖｄを５０Ｖとし、ゲート電圧Ｖｇに４Ｖの電圧を印加した場合には、図５（Ｃ）に示したように、絶縁膜１０ａの伝導帯エネルギーＥｃが下がり、アンドープＧａＮ層６ａ及びｎ型ＡｌＧａＮ層５ａの伝導帯エネルギーＥｃが下がる。それにより、絶縁膜１０ａ近傍のアンドープＧａＮ層６ａには、高濃度の２ＤＥＧ１６ａが生成される。絶縁膜１０ａ近傍のアンドープＧａＮ層６ａに高濃度の２ＤＥＧ１６ａが生成されることで、アンドープＧａＮ層６ａの電子は、図４（Ｅ）に示したように、伝導帯エネルギーＥｃの下がったｎ型ＡｌＧａＮ層５ａの障壁を乗り越え、ｎ型ＧａＮ層４ａへと流れる。即ち、ゲート電圧Ｖｇを印加することで、絶縁膜１０ａ近傍にチャネルが形成される。そして、ｎ型ＧａＮ層４ａに流れた電子は、ドレイン電圧Ｖｄの印加によって伝導帯エネルギーＥｃが下がったｎ型ＡｌＧａＮ層３ａ及びｎ型基板２ａを更に流れ、ドレイン電極１５ａに引き抜かれる。

このように、半導体装置１ａは、ゲート電圧Ｖｇを印加した時に、ソース電極１３ａとドレイン電極１５ａの間に電流が流れるようになっている。
尚、ここではＧａＮ、ＡｌＧａＮを用いた半導体装置１ａを例にして動作を説明したが、ＩｎＧａＮ、ＩｎＡｌＧａＮを用いた場合にも、その半導体装置は、ここで述べたのと同様の動作をさせることができる。

以上述べたように、半導体装置１ａでは、縦方向の電流経路を形成する電子ドリフト層のｎ型ＧａＮ層４ａの上方に、電子ブロック層のｎ型ＡｌＧａＮ層５ａを介して、積層半導体層を形成する。積層半導体層として、電子走行層のアンドープＧａＮ層６ａ上に電子供給層のＡｌＧａＮ層７ａを形成した、それらの界面近傍に２ＤＥＧ１６ａを生成するものを用いる。これにより、半導体装置１ａの動作時には、アンドープＧａＮ層６ａに高濃度の２ＤＥＧ１６ａを発生させることができる。また、アンドープＧａＮ層６ａ内には電子の散乱体が少ないため、高い移動度を得ることができる。その結果、半導体装置１ａの動作時における電流経路の低抵抗化を図ることができる。また、半導体装置１ａは、半導体層として、ｎ型又はアンドープの、ＧａＮ又はＡｌＧａＮを用いて形成することができる。

ここで一例として、別形態の半導体装置について述べる。
図６は半導体装置の別例の要部断面模式図である。
図６に示す半導体装置１００は、ｎ型ＳｉＣ基板等のｎ型基板１０１上に、窒化アルミニウム（ＡｌＮ）層１０２を介して、ｎ型ＧａＮ層１０３、ｐ型ＧａＮ層１０４、ｎ型ＧａＮ層１０５が形成された構造を有している。半導体装置１００では、ＡｌＮ層１０２がバッファ層として、ｎ型ＧａＮ層１０３が電子ドリフト層として、ｐ型ＧａＮ層１０４が電子ブロック層として、ｎ型ＧａＮ層１０５が電子走行層として、それぞれ機能する。半導体装置１００は更に、ｐ型ＧａＮ層１０４を貫通するゲート電極１０６、ｎ型ＧａＮ層１０５に接続されたソース電極１０７、及びｎ型基板１０１の裏面に形成されたドレイン電極１０８を有している。ゲート電極１０６の周囲は、絶縁膜１０９，１１０で覆われている。また、各ソース電極１０７は、ソース配線１１１により接続されている。

半導体装置１００では、ソース電極１０７からｎ型ＧａＮ層１０５に入った電子の、ｎ型ＧａＮ層１０３への移動を、ゲート電極１０６に電圧を印加して絶縁膜１０９近傍のｐ型ＧａＮ層１０４にチャネルを形成することにより行う。

このような縦型の半導体装置１００は、内部にｐｎ接合したＧａＮ層、即ち、ｎ型ＧａＮ層１０３とｐ型ＧａＮ層１０４、及びｐ型ＧａＮ層１０４とｎ型ＧａＮ層１０５を有している。そのため、ｐ型ＧａＮ層１０４のｐ型ドーパントの拡散、特にｎ型ＧａＮ層１０５への上方拡散が起こることで、ｎ型層の形成が設計通りに行えない場合がある。更に、電流経路の一部となるｎ型ＧａＮ層１０５は、ドーパントの存在により、半導体装置１００内の電流経路の抵抗が大きくなる場合がある。また、半導体装置１００では、ＧａＮのようなウルツ鉱型結晶構造を採り得る窒化物半導体の特性の１つである分極電荷を有効に利用することができない。

これに対し、先に述べた半導体装置１ａでは、電子ブロック層としてｎ型ＡｌＧａＮ層５ａを用いるため、上記のようなｐ型ドーパントの拡散が起こることはない。また、半導体装置１ａでは、２ＤＥＧ１６ａを生成するＡｌＧａＮ層７ａとアンドープＧａＮ層６ａのへテロ接合を用いることで、低抵抗化を図ることができる。

ここで、図７は半導体装置のソース電極近傍における抵抗の成分分離の説明図である。図７（Ａ）は、半導体装置１００の場合、即ち、ソース電極１０７がｎ型ＧａＮ層１０５に接続されている場合の図である。図７（Ｂ）は、半導体装置１ａの場合、即ち、ソース電極１３ａがＡｌＧａＮ層７ａとアンドープＧａＮ層６ａのへテロ接合におけるＡｌＧａＮ層７ａに接続されている場合の図である。

図７（Ａ）における、ソース電極１０７のｎ型ＧａＮ層１０５内に進入している部分と絶縁膜１０９との距離Ｌ、図７（Ｂ）における、ソース電極１３ａのＡｌＧａＮ層７ａ内に進入している部分と絶縁膜１０ａとの距離Ｌは、いずれも２μｍとしている。また、Ｒ１１は、図７（Ａ）ではソース電極１０７とｎ型ＧａＮ層１０５との接続抵抗を示し、図７（Ｂ）ではソース電極１３ａとＡｌＧａＮ層７ａ／アンドープＧａＮ層６ａヘテロ接合（２ＤＥＧ１６ａ）との接続抵抗を示している。Ｒ１２は、図７（Ａ）では電子がｎ型ＧａＮ層１０５内を横方向に移動する際の抵抗（横方向抵抗）を示し、図７（Ｂ）では電子がアンドープＧａＮ層６ａ内を横方向に移動する際の抵抗（横方向抵抗）を示している。

半導体装置１００，１ａの接続抵抗Ｒ１１及び横方向抵抗Ｒ１２を表１に示す。

まず、図７（Ａ）の半導体装置１００において、そのｎ型ＧａＮ層１０５のドナー濃度Ｎｄを１×１０¹⁸／ｃｍ³とした場合、ソース電極１０７とｎ型ＧａＮ層１０５との接続抵抗Ｒ１１は、０．２Ωｍｍ程度となる。この時、ｎ型ＧａＮ層１０５の横方向抵抗Ｒ１２は、移動度が３５０ｃｍ²／Ｖ／ｓ程度であるため、３．５Ωｍｍ程度になる。ｎ型ＧａＮ層１０５のドナー濃度Ｎｄを５×１０¹⁸／ｃｍ³に上げた場合には、移動度が２７５ｃｍ²／Ｖ／ｓ程度に低下するため、接続抵抗Ｒ１１は０．１５Ωｍｍ程度、横方向抵抗Ｒ１２は０．９Ωｍｍ程度となる。

一方、図７（Ｂ）の半導体装置１ａでは、ソース電極１３ａがＡｌＧａＮ層７ａ直下の２ＤＥＧ１６ａにコンタクトするため、接続抵抗Ｒ１１は０．３Ωｍｍ程度であり、横方向抵抗Ｒ１２は０．５Ωｍｍ程度となる。接続抵抗Ｒ１１と横方向抵抗Ｒ１２の合計抵抗では、図７（Ｂ）の半導体装置１ａでは、図７（Ａ）の半導体装置１００に比べ、２５％〜７５％程度、抵抗を低減することができる。

半導体装置の分野では、しばしば、ソース電極とドレイン電極の間の、動作時の抵抗（オン抵抗）を小さく抑える試みがなされる。ここで、例えば電力デバイスのように、ドレイン電極に比較的大きな電圧が印加される半導体装置では、耐圧を確保するために、ソース電極とドレイン電極の間に一定距離を確保することがある。しかし、ソース電極とドレイン電極の間の距離が増加するのに伴い、オン抵抗は増加する。即ち、一定の耐圧を確保するために、オン抵抗を増加させてしまうことが起こり得る。一方、このような半導体装置においても、ソース電極とゲート電極の間にかかる電圧は比較的小さいため、耐圧を増加させるような工夫がなされることは少ない。しかし、このソース電極とゲート電極の間の抵抗も、半導体装置全体のオン抵抗の一部を占める。従って、ソース電極とゲート電極の間の抵抗低減は、半導体装置のオン抵抗低減に寄与する。

上記の図７及び表１の知見によれば、ＡｌＧａＮ層７ａとアンドープＧａＮ層６ａのへテロ接合を利用した半導体装置１ａでは、半導体装置１００に比べ、オン抵抗の一部の抵抗（ソース電極１３ａとゲート電極１１ａの間の抵抗）を低く抑えることができる。従って、オン抵抗の低い半導体装置１ａが実現可能になる。或いは、ソース電極１３ａとゲート電極１１ａの間の抵抗を低減できる分、ソース電極１３ａとドレイン電極１５ａの間の距離を増加させ、より高耐圧化した半導体装置１ａが実現可能になる。

また、半導体装置１ａでは、半導体装置１００のようにｐ型ＧａＮ層１０４を電子ブロック層に用いず、ｎ型ＡｌＧａＮ層５ａを電子ブロック層に用いる。そのため、半導体装置１ａでは、前述のように、ｐ型ドーパントの拡散による不具合が生じることはない。尚、ＡｌＧａＮを電子ブロック層に用いた場合のシミュレーション結果の一例を、次の図８及び図９に示す。

図８はシミュレーションに用いた半導体装置の構造を示す図である。図９はゲート電圧を変化させた時のドレイン電圧とドレイン電流の関係を示す図である。
図８に示すように、シミュレーションする半導体装置３０としては、簡単のため、ｎ型ＧａＮ層３１（電子ドリフト層）上に、アンドープＡｌＧａＮ層３２（電子ブロック層）、及びｎ型ＧａＮ層３３（電子走行層）を積層した構造のものを用いている。アンドープＡｌＧａＮ層３２のＡｌ組成は、０．４（４０％）としている。半導体装置３０では、ｎ型ＧａＮ層３３及びアンドープＡｌＧａＮ層３２を貫通してｎ型ＧａＮ層３１に達するように、絶縁膜３４及びゲート電極３５を配置し、また、ｎ型ＧａＮ層３３上にソース電極３６、ｎ型ＧａＮ層３１下にドレイン電極３７を配置している。尚、絶縁膜３４は、ここでは、厚さ１００ｎｍのＳｉＮ膜としている。

このような半導体装置３０を用いてシミュレーションを行った結果の一例を図９に示す。図９には、ゲート電圧Ｖｇを０Ｖ〜５Ｖの範囲で変化させた時の、ドレイン電圧Ｖｄとドレイン電流Ｉｄの関係を示している。

図９より、ゲート電圧Ｖｇが０Ｖ，１Ｖ，２Ｖといった比較的低い値の時には、ドレイン電圧Ｖｄが印加されている状態でも、全く或いは殆ど、ドレイン電流Ｉｄが流れない。即ち、このような条件では、ソース電極３６からｎ型ＧａＮ層３３に入った電子の、ｎ型ＧａＮ層３１への移動は、アンドープＡｌＧａＮ層３２によってブロックされる。

そして、ゲート電圧Ｖｇを３Ｖ，４Ｖ，５Ｖといった比較的高い値とした時には、ドレイン電圧Ｖｄが印加されている状態で、ドレイン電流Ｉｄが流れるようになる。即ち、このような条件では、ゲート電圧Ｖｇにより、絶縁膜３４の電位が下がり、接触するアンドープＡｌＧａＮ層３２の電位が下がって、絶縁膜３４近傍のアンドープＡｌＧａＮ層３２にチャネルが形成される。それにより、ソース電極３６からｎ型ＧａＮ層３３に入った電子が、アンドープＡｌＧａＮ層３２を越えて、ｎ型ＧａＮ層３１へと移動する。

図９の結果より、図８に示したＡｌＧａＮを電子ブロック層に用いた半導体装置３０であっても、ノーマリオフ動作が行えることがわかる。尚、絶縁膜３４の種類や厚みを変えた場合にも、半導体装置３０をオンするゲート電圧Ｖｇの閾値は変化するものの、図９と同様の結果を得ることができる。電子ブロック層に、ＧａＮではなく、ＡｌＧａＮを用いても、ノーマリオフ動作をする半導体装置を形成することが可能である。

次に、上記のような半導体装置１ａの製造方法の一例について説明する。
図２に示したような構成を有する半導体装置１ａの形成では、まず、ｎ型基板２ａ上に、ｎ型ＡｌＧａＮ層３ａ、ｎ型ＧａＮ層４ａ、ｎ型ＡｌＧａＮ層５ａ、アンドープＧａＮ層６ａ、ＡｌＧａＮ層７ａ及びｎ型ＧａＮ層８ａを、順に形成する。

各層の形成は、有機金属化学気相堆積（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法を用いて行うことができる。ＭＯＣＶＤ法において、Ｎ元素の原料ガスには、例えば、アンモニア（ＮＨ₃）ガスを用いる。また、III族元素の原料ガスには、例えば、トリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＧ）等の有機III族化合物原料を用いる。尚、ＩｎＡｌＧａＮ層、ＩｎＧａＮ層を形成する場合には、Ｉｎ元素の原料ガスに、例えば、トリメチルインジウム（ＴＭＩ）を用いる。また、ｎ型不純物をドーピングする場合には、例えば、シラン（ＳｉＨ₄）を用いる。

例えば、ｎ型ＡｌＧａＮ層３ａは、ＴＭＧ流量１ｓｃｃｍ〜５０ｓｃｃｍ、ＴＭＡ流量１ｓｃｃｍ〜５０ｓｃｃｍ、ＮＨ₃流量２０ｓｌｍ、圧力１０００Ｔｏｒｒ、温度１１００℃の条件で形成することができる。ｎ型ＧａＮ層４ａ、ｎ型ＡｌＧａＮ層５ａ、アンドープＧａＮ層６ａ、ＡｌＧａＮ層７ａ及びｎ型ＧａＮ層８ａについても、それぞれ所定の条件で、ＭＯＣＶＤ法により形成することができる。

ＭＯＣＶＤ法による各半導体層の形成後は、ｎ型ＧａＮ層８ａ、ＡｌＧａＮ層７ａ、アンドープＧａＮ層６ａ及びｎ型ＡｌＧａＮ層５ａを貫通してｎ型ＧａＮ層４ａに達する開口部９ａを形成する。開口部９ａは、まずｎ型ＧａＮ層８ａ上に、開口部９ａを形成する予定の領域に開口を設けたレジストパターンを形成し、そのレジストパターンをマスクにしてエッチングを行うことで、形成することができる。開口部９ａの形成後、レジストパターンは除去する。

次いで、絶縁膜１０ａを形成する。例えば、絶縁膜１０ａとしてＳｉＮ膜を形成する。ＳｉＮ膜は、プラズマＣＶＤ法により形成することができる。尚、絶縁膜１０ａは、例えば、開口部９ａを埋め、ｎ型ＧａＮ層８ａ表面を覆うように、形成する。

そして、開口部９ａに形成した絶縁膜１０ａに、開口部９ａ内面に絶縁膜１０ａを残して、ゲート電極１１ａ用の開口部を形成する。開口部９ａ内面の絶縁膜１０ａが、ゲート絶縁膜として機能するようになる。また、ソース電極１３ａの形成予定領域には、絶縁膜１０ａ及びｎ型ＧａＮ層８ａを貫通してＡｌＧａＮ層７ａに達する、ソース電極１３ａ用の開口部を形成する。

このソース電極１３ａ用の開口部は、２ＤＥＧ１６生成領域の面積確保の観点では、ＡｌＧａＮ層７ａ下のアンドープＧａＮ層６ａに達しないように形成することが好ましい。また、ソース電極１３ａ用の開口部は、その開口部底にＡｌＧａＮ層７ａが表出していれば、必ずしもＡｌＧａＮ層７ａ内部にまで掘り込まれていなくても構わない。

これらゲート電極１１ａ用及びソース電極１３ａ用の開口部は、それぞれ所定の領域に開口を設けたレジストパターンをマスクにしてエッチングを行うことで、形成することができる。

尚、絶縁膜１０ａは、開口部９ａの形成後、ゲート電極１１ａ形成用の空間（上記のゲート電極１１ａ用の開口部に相当）を残して、開口部９ａ内面及びｎ型ＧａＮ層８ａ表面に選択的に形成するようにしてもよい。その場合は、その後、ｎ型ＧａＮ層８ａ表面の絶縁膜１０ａ及びｎ型ＧａＮ層８ａを貫通してＡｌＧａＮ層７ａに達するように、ソース電極１３ａ用の開口部を形成すればよい。

ゲート電極１１ａ用及びソース電極１３ａ用の開口部を形成した後は、ゲート電極１１ａ用の開口部にゲート電極１１ａを形成し、ソース電極１３ａ用の開口部にソース電極１３ａを形成する。

ソース電極１３ａは、例えば、Ｔｉ及びＡｌを用いて形成することができる。その場合は、Ｔｉ膜の形成後、その上にＡｌ膜を形成する。ソース電極１３ａは、例えば、フォトリソグラフィ技術と蒸着技術を用いた成膜と、その後のリフトオフにより、形成することができる。Ｔｉ膜とＡｌ膜の形成後は、熱処理を行って合金化する。これにより、ＡｌＧａＮ層７ａとアンドープＧａＮ層６ａのヘテロ接合により形成される２ＤＥＧ１６ａにオーミック接触するソース電極１３ａを形成する。

また、ゲート電極１１ａは、例えば、Ｎｉ又はＮｉを主体とする材料を用いて形成することができる。ゲート電極１１ａは、例えば、フォトリソグラフィ技術と蒸着技術を用いた成膜と、その後のリフトオフにより、形成することができる。

ゲート電極１１ａ及びソース電極１３ａの形成後は、ゲート電極１１ａの表面保護膜となる絶縁膜１２ａを、ＳｉＮ膜等により形成する。
その後は、必要に応じてｎ型基板２ａの裏面を研磨することにより、ｎ型基板２ａを所定の厚さにする。そして、ｎ型基板２ａの表面側に、ソース電極１３ａに接続されるソース配線１４ａを形成し、ｎ型基板２ａの裏面に、ドレイン電極１５ａを形成する。これにより、図２及び図３に例示したような構成を有する半導体装置１ａを得ることができる。

以上、ＧａＮ系縦型トランジスタを含む半導体装置１ａについて説明した。半導体装置１ａは、バンドギャップの大きいＧａＮ及びＡｌＧａＮを用いることで、例えば、電力デバイス等の、比較的高耐圧が要求されるデバイスに適用することが可能である。

高耐圧が要求される電力デバイスでは、縦型と横型のいずれの場合も、その耐圧を、ソース電極１３ａとドレイン電極１５ａの間の距離で調整することができる。縦型の半導体装置１ａでは、表面側のソース電極１３ａと裏面側のドレイン電極１５ａの間に設ける電子ドリフト層等の半導体層の厚み、即ち縦方向のサイズで、耐圧を調整することができる。

一方、表面側にソース電極及びドレイン電極を設けるような横型の半導体装置では、それらの電極間距離を耐圧に基づいて確保しようとすると、横方向のサイズ（半導体装置（チップ）の平面サイズ）が大きくなってしまう場合がある。その結果、１枚のウェハから取得されるチップ数が減少し、１チップにかかる製造コストが増加する場合がある。

上記の半導体装置１ａによれば、縦方向のサイズで耐圧を調整することが可能であるため、横方向のサイズの増加を抑えて、所定の耐圧を確保することができる。
また、上記の半導体装置１ａでは、縦型構造を採用し、耐圧確保のためにソース電極１３ａとドレイン電極１５ａの間の距離が大きくなることによって増加し得るオン抵抗を、ＡｌＧａＮ／ＧａＮへテロ接合構造を採用することで低く抑えることが可能になっている。即ち、ＡｌＧａＮ／ＧａＮへテロ接合構造によって発生する高濃度のキャリアを利用し、半導体装置１ａのオン抵抗低減を図っている。これにより、高耐圧、低損失、低オン抵抗の半導体装置１ａが実現可能となる。

更に、半導体装置１ａでは、ｎ型又はアンドープの、ＧａＮ又はＡｌＧａＮを用いて形成するため、ｐ型のドーパントを意図的に導入したときのような不純物拡散の不具合を抑え、高性能、高品質の半導体装置１ａが実現可能となる。

以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 基板と、
前記基板の上方に形成された第１半導体層と、
前記第１半導体層上に形成された第２半導体層と、
前記第２半導体層内に形成された第１電極と、
前記第２半導体層上に形成され、第３半導体層と前記第３半導体層上の第４半導体層とを含み、前記第３半導体層内に２次元電子ガスが生成される積層半導体と、
前記積層半導体に接続された第２電極と、
前記基板に接続された第３電極と、
を含むことを特徴とする半導体装置。

（付記２） 前記第１半導体層及び前記第３半導体層は、それぞれ第１電子親和力及び第３電子親和力を有し、前記第２半導体層は、前記第１電子親和力及び前記第３電子親和力よりも小さい第２電子親和力を有し、前記第４半導体層は、前記第３電子親和力よりも小さい第４電子親和力を有することを特徴とする付記１に記載の半導体装置。

（付記３） 前記第１半導体層はｎ型、前記第２半導体層はｎ型又はアンドープ、前記第３半導体層はアンドープ、前記第４半導体層はｎ型又はアンドープであることを特徴とする付記１又は２に記載の半導体装置。

（付記４） 前記第１半導体層及び前記第３半導体層は、構成元素として窒素及びガリウムを含み、前記第２半導体層及び前記第４半導体層は、構成元素として窒素、アルミニウム及びガリウムを含むことを特徴とする付記１乃至３のいずれかに記載の半導体装置。

（付記５） 前記第２半導体層のアルミニウム組成が、前記第３半導体層に向かって高くなっていることを特徴とする付記４に記載の半導体装置。
（付記６） 前記第２半導体層は、第１開口部を有し、前記第１開口部に、絶縁膜を介して、前記第１電極が形成されることを特徴とする付記１乃至５のいずれかに記載の半導体装置。

（付記７） 前記第１半導体層及び前記第３半導体層はそれぞれ、前記第１開口部に連なる第２開口部及び第３開口部を有し、
前記絶縁膜及び前記第１電極は、前記第１開口部、前記第２開口部及び前記第３開口部に跨って形成されることを特徴とする付記６に記載の半導体装置。

（付記８） 基板の上方に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層上に、第３半導体層と前記第３半導体層上の第４半導体層とを含み、前記第３半導体層内に２次元電子ガスが生成される積層半導体を形成する工程と、
前記第２半導体層内に第１電極を形成する工程と、
前記積層半導体に接続された第２電極を形成する工程と、
前記基板に接続された第３電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。

（付記９） 前記第２半導体層に第１開口部を形成する工程を更に含み、
形成された前記第１開口部に、絶縁膜を介して、前記第１電極を形成することを特徴とする付記８に記載の半導体装置の製造方法。

（付記１０） 前記第１半導体層及び前記第３半導体層にそれぞれ、前記第１開口部に連なる第２開口部及び第３開口部を形成する工程を更に含み、
前記第１開口部、前記第２開口部及び前記第３開口部に跨って、前記絶縁膜及び前記第１電極を形成することを特徴とする付記９に記載の半導体装置の製造方法。

１，１ａ，３０，１００ 半導体装置
２ 基板
２ａ，１０１ ｎ型基板
３ バッファ層
３ａ，５ａ ｎ型ＡｌＧａＮ層
４ 電子ドリフト層
４ａ，８ａ，３１，３３，１０３，１０５ ｎ型ＧａＮ層
５ 電子ブロック層
６ 電子走行層
６ａ アンドープＧａＮ層
７ 電子供給層
７ａ ＡｌＧａＮ層
８ 表面保護層
９，９ａ 開口部
１０，１０ａ，１２，１２ａ，３４，１０９，１１０ 絶縁膜
１１，１１ａ，３５，１０６ ゲート電極
１３，１３ａ，３６，１０７ ソース電極
１４，１４ａ，１１１ ソース配線
１５，１５ａ，３７，１０８ ドレイン電極
１６，１６ａ ２ＤＥＧ
３２ アンドープＡｌＧａＮ層
１０２ ＡｌＮ層
１０４ ｐ型ＧａＮ層

Claims (5)

1. 基板と、
   前記基板の上方に形成されたｎ型の第１半導体層と、
   前記第１半導体層の上方に形成されたｎ型又はアンドープの第２半導体層と、
   前記第２半導体層内に形成されたゲート電極と、
   前記第２半導体層の上方に形成され、アンドープの第３半導体層と前記第３半導体層の上方のｎ型又はアンドープの第４半導体層とを含み、前記第３半導体層内に２次元電子ガスが生成される積層半導体と、
   前記積層半導体内に接続されたソース電極と、
   前記基板に接続されたドレイン電極と、
   を含み、
   前記第１半導体層及び前記第３半導体層は、それぞれ第１電子親和力及び第３電子親和力を有し、前記第２半導体層は、前記第１電子親和力及び前記第３電子親和力よりも小さい第２電子親和力を有し、前記第４半導体層は、前記第３電子親和力よりも小さい第４電子親和力を有し、
   前記ソース電極から前記第３半導体層内の２次元電子ガスに沿って前記ゲート電極近傍へ延び、更に前記ゲート電極近傍から前記第２半導体層を介して前記ドレイン電極へ延びる電流経路が形成されることを特徴とする半導体装置。
2. 前記第１半導体層及び前記第３半導体層は、構成元素として窒素及びガリウムを含み、前記第２半導体層及び前記第４半導体層は、構成元素として窒素、アルミニウム及びガリウムを含むことを特徴とする請求項１に記載の半導体装置。
3. 前記第１半導体層、前記第２半導体層、前記第３半導体層、前記第４半導体層のうちの少なくとも１層は、インジウムを含むことを特徴とする請求項２に記載の半導体装置。
4. 前記第２半導体層は、第１開口部を有し、前記第１開口部に、絶縁膜を介して、前記ゲート電極が形成されることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
5. 基板の上方にｎ型の第１半導体層を形成する工程と、
   前記第１半導体層の上方にｎ型又はアンドープの第２半導体層を形成する工程と、
   前記第２半導体層の上方に、アンドープの第３半導体層と前記第３半導体層の上方のｎ型又はアンドープの第４半導体層とを含み、前記第３半導体層内に２次元電子ガスが生成される積層半導体を形成する工程と、
   前記第２半導体層内にゲート電極を形成する工程と、
   前記積層半導体内に接続されたソース電極を形成する工程と、
   前記基板に接続されたドレイン電極を形成する工程と、
   を含み、
   前記第１半導体層及び前記第３半導体層は、それぞれ第１電子親和力及び第３電子親和力を有し、前記第２半導体層は、前記第１電子親和力及び前記第３電子親和力よりも小さい第２電子親和力を有し、前記第４半導体層は、前記第３電子親和力よりも小さい第４電子親和力を有し、
   前記ソース電極から前記第３半導体層内の２次元電子ガスに沿って前記ゲート電極近傍へ延び、更に前記ゲート電極近傍から前記第２半導体層を介して前記ドレイン電極へ延びる電流経路が形成されることを特徴とする半導体装置の製造方法。
   

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