JP2019165182A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2019165182A
JP2019165182A JP2018053358A JP2018053358A JP2019165182A JP 2019165182 A JP2019165182 A JP 2019165182A JP 2018053358 A JP2018053358 A JP 2018053358A JP 2018053358 A JP2018053358 A JP 2018053358A JP 2019165182 A JP2019165182 A JP 2019165182A
Authority
JP
Japan
Prior art keywords
gate
layer
columnar bodies
semiconductor device
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018053358A
Other languages
English (en)
Inventor
博 松葉
Hiroshi Matsuba
博 松葉
洪 洪
Hung Hung
洪 洪
達也 西脇
Tatsuya Nishiwaki
達也 西脇
喜久夫 相田
Kikuo Aida
喜久夫 相田
浩平 ***
Kohei Oma
浩平 ***
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2018053358A priority Critical patent/JP2019165182A/ja
Priority to US16/119,983 priority patent/US10707312B2/en
Publication of JP2019165182A publication Critical patent/JP2019165182A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract


【課題】耐圧を向上させることができるようにする。
【解決手段】半導体装置は、半導体基板上の複数箇所にそれぞれ離隔して配置され、半導体基板の深さ方向にそれぞれ延在する複数の第１導電層を有する複数の第１柱状体と、複数の第１柱状体の上端側外周面に沿って配置され、チャネルが形成されるベース層と、ベース層にゲート絶縁膜を介して対向配置されるゲートと、複数の第１導電層に導通するとともに、ベース層に接続されるソース層と、複数の第１柱状体の外周縁を取り囲むように配置され、半導体基板の深さ方向に延在する第２導電層を有する第２柱状体と、を備える。複数の第１柱状体は、隣接する３つの第１柱状体のピッチが等しくなるように配置される。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
トレンチ型フィールドプレート電極構造のパワーＭＯＳＦＥＴのセル耐圧とオン抵抗を向上させる構造として、ストライプ状のトレンチ内にフィールドプレート電極を埋め込む構造が知られている。また、オン抵抗を低減するために、フィールドプレート電極をドット状にして、オン電流が流れない無効領域を削減したドットトレンチ型のフィールドプレート構造を有するパワーＭＯＳＦＥＴが知られている。
しかしながら、ストライプトレンチ型のフィールドプレート構造では、フィールドプレート電極間の距離が一定であるのに対し、ドットトレンチ構造では、フィールドプレート電極間の距離が不均一になりやすく、耐圧が低下するという問題がある。
特許５５８０１５０号公報
本発明の一実施形態は、耐圧を向上させることが可能な半導体装置を提供するものである。
本実施形態によれば、半導体基板上の複数箇所にそれぞれ離隔して配置され、前記半導体基板の深さ方向にそれぞれ延在する複数の第１導電層を有する複数の第１柱状体と、
前記複数の第１柱状体の上端側外周面に沿って配置され、チャネルが形成されるベース層と、
前記ベース層にゲート絶縁膜を介して対向配置されるゲートと、
前記複数の第１導電層に導通するとともに、前記ベース層に接続されるソース層と、
前記複数の第１柱状体の外周縁を取り囲むように配置され、前記半導体基板の深さ方向に延在する第２導電層を有する第２柱状体と、
を備え、
前記複数の第１柱状体は、隣接する３つの第１柱状体のピッチが等しくなるように配置される、半導体装置が提供される。
（ａ）、（ｂ）、（ｃ）は一実施形態による半導体装置１の要部を示す図。 終端トレンチ１１付近を拡大した平面図。 （ａ）、（ｂ）、（ｃ）は終端トレンチ１１付近の構造を詳細に示す図。 （ａ）、（ｂ）、（ｃ）はＦＰトレンチの横断面形状を示す図。 （ａ）、（ｂ）、（ｃ）は図１と同じ範囲内でのコンタクトのレイアウト図。 本実施形態による半導体装置１の製造工程を示す図。 図６Ａに続く製造工程を示す図。 図６Ｂに続く製造工程を示す図。 図６Ｃに続く製造工程を示す図。 図６Ｄに続く製造工程を示す図。
以下、図面を参照して本開示の一実施の形態について説明する。なお、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物のそれらから変更し誇張してある。
さらに、本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「平行」、「直交」、「同一」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。
図１は一実施形態による半導体装置１の要部を示す図である。図１（ａ）は一実施形態による半導体装置１の平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線断面図である。
図１の半導体装置１は、パワーＭＯＳＦＥＴである。図１（ａ）はセル領域２から終端領域３にかけての構造を示している。図１に示すように、ドット状の複数のトレンチ（以下、フィールドプレートトレンチ又はＦＰトレンチ４と呼ぶ）が面方向に千鳥状に配置されている。各ＦＰトレンチ４の横断面形状は、例えば正六角形形状であり、半導体装置１の深さ方向に延在されている。
各ＦＰトレンチ４の内部には、図１（ｂ）に示すように、フィールドプレート絶縁膜５とフィールドプレート電極６が形成されている。本明細書では、ＦＰトレンチ４内のフィールドプレート絶縁膜５とフィールドプレート電極６を含めたものを第１柱状体とも呼ぶ。各ＦＰトレンチ４の上端側には、各ＦＰトレンチ４の外壁に沿ってベース層７とソース層８が深さ方向に隣接して配置されている。また、隣接するベース層７の間には、ゲート絶縁膜９を挟んでゲート電極１０が配置されている。
図１（ａ）に示すように、ベース層７及びソース層８は、各ＦＰトレンチ４の外周面に沿って、略正六角形の形状で配置されている。同様に、ゲート電極１０も、各ＦＰトレンチ４の外周面に沿って、略正六角形の形状で配置されている。図１（ａ）では、隣接するＦＰトレンチ４の中心間距離が一定になるようにＦＰトレンチ４が配置されている。このように、図１（ａ）の場合、電界分布の不均一が起こりにくくなることから、耐圧の向上が図れる。
半導体装置１の面内の第１方向Ｘ及び第２方向Ｙに配置された複数のＦＰトレンチ４の外周縁を取り囲むように、終端トレンチ１１が配置されている。終端トレンチ１１は、ＦＰトレンチ４と略同一の径及び深さを有する。終端トレンチ１１の内部には、絶縁膜１２と終端電極１３とが形成されている。終端電極１３は、ソース層８と導通している。終端トレンチ１１は、最外周に配置された複数のＦＰトレンチ４の外形形状に沿った形状で配置されている。本明細書では、終端トレンチ１１内の絶縁膜１２と終端電極１３とを含めたものを第２柱状体と呼ぶ。
図２は終端トレンチ１１付近を拡大した平面図である。図示のように、終端トレンチ１１は、ＦＰトレンチ４の外形形状に沿って配置されている。これにより、終端トレンチ１１内の終端電極１３から終端トレンチ１１に隣接するＦＰトレンチ４までの最短距離が場所によらず略一定になる。これにより、耐圧の向上が図れる。
図３は終端トレンチ１１付近の構造を詳細に示す図である。図３（ａ）は図１（ａ）の左上隅の平面図、図３（ｂ）は図３（ａ）のＡ−Ａ線断面図、図３（ｃ）は図３（ａ）のＢ−Ｂ線断面図である。
図３（ｂ）及び図３（ｃ）に示すように、フィールドプレート電極６の上端部は、ソースコンタクト１４に接続されている。このソースコンタクト１４は上方に延在されてソース配線層１５に接続されている。このソースコンタクト１４はソース層８にも接続されている。ソース配線層１５は、各ＦＰトレンチ４の上方で第１方向Ｘに延在されている。
また、図３（ｃ）に示すように、フィールドプレート電極６の上端部は、ソースコンタクト１４を介して、第２方向Ｙに延在されるソース配線層１５にも接続されている。このソース配線層１５は、第２方向Ｙの端部にある終端トレンチ１１内の終端電極１３に接続されている。終端トレンチ１１を設けることで、耐圧向上を図ることができる。
また、ゲート電極１０は、図３（ｂ）に示すように、終端トレンチ１１付近でゲートコンタクト１６を介してゲート配線層１７に接続され、このゲート配線層１７に繋がるポリシコンからなるゲート引き出し層１９は終端トレンチ１１内の終端電極１３を上方でまたいでおり、例えば第１方向Ｘの終端側に配置されたゲート配線層１７に接続されている。
ゲート配線層１７は、ソース配線層１５が配置されていない場所に配置されており、これにより、ゲート配線層１７とソース配線層１５の短絡等の不具合を防止している。
図１（ａ）では、ＦＰトレンチ４の横断面形状を正六角形形状にする例を示したが、ＦＰトレンチ４の横断面形状は、正六角形形状以外でもよい。また、図１（ａ）では、ゲート電極１０をＦＰトレンチ４の外形形状に沿った形状にしたが、ゲート電極１０はストライプ状でもよい。
図４（ａ）は、ＦＰトレンチ４の横断面形状を矩形状にし、かつゲート電極１０をストライプ状にした例を示す図である。図４（ａ）では、隣接する３つのＦＰトレンチ４の各中心間を結ぶ距離が等しくなるようにしている。すなわち、これら３つのＦＰトレンチ４の各中心間を結ぶ線分同士で正三角形が形成されるようにしている。図４（ａ）の場合、隣接するフィールドプレート電極６の距離が略同一になるため、耐圧の不均一が起こりにくくなり、耐圧の向上が図れる。
図４（ｂ）は、ＦＰトレンチ４の横断面形状を円形にし、かつゲート電極１０をストライプ状にした例を示す図である。図４（ｂ）の場合も、隣接する３つのＦＰトレンチ４の各中心間を結ぶ距離が等しくなり、これら３つのＦＰトレンチ４の各中心間を結ぶ線分同士で正三角形が形成されるようにしている。これにより、図４（ｂ）の場合も、隣接するフィールドプレート電極６の距離が略同一になるため、耐圧の不均一が起こりにくくなり、耐圧の向上が図れる。
図４（ｃ）は、ＦＰトレンチ４の横断面形状を正六角形にし、かつゲート電極１０をストライプ状にした例を示す図である。図４（ｃ）の場合も、隣接する３つのＦＰトレンチ４の各中心間を結ぶ距離が等しくなり、これら３つのＦＰトレンチ４の各中心間を結ぶ線分同士で正三角形が形成されるようにしている。これにより、図４（ｃ）の場合も、隣接するフィールドプレート電極６の距離が略同一になるため、耐圧の不均一が起こりにくくなり、耐圧の向上が図れる。
図４（ｃ）の場合、図４（ａ）や図４（ｂ）よりもＦＰトレンチ４をより細密に配置できるため、各ＦＰトレンチ４とドリフト層界面から広がる空乏層１８同士が面接触し、ドリフト層を均一に空乏化できる。これは、電界分布が均一になることを意味し、耐圧のよりいっそうの向上が図れる。
例えば図４（ｂ）の場合、ＦＰトレンチ４とドリフト層界面から広がる空乏層１８同士が線状にしか接触しないため、ドリフト層を均一に空乏化できず、電界分布が不均一になって、耐圧が低下してしまう。図４（ａ）の場合も同様である。
本実施形態による図１（ａ）の場合、終端トレンチ１１の形状をＦＰトレンチ４の外形形状に沿った配置にしており、終端トレンチ１１内の終端電極１３とフィールドプレート電極６との最短距離が略同一になる。したがって、図４（ｃ）よりもさらに耐圧が均一化し、さらなる耐圧向上を図ることができる。
図５は図１と同じ範囲内でのコンタクトのレイアウト図である。図５（ａ）は平面図、図５（ｂ）は図５（ａ）のＡ−Ａ線断面図、図５（ｃ）は図５（ａ）のＢ−Ｂ線断面図である。図５（ａ）は、ソース配線層１５とゲート配線層１７の上方から見た平面図を表しており、ソース配線層１５の下方に存在するソースコンタクト１４と、ゲート配線層１７の下方にあるゲートコンタクト１６とを破線で図示している。図５（ｂ）は図１（ｂ）と同じであり、図５（ｃ）は図１（ｃ）と同じである。図示のように、各ＦＰトレンチ４の上にはソースコンタクト１４が配置されている。このソースコンタクト１４を介して，ソース配線はフィールドプレート電極６と導通している。また、終端トレンチ１１内の終端電極１３の上にもソースコンタクト１４が配置され、終端電極１３はソースコンタクト１４を介して，ソース配線と導通している。また、ゲート電極１０はゲートコンタクト１６を介してゲート配線層１７が接続されている。このゲートコンタクト１６は、ソースコンタクト１４が存在しない箇所に配置されている。より具体的には、ソースコンタクト１４は、例えばチップのＹ方向の終端の２辺側に配置されて、ソース配線層１５に接続され、ゲートコンタクト１６は、例えばチップのＸ方向の終端の２辺側に配置されて、ゲート配線層１７に接続されている。このように、ソース配線層１５に接続されるソースコンタクト１４は、終端側の対向する第１辺及び第２辺に沿って配置され、ゲート配線層１７に接続されるゲートコンタクト１６は、第１辺及び第２辺とは交差する方向の終端側の第３辺及び第４辺に沿って配置されている。
図６Ａ〜図６Ｅは、本実施形態による半導体装置１の製造工程を示す図である。以下、これらの図を用いて本実施形態による半導体装置１の製造方法を説明する。図６Ａ〜図６Ｅにおける（ａ）は図１（ａ）のＡ−Ａ線方向の断面図と、（ｂ）はＢ−Ｂ線方向の断面図を示している。
まず、図６Ａに示すように、ｎ型シリコン層からなるドリフト層２１の一部に、ボロン等のｐ型不純物イオンを注入して熱拡散を行い、ベース層７を形成する。次に、ベース層７の一部に、高濃度のｎ型不純物イオンを注入して熱拡散を行い、ｎ＋シリコン層からなるソース層８を形成する。
次に、図６Ｂに示すように、マスク材となる酸化膜を形成した後、リソグラフィでパターニングしてレジストをマスクに酸化膜を除去した後にレジストを除去し、パターニングされた酸化膜をマスクとしてシリコン層をエッチングしてＦＰトレンチ４と終端トレンチ１１を形成する。次に、ＦＰトレンチ４と終端トレンチ１１内に、熱酸化又はＣＶＤ（Chemical Vapor Deposition）でシリコン酸化膜５，１２を形成した後、ＣＶＤでポリシリコンのフィールドプレート電極６と終端電極１３を形成する。ＦＰトレンチ４と終端トレンチ１１の径は、耐圧によって異なるが、例えば１〜２μｍ程度である。次に、ＦＰトレンチ４と終端トレンチ１１の表面付近をエッチバックしてリセス２２を形成する。
次に、図６Ｃに示すように、ＦＰトレンチ４の間に、リソグラフィ等によりゲートトレンチ２３を形成する。次に、ゲートトレンチ２３内にシリコン酸化膜からなるゲート絶縁膜９を形成した後、ＣＶＤによりポリシリコンからなるゲート電極１０を形成する。その後、ゲートトレンチ２３の表面付近をエッチバックしてリセス２４を形成する。
次に、図６Ｄに示すように、ゲート電極１０の上面に、シリコン酸化膜からなる層間絶縁膜２５を形成する。次に、リソグラフィでパターニングしてレジストをマスクにして層間絶縁膜２５を開口し、ソースコンタクト１４用の開口部とゲートコンタクト１６用の開口部を形成する．
次に、図６Ｅに示すように、スパッタリング法等で配線層を成膜した後に、リソグラフィでパターニングしてレジストをマスクにして配線層を加工し、ソース配線層１５、ゲート配線層１７を形成する。
このように、本実施形態では、隣接する３つのＦＰトレンチ４間のピッチが等しくなるように、各ＦＰトレンチ４を千鳥状に配置するため、隣接する各フィールドプレート電極６間の距離を等しくでき、耐圧が均一になって、耐圧の向上が図れる。
また、本実施形態では、面内に二次元的に配置された複数のＦＰトレンチ４を取り囲むように終端トレンチ１１を配置し、終端トレンチ１１の形状を複数のＦＰトレンチ４の外周縁に沿った形状にするため、終端トレンチ１１内の終端電極１３とセル部のＦＰトレンチ４との距離を均一化でき、やはり耐圧の向上が図れる。
さらに、ＦＰトレンチ４の横断面形状を正六角形にすることで、ＦＰトレンチ４の周囲に広がる空乏層１８同士が面接触することになり、ドリフト層を均一に空乏化できることから、電界分布が均一になり、耐圧向上が図れる。
また、終端トレンチ１１をＦＰトレンチ４の外形形状に合わせた形状とすることで、終端トレンチ１１とフィールドプレート電極６との距離がより均一化され、さらなる耐圧向上が図れる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体装置、２ セル領域、３ 終端領域、４ ＦＰトレンチ、５ フィールドプレート絶縁膜、６ フィールドプレート電極、７ ベース層、８ ソース層、９ ゲート絶縁膜、１０ ゲート電極、１１ 終端トレンチ、１２ 絶縁膜、１３ 終端電極、１４ ソースコンタクト、１５ ソース配線層、１６ ゲートコンタクト、１７ ゲート配線層、１８ 空乏層、２１ ドリフト層、２２ リセス、２３ ゲートトレンチ、２４ リセス、２５ 層間絶縁膜

Claims (8)

  1. 半導体基板上の複数箇所にそれぞれ離隔して配置され、前記半導体基板の深さ方向にそれぞれ延在する複数の第１導電層を有する複数の第１柱状体と、
    前記複数の第１柱状体の上端側外周面に沿って配置され、チャネルが形成されるベース層と、
    前記ベース層にゲート絶縁膜を介して対向配置されるゲートと、
    前記複数の第１導電層に導通するとともに、前記ベース層に接続されるソース層と、
    前記複数の第１柱状体の外周縁を取り囲むように配置され、前記半導体基板の深さ方向に延在する第２導電層を有する第２柱状体と、
    前記複数の第１柱状体は、隣接する３つの第１柱状体のピッチが等しくなるように配置される、半導体装置。
  2. 前記複数の第１導電層及び前記第２導電層からコンタクトを介して上方に配置され、前記複数の第１導電層、前記ソース層及び前記第２導電層に導通されるソース配線層と、
    前記ゲートに導通されるゲート配線層と、
    前記ゲートから前記第２導電層の上方をまたいで前記ゲート配線層まで配置されるゲート引き出し層と、を備える、請求項１に記載の半導体装置。
  3. 前記ソース配線層に接続されるコンタクトは、終端側の対向する第１辺及び第２辺に沿って配置され、
    前記ゲート配線層に接続されるコンタクトは、前記第１辺及び第２辺とは交差する方向の終端側の第３辺及び第４辺に沿って配置される、請求項２に記載の半導体装置。
  4. 前記第２導電層は、前記複数の第１柱状体の外周縁の形状に沿った形状を有する、請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記ゲートは、前記複数の第１柱状体のうち、隣接する２つの第１柱状体の間にストライプ状に配置されている、請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記ゲートは、前記複数の第１柱状体の外周縁に沿って、前記外周縁との距離を一定に維持して配置されている、請求項１乃至４のいずれか一項に記載の半導体装置。
  7. 前記ゲートと、前記ゲートに隣接する前記第１柱状体とのピッチは、場所によらず一定である、請求項６に記載の半導体装置。
  8. 前記複数の第１柱状体の横断面形状は、矩形、円形又は正六角形である、請求項１乃至７のいずれか一項に記載の半導体装置。
JP2018053358A 2018-03-20 2018-03-20 半導体装置 Pending JP2019165182A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018053358A JP2019165182A (ja) 2018-03-20 2018-03-20 半導体装置
US16/119,983 US10707312B2 (en) 2018-03-20 2018-08-31 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018053358A JP2019165182A (ja) 2018-03-20 2018-03-20 半導体装置

Publications (1)

Publication Number Publication Date
JP2019165182A true JP2019165182A (ja) 2019-09-26

Family

ID=67985573

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018053358A Pending JP2019165182A (ja) 2018-03-20 2018-03-20 半導体装置

Country Status (2)

Country Link
US (1) US10707312B2 (ja)
JP (1) JP2019165182A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021136414A (ja) * 2020-02-28 2021-09-13 株式会社東芝 半導体装置
US11908912B2 (en) 2021-09-10 2024-02-20 Kabushiki Kaisha Toshiba Semiconductor device
JP7465123B2 (ja) 2020-03-12 2024-04-10 株式会社東芝 半導体装置
US11961906B2 (en) 2021-03-16 2024-04-16 Kabushiki Kaisha Toshiba Semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012160706A (ja) * 2011-01-12 2012-08-23 Denso Corp 半導体装置
US20160064547A1 (en) * 2014-08-28 2016-03-03 Infineon Technologies Austria Ag Semiconductor Device with Field Electrode Structures in a Cell Area and Termination Structures in an Edge Area
US20160064548A1 (en) * 2014-08-28 2016-03-03 Infineon Technologies Austria Ag Semiconductor Device with a Termination Mesa Between a Termination Structure and a Cell Field of Field Electrode Structures
WO2016046901A1 (ja) * 2014-09-24 2016-03-31 新電元工業株式会社 炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法
US20170250255A1 (en) * 2016-02-25 2017-08-31 Infineon Technologies Austria Ag Semiconductor Device with Needle-Shaped Field Plate Structures in a Transistor Cell Region and in an Inner Termination Region

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4532534A (en) * 1982-09-07 1985-07-30 Rca Corporation MOSFET with perimeter channel
US4789882A (en) * 1983-03-21 1988-12-06 International Rectifier Corporation High power MOSFET with direct connection from connection pads to underlying silicon
JP4700125B2 (ja) 2009-07-30 2011-06-15 住友電気工業株式会社 半導体装置およびその製造方法
JP5580150B2 (ja) 2010-09-09 2014-08-27 株式会社東芝 半導体装置
US8564054B2 (en) * 2011-12-30 2013-10-22 Feei Cherng Enterprise Co., Ltd. Trench semiconductor power device having active cells under gate metal pad
JP2014187141A (ja) 2013-03-22 2014-10-02 Toshiba Corp 半導体装置
US9410958B2 (en) 2014-03-25 2016-08-09 The Regents Of The University Of California Alkyne-activated fluorogenic azide compounds and methods of use thereof
DE102014112338A1 (de) * 2014-08-28 2016-03-03 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements
JP2016058485A (ja) 2014-09-08 2016-04-21 株式会社東芝 半導体装置
DE102015103072B4 (de) 2015-03-03 2021-08-12 Infineon Technologies Ag Halbleitervorrichtung mit grabenstruktur einschliesslich einer gateelektrode und einer kontaktstruktur fur ein diodengebiet
JP6791084B2 (ja) * 2017-09-28 2020-11-25 豊田合成株式会社 半導体装置
DE102017128241B3 (de) * 2017-11-29 2019-02-07 Infineon Technologies Austria Ag Layout für einen Nadelzellengraben-MOSFET und Verfahren zu dessen Verarbeitung

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012160706A (ja) * 2011-01-12 2012-08-23 Denso Corp 半導体装置
US20160064547A1 (en) * 2014-08-28 2016-03-03 Infineon Technologies Austria Ag Semiconductor Device with Field Electrode Structures in a Cell Area and Termination Structures in an Edge Area
US20160064548A1 (en) * 2014-08-28 2016-03-03 Infineon Technologies Austria Ag Semiconductor Device with a Termination Mesa Between a Termination Structure and a Cell Field of Field Electrode Structures
WO2016046901A1 (ja) * 2014-09-24 2016-03-31 新電元工業株式会社 炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法
US20170250255A1 (en) * 2016-02-25 2017-08-31 Infineon Technologies Austria Ag Semiconductor Device with Needle-Shaped Field Plate Structures in a Transistor Cell Region and in an Inner Termination Region

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021136414A (ja) * 2020-02-28 2021-09-13 株式会社東芝 半導体装置
JP7295052B2 (ja) 2020-02-28 2023-06-20 株式会社東芝 半導体装置
JP7465123B2 (ja) 2020-03-12 2024-04-10 株式会社東芝 半導体装置
US11961906B2 (en) 2021-03-16 2024-04-16 Kabushiki Kaisha Toshiba Semiconductor device
US11908912B2 (en) 2021-09-10 2024-02-20 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
US20190296116A1 (en) 2019-09-26
US10707312B2 (en) 2020-07-07

Similar Documents

Publication Publication Date Title
US8247865B2 (en) Semiconductor structure, method for operating a semiconductor structure and method for producing a semiconductor structure
JP6919159B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2013161753A1 (ja) 半導体装置および半導体装置の製造方法
JP2019165182A (ja) 半導体装置
JP2007242852A (ja) 絶縁ゲート型半導体装置およびその製造方法
JP2006196518A (ja) 半導体装置およびその製造方法
JP2009231622A (ja) 半導体装置及びその製造方法
JP2012204529A (ja) 半導体装置及びその製造方法
JP2009117715A (ja) 半導体装置及びその製造方法
US20200287044A1 (en) Semiconductor device
US10332967B2 (en) Semiconductor device and method for manufacturing the same
WO2016158015A1 (ja) 半導体装置
US20160293753A1 (en) Silicon carbide semiconductor device, method of manufacturing silicon carbide semiconductor device and method of designing silicon carbide semiconductor device
US20140077254A1 (en) Semiconductor device and method of manufacturing same
US9391190B2 (en) Field effect transistor incorporating a Schottky diode
JP2018198267A (ja) 半導体装置及びその製造方法
JP2021040105A (ja) 半導体装置およびその製造方法
JP7289258B2 (ja) 半導体装置
JP2015070193A (ja) 半導体装置
JP5522907B2 (ja) ＳｉＣ膜の加工方法、半導体装置およびその製造方法
WO2010071015A1 (ja) 半導体装置
JP2010080892A (ja) 半導体装置および半導体装置の製造方法
JP2024001369A (ja) 半導体装置
JP7159949B2 (ja) 半導体装置
US20150263110A1 (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200106

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201016

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201015

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20210416