TWI692039B - 半導體裝置的製作方法 - Google Patents
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Abstract
一種半導體裝置的製作方法包括下列步驟。提供一基底，基底具有一第一側以及與第一側相反的一第二側。於基底的第一側上形成一第一III-V族化合物層。自基底的第二側形成一汲極溝槽以及一接觸溝槽。汲極溝槽自基底的第二側朝向第一側延伸而貫穿基底，接觸溝槽自基底的第二側朝向第一側延伸而貫穿基底，且汲極溝槽與接觸溝槽係由同一製程一併形成。於汲極溝槽中形成一汲極。於接觸溝槽中形成一背部接觸結構。
Description
本發明係關於一種半導體裝置的製作方法，尤指一種具有汲極溝槽與接觸溝槽的半導體裝置的製作方法。
III-V族化合物由於其半導體特性而可應用於形成許多種類的積體電路裝置，例如高功率場效電晶體、高頻電晶體或高電子遷移率電晶體(high electron mobility transistor，HEMT)。近年來，氮化鎵(GaN)系列的材料由於擁有較寬能隙與飽和速率高的特點而適合應用於高功率與高頻率產品。氮化鎵系列的半導體裝置由材料本身的壓電效應產生二維電子氣(2DEG)，其電子速度及密度均較高，故可用以增加切換速度。然而，隨著相關半導體裝置的效能要求越來越高，需須持續藉由結構或/及製程上的設計改變來提升電晶體的密度或/及半導體裝置的電性表現以滿足產品需求。
本發明提供了一種半導體裝置的製作方法，利用於基底的背側形成汲極溝槽與接觸溝槽，並於汲極溝槽中形成汲極且於接觸溝槽中形成背部接觸結構，藉此達到提升電晶體密度或/及簡化相關引線布局設計與製程的效果。此外，汲極溝槽與接觸溝槽可用同一製程一併形成，藉此達到簡化製程的效果。
根據本發明之一實施例，本發明提供了一種半導體裝置的製作方法，包括下列步驟。首先，提供一基底，基底具有一第一側以及與第一側相反的一第二側。於基底的第一側上形成一第一III-V族化合物層。自基底的第二側形成一汲極溝槽以及一接觸溝槽。汲極溝槽自基底的第二側朝向第一側延伸而貫穿基底，接觸溝槽自基底的第二側朝向第一側延伸而貫穿基底，且汲極溝槽與接觸溝槽係由同一製程一併形成。於汲極溝槽中形成一汲極。於接觸溝槽中形成一背部接觸結構。
以下本發明的詳細描述已披露足夠的細節以使本領域的技術人員能夠實踐本發明。以下闡述的實施例應被認為是說明性的而非限制性的。對於本領域的一般技術人員而言顯而易見的是，在不脫離本發明的精神和範圍的情況下，可以進行形式及細節上的各種改變與修改。
在本文中使用術語“在…上”、“在…上方”或/及“在…之上”等的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物上而且還包括在某物上且其間有其他居間特徵或層的含義，並且“在…上方”或“在…之上”不僅表示在某物“上方”或“之上”的含義，而且還可以包括其在某物“上方”或“之上”且其間沒有其他居間特徵或層(即，直接在某物上)的含義。
此外，為了便於描述，可以在本文使用諸如“在…之下”、“在…下方”、“在…下”、“在…之上”、“在…上方”、“在…上”等的空間相對術語來描述如圖式所示的一個元件或特徵與另一個元件或特徵的關係。除了圖式中所示的取向之外，空間相對術語旨在涵蓋設備在使用或操作中的不同取向。該裝置可以以其他方式定向(旋轉90度或處於其他取向)並且同樣可以相應地解釋本文使用的空間相關描述詞。
在本文中使用術語“形成”或“設置”來描述將材料層施加到基底的行為。這些術語旨在描述任何可行的層形成技術，包括但不限於熱生長、濺射、蒸鍍、化學氣相沉積、磊晶生長、電鍍等。
在本文中對“一個實施例”、“實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。而且，這樣的短語不一定指相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都會在相關領域的技術人員的知識範圍內。
請參閱第1圖至第5圖。第1圖至第5圖所繪示為本發明第一實施例之半導體裝置的製作方法示意圖，其中第2圖繪示了第1圖之後的製作方法示意圖，第3圖繪示了第2圖之後的製作方法示意圖，第4圖繪示了第3圖之後的製作方法示意圖，而第5圖繪示了第4圖之後的製作方法示意圖。如第5圖所示，本實施例提供一半導體裝置101的製作方法，包括下列步驟。首先，提供一基底10，基底10具有一第一側10A與一第二側10B，而第一側10A與第二側10B可被視為基底10在厚度方向(例如第5圖中所示的第一方向D1)上互為相對或/及相反的兩側，但並不以此為限。然後，於基底10的第一側10A上形成一第一III-V族化合物層16，並自基底10的第二側10B形成一汲極溝槽TR1以及一接觸溝槽TR2。汲極溝槽TR1可自基底10的第二側10B朝向第一側10A延伸而貫穿基底10，接觸溝槽TR2亦可自基底10的第二側10B朝向第一側10A延伸而貫穿基底10，且汲極溝槽TR1與接觸溝槽TR2可由同一製程一併形成。然後，於汲極溝槽TR1中形成一汲極DE，並於接觸溝槽TR2中形成一背部接觸結構CS2。
更進一步說明，本實施例的半導體裝置101的製作方法可包括但並不限於下列步驟。首先，如第1圖所示，可先於基底10的第一側10A形成第一III-V族化合物層16。在一些實施例中，基底10可包括矽基底、碳化矽(SiC)基底、藍寶石(sapphire)基底或其他適合材料所形成之基底，而第一III-V族化合物層16可包括氮化鎵(gallium nitride，GaN)、氮化銦鎵(indium gallium nitride，InGaN)或/及其他適合的III-V族化合物半導體材料。在一些實施例中，於第一III-V族化合物層16形成之前，可於基底10的第一側10A形成一緩衝層12，並於緩衝層12上形成一第二III-V族化合物層14，但並不以此為限。至少部分的緩衝層12可於第一方向D1上位於基底10與第一III-V族化合物層16之間，而第二III-V族化合物層14可於第一方向D1上位於第一III-V族化合物層16與緩衝層12之間。緩衝層12可包括用來幫助於基底10上以磊晶成長方式形成III-V族化合物層的緩衝材料，故緩衝層12的材料可包括例如氮化鎵、氮化鋁鎵(aluminum gallium nitride，AlGaN)或其他適合之緩衝材料。第二III-V族化合物層14可包括氮化鎵、氮化銦鎵或/及其他適合的III-V族化合物半導體材料。在一些實施例中，第一III-V族化合物層16與第二III-V族化合物層14可為同一種III-V族化合物材料但具有不同的摻雜濃度。舉例來說，第一III-V族化合物層16可包括一N型輕摻雜(lightly doped)氮化鎵層，而第二III-V族化合物層14可包括一N型重摻雜(heavily doped)氮化鎵層，但並不以此為限。N型摻雜物可包括矽、鍺或其他適合的摻雜物。此外，在一些實施例中，可於第一III-V族化合物層16上形成一氮化物層20。氮化物層20可當作半導體裝置中的阻障層(barrier layer)或蓋層，當作阻障層時可利用氮化鋁鎵、氮化鋁銦(aluminum indium nitride，AlInN)或/及氮化鋁(alumium nitride，AlN)等材料來形成氮化物層20，而當作蓋層時可利用氮化鋁鎵、氮化鋁、氮化鎵或/及氮化矽等材料來形成氮化物層20，但並不以此為限。
在一些實施例中，製作方法可更包括於基底10的第一側10A上形成第三III-V族化合物層18，而至少部分的第一III-V族化合物層16可於第一方向D1上位於第三III-V族化合物層18與第二III-V族化合物層14之間。在一些實施例中，第三III-V族化合物層18可位於第一III-V族化合物層16中，且第三III-V族化合物層18可具有一開口18V。在此狀況下，第一III-V族化合物層16的第一部分P1可位於第三III-V族化合物層18與第二III-V族化合物層14之間，第一III-V族化合物層16的第二部分P2可位於開口18V中，而第一III-V族化合物層16的第三部分P3可位於氮化物層20與第三III-V族化合物層18之間，但並不以此為限。在一些實施例中，第三III-V族化合物層18與第二III-V族化合物層14可為同一種III-V族化合物材料但具有不同型態的摻雜狀況。舉例來說，第二III-V族化合物層14可包括一N型重摻雜摻雜氮化鎵層，第三III-V族化合物層18可包括一P型摻雜氮化鎵層，第一III-V族化合物層16的第一部分P1可包括一N型輕摻雜氮化鎵層，第一III-V族化合物層16的第二部分P2可包括一N型摻雜氮化鎵層，而第一III-V族化合物層16的第三部分P3可包括一非故意摻雜(unintentionally doped，UID)氮化鎵層，但並不以此為限。P型摻雜物可包括鎂或其他適合的摻雜物。在一些實施例中，第三III-V族化合物層18亦可具有與第二III-V族化合物層14不同的III-V族化合物材料。值得說明的是，上述的緩衝層12、第二III-V族化合物層14、第一III-V族化合物層16、第三III-V族化合物層18以及氮化物層20可利用磊晶製程搭配適合的摻雜物而形成於基底10的第一側10A，但本發明並不以此為限。在一些實施例中，亦可視需要以其他適合的成膜方式形成上述的各材料層。
在一些實施例中，基底10上可定義有一第一區R1以及一第二區R2。在一些實施例中，上述的緩衝層12、第二III-V族化合物層14、第一III-V族化合物層16、第三III-V族化合物層18或/及氮化物層20可形成於基底10的第一區R1以及第二區R2上。然後，可將部分的緩衝層12、第二III-V族化合物層14、第一III-V族化合物層16、第三III-V族化合物層18或/及氮化物層20移除(例如將第二區R2上的氮化物層20、第一III-V族化合物層16、第三III-V族化合物層18、第二III-V族化合物層14以及部分的緩衝層12移除)而於第一區R1上形成一平台(mesa)結構，而此平台結構可包括第一區R1上的緩衝層12、第二III-V族化合物層14、第一III-V族化合物層16、第三III-V族化合物層18以及氮化物層20，但並不以此為限。在一些實施例中，可形成複數個上述的平台結構，並可於平台結構形成之後於多個平台結構之間形成隔離結構24，用以達到隔離相鄰的平台結構的效果。隔離結構24可包括單層或多層的絕緣材料例如氧化矽、氮化矽、氮氧化矽或其他適合的絕緣材料。在一些實施例中，隔離結構24可形成於基底10的第一側10A且位於基底10的第二區R2上，故第一區R1可被視為平台結構區且第二區R2可被視為非平台結構區，但並不以此為限。
然後，可於基底10的第一側10A上形成一閘極GE、一源極SE以及一接觸結構CS1。閘極GE與源極SE可形成於基底10的第一區R1上，而接觸結構CS1可形成於基底10的第二區R2上。此外，閘極GE可形成於氮化物層20上，而部分的氮化物層20與部分的第一III-V族化合物層16可於第一方向D1上位於閘極GE與基底10之間。在一些實施例中，於閘極GE與源極SE形成之前可於氮化物層20上形成一閘極介電層22，而閘極GE可形成於閘極介電層22上。在一些實施例中，源極SE可於第一方向D1上貫穿閘極介電層22與氮化物層20而部分位於第一III-V族化合物層16中，源極SE可於水平方向(例如第1圖中所示的第二方向D2)上位於閘極GE的兩側或/及圍繞閘極GE，且部分的第一III-V族化合物層16可於第一方向D1上位於源極SE與基底10之間，但並不以此為限。此外，接觸結構CS1可形成於基底10的第二區R2上並至少部分形成於隔離結構24中。閘極GE、源極SE以及接觸結構CS1可分別包括金屬導電材料或其他適合之導電材料。上述之金屬導電材料可包括金(Au)、鎢(W)、鈷(Co)、鎳(Ni)、鈦(Ti)、鉬(Mo)、銅(Cu)、鋁(Al)、鉭(Ta)、鈀(Pd)、鉑(Pt)、上述材料之化合物、複合層或合金，但並不以此為限。在一些實施例中，可用同一製程一併形成源極SE與接觸結構CS1，或者可用同一製程一併形成閘極GE與接觸結構CS1，但並不以此為限。在一些實施例中，亦可視需要以不同的製程分別形成閘極GE、源極SE以及接觸結構CS1。
如第1圖至第2圖所示，在一些實施例中，於閘極GE、源極SE以及接觸結構CS1形成之後，可將基底10翻轉而使得基底10的第二側10B朝上，並將基底10與一載板28接合。在一些實施例中，可先形成一介電層26覆蓋閘極GE、源極SE以及接觸結構CS1，然後再將載板28與介電層26進行黏合。在一些實施例中，介電層26本身可為具有黏性的介電材料，或者可藉由另一黏著層(未繪示)接合介電層26與載板28。載板28可包括玻璃載板、塑膠載板、陶瓷載板、藍寶石載板、不鏽鋼載板或其他適合材料所形成之載板。然後，可自基底10的第二側10B對基底10進行一薄化製程90，薄化製程90可包括但並不限於乾式蝕刻製程、濕式蝕刻製程、研磨製程(例如化學機械研磨製程)或其他適合的方法可用以降低基底10的厚度，以有助於後續用以形成溝槽的製程進行。
之後，如第2圖至第3圖所示，於薄化製程90之後，可由同一製程一併形成汲極溝槽TR1與接觸溝槽TR2，藉此達到製程簡化的效果。換句話說，可於形成汲極溝槽TR1與接觸溝槽TR2之前，自基底10的第二側10B對基底10進行薄化製程90。在一些實施例中，形成汲極溝槽TR1與接觸溝槽TR2的製程可包括但並不限於在基底10的第二側10B形成圖案化遮罩(例如圖案化光阻或其他適合的圖案化遮罩材料，未繪示)，然後進行蝕刻製程(例如乾式蝕刻製程或/及濕式蝕刻製程)而一併形成汲極溝槽TR1與接觸溝槽TR2。在一些實施例中，汲極溝槽TR1可自基底10的第二側10B朝向第一側10A延伸而貫穿基底10與緩衝層12並部分形成於第二III-V族化合物層14中，而接觸溝槽TR2可自基底10的第二側10B朝向第一側10A延伸而貫穿基底10與緩衝層12並部分形成於隔離結構24中且暴露出部分的接觸結構CS1，但並不以此為限。換句話說，隔離結構24可於接觸溝槽TR2之前形成，但並不以此為限。此外，在汲極溝槽TR1與接觸溝槽TR2分別對應的疊層狀況不同時，以同一製程一併形成的汲極溝槽TR1與接觸溝槽TR2可具有不同的深度，但並不以此為限。
然後，如第3圖至第4圖所示，可於汲極溝槽TR1中形成汲極DE，並於接觸溝槽TR2中形成背部接觸結構CS2，背部接觸結構CS2可與接觸結構CS1接觸而形成電性連接，而背部接觸結構CS2係與汲極DE電性分離。值得說明的是，於汲極DE以及背部接觸結構CS2形成之前，可視需要對汲極溝槽TR1與接觸溝槽TR2進行濕式清理製程、電漿式清理製程或/及其他適合清理製程，藉此移除形成汲極溝槽TR1與接觸溝槽TR2時所可能形成的蝕刻副產物或/及微粒。此外，汲極DE與背部接觸結構CS2可分別包括金屬導電材料或其他適合之導電材料，而此金屬導電材料可包括金、鎢、鈷、鎳、鈦、鉬、銅、鋁、鉭、鈀、鉑、上述材料之化合物、複合層或合金，但並不以此為限。在一些實施例中，可用同一製程一併形成汲極DE與背部接觸結構CS2，藉此達到製程簡化的效果，而背部接觸結構CS2的材料組成可因此與汲極DE的材料組成相同，但並不以此為限。舉例來說，可於汲極溝槽TR1與接觸溝槽TR2形成之後形成一第一導電層30，第一導電層30可部分形成於汲極溝槽TR1中且部分形成於接觸溝槽TR2中，而對第一導電層30進行圖案化製程可一併形成汲極DE與背部接觸結構CS2。在一些實施例中，亦可視需要以不同的導電材料或/及製程來分別形成汲極DE與背部接觸結構CS2。
然後，於汲極DE與背部接觸結構CS2形成之後，可將載板28移除而形成如第5圖所示的半導體裝置101。如第1圖至第5圖所示，在一些實施例中，閘極GE與接觸結構CS1可於汲極溝槽TR1與接觸溝槽TR2之前形成，但本發明並不以此為限。此外，在一些實施例中，接觸結構CS1可通過位於基底10的第一側10A的其他導電結構(未繪示)與源極SE或閘極GE電性連接，或者亦可以使源極SE或/及閘極GE直接連接接觸結構CS1而通過接觸結構CS1電性連接至背部接觸結構CS2，但並不以此為限。在一些實施例中，半導體裝置可包括複數個接觸結構CS1以及對應之背部接觸結構CS2，藉此可於基底10的第二側10B進行打線接合(wire bonding)製程而分別與汲極DE、源極SE以及閘極GE形成電性連接，進而達到簡化相關引線布局設計或/及製程的效果。此外，在一些實施例中，第三III-V族化合物層18可被視為一電流阻擋層(current blocking layer，CBL)，第一III-V族化合物層16的第一部分P1可被視為飄移區(drift region)，二維電子氣(2DEG)可被限定在第一III-V族化合物層16的第三部分P3中且位於靠近氮化物層20的一側，而半導體裝置101中位於第一區R1的部分可被視為一電流孔徑垂直電子電晶體(current-aperture vertical electron transistor，CAVET)，但並不以此為限。值得說明的是，本發明的半導體裝置的結構並不以第1圖所示狀況為限，而本發明之自基底10背側(例如第二側10B)形成貫穿基底10的汲極溝槽TR1與接觸溝槽TR2的製作方法亦可視需要與位於基底10前側(例如第一側10A)且具有第一III-V族化合物層16的其他種類的半導體結構或/及半導體製程進行搭配。
下文將針對本發明的不同實施例進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參閱第6圖至第9圖。第6圖至第9圖所繪示為本發明第二實施例之半導體裝置102的製作方法示意圖。如第6圖至第7圖所示，於緩衝層12、第二III-V族化合物層14、第一III-V族化合物層16以及氮化物層20形成之後，可將基底10翻轉而使得基底10的第二側10B朝上，並將基底10與載板28接合。在一些實施例中，可利用具有黏性的介電層26以與載板28接合，但並不以此為限。然後，可自基底10的第二側10B對基底10進行薄化製程90，用以降低基底10的厚度。然後，如第7圖至第8圖所示，於薄化製程90之後，可由同一製程一併形成汲極溝槽TR1與接觸溝槽TR2，並於汲極溝槽TR1與接觸溝槽TR2中分別形成汲極DE以及背部接觸結構CS2。在一些實施例中，接觸溝槽TR2可貫穿基底10以及緩衝層12而部分設置於第二III-V族化合物層14中。在一些實施例中，亦可視需要於薄化製程90之前先將第二區R2上的氮化物層20、第一III-V族化合物層16、第二III-V族化合物層14以及部分的緩衝層12移除並於第二區R2上形成如上述第2圖中所示的隔離結構24，但並不以此為限。然後，如第8圖至第9圖所示，於汲極DE與背部接觸結構CS2形成之後，可將載板28以及介電層26移除，並於基底10的第一側10A形成閘極介電層22、閘極GE、源極SE以及接觸結構CS1。在一些實施例中，可先將形成有汲極DE以及背部接觸結構CS2與另一載板(未繪示)進行接合後，再形成閘極介電層22、閘極GE、源極SE以及接觸結構CS1，但並不以此為限。此外，接觸結構CS1可於第一方向D1上貫穿氮化物層20、第一III-V族化合物層16以及部分的第二III-V族化合物層14而與背部接觸結構CS2接觸而形成電性連接。藉由本實施例的製作方法，可於汲極溝槽TR1、接觸溝槽TR2、汲極DE以及背部接觸結構CS2形成之後再形成閘極介電層22、閘極GE、源極SE以及接觸結構CS1，藉此避免形成汲極溝槽TR1、接觸溝槽TR2、汲極DE或/及背部接觸結構CS2的相關製程對閘極介電層22產生負面影響，進而可提升半導體裝置102的電性表現。
請參閱第10圖。第10圖所繪示為本發明第三實施例之半導體裝置的製作方法示意圖。如第10圖所示，與上述第一實施例不同的地方在於，本實施例的接觸結構CS1可於第一方向D1上貫穿氮化物層20、第一III-V族化合物層16以及部分的第二III-V族化合物層14，且汲極溝槽TR1以及接觸溝槽TR2可於接觸結構CS1、閘極GE以及源極SE形成之後形成。
請參閱第11圖。第11圖所繪示為本發明第四實施例之半導體裝置的製作方法示意圖。如第11圖所示，與上述第一實施例不同的地方在於，本實施例的製作方法可更包括於汲極DE與背部接觸結構CS2形成之後，於基底10的第二側10B形成一絕緣層32覆蓋汲極DE與背部接觸結構CS2，藉此形成保護效果。絕緣層32可包括單層或多層的絕緣材料，例如無機絕緣材料(例如氧化矽、氮化矽或氮氧化矽)、有機絕緣材料(例如丙烯酯樹脂，acrylic resin)或其他適合的絕緣材料。在一些實施例中，絕緣層32可部分形成於汲極溝槽TR1與接觸溝槽TR2中。在一些實施例中，汲極溝槽TR1可被絕緣層32以及汲極DE填滿，而接觸溝槽TR2可被絕緣層32以及背部接觸結構CS2填滿，但並不以此為限。此外，在一些實施例中，可於絕緣層32形成之後進行平坦化製程，用以平坦化絕緣層32的表面。上述的平坦化製程可包括乾式蝕刻製程、濕式蝕刻製程、研磨製程(例如化學機械研磨製程)或其他適合的平坦化方式。此外，本實施例的絕緣層32亦可視需要應用於本案的其他實施例中。
請參閱第12圖。第12圖所繪示為本發明第五實施例之半導體裝置的製作方法示意圖。如第12圖所示，與上述第一實施例不同的地方在於，本實施例的汲極DE以及背部接觸結構CS2可包括第一導電層30與第二導電層31。第一導電層30可共形地(conformally)形成於汲極溝槽TR1中、接觸溝槽TR2中以及基底10上，而第二導電層31可覆蓋第一導電層30，且第二導電層31的材料可不同於第一導電層30的材料。舉例來說，第一導電層30可包括氮化鈦、氮化鉭或其他適合之阻障效果較佳的導電材料，而第二導電層31可包括電阻率相對較低的導電材料例如銅、鋁、鎢等，但並不以此為限。在本實施例中，可對第一導電層30以及第二導電層31進行圖案化製程而一併形成汲極DE與背部接觸結構CS2。在一些實施例中，汲極溝槽TR1可被汲極DE填滿，而接觸溝槽TR2可被背部接觸結構CS2填滿，但並不以此為限。在一些實施例中，可於第二導電層31形成之後進行平坦化製程，用以平坦化第二導電層31的表面。上述的平坦化製程可包括乾式蝕刻製程、濕式蝕刻製程、研磨製程(例如化學機械研磨製程)或其他適合的平坦化方式。此外，亦可視需要於第二導電層31上形成絕緣層32，藉由絕緣層32覆蓋汲極DE與背部接觸結構CS2而形成保護效果。本實施例利用第一導電層30與第二導電層31形成汲極DE與背部接觸結構CS2的方法亦可視需要應用於本案的其他實施例中。此外，在一些實施例中，亦可視需要以不同的導電材料分別形成汲極DE與背部接觸結構CS2，而汲極溝槽TR1可被汲極DE填滿，且接觸溝槽TR2可被背部接觸結構CS2填滿。
綜上所述，在本發明的半導體裝置中，可於基底的背側形成汲極溝槽與接觸溝槽，並於汲極溝槽中形成汲極且於接觸溝槽中形成背部接觸結構，藉此達到提升電晶體密度或/及簡化相關引線布局設計與製程的效果。此外，汲極溝槽與接觸溝槽可用同一製程一併形成，藉此達到簡化製程的效果。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:基底
10A:第一側
10B:第二側
12:緩衝層
14:第二III-V族化合物層
16:第一III-V族化合物層
18:第三III-V族化合物層
18V:開口
20:氮化物層
22:閘極介電層
24:隔離結構
26:介電層
28:載板
30:第一導電層
31:第二導電層
32:絕緣層
90:薄化製程
101-102:半導體裝置
CS1:接觸結構
CS2:背部接觸結構
D1:第一方向
D2:第二方向
DE:汲極
GE:閘極
P1:第一部分
P2:第二部分
P3:第三部分
R1:第一區
R2:第二區
SE:源極
TR1:汲極溝槽
TR2:接觸溝槽
第1圖至第5圖所繪示為本發明第一實施例之半導體裝置的製作方法示意圖，其中
第2圖繪示了第1圖之後的製作方法示意圖；
第3圖繪示了第2圖之後的製作方法示意圖；
第4圖繪示了第3圖之後的製作方法示意圖；
第5圖繪示了第4圖之後的製作方法示意圖。
第6圖至第9圖所繪示為本發明第二實施例之半導體裝置的製作方法示意圖，其中
第7圖繪示了第6圖之後的製作方法示意圖；
第8圖繪示了第7圖之後的製作方法示意圖；
第9圖繪示了第8圖之後的製作方法示意圖。
第10圖所繪示為本發明第三實施例之半導體裝置的製作方法示意圖。
第11圖所繪示為本發明第四實施例之半導體裝置的製作方法示意圖。
第12圖所繪示為本發明第五實施例之半導體裝置的製作方法示意圖。
10:基底
10A:第一側
10B:第二側
12:緩衝層
14:第二III-V族化合物層
16:第一III-V族化合物層
18:第三III-V族化合物層
18V:開口
20:氮化物層
22:閘極介電層
24:隔離結構
26:介電層
28:載板
30:第一導電層
CS1:接觸結構
CS2:背部接觸結構
D1:第一方向
D2:第二方向
DE:汲極
GE:閘極
P1:第一部分
P2:第二部分
P3:第三部分
R1:第一區
R2:第二區
SE:源極
TR1:汲極溝槽
TR2:接觸溝槽
Claims (20)
- 一種半導體裝置的製作方法，包括： 提供一基底，該基底具有一第一側以及與該第一側相反的一第二側； 於該基底的該第一側上形成一第一III-V族化合物層； 自該基底的該第二側形成一汲極溝槽以及一接觸溝槽，其中該汲極溝槽自該基底的該第二側朝向該第一側延伸而貫穿該基底，該接觸溝槽自該基底的該第二側朝向該第一側延伸而貫穿該基底，且該汲極溝槽與該接觸溝槽係由同一製程一併形成； 於該汲極溝槽中形成一汲極；以及 於該接觸溝槽中形成一背部接觸結構。
- 如請求項1所述之半導體裝置的製作方法，其中該背部接觸結構係與該汲極電性分離。
- 如請求項1所述之半導體裝置的製作方法，更包括： 於該基底的該第一側上形成一閘極，其中部分的該第一III-V族化合物層係位於該閘極與該基底之間；以及 於該基底的該第一側上形成一接觸結構，其中該接觸結構係與該背部接觸結構電性連接。
- 如請求項3所述之半導體裝置的製作方法，其中該閘極與該接觸結構係於該汲極溝槽與該接觸溝槽之前形成。
- 如請求項3所述之半導體裝置的製作方法，其中該閘極與該接觸結構係於該汲極與該背部接觸結構之後形成。
- 如請求項1所述之半導體裝置的製作方法，更包括： 於形成該汲極溝槽與該接觸溝槽之前，自該基底的該第二側對該基底進行一薄化製程。
- 如請求項1所述之半導體裝置的製作方法，更包括： 於該基底的該第一側形成一緩衝層，且至少部分的該緩衝層係位於該基底與該第一III-V族化合物層之間；以及 於該緩衝層上形成一第二III-V族化合物層，其中該第二III-V族化合物層係位於該第一III-V族化合物層與該緩衝層之間。
- 如請求項7所述之半導體裝置的製作方法，其中該汲極溝槽更貫穿該緩衝層且部分設置於該第二III-V族化合物層中。
- 如請求項7所述之半導體裝置的製作方法，其中該接觸溝槽更貫穿該緩衝層且部分設置於該第二III-V族化合物層中。
- 如請求項7所述之半導體裝置的製作方法，其中該第一III-V族化合物層包括一N型輕摻雜氮化鎵層，而第二III-V族化合物層包括一N型重摻雜氮化鎵層。
- 如請求項1所述之半導體裝置的製作方法，更包括： 於該基底的該第一側形成一隔離結構，且該接觸溝槽更部分形成於該隔離結構中。
- 如請求項11所述之半導體裝置的製作方法，更包括： 於該基底的該第一側上形成一閘極，其中部分的該第一III-V族化合物層係位於該閘極與該基底之間；以及 於該基底的該第一側上形成一接觸結構，其中該接觸結構係至少部分形成於該隔離結構中，且該接觸結構係與該背部接觸結構電性連接。
- 如請求項11所述之半導體裝置的製作方法，其中該隔離結構係於該接觸溝槽之前形成。
- 如請求項1所述之半導體裝置的製作方法，更包括： 於該汲極與該背部接觸結構形成之後，於該基底的該第二側形成一絕緣層覆蓋該汲極與該背部接觸結構。
- 如請求項14所述之半導體裝置的製作方法，其中該絕緣層係部分形成於該汲極溝槽與該接觸溝槽中。
- 如請求項15所述之半導體裝置的製作方法，其中該汲極溝槽被該絕緣層以及該汲極填滿，且該接觸溝槽被該絕緣層以及該背部接觸結構填滿。
- 如請求項1所述之半導體裝置的製作方法，其中該汲極溝槽被該汲極填滿，且該接觸溝槽被該背部接觸結構填滿。
- 如請求項1所述之半導體裝置的製作方法，其中該背部接觸結構的材料組成與該汲極的材料組成相同。
- 如請求項1所述之半導體裝置的製作方法，更包括： 於該基底的該第一側形成一源極，其中部分的該第一III-V族化合物層係位於該源極與該基底之間。
- 如請求項1所述之半導體裝置的製作方法，其中該基底包括一矽基底。
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