JP2006086398A - 半導体装置及びその製造方法 - Google Patents

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裕 廣瀬
Manabu Yanagihara
学 柳原
Yasuhiro Uemoto
康裕 上本
Takeshi Tanaka
毅 田中
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Abstract

【課題】耐圧に優れ、強度の高いIII−Ｖ族窒化物半導体からなる半導体装置を実現する。
【解決手段】本発明の構造では、第１のソース電極１０６がバイアホール１１２を介して導電性基板１０１に接続されており、また、第２のソース電極１１０が形成されている。これにより、ゲート電極１０８とドレイン電極１０７との間に高い逆方向電圧が印加されても、ゲート電極１０８のうちドレイン電極１０７に近い側の端部に起こりやすい電界集中を効果的に分散または緩和することができるため、耐圧が向上する。また、素子形成層を形成する基板として導電性基板１０１を用いているため、導電性基板１０１には裏面まで貫通するバイアホールを設ける必要がない。したがって、導電性基板１０１に必要な強度を保持したまま、第１のソース電極１０６と裏面電極１１５とを電気的に接続することができる。
【選択図】図１

Description

本発明は、III−Ｖ族窒化物半導体からなる半導体装置に関し、特に高い耐圧を有する電界効果型の半導体装置及びその製造方法に関する。
III−Ｖ族窒化物半導体、すなわち窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）及び窒化インジウム等の、一般式がＡｌxＧａ1-x-yＩｎyＮ(但し、０≦ｘ≦１、０≦ｙ≦１)で表わされる混晶物は、その物理的特徴である広いバンドギャップと直接遷移型のバンド構造とを利用して短波長光学素子へ応用することのみならず、高い破壊電界と飽和電子速度という特長から電子デバイスへ応用することも検討されている。
特に、半絶縁性基板の上に順次エピタキシャル成長したＡｌxＧａ1-xＮ層（但し、０＜ｘ≦１）とＧａＮ層との界面に現われる二次元電子ガス（２Dimensional Electron Gas：以下、２ＤＥＧと呼ぶ）を利用するヘテロ接合電界効果トランジスタ(Hetero-junction Field Effect Transistor：以下、ＨＦＥＴと呼ぶ)は、高出力デバイスや高周波デバイスとして開発が進められている。このＨＦＥＴでは、キャリア供給層（Ｎ型ＡｌＧａＮショットキー層）からの電子の供給に加え、自発分極及びピエゾ分極からなる分極効果による電荷の供給がある。その電子密度は１０13ｃｍ-2を超え、ＡｌＧａＡｓ／ＧａＡｓ系ＨＦＥＴと比べて１桁程度も大きい。このように、III−Ｖ族窒化物半導体を用いたＨＦＥＴでは、ＧａＡｓ系ＨＦＥＴと比べて高いドレイン電流密度が期待でき、最大ドレイン電流が１Ａ／ｍｍを超える素子が報告されている（非特許文献１参照）。さらに、III−Ｖ族窒化物半導体は広いバンドギャップ（例えばＧａＮのバンドギャップは３．４ｅＶ）を有するため高い耐圧特性をも示し、III−Ｖ族窒化物半導体を用いたＨＦＥＴではゲート・ドレイン電極間の耐圧を１００Ｖ以上とすることが可能である（非特許文献１参照）。このように、高耐圧且つ高電流密度を示す電気的特性を期待できることから、III−Ｖ族窒化物半導体を用いたＨＦＥＴを中心とする電子デバイスは、高周波素子として、また従来よりも小さい設計寸法で大電力を扱える素子として応用が検討されている。
しかしながら、III−Ｖ族窒化物半導体からなる電子デバイスは、高周波、高出力又は大電力素子として有望ではあるが、その実現のためには様々な工夫が必要である。このような高周波特性、高出力特性及び大電力特性を持つ素子を実現するための工夫の１つとして、バイアホール構造を用いる技術が知られている。
以下、このような従来のバイアホール構造を用いたＦＥＴについて図７を参照しながら説明する。図７は、従来のバイアホール構造を有するＦＥＴの構造を示す断面図である。
図７に示ように、従来のＦＥＴでは、厚さが２５μｍ程度にまで薄膜化されたヒ素ガリウム（ＧａＡｓ）からなる半絶縁性基板５０１の上に、Ｎ型のＧａＡｓからなるチャネル層（活性層）を含む半導電層５０２が形成されている。半導電層５０２の上には、ショットキー電極５０３と、その両側方に位置するオーミック性のソース電極５０４及びドレイン電極５０５とが形成されている。半絶縁性基板５０１及び半導電層５０２におけるソース電極５０４の下に位置する部分にはバイアホール５０６が選択的に形成されており、半絶縁性基板５０１における半導電層５０２の裏面には裏面電極５０７が形成されており、裏面電極５０７はバイアホール５０６にも充填されることにより接地電源５０８と接続されている。このようにソース電極５０４が裏面電極５０７とバイアホール５０６を介して接地されるＦＥＴは、ソース電極５０４がワイヤにより接地される構成のＦＥＴと比べてソースインダクタンスを低減できるため、線形利得で約２ｄＢの改善が見られることが報告されている（非特許文献２参照）。
また、他の従来例として、ソース電極又はエミッタ電極が、バイアホールを介して接地された導電性のＰ+型基板と接続された構造が知られている（特許文献１参照）。この構造を得るために、炭化シリコン（ＳｉＣ）又はサファイアからなる基板を薄く研磨し、研磨された基板の裏面からバイアホールをエッチングにより形成する方法としては、例えば特許文献２に記載された技術が知られている。
特表２００２−５３６８４７号公報 特開平１１−４５８９２号公報 安藤祐二、岡本康宏、宮本広信、中山達峰、井上隆、葛原正明著「高耐圧AlGaN/GaNヘテロ接合FETの評価」信学技報、ED2002-214, CPM2002-105(2002-10), pp.29-34 福田益美、平地康剛著「ＧａＡｓ電界効果トランジスタの基礎」電子情報通信学会、１９９２年、ｐ．２１４
しかしながら、バイアホールを用いる前記従来の半導体装置では、次のような不具合が生じていた。通常、III−Ｖ族窒化物半導体からなる電子デバイスの基板に用いられるＳｉＣ又はサファイアは非常に硬く且つ耐薬品性が高いため、これらの基板の強度を保ったまま、すなわち基板を薄くしない状態で基板を貫通するバイアホールを形成することは極めて困難である。逆に、ＳｉＣ又はサファイアからなる基板を薄く研磨してからバイアホールを形成する場合には、薄くされた基板はもろくなるため、バイアホールを形成する工程において基板が割れてしまう。
さらに、III−Ｖ族窒化物半導体からなる電子デバイスにおいては、パワー・デバイスとして応用するために、ゲート・ドレイン電極間の耐圧をさらに高くする必要があるという課題がある。
前記課題に鑑み、本発明は、III−Ｖ族窒化物半導体を有する半導体装置において、高い耐圧を実現することおよびバイアホールの形成を容易にすることを目的とする。
本発明の半導体装置は、導電層と、前記導電層の上方に形成され、III-Ｖ族窒化物半導体からなるチャネル層と、前記チャネル層の上に形成され、III-Ｖ族窒化物半導体からなるショットキー層と、前記ショットキー層の上方の一部にそれぞれ形成された第１のソース電極、ドレイン電極及びゲート電極と、前記第１のソース電極と接続される第２のソース電極と、前記チャネル層及び前記ショットキー層を貫通する溝を介して、前記第１のソース電極と前記導電層とを接続する配線部材とを備えることを特徴とする。
この構造では、ソース電極が溝を介して導電層に接続されており、第２のソース電極が設けられている。これにより、ゲート電極とドレイン電極との間に高い逆方向電圧がかかっても、ゲート電極のうちドレイン電極に近い側の端部に起こりやすい電界集中を効果的に分散または緩和することができるため、耐圧が向上する。
また、配線部材が導電層に到達していればよいため、基板を貫通する溝を形成する必要がない。このため、基板を貫通させる溝を形成する工程と、さらには、溝を浅くするために基板を薄膜化する研磨工程とを省略することができる。したがって、容易に溝を形成することができると共に、基板の強度を保持しつつソース電極と導電層との電気的な接続をとることができる。
前記導電層は導電基板であって、前記導電基板と前記チャネル層との間に介在するバッファ層をさらに備えていてもよい。この場合には、導電層とチャネル層及びショットキー層との格子不整合を緩和することができる。
あるいは、前記導電層の下方に設けられた、絶縁体基板または半導体基板と、前記基板と前記導電層との間に介在するか、または、前記導電層と前記チャネル層との間に介在するバッファ層とをさらに備えていてもよい。この場合には、基板導電層との格子不整合か、または導電層とチャネル層及びショットキー層との格子不整合を緩和することができる。
前記ゲート電極は前記第１のソース電極と前記ドレイン電極とに挟まれる領域に設けられ、前記第２のソース電極は、第１のソース電極の上方に位置する領域から前記ドレイン電極の上方に位置する領域に向かう方向に伸長されていてもよい。この場合には、ゲート電極のうちドレイン電極に近い側の端部への電界集中が緩和されやすくなるため、半導体装置の耐圧が向上する。
前記第２のソース電極のうち前記ゲート電極におけるドレイン電極側の端の上方に位置する領域から前記ドレイン電極の上方に位置する領域に向かって伸長されている部分の長さは、前記ゲート電極と前記ドレイン電極との間隔の２０％以上の長さであることが好ましい。この場合には、ゲート電極のうちドレイン電極に近い側の端部への電界集中をより緩和することができる。
前記ゲート電極は、前記ショットキー層と接触する軸部と、前記軸部よりも幅の広い頭頂部とを有するＴ字型の断面形状を有していることが好ましい。これにより、ゲート抵抗を小さくすることができるため、優れた高周波特性を得ることができる。
前記溝の底面と前記配線部材との間には、前記導体層とオーミック接触する金属が形成されていることが好ましい。
前記金属は、アルミニウム、チタン、金、ゲルマニウムおよびアンチモンのうちの少なくともいずれか１つを含む単層、積層または合金であることが好ましい。
本発明の半導体装置の製造方法は、導電層の上方に配置し、III-Ｖ族窒化物半導体からなるチャネル層と、前記チャネル層の上に配置し、III-Ｖ族窒化物半導体からなるショットキー層とを形成する工程（ａ）と、前記ショットキー層の上の一部に、第１のソース電極、ドレイン電極及びゲート電極をそれぞれ形成する工程（ｂ）と、前記チャネル層及び前記ショットキー層を貫通し、前記導電層の上面に到達する溝を形成する工程（ｃ）と、前記溝を介して、前記第１のソース電極と前記導電層とを接続する配線部材を形成する工程（ｄ）と、前記第１のソース電極に接続される第２のソース電極を形成する工程（ｅ）とを備えることを特徴とする。
これにより、ソース電極が溝を介して導電層に接続され、第２のソース電極を有する半導体装置を製造することができる。この半導体装置では、ゲート電極とドレイン電極との間に高い逆方向電圧がかかっても、ゲート電極のうちドレイン電極に近い側の端部に起こりやすい電界集中を効果的に分散または緩和することができるため、耐圧が向上する。
また、工程（ｃ）では、溝が導電層に到達すればよく、基板を貫通しなくてもよい。このため、基板を貫通する溝を形成する工程と、さらには、溝を浅くするために基板を薄膜化する研磨工程とを省略することができる。したがって、容易に溝を形成することができると共に、基板の強度を保持しつつソース電極と導電層との電気的な接続をとることができる。
前記工程（ｅ）では、前記第１のソース電極の上方に位置する領域から前記ドレイン電極の上方に位置する領域に向かう方向に伸長する前記第２のソース電極を形成することが好ましい。この場合には、ゲート電極のうちドレイン電極に近い側の端部への電界集中が緩和されやすくなるため、半導体装置の耐圧を向上させることができる。
前記工程（ａ）では、導電性基板となる前記導電層の上にバッファ層をさらに形成し、前記バッファ層の上に前記チャネル層を形成することが好ましい。この場合には、導電層とチャネル層との格子不整合を緩和することができる。
前記工程（ａ）では、絶縁体基板または半導体基板の上方に前記導電層を形成し、前記基板と前記導電層との間または前記導電層と前記チャネル層との間にバッファ層を介在させることが好ましい。この場合には、基板と導電層との間または導電層とチャネル層との間の格子不整合を緩和することができる。
前記配線部材と前記第２のソース電極とを同一の膜からパターニングすることにより、前記工程（ｄ）と前記工程（ｅ）とを同工程で行ってもよい。この場合には工程の簡略化が可能である。
前記工程（ｃ）の後で前記工程（ｄ）の前に、前記溝の底面を覆い、前記導電層とオーミック接触する金属を形成する工程をさらに備え、前記工程（ｄ）では、前記金属の上から前記配線部材を形成してもよい。
本発明によれば、高耐圧で強度の高い半導体装置及びその製造方法を提供することができる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態におけるヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の構造を模式的に示す断面図である。図１に示すように、本実施形態のＨＦＥＴは、例えばシリコン（Ｓｉ）からなる厚さ５００μｍのＰ+型の導電性基板１０１と、導電性基板１０１の上に設けられ、高抵抗の窒化アルミニウムガリウム（ＡｌxＧａ1-xＮ（０＜ｘ≦１））からなる厚さ５００ｎｍのバッファ層１０２と、バッファ層１０２の上に設けられ、アンドープの窒化ガリウム（ＧａＮ）からなる厚さ１０００ｎｍのチャネル層１０３と、チャネル層１０３の上に設けられ、Ｎ型の窒化アルミニウムガリウム（ＡｌyＧａ1-yＮ（０＜ｙ≦１））からなる厚さ２５ｎｍのショットキー層１０４とを備えている。また、バッファ層１０２は、導電性基板１０１とチャネル層１０３及びショットキー層１０４との格子不整合を緩和するために形成されている。また、チャネル層１０３におけるショットキー層１０４とのヘテロ接合となる界面近傍には、２ＤＥＧからなるチャネルが形成される。ここで、前記「高抵抗」とは、ＨＦＥＴの通常動作時に電流が流れないという意味で用いられ、いわゆる半絶縁性層も高抵抗層と呼ぶ。
そして、ショットキー層１０４の上には、窒化珪素（ＳｉＮ）からなる厚さ１００ｎｍの第１絶縁膜１０５が設けられ、第１絶縁膜１０５には、開口１２１, １２２, １２３が互いに離間して設けられている。開口１２１の一部には、ショットキー層１０４、チャネル層１０３及びバッファ層１０２を貫通し、導電性基板１０１の上部が除去されてなるバイアホール１１２が形成されている。開口１２１のうちバイアホール１１２が形成されていない領域では、第１絶縁膜１０５の上に厚さ２００ｎｍの第１のソース電極１０６が設けられている。また、開口１２２には、ショットキー層１０４の上に厚さ４００ｎｍのゲート電極１０８が設けられ、開口１２３には、ショットキー層１０４の上に厚さ２００ｎｍのドレイン電極１０７が設けられている。ここで、ゲート電極１０８およびドレイン電極１０７では、上端部が第１絶縁膜１０５の上に伸びたＴ字型の断面を有している。ゲート電極１０８とドレイン電極１０７との間の距離は、ゲート電極１０８と第１のソース電極１０６との間の距離よりも長く、これらはいわゆるオフセット構造を有している。Ｎ型のＡｌyＧａ1-yＮからなるショットキー層１０４に対してショットキー性を示すように、ゲート電極１０８は例えばニッケル（Ｎｉ）と金（Ａｕ）との積層体からなる。また、ショットキー層１０４に対してオーミック性を示すように、第１のソース電極１０６及びドレイン電極１０７は例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体で形成される。
第１絶縁膜１０５及びゲート電極１０８の上は、ＳｉＮからなる厚さ５００ｎｍの第２絶縁膜１０９によって覆われており、第１のソース電極１０６の上には第２のソース電極１１０が形成されている。第２のソース電極１１０は厚さ１００ｎｍで設けられ、第２絶縁膜１０９において、ゲート電極１０８の上方からドレイン電極１０７の上方に庇状に張り出した構造を有する。なお、この第２のソース電極１１０はフィールドプレート電極とも呼ばれる。さらに、第２絶縁膜１０９及び第２のソース電極１１０の上には、厚さ４００ｎｍの第３絶縁膜１１１が形成されている。
また、バイアホール１１２の底には、導電性基板１０１に対してオーミック性を示すように、例えばアルミニウム（Ａｌ）からなるバイアホールメタル１１３が堆積されている。バイアホール１１２の中には、バイアホールメタル１１３の上を覆う配線メタル１１４が形成されている。第１のソース電極１０６は、配線メタル１１４及びバイアホールメタル１１３を介して導電性基板１０１と電気的に接続されている。また、第２のソース電極１１０も配線メタル１１４と接している。一方、開口１２３内にも、ドレイン電極１０７の上を覆う配線メタル１１４が形成されている。
導電性基板１０１の裏面上には、接地電源１１６と接続され、第１のソース電極１０６に接地電位を供給する裏面電極１１５が形成されている。裏面電極１１５の材料には、珪化チタン（ＴｉＳｉ）と窒化チタン（ＴｉＮ）との積層体を用いることができる。なお、Ｐ+型の導電性基板１０１として、シリコンに代えて炭化シリコン（ＳｉＣ）を用いる場合には、裏面電極１１５としてＴｉ／Ａｌの積層体を用いることができる。
図２は、本実施形態のＦＥＴ（サンプルＡ）と、高抵抗基板を用い、かつフィールドプレート電極が無い構造のＦＥＴ（サンプルＢ）とにおいて、ソース電極とゲート電極とを接地し、ドレイン電極に５００Ｖの電圧を印加した場合のチャネルにおける電界分布をシミュレーション結果を示すグラフ図である。横軸はソースからドレインへ向かう方向の位置を示しており（値が増加する方向がソースからドレインへ向かう方向である）、ゲート電極の中心を原点としている。縦軸は電界強度を示す。なお、サンプルＡとサンプルＢのいずれにおいても、ゲート長は１．８μｍ、ソース・ゲート間隔は２μｍ、ゲート・ドレイン間隔は１０μｍである。サンプルＡのフィールドプレート長（ゲート端からドレイン側へフィールドプレート電極が伸びている長さ）は５μｍである。ここでは、バッファ層１０２（ＡｌxＧａ1-xＮ）の一例として、Ａｌ組成ｘ＝１のＡｌＮを用い、ショットキー層（ＡｌyＧａ1-yＮ）の一例として、Ａｌ組成ｙ＝０．２６のものを用いた。
本実施形態のＦＥＴ（サンプルＡ）の場合と、バイアホールとフィールドプレート電極が無い構造のＦＥＴ（サンプルＢ）の場合とで比較した結果、いずれの場合においてもゲート電極のうちドレイン側の端部で電界強度が最大となっているが、本実施形態のＦＥＴ（サンプルＡ）の場合では、最大電界強度がサンプルＢの半分以下となっている。これは、サンプルＢのＨＦＥＴでは、ドレインに電圧が印加されると電気力線はゲート電極に集中し、ゲート端部の電界が大きくなってしまうが、本実施形態のＦＥＴ（サンプルＡ）の場合、ドレインからの電気力線はゲート電極よりも上にあるフィールドプレート電極と下にある導電性基板とに向かうために、ゲート電極端の電界集中は抑制されるためである。その結果、本実施形態のＦＥＴでは耐圧が増加する。
図３は、本実施形態のＦＥＴに関し、フィールドプレート長に対する最大電界強度をプロットしたグラフ図である。図３に示すグラフには、ソース電極がバイアホールを介して導電性基板と電気的に接続されている本実施形態のＦＥＴ（サンプルＣ）とバイアホールが無いＦＥＴ（サンプルＤ）との測定結果が示されている。サンプルＣとサンプルＤとのいずれの場合においても、フィールドプレート長の増加に伴って最大電界強度は減少するが、バイアホールを有する構造（サンプルＣ）の方がフィールドプレート長依存性が弱く、最大電界強度が小さい。図３に示すように、サンプルＣでは、フィールドプレート長が２μｍ以上のときに最大電界強度は特に小さくなって安定している。サンプルＣのゲート・ドレイン間隔は１０μｍであるので、フィールドプレート長がゲート・ドレイン間隔の２０％以上のときには電界緩和の効果が特に大きいといえる。このような構成にすることで最大電界強度を十分小さくすることができ、さらなる高耐圧化が実現できる。
本実施形態の構造では、第１のソース電極１０６がバイアホール１１２を介して導電性基板１０１に接続されており、また、第２のソース電極１１０が形成されている。これにより、ゲート電極１０８とドレイン電極１０７との間に高い逆方向電圧が印加されても、ゲート電極１０８のうちドレイン電極１０７に近い側の端部に起こりやすい電界集中を効果的に分散または緩和することができるため、耐圧が向上する。
また、素子形成層を形成する基板として導電性基板１０１を用いているため、導電性基板１０１には裏面まで貫通するバイアホールを設ける必要がない。このため、導電性基板１０１にバイアホールを形成する工程と、さらには、バイアホールを浅くするために導電性基板自体を薄膜化する研磨工程を省略することができる。その結果、導電性基板１０１に必要な強度を保持したまま、第１のソース電極１０６及び第２のソース電極１１０と導電性基板１０１の裏面電極１１５とを電気的に接続することができる。
さらに、バッファ層１０２には、導電性基板１０１とキャリア走行層との間に印加される電圧以上の耐圧を有する高抵抗のＡｌxＧａ1-xＮを用いるため、導電性基板１０１とキャリア走行層との間を流れる漏れ電流を大幅に抑制することができる。
ここで、高抵抗のバッファ層１０２の厚さと導電性基板１０１の不純物濃度とは、バッファ層１０２及び導電性基板１０１に伸張する空乏層によって支えられる最大電圧がドレイン電極１０７に印加される最大電圧よりも高くなるように設定することが望ましい。このようにすると、導電性基板１０１とキャリア走行層との間に流れる漏れ電流をさらに小さくすることができる。
なお、本実施形態では、バッファ層１０２のＡｌ組成ｘと、ショットキー層１０４のＡｌ組成ｙの値は例示した値に限らず、０＜ｘ≦１の範囲あるいは０＜ｙ≦１の範囲であれば図２、図３に示す構造において得られる効果と同様な効果が得られる。
また、図１に示すように、ゲート電極１０８はＴ字型の断面形状をしているため、本実施の形態におけるＨＦＥＴはゲート抵抗が小さく、高周波特性が優れている。さらにＴ字型の断面形状は、ゲート電極の頭頂部の下において前記のフィールドプレートと同様に電界緩和の効果があるため、高耐圧化を図るのに有効である。
（第１の実施の形態に係る半導体装置の製造方法）
次に、第１の実施形態における半導体装置の製造方法について図面を参照しながら説明する。
図４（ａ）〜（ｅ）は、第１の実施形態の実施形態における半導体装置の製造方法を示す断面図である。本実施形態の半導体装置の製造方法では、まず図４（ａ）に示す工程で、有機金属化学気相エピタキシャル成長法（Metalorganic Chemical Vapor Epitaxy：ＭＯＶＰＥ法）により、Ｐ+型のＳｉからなる導電性基板１０１の上に、高抵抗のＡｌxＧａ1-xＮ（０＜ｘ≦１）からなるバッファ層１０２と、アンドープのＧａＮからなるチャネル層１０３と、Ｎ型のＡｌyＧａ1-yＮ（０＜ｙ≦１）からなるショットキー層１０４を順次成長する。
次に、図４（ｂ）に示す工程で、塩素ガスを用いたＲＩＥ法（Reactive Ion Etching）を行うことにより、素子分離用絶縁膜（図示せず）を形成した後、プラズマＣＶＤ法（Chemical Vapor Deposition）を用いてＳｉＮからなる第１絶縁膜１０５を形成する。続いて、ウェットエッチングを行うことにより、第１絶縁膜１０５のうちオーミック電極形成領域をウェットエッチングにより除去して、開口１２１, １２３を形成する。その後、開口１２１, １２３内に、ＴｉとＡｌの積層体からなる第１のソース電極１０６とドレイン電極１０７とをリフトオフ法により形成し、水素雰囲気中で５５０℃の熱処理を行う。この熱処理により、第１のソース電極１０６とドレイン電極１０７とは、オーミック電極となる。次に第１絶縁膜１０５のゲート電極形成領域をウェットエッチングにより除去することにより開口１２２を形成し、開口１２２内に、ＮｉとＡｕの積層体からなるゲート電極１０８をリフトオフ法により形成する。
次に、図４（ｃ）に示す工程で、プラズマＣＶＤ法を用いて基板上を覆うＳｉＮからなる第２絶縁膜１０９を形成した後、四フッ化炭素と酸素の混合ガスを用いたＲＩＥ法を行うことにより、第２絶縁膜１０９のうちバイアホール形成領域から第１のソース電極１０６の一部の上に位置する部分を除去する。その後、第１のソース電極１０６の上から第２絶縁膜１０９の上に伸びる、ＴｉとＡｕの積層体からなる第２のソース電極（フィールドプレート電極）１１０をリフトオフ法により形成する。
次に、図４（ｄ）に示す工程で、プラズマＣＶＤ法を用いて、第２絶縁膜１０９及び第２のソース電極１１０の上にＳｉＮからなる第３絶縁膜１１１を形成する。その後、四フッ化炭素と酸素の混合ガスを用いたＲＩＥにより、第３絶縁膜１１１のうちバイアホール形成領域、第１のソース電極１０６及び第２のソース電極１１０の一部の上に位置する部分を除去する。その後、引き続いて、四フッ化炭素と酸素との混合ガスを用いてＲＩＥを行うことにより、バイアホール形成領域に位置するショットキー層１０４, チャネル層１０３, バッファ層１０２及び導電性基板１０１の上部を除去し、バイアホール１１２を形成する。その後、リフトオフ法によりバイアホール１１２の底にＡｌからなるバイアホールメタル１１３を堆積する。
次に、図４（ｅ）に示す工程で、電解メッキ法を用いて基板上に厚さ５μｍのＡｕからなる配線メタル１１４を形成する。このとき、バイアホール１１２内が配線メタル１１４によって充填されるため、第１のソース電極１０６と導電性基板１０１は配線メタル１１４及びバイアホールメタル１１３によって電気的に接続される。その後、図４（ｅ）に示す工程で、スパッタリング法により、導電性基板１０１の裏面上にＴｉＳｉとＴｉＮとの積層体からなる裏面電極１１５を形成する。
以上のように、本実施形態の製造方法によると、ゲート電極１０８とドレイン電極１０７との間の領域やゲート電極１０８と第１のソース電極１０６との間の領域におけるショットキー層１０４を、第１絶縁膜１０５によって常に覆っていることから、ショットキー層１０４であるＡｌyＧａ1-yＮの窒素抜けによる表面荒れや、電流コラプスによるドレイン電流の低下を防止することができる。
また、バイアホール１１２を形成するドライエッチングで使用したフォトレジストパターンを用いてバイアホールメタル１１３を形成するため、別途バイアホールメタルを形成するためのフォトレジストを形成する工程を必要としない。したがって、簡便に導電性基板１０１と配線メタル１１４の良好なオーミック性を得ることができる。
また、本実施形態の製造方法では、フィールドプレート長の寸法精度を良くするためにフィールドプレート電極（第２のソース電極１１０）の形成工程と、厚さ５μｍのＡｕメッキ配線（配線メタル１１４）の形成工程を別工程としたが、フィールドプレート電極を配線メタルと同時に形成することにより、フィールドプレート電極形成工程を省略することも可能である。この場合、フィールドプレートの形成とバイアホールを介したソース電極と導電性基板との接続及び配線形成を同時に行うため、工程が非常に簡便になる。
（第２の実施形態）
図５は、本発明の第２の実施形態における半導体装置の構造を模式的に示す断面図である。図５に示すように、本実施形態におけるＨＦＥＴは、例えばサファイアからなる厚さ５００μｍの絶縁体基板（あるいは半導体基板）２００と、絶縁性基板２００の上に設けられ、高抵抗の窒化アルミニウムガリウム（ＡｌxＧａ1-xＮ（０＜ｘ≦１））からなる厚さ５００ｎｍのバッファ層２０１と、バッファ層２０１の上に設けられたＮ型の窒化ガリウム（ＧａＮ）からなる厚さ５００ｎｍの導電層２０２と、導電層２０２の上に設けられ、アンドープの窒化ガリウム（ＧａＮ）からなる厚さ１０００ｎｍのチャネル層２０３と、チャネル層２０３の上に設けられ、Ｎ型の窒化アルミニウムガリウム（ＡｌyＧａ1-yＮ、（０＜ｙ≦１））からなる厚さ２５ｎｍのショットキー層２０４とを備えている。ここで、バッファ層２０１は、絶縁体基板２００と、導電層２０２、チャネル層２０３及びショットキー層２０４との格子不整合を緩和するように形成されている。また、チャネル層２０３におけるショットキー層２０４とのヘテロ接合となる界面近傍には、２次元電子ガス（２ＤＥＧ）からなるチャネルが形成される。
そして、ショットキー層２０４の上には、窒化珪素（ＳｉＮ）からなる厚さ１００ｎｍの第１絶縁膜２０５が設けられ、第１絶縁膜２０５には、開口２２１, ２２２, ２２３が互いに離間して設けられている。開口２２１の一部には、ショットキー層２０４を貫通してチャネル層２０３に到達するバイアホール２１２が形成されている。開口２２１のうちバイアホール２１２が形成されていない領域では、ショットキー層２０４の上に厚さ２００ｎｍの第１のソース電極２０６が設けられている。また、開口２２２には、ショットキー層２０４の上に厚さ４００ｎｍのゲート電極２０８が設けられ、開口２２３には、ショットキー層２０４の上に厚さ２００ｎｍのドレイン電極２０７が設けられている。ゲート電極２０８とドレイン電極２０７との距離は、ゲート電極２０８と第１のソース電極２０６との距離よりも長く、これらはいわゆるオフセット構造を有している。Ｎ型のＡｌyＧａ1-yＮからなるショットキー層２０４に対してショットキー性を示すように、ゲート電極２０８は例えばニッケル（Ｎｉ）と金（Ａｕ）との積層体からなり、また、ショットキー層２０４に対してオーミック性を示すように、第１のソース電極２０６及びドレイン電極２０７は例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体で形成される。
ゲート電極２０８とドレイン電極２０７の上はＳｉＮからなる第２絶縁膜２０９で覆われており、第１のソース電極２０６の上には第２のソース電極２１０が設けられている。第２のソース電極（フィールドプレート電極）２１０は厚さ１００ｎｍで設けられ、ゲート電極２０８の上を跨いでドレイン電極２０７側に庇状に張り出した構造をもつ。さらに、ゲート電極２０８及び第２のソース電極２１０の上に第３絶縁膜２１１が形成されている。なお、本実施形態における第２絶縁膜２０９、第２のソース電極２０７及び第３絶縁膜２１１の構造は第１の実施形態と同様であるので、その説明を省略する。
バイアホール２１２の底には、導電層２０２に対してオーミック性を示すように、例えばＴｉ／Ａｌからなるバイアホールメタル２１３が堆積されている。バイアホール２１２の中には、バイアホールメタル２１３の上を覆う配線メタル２１４が充填されている。第１のソース電極２０６は、配線メタル２１４及びバイアホールメタル２１３を介して導電層２０２と電気的に接続されている。また、第２のソース電極２１０も配線メタル２１４と接している。一方、開口２２３内にも、ドレイン電極２０７の上を覆う配線メタル２１４が形成されている。
本実施形態では、第１のソース電極２０６がバイアホール２１２を介して導電層２０２に接続されており、また、第２のソース電極２１０が形成されている。これにより、ゲート電極２０８とドレイン電極２０７との間に高い逆方向電圧が印加されても、ゲート電極２０８のうちドレイン電極２０７に近い側の端部の電界集中を効果的に分散または緩和することができるため、耐圧が向上する。
また、バッファ層２０１の上に導電層２０２を設けているため、絶縁体基板２００を貫通する貫通するバイアホールを設ける必要がない。このため、絶縁体基板２００にバイアホールを形成する工程と、さらには、バイアホールを浅くするために絶縁体基板２００自体を薄膜化する研磨工程を省略することができる。その結果、絶縁体基板２００に必要な強度を保持したまま、第１のソース電極２０６及び第２のソース電極２１０と導電層２０２とを電気的に接続することができる。
（第２の実施形態の変形例）
図６は、第２の実施形態の変形例の構造を模式的に示す断面図である。図６に示すように、変形例におけるＨＦＥＴは、例えばＳｉからなる厚さ５００μｍの半導体基板（あるいは絶縁体基板）３００と、半導体基板３００の上に設けられ、厚さ５００ｎｍのＮ型ドープＳｉよりなる低抵抗（抵抗率０．０１Ωｃｍ以下）の導電層３０１と、導電層３０１の上に設けられた厚さ５００ｎｍの窒化アルミニウムガリウム（ＡｌxＧａ1-xＮ（０＜ｘ≦１））からなる高抵抗のバッファ層３０２と、バッファ層３０２の上に設けられ、アンドープの窒化ガリウム（ＧａＮ）からなるチャネル層３０３と、チャネル層３０３の上に設けられ、Ｎ型の窒化アルミニウムガリウム（ＡｌyＧａ1-yＮ、但し、ｙは０＜ｙ≦１である）からなる厚さ２５ｎｍのショットキー層３０４とを備えている。ここで、バッファ層３０２は、半導体基板３００と、チャネル層３０３及びショットキー層３０４との格子不整合を緩和するように形成されている。また、チャネル層３０３におけるショットキー層３０４とのヘテロ接合となる界面近傍には、２ＤＥＧからなるチャネルが形成される。
そして、ショットキー層３０４の上には、窒化珪素（ＳｉＮ）からなる厚さ１００ｎｍの第１絶縁膜３０５が設けられ、第１絶縁膜３０５には、開口３２１, ３２２, ３２３が互いに離間して設けられている。開口３２１の一部には、ショットキー層３０４、チャネル層３０３及びバッファ層３０２を貫通して導電層３０１に到達するバイアホール３１２が形成されている。開口３２１のうちバイアホール３１２が形成されていない領域では、ショットキー層３０４の上に厚さ２００ｎｍの第１のソース電極３０６が設けられている。また、開口３２２には、ショットキー層３０４の上に厚さ４００ｎｍのゲート電極３０８が設けられ、開口３２３には、ショットキー層３０４の上に厚さ２００ｎｍのドレイン電極３０７が設けられている。
ゲート電極３０８とドレイン電極３０７の上はＳｉＮからなる第２絶縁膜３０９で覆われており、第１のソース電極３０６に接続された第２のソース電極（フィールドプレート電極）３１０は、ゲート電極３０８の上を跨いでドレイン電極３０７側に庇状に張り出した構造をもつ。さらに、ゲート電極３０８及び第２のソース電極３１０の上に第３絶縁膜３１１が形成されている。本実施形態における第２絶縁膜３０９、第２のソース電極３１０及び第３絶縁膜３１１の構造は第１の実施形態と同様であるので、その説明を省略する。
バイアホール３１２の底には、導電層３０１に対してオーミック性を示すように、例えばＡｌからなるバイアホールメタル３１３が堆積されている。バイアホール３１２の中には、バイアホールメタル３１３の上を覆う配線メタル３１４が充填されている。第１のソース電極３０６は、配線メタル３１４及びバイアホールメタル３１３を介して導電層３０１と電気的に接続されている。また、第２のソース電極３１０も配線メタル３１４と接している。一方、開口３２３内にも、ドレイン電極３０７の上を覆う配線メタル３１４が形成されている。
この例においても、第１のソース電極３０６がバイアホール３１２を介して導電層３０１に接続されており、また、第２のソース電極３１０が形成されている。これにより、ゲート電極３０８とドレイン電極３０７との間に高い逆方向電圧が印加されても、ゲート電極３０８のうちドレイン電極３０７に近い側の端部の電界集中を効果的に分散または緩和することができるため、耐圧が向上する。
また、バッファ層３０２の下に導電層３０１を設けているため、半導体基板３００を貫通する貫通するバイアホールを設ける必要がない。このため、半導体基板３００にバイアホールを形成する工程と、さらには、バイアホールを浅くするために半導体基板３００自体を薄膜化する研磨工程を省略することができる。その結果、半導体基板３００に必要な強度を保持したまま、第１のソース電極３０６及び第２のソース電極３１０と導電層３０１とを電気的に接続することができる。
なお、本実施形態では、導電層３０１としてＮ型ドープＳｉ層が形成される場合を例として説明したが、Ｐ型ドープＳｉ（抵抗率０．０１Ωｃｍ以下）を用いても構わない。
（第２の実施形態の半導体装置に係る製造方法）
次に、第２の実施形態及びその変形例の製造方法のうち第１の実施形態と異なる工程について、図５及び図６を再度参照しながら説明する。
第２の実施形態の半導体装置の製造工程では、図５に示すように、絶縁性基板２００の上に、ＭＯＶＰＥ法により、高抵抗のＡｌxＧａ1-xＮ（＜ｘ≦１）からなるバッファ層２０１と、ＳｉドープによるＮ型ＧａＮ層からなる導電層２０２と、アンドープのＧａＮからなるチャネル層２０３と、Ｎ型のＡｌyＧａ1-yＮ（０＜ｙ≦１）からなるショットキー層２０４とを順次成長する。また、塩素ガスを用いたＲＩＥ法により、ショットキー層２０４及びチャネル層２０３を除去することによりバイアホール２１２を形成し、リフトオフ法により、バイアホール２１２の底に、導電層２０２とオーミック接触するＴｉ／Ａｌからなるバイアホールメタル２１３を堆積する。それ以外の製造工程は第１の実施形態で述べた方法と同様であるので、その説明は省略する。
一方、変形例の半導体装置の製造工程では、図６に示すように、半導体基板３００の上に、熱拡散またはイオン注入によりＰ、Ａｓ、ＢなどをドープしたＮ型またはＰ型の低抵抗の導電層３０１を形成して、その上に、ＭＯＶＰＥ法により、高抵抗のＡｌxＧａ1-xＮ（０＜ｘ≦１）からなるバッファ層３０２と、アンドープのＧａＮからなるチャネル層３０３と、Ｎ型のＡｌyＧａ1-yＮ（０＜ｙ≦１）からなるショットキー層３０４を順次成長する。また、塩素ガスを用いたＲＩＥ法により、ショットキー層３０４、チャネル層３０３、バッファ層３０２を除去することによりバイアホール３１２を形成し、リフトオフ法により、バイアホール３１２の底に、導電層３０１とオーミック接触するＡｌからなるバイアホールメタル３１３を堆積する。それ以外の製造工程は第１の実施形態で述べた方法と同様であるので、その説明は省略する。
なお、前記第１及び第２の実施形態では、バイアホールメタル１１３、２１３、３１３として、ＡｌやＴｉ／Ａｌ以外にも、チタン、金、ゲルマニウムおよびアンチモンのうちの少なくとも１つからなる単層、積層体または合金を用いても同様の効果が得られる。
本発明は、耐圧に優れ、強度の高いIII−Ｖ族窒化物半導体からなる半導体装置を実現することができる点で産業上の利用可能性は高い。
本発明の第１の実施形態におけるヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の構造を模式的に示す断面図である。 本実施形態のＦＥＴ（サンプルＡ）と、高抵抗基板を用い、かつフィールドプレート電極が無い構造のＦＥＴ（サンプルＢ）とにおいて、ソース電極とゲート電極とを接地し、ドレイン電極に５００Ｖの電圧を印加した場合のチャネルにおける電界分布をシミュレーション結果を示すグラフ図である。 本実施形態のＦＥＴに関し、フィールドプレート長に対する最大電界強度をプロットしたグラフ図である。 （ａ）〜（ｅ）は、第１の実施形態の実施形態における半導体装置の製造方法を示す断面図である。 本発明の第２の実施形態における半導体装置の構造を模式的に示す断面図である。 第２の実施形態の変形例の構造を模式的に示す断面図である。 従来のバイアホール構造を有するＦＥＴの構造を示す断面図である。
符号の説明
１０１ 導電性基板
１０２、２０１、３０２ バッファ層
１０３、２０３、３０３ チャネル層
１０４、２０４、３０４ ショットキー層
１０５、２０５、３０５ 第1絶縁膜
１０６、２０６、３０６ 第１のソース電極
１０７、２０７、３０７ ドレイン電極
１０８、２０８、３０８ ゲート電極
１０９、２０９、３０９ 第２絶縁膜
１１０、２１０、３１０ 第２のソース電極
１１１、２１１、３１１ 第３絶縁膜
１１２、２１２、３１２ バイアホール
１１３、２１３、３１３ バイアホールメタル
１１４、２１４、３１４ 配線メタル
１１５ 裏面電極
１１６ 接地電源
２００ 絶縁体基板
２０２、３０１ 導電層
３００ 半導体基板

Claims (14)

  1. 導電層と、
    前記導電層の上方に形成され、III-Ｖ族窒化物半導体からなるチャネル層と、
    前記チャネル層の上に形成され、III-Ｖ族窒化物半導体からなるショットキー層と、
    前記ショットキー層の上方の一部にそれぞれ形成された第１のソース電極、ドレイン電極及びゲート電極と、
    前記第１のソース電極と接続される第２のソース電極と、
    前記チャネル層及び前記ショットキー層を貫通する溝を介して、前記第１のソース電極と前記導電層とを接続する配線部材とを備えることを特徴とする半導体装置。
  2. 前記導電層は導電基板であって、
    前記導電基板と前記チャネル層との間に介在するバッファ層をさらに備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記導電層の下方に設けられた、絶縁体基板または半導体基板と、
    前記基板と前記導電層との間に介在するか、または、前記導電層と前記チャネル層との間に介在するバッファ層とをさらに備えることを特徴とする請求項１に記載の半導体装置。
  4. 前記ゲート電極は前記第１のソース電極と前記ドレイン電極とに挟まれる領域に設けられ、
    前記第２のソース電極は、第１のソース電極の上方に位置する領域から前記ドレイン電極の上方に位置する領域に向かう方向に伸長されていることを特徴とする請求項１に記載の半導体装置。
  5. 前記第２のソース電極のうち前記ゲート電極の前記ドレイン側の端の上方に位置する領域から前記ドレイン電極の上方に位置する領域に向かって伸長されている部分の長さは、前記ゲート電極と前記ドレイン電極との間隔の２０％以上の長さであることを特徴とする請求項４に記載の半導体装置。
  6. 前記ゲート電極は、前記ショットキー層と接触する軸部と、前記軸部よりも幅の広い頭頂部とを有するＴ字型の断面形状を有していることを特徴とする請求項１に記載の半導体装置。
  7. 前記溝の底面と前記配線部材との間には、前記導電層とオーミック接触する金属が形成されていることを特徴とする請求項１に記載の半導体装置。
  8. 前記金属は、アルミニウム、チタン、金、ゲルマニウムおよびアンチモンのうちの少なくともいずれか１つを含む単層、積層または合金であることを特徴とする請求項７に記載の半導体装置。
  9. 導電層の上方に配置し、III-Ｖ族窒化物半導体からなるチャネル層と、前記チャネル層の上に配置し、III-Ｖ族窒化物半導体からなるショットキー層とを形成する工程（ａ）と、
    前記ショットキー層の上の一部に、第１のソース電極、ドレイン電極及びゲート電極をそれぞれ形成する工程（ｂ）と、
    前記チャネル層及び前記ショットキー層を貫通し、前記導電層の上面に到達する溝を形成する工程（ｃ）と、
    前記溝を介して、前記第１のソース電極と前記導電層とを接続する配線部材を形成する工程（ｄ）と、
    前記第１のソース電極に接続される第２のソース電極を形成する工程（ｅ）とを備えることを特徴とする半導体装置の製造方法。
  10. 前記工程（ｅ）では、前記第１のソース電極の上方に位置する領域から前記ドレイン電極の上方に位置する領域に向かう方向に伸長する前記第２のソース電極を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記工程（ａ）では、導電性基板となる前記導電層の上にバッファ層をさらに形成し、前記バッファ層の上に前記チャネル層を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  12. 前記工程（ａ）では、絶縁体基板または半導体基板の上方に前記導電層を形成し、前記基板と前記導電層との間または前記導電層と前記チャネル層との間にバッファ層を介在させることを特徴とする請求項９に記載の半導体装置の製造方法。
  13. 前記配線部材と前記第２のソース電極とを同一の膜からパターニングすることにより、前記工程（ｄ）と前記工程（ｅ）とを同工程で行うことを特徴とする請求項９に記載の半導体装置の製造方法。
  14. 前記工程（ｃ）の後で前記工程（ｄ）の前に、前記溝の底面を覆い、前記導電層とオーミック接触する金属を形成する工程をさらに備え、
    前記工程（ｄ）では、前記金属の上から前記配線部材を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
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