WO2021079686A1 - 窒化物半導体装置 - Google Patents

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vertical
electrode
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柴田　大輔
田村　聡之
鶴見　直大
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パナソニック株式会社
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    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
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    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched

Definitions

  • This disclosure relates to a nitride semiconductor device.
  • Nitride semiconductors typified by gallium nitride (GaN) and aluminum nitride (AlN) are wide-gap semiconductors with a large bandgap, have a large insulation breakdown electric field, and have an electron saturation drift rate of gallium nitride (GaAs) semiconductors or It has the advantage of being larger than silicon (Si) semiconductors. Therefore, research and development of a power transistor using a nitride semiconductor, which is advantageous for high output and high withstand voltage, is being carried out.
  • GaN gallium nitride
  • AlN aluminum nitride
  • Patent Document 1 discloses a semiconductor device including a vertical field effect transistor (FET) and a Schottky barrier diode (SBD).
  • FET vertical field effect transistor
  • SBD Schottky barrier diode
  • the withstand voltage of the SBD used as the protective element is low, the withstand voltage of the entire semiconductor device is rate-determined by the withstand voltage of the SBD. That is, there is a problem that the conventional semiconductor device cannot realize the high withstand voltage characteristic of the original vertical FET.
  • the withstand voltage can be increased by using a pn junction diode instead of SBD.
  • the rising voltage of the pn junction diode is higher than the rising voltage of the SBD. Therefore, when the pn junction diode is used as the protection element, the conduction loss when the reflux current from the inductive load flows through the pn junction diode becomes large.
  • the present disclosure provides a nitride semiconductor device having a high withstand voltage and a low loss.
  • the nitride semiconductor device is a nitride semiconductor device including a vertical transistor and a vertical diode, and is a substrate and a first conductive type first provided above the substrate. It penetrates the nitride semiconductor layer, the second conductive type second nitride semiconductor layer different from the first conductive type provided above the first nitride semiconductor layer, and the second nitride semiconductor layer.
  • the first opening that reaches the first nitride semiconductor layer and the first opening that is provided at a position away from the first opening penetrates the second nitride semiconductor layer, and becomes the first nitride semiconductor layer.
  • the vertical transistor provided on the side of the substrate opposite to the first nitride semiconductor layer at a position overlapping the source electrode of the vertical transistor connected to the layer and the gate electrode in a plan view.
  • the drain electrode and the cathode electrode of the vertical diode provided on the side of the substrate opposite to the first nitride semiconductor layer at a position overlapping the anode electrode in a plan view are provided with the anode electrode.
  • the source electrode is electrically connected, and the cathode electrode and the drain electrode are electrically connected.
  • nitride semiconductor device having a high withstand voltage and a low loss.
  • FIG. 1 is a cross-sectional view of the nitride semiconductor device according to the first embodiment.
  • FIG. 2 is a circuit diagram showing an equivalent circuit of the nitride semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view of the nitride semiconductor device according to the first modification of the first embodiment.
  • FIG. 4 is a cross-sectional view of the nitride semiconductor device according to the second modification of the first embodiment.
  • FIG. 5 is a cross-sectional view of the nitride semiconductor device according to the second embodiment.
  • FIG. 6 is a diagram showing the current-voltage characteristics of the vertical diode according to the examples and the comparative examples.
  • FIG. 1 is a cross-sectional view of the nitride semiconductor device according to the first embodiment.
  • FIG. 2 is a circuit diagram showing an equivalent circuit of the nitride semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view of the nit
  • FIG. 7 is a cross-sectional view of the nitride semiconductor device according to the modified example of the second embodiment.
  • FIG. 8 is a plan view showing an example of the plan layout of the nitride semiconductor device according to the third embodiment.
  • FIG. 9 is a plan view showing another example of the plan layout of the nitride semiconductor device according to the third embodiment.
  • the nitride semiconductor device is a nitride semiconductor device including a vertical transistor and a vertical diode, which is provided on a substrate and above the substrate.
  • the substrate is located on a second opening reaching the first nitride semiconductor layer, a portion along the inner surface of each of the first opening and the second opening, and above the second nitride semiconductor layer.
  • the electron traveling layer and the electron supply layer provided in order from the side, the gate electrode of the vertical transistor provided above the electron supply layer so as to cover the first opening, and the second opening.
  • the electron supply layer and the electron supply layer are provided at a position between the anode electrode of the vertical diode provided above the electron supply layer so as to cover the first opening and the second opening in a plan view.
  • a third opening that penetrates the electron traveling layer and reaches the second nitride semiconductor layer, and a portion of the electron supplying layer and the electron traveling layer on the first opening side inside the third opening.
  • the substrate is on the opposite side of the first nitride semiconductor layer.
  • the anode electrode and the source electrode are electrically connected to each other, and the cathode electrode and the drain electrode are electrically connected to each other.
  • the vertical diode has the same configuration as the vertical transistor in which the gate and source are short-circuited, so that the withstand voltage equivalent to that of the vertical transistor can be secured. Therefore, the withstand voltage of the vertical diode can be made higher than the withstand voltage of the SBD. Further, the rising voltage of the vertical diode can be equal to or lower than the threshold voltage of the vertical transistor. Therefore, since the rising voltage of the vertical diode can be made lower than the rising voltage of the pn junction diode, the loss due to the vertical diode can be reduced. In this way, it is possible to realize a nitride semiconductor device having a high withstand voltage and a low loss.
  • the nitride semiconductor device further includes a first threshold value adjusting layer provided between the gate electrode and the electron supply layer, and the anode electrode and the electron supply layer.
  • a second threshold value adjusting layer provided between the two may be provided.
  • the carrier concentration directly under the gate electrode can be reduced by the first threshold adjustment layer.
  • the potential of the channel is raised, and the threshold voltage of the vertical transistor can be shifted to the positive side. Therefore, the vertical transistor can be operated as a normally-off field effect transistor (FET).
  • FET normally-off field effect transistor
  • the first threshold value adjusting layer and the second threshold value adjusting layer may be the second conductive type nitride semiconductor layer, respectively.
  • the first threshold adjustment layer and the second threshold adjustment layer can be continuously formed by crystal growth following the crystal growth of the electron traveling layer and the electron supply layer. Therefore, it is possible to reduce the interface defects between the electron supply layer and the first threshold adjustment layer and the second threshold adjustment layer, so that good threshold controllability can be realized. That is, the threshold voltage of the vertical transistor can be easily adjusted to a desired value, and a highly reliable nitride semiconductor device can be realized.
  • the film thickness of the second threshold value adjusting layer may be thinner than the film thickness of the first threshold value adjusting layer.
  • the amount of shift of the rising voltage of the vertical diode to the positive side can be reduced, so that the rising voltage can be further lowered.
  • the anode electrode may be connected to the electron supply layer and the portion of the electron traveling layer on the second opening side inside the third opening.
  • the anode electrode and the channel in the electron traveling layer are Schottky connected, so that the withstand voltage of the vertical diode can be increased.
  • the source electrode may be further connected to a portion of the electron supply layer and the electron traveling layer on the second opening side inside the third opening.
  • the anode electrode and the channel in the electron traveling layer are ohmic-connected via the source electrode, so that the rising voltage of the vertical diode can be lowered.
  • a plurality of the vertical transistors and a plurality of the vertical diodes may be provided, and the vertical transistors and the vertical diodes may be arranged alternately in a plan view.
  • a plurality of vertical transistors and a plurality of vertical diodes can be integrated, so that the chip area can be reduced. Further, since the heat generated by the conduction loss tends to spread over the entire chip, it is possible to suppress the heat concentration of the nitride semiconductor device.
  • the plurality of the vertical transistors and the plurality of the vertical diodes are provided, and the plurality of the vertical transistors are arranged adjacent to each other in the first region in a plan view, and the plurality of the vertical diodes are arranged. May be arranged adjacent to each other in a second region different from the first region in a plan view.
  • a plurality of vertical transistors and a plurality of vertical diodes can be integrated, so that the chip area can be reduced.
  • each figure is a schematic view and is not necessarily exactly illustrated. Therefore, for example, the scales and the like do not always match in each figure. Further, in each figure, substantially the same configuration is designated by the same reference numerals, and duplicate description will be omitted or simplified.
  • the terms “upper” and “lower” do not refer to the upward direction (vertically upward) and the downward direction (vertically downward) in absolute spatial recognition, but are based on the stacking order in the stacking configuration. It is used as a term defined by the relative positional relationship with. Also, the terms “upper” and “lower” are used not only when the two components are spaced apart from each other and another component exists between the two components, but also when the two components It also applies when the two components are placed in close contact with each other and touch each other.
  • AlGaN means a ternary mixed crystal Al x Ga 1-x N (0 ⁇ x ⁇ 1).
  • the multi-element mixed crystal is abbreviated by the arrangement of each constituent element symbol, for example, AlInN, GaInN and the like.
  • Al x Ga 1-xy In y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1 and 0 ⁇ x + y ⁇ 1), which is an example of a nitride semiconductor, is abbreviated as AlGaInN.
  • FIG. 1 is a cross-sectional view of the nitride semiconductor device 1 according to the present embodiment.
  • FIG. 2 is a circuit diagram showing an equivalent circuit of the nitride semiconductor device 1 according to the present embodiment.
  • the nitride semiconductor device 1 is a device having a laminated structure of semiconductor layers mainly composed of nitride semiconductors such as GaN and AlGaN. Specifically, the nitride semiconductor device 1 has a heterostructure of an AlGaN film and a GaN film.
  • the interface In the heterostructure of the AlGaN film and the GaN film, a high concentration of two-dimensional electron gas (2DEG: 2 Dimensional Electron Gas) is generated at the hetero interface by spontaneous polarization or piezo polarization on the (0001) plane. Therefore, even in the undoped state, the interface has a characteristic that a sheet carrier concentration of 1 ⁇ 10 13 cm- 2 or more can be obtained.
  • 2DEG 2 Dimensional Electron Gas
  • the nitride semiconductor device 1 includes a substrate 12, a drift layer 14, a block layer 16, a high resistance layer 18, a gate opening 20, an opening 22, and an electron traveling layer 24.
  • a two-dimensional electron gas 28 is generated along the interface between the electron traveling layer 24 and the electron supply layer 26.
  • the nitride semiconductor device 1 includes a vertical transistor 2 and a vertical diode 3.
  • the vertical transistor 2 and the vertical diode 3 are arranged side by side in the horizontal direction of the substrate 12.
  • the vertical transistor 2 includes a substrate 12, a drift layer 14, a block layer 16, a high resistance layer 18, a gate opening 20, an electron traveling layer 24, an electron supply layer 26, and a third.
  • the threshold adjustment layer 30, the source opening 34, the opening 36, the source electrode 40S, the gate electrode 42G, and the drain electrode 44D are included.
  • the vertical diode 3 includes a substrate 12, a drift layer 14, a block layer 16, a high resistance layer 18, an opening 22, an electron traveling layer 24, an electron supply layer 26, and a second threshold adjustment layer 32.
  • a source opening 34, an opening 38, and a cathode electrode 44C is included.
  • the substrate 12, the drift layer 14, the block layer 16, the high resistance layer 18, the electron traveling layer 24, and the electron supply layer 26 are the portions that function as the components of the vertical transistor 2 and the vertical diode 3, respectively. Includes parts that function as components. That is, the vertical transistor 2 is a part of each of the substrate 12, the drift layer 14, the block layer 16, the high resistance layer 18, the electron traveling layer 24, and the electron supply layer 26, and is located in the direction directly below the gate electrode 42G. (That is, a portion that overlaps the gate electrode 42G in a plan view) is included.
  • the vertical diode 3 is a part of each of the substrate 12, the drift layer 14, the block layer 16, the high resistance layer 18, the electron traveling layer 24, and the electron supply layer 26, and is a portion located directly below the anode electrode 42A. (That is, the portion overlapping the anode electrode 42A in a plan view) is included.
  • the components constituting the nitride semiconductor device 1 are divided into a portion belonging to the vertical transistor 2 and a portion belonging to the vertical diode 3 by the boundary between the source electrode 40S and the anode electrode 42A in a plan view. It can be divided for convenience.
  • the vertical transistor 2 is a field effect transistor (FET) that uses a two-dimensional electron gas 28 generated at the hetero interface of AlGaN / GaN as a channel.
  • the vertical transistor 2 according to the present embodiment is a normally-off type FET.
  • the source electrode 40S is grounded (that is, the potential is 0V), and a positive potential is applied to the drain electrode 44D.
  • the potential given to the drain electrode 44D is, for example, 100 V or more and 1200 V or less, but is not limited to this.
  • a negative potential for example, ⁇ 5 V
  • a positive potential for example, + 5V
  • a resistance element or an inductor element (external inductive load) is connected in series to the drain electrode 44D or the source electrode 40S. Therefore, when the vertical transistor 2 is turned on, the resistance between the source and drain of the vertical transistor 2 becomes small, so that most of the voltage applied between the source and drain is applied to the resistance element or the inductor element. It takes. Therefore, the potential actually applied to the drain electrode 44D becomes as small as about 0.5V.
  • the vertical diode 3 is connected in parallel between the source and drain of the vertical transistor 2. Specifically, as shown in FIG. 2, the anode electrode 42A of the vertical diode 3 and the source electrode 40S of the vertical transistor 2 are electrically connected. The cathode electrode 44C of the vertical diode 3 and the drain electrode 44D of the vertical transistor 2 are electrically connected.
  • the substrate 12 is a substrate made of a nitride semiconductor, and has a main surface 12a and a main surface 12b located on the opposite side of the main surface 12a, as shown in FIG.
  • the main surface 12a is the main surface on the side where the drift layer 14 is formed. Specifically, the main surface 12a substantially coincides with the c surface.
  • the main surface 12b is the main surface on the side where the drain electrode 44D and the cathode electrode 44C are formed.
  • the plan view shape of the substrate 12 is, for example, rectangular, but is not limited to this.
  • the substrate 12 is, for example, a substrate made of n + type GaN having a thickness of 300 ⁇ m and a carrier concentration of 1 ⁇ 10 18 cm -3.
  • the n-type and p-type indicate the conductive type of the semiconductor.
  • the n + type represents a state in which an n-type dopant is excessively added to the semiconductor, that is, a so-called heavy dope.
  • the n - type represents a state in which an n-type dopant is excessively added to the semiconductor, that is, so-called light doping.
  • the n-type, n + -type, and n - type are examples of the first conductive type.
  • the p-type, p + -type, and p - type are examples of the second conductive type different from the first conductive type.
  • the substrate 12 does not have to be a nitride semiconductor substrate.
  • the substrate 12 may be a silicon (Si) substrate, a silicon carbide (SiC) substrate, a zinc oxide (ZnO) substrate, or the like.
  • the drift layer 14 is an example of a first conductive type first nitride semiconductor layer provided above the substrate 12.
  • the drift layer 14 is, for example, a film made of n-type GaN having a thickness of 8 ⁇ m.
  • the donor concentration of the drift layer 14 is, for example, in the range of 1 ⁇ 10 15 cm -3 or more and 1 ⁇ 10 17 cm -3 or less, for example, 1 ⁇ 10 16 cm -3 .
  • the carbon concentration (C concentration) of the drift layer 14 is in the range of 1 ⁇ 10 15 cm -3 or more and 2 ⁇ 10 17 cm -3 or less.
  • the drift layer 14 is provided, for example, in contact with the main surface 12a of the substrate 12.
  • the drift layer 14 is formed on the main surface 12a of the substrate 12 by crystal growth such as, for example, an organometallic vapor phase epitaxial growth (MOVPE) method.
  • MOVPE organometallic vapor phase epitaxial growth
  • the block layer 16 is an example of a second conductive type second nitride semiconductor layer provided above the drift layer 14.
  • the block layer 16 is, for example, a film made of p-type GaN having a thickness of 400 nm and a carrier concentration of 1 ⁇ 10 17 cm -3.
  • the block layer 16 is provided in contact with the upper surface of the drift layer 14.
  • the block layer 16 is formed on the drift layer 14 by crystal growth such as the MOVPE method.
  • the block layer 16 may be formed by injecting magnesium (Mg) into the formed i-type GaN film.
  • the block layer 16 suppresses the leakage current between the source electrode 40S and the drain electrode 44D.
  • a reverse voltage is applied to the pn junction formed by the block layer 16 and the drift layer 14, specifically, when the drain electrode 44D has a higher potential than the source electrode 40S, A depletion layer extends to the drift layer 14.
  • the withstand voltage of the vertical transistor 2 can be increased.
  • the drain electrode 44D has a higher potential than the source electrode 40S in both the off state and the on state. Therefore, the withstand voltage of the vertical transistor 2 can be increased. Since the vertical diode 3 has the same configuration, the withstand voltage of the vertical diode 3 can be increased.
  • the block layer 16 is in contact with the source electrode 40S and the anode electrode 42A. Therefore, the block layer 16 is fixed at the same potential as the source electrode 40S and the anode electrode 42A.
  • the high resistance layer 18 is an example of a high resistance layer provided above the block layer 16.
  • the high resistance layer 18 has a higher resistance than the block layer 16.
  • the high resistance layer 18 is formed of an insulating or semi-insulating nitride semiconductor.
  • the high resistance layer 18 is, for example, a film made of undoped GaN having a thickness of 200 nm.
  • the high resistance layer 18 is provided in contact with the block layer 16.
  • the high resistance layer 18 is formed on the block layer 16 by crystal growth such as the MOVPE method.
  • the high resistance layer 18 is doped with carbon (C). Specifically, the C concentration of the high resistance layer 18 is higher than the C concentration of the block layer 16.
  • the high resistance layer 18 may contain silicon (Si) or oxygen (O) mixed during film formation.
  • the C concentration of the high resistance layer 18 is higher than the silicon concentration (Si concentration) or the oxygen concentration (O concentration).
  • the C concentration of the high resistance layer 18 is, for example, 3 ⁇ 10 17 cm -3 or more, but may be 1 ⁇ 10 18 cm -3 or more.
  • the Si concentration or O concentration of the high resistance layer 18 is, for example, 5 ⁇ 10 16 cm -3 or less, but may be 2 ⁇ 10 16 cm -3 or less.
  • the high resistance layer 18 may be formed by ion implantation of magnesium (Mg), iron (Fe), boron (B), or the like, in addition to carbon. Other ion species may be used as long as they can realize high resistance of GaN.
  • the nitride semiconductor device 1 does not include the high resistance layer 18, the electron traveling layer 24, the p-type block layer 16 and the n-type drift layer are located between the source electrode 40S and the drain electrode 44D.
  • a parasitic npn structure of 14 that is, a parasitic bipolar transistor. Therefore, when the vertical transistor 2 is in the off state, when a current flows through the p-type block layer 16, the parasitic bipolar transistor is turned on, which may reduce the withstand voltage of the vertical transistor 2. .. In this case, a malfunction of the vertical transistor 2 is likely to occur.
  • a layer for suppressing the diffusion of p-type impurities such as Mg from the block layer 16 may be provided on the upper surface of the high resistance layer 18.
  • an AlGaN layer having a thickness of 20 nm may be provided on the high resistance layer 18.
  • the gate opening 20 is an example of a first opening that penetrates the block layer 16 and reaches the drift layer 14.
  • the gate opening 20 penetrates both the high resistance layer 18 and the block layer 16.
  • the bottom surface 20a of the gate opening 20 is the top surface of the drift layer 14. As shown in FIG. 1, the bottom surface 20a is located below the interface between the block layer 16 and the drift layer 14. The bottom surface 20a is parallel to the main surface 12a of the substrate 12.
  • the gate opening 20 is formed so that the opening area becomes larger as the distance from the substrate 12 increases. Specifically, the side surface 20b of the gate opening 20 is inclined at an angle. As shown in FIG. 1, the cross-sectional view shape of the gate opening 20 is an inverted trapezoid, more specifically, an inverted isosceles trapezoid.
  • the inclination angle of the side surface 20b with respect to the bottom surface 20a is, for example, in the range of 30 ° or more and 45 ° or less.
  • the side surface 20b approaches the c-plane, so that the film quality of the electron traveling layer 24 or the like formed along the side surface 20b by crystal regrowth can be improved.
  • the inclination angle is 30 ° or more, the gate opening 20 is prevented from becoming too large, and the nitride semiconductor device 1 can be miniaturized.
  • the opening 22 is an example of a second opening provided at a position away from the gate opening 20, penetrating the block layer 16 and reaching the drift layer 14.
  • the opening 22 has the same configuration as the gate opening 20. Specifically, as shown in FIG. 3, the opening 22 has a bottom surface 22a and a side surface 22b.
  • the opening 22 and the gate opening 20 are formed, for example, at the same time.
  • the gate opening 20 and the opening 22 are high so as to partially expose the drift layer 14 after forming the drift layer 14, the block layer 16 and the high resistance layer 18 in this order on the main surface 12a of the substrate 12. It is formed by removing a part of each of the resistance layer 18 and the block layer 16. At this time, by removing the surface layer portion of the drift layer 14 by a predetermined thickness, the bottom surface 20a of the gate opening 20 and the bottom surface 22a of the opening 22 are below the interface between the block layer 16 and the drift layer 14. Is formed in.
  • the high resistance layer 18 and the block layer 16 are removed by applying a resist, patterning, and dry etching. Specifically, by patterning the resist and then baking it, the end portion of the resist is inclined at an angle. After that, dry etching is performed to form a gate opening 20 in which the side surface 20b is slanted and an opening 22 in which the side surface 22b is slanted so that the shape of the resist is transferred.
  • the electronic traveling layer 24 is an example of a first regrowth layer provided at a portion along the inner surface of each of the gate opening 20 and the opening 22 and above the block layer 16. Specifically, the electronic traveling layer 24 is provided along the bottom surface 20a and the side surface 20b of the gate opening 20 and along the bottom surface 22a and the side surface 22b of the opening 22. Further, the electronic traveling layer 24 is provided on the upper surface of the high resistance layer 18.
  • the electron traveling layer 24 is, for example, a film made of undoped GaN having a thickness of 150 nm. Although the electron traveling layer 24 is undoped, it may be n-typed by Si doping or the like.
  • the electronic traveling layer 24 is in contact with the drift layer 14 on the bottom surface 20a and the side surface 20b of the gate opening 20.
  • the electronic traveling layer 24 is in contact with the end faces of the block layer 16 and the high resistance layer 18 on the side surface 20b of the gate opening 20. Further, the electronic traveling layer 24 is in contact with the drift layer 14 at the bottom surface 22a and the side surface 22b of the opening 22.
  • the electronic traveling layer 24 is in contact with the end faces of the block layer 16 and the high resistance layer 18 on the side surface 22b of the opening 22. Further, the electronic traveling layer 24 is in contact with the upper surface of the high resistance layer 18.
  • the electron traveling layer 24 is formed by regrowth of crystals after forming the gate opening 20 and the opening 22.
  • the electronic traveling layer 24 has a channel. Specifically, a two-dimensional electron gas 28 is generated in the vicinity of the interface between the electron traveling layer 24 and the electron supply layer 26.
  • the two-dimensional electron gas 28 functions as a channel of the electron traveling layer 24.
  • the two-dimensional electron gas 28 is schematically shown by a broken line.
  • the two-dimensional electron gas 28 is bent along the interface between the electron traveling layer 24 and the electron supply layer 26, that is, along the inner surface of the gate opening 20 and the inner surface of the opening 22.
  • an AlN film having a thickness of about 1 nm may be provided as a second regrowth layer between the electron traveling layer 24 and the electron supply layer 26.
  • the AlN film can suppress alloy scattering and improve the mobility of the channel.
  • the electron supply layer 26 is an example of a third regrowth layer provided at a portion along the inner surface of each of the gate opening 20 and the opening 22 and above the block layer 16.
  • the electron traveling layer 24 and the electron supply layer 26 are provided in this order from the substrate 12 side.
  • the electron supply layer 26 has a shape along the upper surface of the electron traveling layer 24 and is formed with a substantially uniform thickness.
  • the electron supply layer 26 is, for example, a film made of undoped AlGaN having a thickness of 50 nm.
  • the electron supply layer 26 is formed by regrowth of crystals following the step of forming the electron traveling layer 24.
  • the electron supply layer 26 forms an AlGaN / GaN hetero interface with the electron traveling layer 24. As a result, the two-dimensional electron gas 28 is generated in the electron traveling layer 24.
  • the electron supply layer 26 supplies electrons to a channel (that is, a two-dimensional electron gas 28) formed in the electron traveling layer 24.
  • the first threshold value adjusting layer 30 is provided between the gate electrode 42G and the electron supply layer 26.
  • the first threshold value adjusting layer 30 is provided on the electron supply layer 26 and is in contact with the electron supply layer 26 and the gate electrode 42G, respectively.
  • the second threshold value adjusting layer 32 is provided between the anode electrode 42A and the electron supply layer 26.
  • the second threshold value adjusting layer 32 is provided on the electron supply layer 26 and is in contact with the electron supply layer 26 and the anode electrode 42A, respectively.
  • the second threshold adjustment layer 32 has the same configuration as the first threshold adjustment layer 30.
  • the film thickness of the second threshold value adjusting layer 32 is the same as the film thickness of the first threshold value adjusting layer 30.
  • the first threshold adjustment layer 30 and the second threshold adjustment layer 32 are nitride semiconductor layers made of p-type AlGaN having a thickness of 100 nm and a carrier concentration of 1 ⁇ 10 17 cm -3, respectively.
  • the first threshold value adjusting layer 30 and the second threshold value adjusting layer 32 are formed by forming a film by the MOVPE method and patterning it continuously from the step of forming the electron supply layer 26.
  • the vertical transistor 2 can be realized as a normally-off type FET. That is, when a potential of 0 V is applied to the gate electrode 42G, the vertical transistor 2 can be turned off. Similarly, by providing the second threshold value adjusting layer 32, the rising voltage of the vertical diode 3 can be made equivalent to that of the vertical transistor 2.
  • the first threshold adjustment layer 30 and the second threshold adjustment layer 32 do not have to be p-type nitride semiconductor layers.
  • the first threshold adjustment layer 30 and the second threshold adjustment layer 32 may be an insulating film such as a silicon nitride film or a silicon oxide film.
  • the first threshold adjustment layer 30 and the second threshold adjustment layer 32 may be formed by using any material as long as it can raise the potential of the channel.
  • the first threshold adjustment layer 30 and the second threshold adjustment layer 32 may be formed by using different materials.
  • the source opening 34 is an example of a third opening that penetrates the electron traveling layer 24 and the electron supply layer 26 and reaches the block layer 16 at a position between the gate opening 20 and the opening 22 in a plan view. is there.
  • the source opening 34 also penetrates the high resistance layer 18.
  • the source opening 34 is arranged at a position away from the gate electrode 42G in a plan view. In the present embodiment, at least a part of the source electrode 40S and a part of the anode electrode 42A are formed inside the source opening 34.
  • the bottom surface 34a of the source opening 34 is the top surface of the block layer 16. As shown in FIG. 1, the bottom surface 34a is located below the interface between the high resistance layer 18 and the block layer 16. The bottom surface 34a is parallel to the main surface 12a of the substrate 12.
  • the source opening 34 is formed so that the opening area is constant regardless of the distance from the substrate 12. Specifically, the side surfaces 34b and 34c of the source opening 34 are perpendicular to the bottom surface 34a. That is, the cross-sectional shape of the source opening 34 is rectangular.
  • the side surface 34b is the side surface on the gate opening 20 side.
  • a two-dimensional electron gas 28 that functions as a channel of the vertical transistor 2 is exposed on the side surface 34b.
  • the two-dimensional electron gas 28 exposed on the side surface 34b is connected to the source electrode 40S.
  • the side surface 34c is the side surface on the opening 22 side.
  • a two-dimensional electron gas 28 that functions as a current path for the vertical diode 3 is exposed on the side surface 34c.
  • the two-dimensional electron gas 28 exposed on the side surface 34c is connected to the anode electrode 42A.
  • the source opening 34 may be formed so that the opening area becomes larger as the distance from the substrate 12 increases, similarly to the gate opening 20 and the opening 22.
  • the side surfaces 34b and 34c of the source opening 34 may be inclined at an angle.
  • the cross-sectional shape of the source opening 34 may be an inverted trapezoid, more specifically, an inverted isosceles trapezoid.
  • the inclination angles of the side surfaces 34b and 34c with respect to the bottom surface 34a may be, for example, in the range of 30 ° or more and 60 ° or less.
  • the inclination angle of the side surface 34b and the inclination angle of the side surface 34c may be the same or different.
  • the inclination angle of the side surface 34b of the source opening 34 may be larger than the inclination angle of the side surface 20b of the gate opening 20. Since the side surface 34b is inclined obliquely, the contact area between the source electrode 40S and the electron traveling layer 24 (two-dimensional electron gas 28) is increased, so that ohmic connection is easily performed.
  • the opening 36 is further provided so as to sandwich the gate opening 20, the first threshold adjustment layer 30, and the gate electrode 42G between the gate opening 20 and the source opening 34 in a plan view.
  • the opening 36 penetrates the electron supply layer 26, the electron traveling layer 24, and the high resistance layer 18 and reaches the block layer 16.
  • a source electrode 40S is formed inside the opening 36, and is electrically connected to the two-dimensional electron gas 28 exposed on the side surface 36b of the opening 36.
  • the side surface 36b is a side surface on the gate opening 20 side.
  • an opening 38 is further provided so as to sandwich the opening 22 and the second threshold value adjusting layer 32 with the source opening 34.
  • the opening 38 penetrates the electron supply layer 26, the electron traveling layer 24, and the high resistance layer 18 and reaches the block layer 16.
  • An anode electrode 42A is formed inside the opening 38, and is electrically connected to the two-dimensional electron gas 28 exposed on the side surface 38c of the opening 38.
  • the side surface 38c is a side surface on the opening 22 side.
  • the source opening 34, the openings 36 and 38 are, for example, following the crystal regrowth step (specifically, the step of forming the first threshold adjustment layer 30 and the second threshold adjustment layer 32), and the gate opening 20 It is formed by etching the electron supply layer 26, the electron traveling layer 24, and the high resistance layer 18 so as to expose the block layer 16 in a region different from the opening 22 and the opening 22. At this time, by removing the surface layer portion of the block layer 16, the bottom surface 34a of the source opening 34, the bottom surface 36a of the opening 36, and the bottom surface 38a of the opening 38 are more than the interface between the high resistance layer 18 and the block layer 16. Formed downward. The same applies to the openings 36 and 38.
  • the source opening 34, the openings 36 and 38 are formed into a predetermined shape by, for example, patterning by photolithography, dry etching, or the like.
  • the source electrode 40S is provided in each of the source opening 34 and the opening 36.
  • the source electrode 40S is provided so as to sandwich the gate electrode 42G, the first threshold value adjusting layer 30, and the gate opening 20.
  • the source electrode 40S is connected to the portion of the electron supply layer 26 and the electron traveling layer 24 on the gate opening 20 side and the block layer 16 inside each of the source opening 34 and the opening 36.
  • the source electrode 40S is provided so as to fill the source opening 34 and the opening 36 at positions away from the gate electrode 42G, respectively.
  • the source electrode 40S is ohmicly connected to the electron traveling layer 24 and the electron supply layer 26.
  • the source electrode 40S is in direct contact with the two-dimensional electron gas 28 at each of the side surface 34b of the source opening 34 and the side surface 36b of the opening 36. Thereby, the contact resistance between the source electrode 40S and the two-dimensional electron gas 28 (channel) can be reduced.
  • the source electrode 40S is formed by using a conductive material such as metal.
  • a conductive material such as metal.
  • As the material of the source electrode 40S for example, a material that is ohmic-connected to the n-type semiconductor such as Ti / Al can be used.
  • the source electrode 40S is formed by patterning a conductive film formed by, for example, sputtering or vapor deposition.
  • the gate electrode 42G is provided above the electron supply layer 26 so as to cover the gate opening 20.
  • the gate electrode 42G is provided in contact with the upper surface of the first threshold value adjusting layer 30.
  • the gate electrode 42G is located inside the gate opening 20 in a plan view, for example. That is, in the example shown in FIG. 1, the gate electrode 42G does not cover the entire gate opening 20 but only a part of the gate electrode 42G.
  • the gate electrode 42G may cover the entire gate opening 20 in a plan view. Specifically, in the cross-sectional view shown in FIG. 1, the end of the gate electrode 42G closest to the source electrode 40S is closer to the source electrode 40S than the opening end of the gate opening 20 (that is, the upper end of the side surface 20b). It may be located close to each other.
  • the gate electrode 42G is formed by using a conductive material such as metal.
  • the gate electrode 42G is formed using palladium (Pd).
  • a material that is shotkey-connected to the n-type semiconductor can be used, and for example, a nickel (Ni) -based material, tungsten silicide (WSi), gold (Au), or the like is used. be able to.
  • the gate electrode 42G is formed by patterning a conductive film formed by, for example, sputtering or vapor deposition after the formation of the first threshold adjusting layer 30, the formation of the source opening 34, or the formation of the source electrode 40S. It is formed.
  • the anode electrode 42A is provided above the electron supply layer 26 so as to cover the opening 22.
  • the anode electrode 42A is provided in contact with the upper surface of the second threshold value adjusting layer 32.
  • the anode electrode 42A covers the entire opening 22 in a plan view.
  • a part of the anode electrode 42A is provided inside the source opening 34 and the opening 38.
  • the anode electrode 42A is in contact with the source electrode 40S inside the source opening 34.
  • anode electrode 42A is connected to the portion of the electron supply layer 26 and the electron traveling layer 24 on the opening 22 side and the block layer 16 inside each of the source opening 34 and the opening 38.
  • the anode electrode 42A is in direct contact with the two-dimensional electron gas 28 at each of the side surface 34c of the source opening 34 and the side surface 38c of the opening 38.
  • the anode electrode 42A is formed by using the same material as the gate electrode 42G.
  • the anode electrode 42A is formed using Pd. Therefore, the anode electrode 42A is Schottky connected to the electron supply layer 26 and the electron traveling layer 24.
  • the drain electrode 44D and the cathode electrode 44C are provided on the side of the substrate 12 opposite to the drift layer 14. Specifically, the drain electrode 44D and the cathode electrode 44C are provided in contact with the main surface 12b of the substrate 12.
  • the drain electrode 44D and the cathode electrode 44C are formed by using a conductive material such as metal.
  • a conductive material such as metal.
  • a material that is ohmic-connected to the n-type semiconductor, such as Ti / Al can be used as in the material of the source electrode 40S.
  • the drain electrode 44D and the cathode electrode 44C are formed by patterning a conductive film formed by, for example, sputtering or vapor deposition.
  • the drain electrode 44D and the cathode electrode 44C are flat plate-shaped electrodes provided on the main surface 12b of the substrate 12. Therefore, the drain electrode 44D and the cathode electrode 44C are electrically connected.
  • the portion located at a position overlapping the gate electrode 42G in a plan view is the drain electrode 44D.
  • the portion located at a position overlapping the anode electrode 42A in a plan view is the cathode electrode 44C.
  • the vertical diode 3 has a configuration equivalent to a configuration in which the gate and source of the vertical transistor 2 are short-circuited.
  • the reverse characteristic of the vertical diode 3 can have a withstand voltage equivalent to that of the off characteristic of the vertical transistor 2.
  • the rising voltage of the pn junction diode is generally about 3.4V.
  • the rising voltage of the vertical diode 3 is substantially equal to the threshold voltage of the vertical transistor 2, and can be easily designed to be 3.4 V or less.
  • the threshold voltage and the rising voltage can be adjusted by, for example, the film thicknesses of the first threshold adjustment layer 30 and the second threshold adjustment layer 32.
  • a nitride semiconductor device 1 that can operate with a higher withstand voltage than the conventional one and can execute energy consumption due to a surge voltage and a reflux current with a low loss.
  • the material connected to the two-dimensional electron gas 28, which is a channel is different between the vertical diode 3 and the vertical transistor 2.
  • the material ohmically connected to the n-type semiconductor is in contact with the two-dimensional electron gas 28 as the source electrode 40S, whereas in the vertical diode 3, the n-type is used.
  • a material that is shotkey-connected to the semiconductor is in contact with the two-dimensional electron gas 28 as part of the anode electrode 42A. Therefore, the rising voltage of the vertical diode 3 is higher than the threshold voltage of the vertical transistor 2 by the voltage corresponding to the forward voltage (offset voltage) due to the Schottky connection. Therefore, even when the vertical transistor 2 is a normalion type and the threshold voltage is less than 0V, the rising voltage of the vertical diode 3 can be made higher than 0V.
  • the electronic traveling layer 24 is provided on the bottom surface portion 24a provided on the bottom surface 20a, the inclined portion 24b provided along the side surface 20b, and the upper surface of the high resistance layer 18. It has a flat portion 24c.
  • the length A of the inclined portion 24b along the direction parallel to the substrate 12 is longer than the length B of the flat portion 24c along the thickness direction of the substrate 12.
  • GaN crystal growth is performed so that the c-plane of the GaN crystal is parallel to the main surface 12a of the substrate 12.
  • the carrier concentration of the two-dimensional electron gas 28 is lower in the portion oblique to the c-plane than in the portion parallel to the c-plane because the polarization is smaller. That is, the two-dimensional electron gas 28 has a lower carrier concentration in the inclined portion 24b than in the flat portion 24c. Therefore, the portion of the two-dimensional electron gas 28 in the inclined portion 24b is susceptible to the stenosis effect of the depletion layer extending from the block layer 16.
  • the length A of the inclined portion 24b is longer than the length B of the flat portion 24c. Therefore, the two-dimensional electron gas 28 is separated from the block layer 16 in the portion in the inclined portion 24b than in the portion in the flat portion 24c. Therefore, the channel narrowing effect due to the depletion layer can be suppressed, so that the decrease in on-resistance is suppressed.
  • the depths of the source opening 34, the openings 36 and 38 also become shallow. Therefore, the shallower the source opening 34, the opening 36 and 38, the shorter the process time required for removing the film by etching. Further, since the source opening 34 and the openings 36 and 38 are shallow, the coverage of the metal electrode formed in the subsequent process is also improved, so that the on-resistance is reduced.
  • the length A of the inclined portion 24b is shorter than the length B of the flat portion 24c, which not only enables a large current operation, but also facilitates the process and reduces the on-resistance. can do.
  • the threshold voltage can be adjusted depending on whether the gate electrode 42G completely covers or only partially covers the gate opening 20. That is, the threshold voltage can be adjusted according to the position of the end portion of the gate electrode 42G.
  • the gate electrode 42G covers at least a part of the bottom surface 20a and the side surface 20b of the gate opening 20 in a plan view, for example.
  • the gate electrode 42G is provided inside the gate opening 20 in a plan view.
  • the end portion of the gate electrode 42G is located at a position away from the source electrode 40S from the upper end of the side surface 20b of the gate opening 20 in the direction parallel to the substrate 12. doing.
  • the end portions of the gate electrode 42G may be located in the direction directly above the side surface 20b, that is, at overlapping positions in a plan view.
  • the threshold voltage of the vertical transistor 2 is determined only by the configuration of the portion along the side surface 20b of the gate opening 20. Therefore, since the carrier concentration of the flat portion 24c can be increased, the on-resistance can be reduced.
  • the gate electrode 42G may cover all of the bottom surface 20a and the side surface 20b in a plan view.
  • the gate opening 20 may be provided inside the gate electrode 42G in a plan view.
  • the end portion of the gate electrode 42G is closer to the source electrode 40S than the upper end of the side surface 20b of the gate opening 20. It is located in a close position.
  • the threshold voltage of the vertical transistor 2 is a portion along the side surface 20b of the gate opening 20 (specifically, an inclined portion of the two-dimensional electron gas 28) and a flat portion outside the gate opening 20.
  • the flat portion of the two-dimensional electron gas 28 is determined by the one having the higher threshold voltage.
  • the threshold voltage is determined in the flat portion of the two-dimensional electron gas 28
  • the distance from the block layer 16 to the two-dimensional electron gas 28 is made longer in the flat portion than in the inclined portion.
  • the length A of the inclined portion 24b of the electronic traveling layer 24 is made longer than the length B of the flat portion 24c.
  • FIG. 3 is a cross-sectional view of the nitride semiconductor device 101 according to this modification. As shown in FIG. 3, the nitride semiconductor device 101 is different from the nitride semiconductor device 1 according to the first embodiment in that it includes a drift layer 114 instead of the drift layer 14.
  • the donor concentration in the drift layer 114 is different in the vertical direction in two stages. Specifically, as shown in FIG. 3, the drift layer 114 has a high-concentration layer 114a and a low-concentration layer 114b.
  • the high concentration layer 114a is provided in contact with the main surface 12a of the substrate 12.
  • the low-concentration layer 114b is provided between the high-concentration layer 114a and the block layer 16 in contact with each other.
  • the low-concentration layer 114b has a lower donor concentration than the high-concentration layer 114a.
  • the drain electrode is turned off.
  • the extension of the depletion layer into the drift layer 114 is promoted.
  • the withstand voltage of the vertical transistor 2 when it is off can be increased. The same applies to the vertical diode 3.
  • the drift layer 114 may be divided into three layers, four layers, or five or more layers.
  • the drift layer 114 may have a multilayer structure in which the donor concentration gradually increases from the substrate 12 side to the block layer 16 side, and the thickness of each layer may be sufficiently small.
  • a graded structure may be formed in which the donor concentration is gradually reduced from the substrate 12 side to the block layer 16 side in the drift layer 114. Also in this case, the same effect as that of the present embodiment can be obtained.
  • the donor concentration may be controlled by the Si concentration that serves as a donor, or by the C concentration that serves as an acceptor that compensates for Si. In short, it is important that there are multiple net donor concentrations within the drift layer 114.
  • FIG. 4 is a cross-sectional view of the nitride semiconductor device 102 according to this modification.
  • the nitride semiconductor device 102 includes a source electrode 140S and an anode electrode 142A instead of the source electrode 40S and the anode electrode 42A as compared with the nitride semiconductor device 101 according to the first modification. The points are different. Further, the nitride semiconductor device 102 is newly provided with an electrode portion 140A.
  • the source electrode 140S covers not only the bottom surface 34a and the side surface 34b of the source opening 34 but also the side surface 34c on the opening 22 side. That is, the source electrode 140S is connected to the portion of the electron supply layer 26 and the electron traveling layer 24 on the opening 22 side inside the source opening 34.
  • the source electrode 140S is formed by using a material that is ohmic-connected to an n-type semiconductor, such as Ti / Al, like the source electrode 40S according to the first embodiment.
  • the electrode portion 140A covers the bottom surface 38a and the side surface 38c of the opening 38. That is, the electrode portion 140A is connected to the portion of the electron supply layer 26 and the electron traveling layer 24 on the opening 22 side inside the opening 38.
  • the electrode portion 140A is formed by using a material such as Ti / Al that is ohmic-connected to the n-type semiconductor.
  • the anode electrode 142A is not in direct contact with either the side surface 34c of the source opening 34 or the side surface 38c of the opening 38. Specifically, the anode electrode 142A is electrically connected to the two-dimensional electron gas 28 of the electron traveling layer 24 via the source electrode 140S and the electrode portion 140A. More specifically, the anode electrode 142A is ohmic-connected to the two-dimensional electron gas 28 of the electron traveling layer 24 via the source electrode 140S and the electrode portion 140A.
  • the offset voltage is not generated at the connection portion with the two-dimensional electron gas 28, so that the rising voltage of the vertical diode 3 can be made lower.
  • FIG. 5 is a cross-sectional view of the nitride semiconductor device 201 according to the present embodiment.
  • the nitride semiconductor device 201 has a second threshold adjustment layer 232 instead of the second threshold adjustment layer 32 as compared with the nitride semiconductor device 101 according to the first modification of the first embodiment. The difference is that
  • the film thickness of the second threshold adjustment layer 232 is different from that of the second threshold adjustment layer 32. Specifically, the film thickness of the second threshold adjustment layer 232 is thinner than the film thickness of the first threshold adjustment layer 30. For example, the film thickness of the second threshold adjustment layer 232 is less than half the film thickness of the first threshold adjustment layer 30. The film thickness of the second threshold adjustment layer 232 may be 1/4 or less of the film thickness of the first threshold adjustment layer 30. As an example, when the film thickness of the first threshold adjustment layer 30 is 200 nm, the film thickness of the first threshold adjustment layer 30 is 50 nm.
  • the second threshold value adjustment layer 232 is formed, for example, by forming the first threshold value adjustment layer 30 and the second threshold value adjustment layer 32 according to the first embodiment, and then further thinly scraping only the second threshold value adjustment layer 32 by etching. It is formed.
  • the film thickness of the second threshold value adjustment layer 232 is thinner than the film thickness of the first threshold value adjustment layer 30, the effect of raising the potential of the conduction band end of the channel portion by the second threshold value adjustment layer 232 can be weakened. As a result, the amount of shift of the rising voltage of the vertical diode 3 (threshold voltage of the vertical transistor 2) to the positive side can be reduced. That is, the rising voltage of the vertical diode 3 can be brought closer to 0V.
  • FIG. 6 is a diagram showing the current-voltage characteristics of the vertical diode according to the examples and the comparative examples.
  • the horizontal axis represents the voltage between the anode and the cathode
  • the vertical axis represents the current between the anode and the cathode.
  • the voltage at the inflection point of the graph is the rising voltage.
  • a comparative example is a pn junction diode.
  • the first embodiment is the vertical diode 3 according to the present embodiment.
  • the second embodiment is the vertical diode 3 according to the first modification of the first embodiment. That is, the only difference between Example 1 and Example 2 is that the film thickness of the second threshold adjustment layer 232 is thinner than the film thickness of the second threshold adjustment layer 32.
  • Example 1 the rising voltage of both Example 1 and Example 2 is lower than that of the comparative example which is a pn junction diode. Further, the rising voltage is lower in Example 1 in which the film thickness is reduced than in Example 2 in which the film thickness of the second threshold adjustment layer of the vertical diode 3 is the same.
  • the rising voltage of the vertical diode 3 can be lowered.
  • FIG. 7 is a cross-sectional view of the nitride semiconductor device 202 according to this modification.
  • the nitride semiconductor device 202 according to the present modification has a source electrode 140S instead of the source electrode 40S and the anode electrode 42A as compared with the nitride semiconductor device 201 according to the second embodiment. The difference is that the anode electrode 142A is provided. Further, the nitride semiconductor device 102 is newly provided with an electrode portion 140A.
  • the source electrode 140S, the anode electrode 142A, and the electrode portion 140A are the same as the source electrode 140S, the anode electrode 142A, and the electrode portion 140A according to the second modification of the first embodiment.
  • the nitride semiconductor device 202 according to the present modification does not generate an offset voltage at the connection portion with the two-dimensional electron gas 28, similarly to the nitride semiconductor device 102 according to the modification 2 of the first embodiment.
  • the rising voltage of the vertical diode 3 can be made lower.
  • the nitride semiconductor devices 1, 101, 102, 201 and 202 each include one vertical transistor 2 and one vertical diode 3 has been described. And at least one of the vertical diodes 3 may be provided.
  • FIG. 8 is a plan view showing a plan layout of the nitride semiconductor device 301 according to the present embodiment.
  • the nitride semiconductor device 301 includes a plurality of vertical transistors 2 and a plurality of vertical diodes 3.
  • the vertical transistor 2 and the vertical diode 3 are arranged alternately in a plan view.
  • the cross-sectional shape of the vertical transistor 2 and the vertical diode 3 along the alignment direction has, for example, a shape in which the nitride semiconductor device 1 shown in FIG. 1 is repeated side by side a plurality of times.
  • the opening 36 and the opening 38 may be one opening like the source opening 34.
  • the vertical diode 3 operates so as to pass a reflux current when the vertical transistor 2 is in the off state. That is, the vertical diode 3 is turned on when the vertical transistor 2 is turned off. The vertical diode 3 is turned off when the vertical transistor 2 is on. As described above, the vertical transistor 2 and the vertical diode 3 are mutually exclusive in the on state and the off state.
  • FIG. 9 is a plan view showing a plan layout of the nitride semiconductor device 302 according to the present embodiment.
  • the plurality of vertical transistors 2 are arranged adjacent to each other in the first region 302a in a plan view.
  • the cross-sectional shape of the plurality of vertical transistors 2 along the arrangement direction has, for example, a shape in which only the vertical transistors 2 shown in FIG. 1 are repeated horizontally and a plurality of times.
  • the source opening 34 of one vertical transistor 2 is shared with the opening 36 of the adjacent vertical transistor 2. That is, the source opening 34 of one vertical transistor 2 is the opening 36 of the adjacent vertical transistor 2, and only the source electrode 40S is provided, and a part of the anode electrode 42A is not provided.
  • the plurality of vertical diodes 3 are arranged adjacent to each other in the second region 302b in a plan view.
  • the cross-sectional shape of the plurality of vertical diodes 3 along the arrangement direction has, for example, a shape in which only the vertical diodes 3 shown in FIG. 1 are arranged side by side and repeated a plurality of times.
  • the source opening 34 of one vertical diode 3 is shared with the opening 38 of the adjacent vertical diode 3. That is, the source opening 34 of one vertical diode 3 is the opening 38 of the adjacent vertical diode 3, and only a part of the anode electrode 42A is provided, and the source electrode 40S is not provided.
  • Each of the first region 302a and the second region 302b is a region divided into two when the nitride semiconductor device 302 is viewed in a plan view, for example.
  • the first region 302a and the second region 302b are regions of the same size, but may be different from each other.
  • the width of one vertical diode 3 can be shorter than the width of one vertical transistor 2. Therefore, the second region 302b in which the plurality of vertical diodes 3 are arranged can be made smaller than the first region 302a.
  • the anode electrode 42A and the source electrode 40S are electrically connected via an electrode pad (not shown).
  • the anode electrode 42A and the source electrode 40S may be directly connected as in the source opening 34 shown in FIG.
  • the vertical transistor 2 and the vertical diode 3 can be integrated. As a result, small nitride semiconductor devices 301 and 302 having high withstand voltage and low loss can be realized.
  • the number of vertical transistors 2 and vertical diodes 3 is the same, but may be different. Further, for example, a plurality of vertical transistors 2 and a plurality of vertical diodes 3 may be arranged alternately.
  • the nitride semiconductor device according to each of the above embodiments does not have to include at least one of the first threshold adjustment layer and the second threshold adjustment layer.
  • the gate electrode 42G may be provided in contact with the upper surface of the electron supply layer 26.
  • the anode electrode 42A may be provided in contact with the upper surface of the electron supply layer 26.
  • the nitride semiconductor device does not have to include the high resistance layer 18.
  • drift layer 14 and the block layer 16 may be separated by the vertical transistor 2 and the vertical diode 3.
  • the first conductive type may be p type, p + type and p ⁇ type
  • the second conductive type may be n type, n + type and n ⁇ type.
  • the nitride semiconductor device according to the present disclosure can be used as a power device such as a power transistor used in a power supply circuit of a consumer device such as a television, for example.
  • Nitride semiconductor device 2 Vertical transistor 3 Vertical diode 12 Substrate 12a, 12b Main surface 14, 114 Drift layer 16 Block layer 18 High resistance layer 20 Gate opening 20a, 22a, 34a, 36a, 38a Bottom surface 20b, 22b, 34b, 34c, 36b, 38c Side surface 22, 36, 38 Opening 24 Electronic traveling layer 24a Bottom surface 24b Inclined part 24c Flat part 26 Electronic supply layer 28 Two-dimensional electron gas 30 First threshold adjustment layer 32, 232 Second threshold adjustment layer 34 Source opening 40S, 140S Source electrode 42A, 142A Anode electrode 42G Gate electrode 44C Cathode electrode 44D Drain electrode 114a High concentration layer 114b Low concentration layer 140A Electrode portion 302a First Area 302b Second area

Landscapes

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Abstract

縦型トランジスタ（２）と、縦型ダイオード（３）とを備える窒化物半導体装置（１）は、基板（１２）と、第１導電型のドリフト層（１４）と、第２導電型のブロック層（１６）と、ブロック層（１６）を貫通するゲート開口部（２０）及び開口部（２２）と、ゲート開口部（２０）及び開口部（２２）の各々の内面に沿った部分とブロック層（１６）の上方とに設けられた電子走行層（２４）及び電子供給層（２６）と、ゲート開口部（２０）及び開口部（２２）をそれぞれ覆うように設けられたゲート電極（４２Ｇ）及びアノード電極（４２Ａ）と、電子供給層（２６）及び電子走行層（２４）に接続されたソース電極（４０Ｓ）と、ドレイン電極（４４Ｄ）及びカソード電極（４４Ｃ）とを備え、アノード電極（４２Ａ）とソース電極（４０Ｓ）とは、電気的に接続されており、カソード電極（４４Ｃ）とドレイン電極（４４Ｄ）とは、電気的に接続されている。

Description

窒化物半導体装置
　本開示は、窒化物半導体装置に関する。
　窒化ガリウム（ＧａＮ）及び窒化アルミニウム（ＡｌＮ）に代表される窒化物半導体は、バンドギャップが大きいワイドギャップ半導体であり、絶縁破壊電界が大きく、電子の飽和ドリフト速度がヒ化ガリウム（ＧａＡｓ）半導体又はシリコン（Ｓｉ）半導体に比べて大きいという特長を有している。このため、高出力化、かつ、高耐圧化に有利な窒化物半導体を用いたパワートランジスタの研究開発が行われている。
　例えば、特許文献１には、縦型の電界効果トランジスタ（ＦＥＴ）とショットキーバリアダイオード（ＳＢＤ）とを備える半導体装置が開示されている。ＳＢＤは、サージ電圧に対するＦＥＴの保護素子として機能する。
特開２０１１－１３５０９４号公報
　縦型トランジスタは、例えばインバータに応用され、誘導性負荷のスイッチング動作を行う。ターンオフ時には、誘導性負荷が蓄えたエネルギーを縦型トランジスタで消費する必要がある。このため、場合によっては、縦型トランジスタの破壊が起こりうる。当該破壊の発生を抑制するために、縦型トランジスタを保護する保護素子として、ダイオードが並列に接続される。これにより、ターンオフ時の誘導性負荷からのエネルギーをダイオードによって還流電流として消費することができるので、縦型トランジスタの破壊の発生を抑制することができる。
　しかしながら、上記従来の半導体装置では、保護素子として用いられるＳＢＤの耐圧が低いため、半導体装置全体の耐圧がＳＢＤの耐圧に律速される。つまり、従来の半導体装置では、本来の縦型ＦＥＴが有する高耐圧特性を実現することができないという問題がある。
　これに対して、ＳＢＤの代わりにｐｎ接合ダイオードを用いることで、耐圧を高めることができる。しかしながら、ｐｎ接合ダイオードの立ち上がり電圧は、ＳＢＤの立ち上がり電圧より高いという問題がある。このため、ｐｎ接合ダイオードを保護素子として用いた場合には、誘導性負荷からの還流電流がｐｎ接合ダイオードを流れる際の導通損失が大きくなる。
　そこで、本開示は、高耐圧で、かつ、低損失な窒化物半導体装置を提供する。
　本開示の一態様に係る窒化物半導体装置は、縦型トランジスタと、縦型ダイオードとを備える窒化物半導体装置であって、基板と、前記基板の上方に設けられた第１導電型の第１窒化物半導体層と、前記第１窒化物半導体層の上方に設けられた、前記第１導電型とは異なる第２導電型の第２窒化物半導体層と、前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層にまで達する第１開口部と、前記第１開口部から離れた位置に設けられ、前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層にまで達する第２開口部と、前記第１開口部及び前記第２開口部の各々の内面に沿った部分と前記第２窒化物半導体層の上方とに、前記基板側から順に設けられた電子走行層及び電子供給層と、前記第１開口部を覆うように前記電子供給層の上方に設けられた、前記縦型トランジスタのゲート電極と、前記第２開口部を覆うように前記電子供給層の上方に設けられた、前記縦型ダイオードのアノード電極と、平面視における前記第１開口部と前記第２開口部との間の位置において、前記電子供給層及び前記電子走行層を貫通し、前記第２窒化物半導体層にまで達する第３開口部と、前記第３開口部の内部において、前記電子供給層及び前記電子走行層の前記第１開口部側の部分と、前記第２窒化物半導体層とに接続された、前記縦型トランジスタのソース電極と、平面視において前記ゲート電極に重なる位置において、前記基板の前記第１窒化物半導体層とは反対側に設けられた、前記縦型トランジスタのドレイン電極と、平面視において前記アノード電極に重なる位置において、前記基板の前記第１窒化物半導体層とは反対側に設けられた、前記縦型ダイオードのカソード電極とを備え、前記アノード電極と前記ソース電極とは、電気的に接続されており、前記カソード電極と前記ドレイン電極とは、電気的に接続されている。
　本開示によれば、高耐圧で、かつ、低損失な窒化物半導体装置を提供することができる。
図１は、実施の形態１に係る窒化物半導体装置の断面図である。 図２は、実施の形態１に係る窒化物半導体装置の等価回路を示す回路図である。 図３は、実施の形態１の変形例１に係る窒化物半導体装置の断面図である。 図４は、実施の形態１の変形例２に係る窒化物半導体装置の断面図である。 図５は、実施の形態２に係る窒化物半導体装置の断面図である。 図６は、実施例及び比較例に係る縦型ダイオードの電流－電圧特性を示す図である。 図７は、実施の形態２の変形例に係る窒化物半導体装置の断面図である。 図８は、実施の形態３に係る窒化物半導体装置の平面レイアウトの一例を示す平面図である。 図９は、実施の形態３に係る窒化物半導体装置の平面レイアウトの別の一例を示す平面図である。
　（本開示の概要）
　上記課題を解決するために、本開示の一態様に係る窒化物半導体装置は、縦型トランジスタと、縦型ダイオードとを備える窒化物半導体装置であって、基板と、前記基板の上方に設けられた第１導電型の第１窒化物半導体層と、前記第１窒化物半導体層の上方に設けられた、前記第１導電型とは異なる第２導電型の第２窒化物半導体層と、前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層にまで達する第１開口部と、前記第１開口部から離れた位置に設けられ、前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層にまで達する第２開口部と、前記第１開口部及び前記第２開口部の各々の内面に沿った部分と前記第２窒化物半導体層の上方とに、前記基板側から順に設けられた電子走行層及び電子供給層と、前記第１開口部を覆うように前記電子供給層の上方に設けられた、前記縦型トランジスタのゲート電極と、前記第２開口部を覆うように前記電子供給層の上方に設けられた、前記縦型ダイオードのアノード電極と、平面視における前記第１開口部と前記第２開口部との間の位置において、前記電子供給層及び前記電子走行層を貫通し、前記第２窒化物半導体層にまで達する第３開口部と、前記第３開口部の内部において、前記電子供給層及び前記電子走行層の前記第１開口部側の部分と、前記第２窒化物半導体層とに接続された、前記縦型トランジスタのソース電極と、平面視において前記ゲート電極に重なる位置において、前記基板の前記第１窒化物半導体層とは反対側に設けられた、前記縦型トランジスタのドレイン電極と、平面視において前記アノード電極に重なる位置において、前記基板の前記第１窒化物半導体層とは反対側に設けられた、前記縦型ダイオードのカソード電極とを備え、前記アノード電極と前記ソース電極とは、電気的に接続されており、前記カソード電極と前記ドレイン電極とは、電気的に接続されている。
　これにより、縦型ダイオードは、ゲート－ソース間を短絡した縦型トランジスタと同様の構成を有するので、縦型トランジスタと同等の耐圧を確保することができる。したがって、縦型ダイオードの耐圧をＳＢＤの耐圧よりも高くすることができる。また、縦型ダイオードの立ち上がり電圧を、縦型トランジスタの閾値電圧と同等以下にすることができる。したがって、縦型ダイオードの立ち上がり電圧をｐｎ接合ダイオードの立ち上がり電圧よりも低くすることができるので、縦型ダイオードによる損失を低減することができる。このように、高耐圧で、かつ、低損失な窒化物半導体装置を実現することができる。
　また、例えば、本開示の一態様に係る窒化物半導体装置は、さらに、前記ゲート電極と前記電子供給層との間に設けられた第１閾値調整層と、前記アノード電極と前記電子供給層との間に設けられた第２閾値調整層とを備えてもよい。
　これにより、第１閾値調整層によってゲート電極の直下のキャリア濃度を低減することができる。キャリア濃度が低減することで、チャネルのポテンシャルが持ち上がり、縦型トランジスタの閾値電圧を正側にシフトさせることができる。したがって、縦型トランジスタをノーマリオフ型の電界効果トランジスタ（ＦＥＴ）として動作させることができる。
　また、例えば、前記第１閾値調整層及び前記第２閾値調整層はそれぞれ、前記第２導電型の窒化物半導体層であってもよい。
　これにより、電子走行層及び電子供給層の結晶成長に続いて連続的に第１閾値調整層及び第２閾値調整層を結晶成長によって形成することができる。このため、電子供給層と第１閾値調整層及び第２閾値調整層との界面欠陥を低減することができるので、良好な閾値制御性を実現することができる。つまり、縦型トランジスタの閾値電圧を所望の値に調整しやすくなり、信頼性の高い窒化物半導体装置を実現することができる。
　また、例えば、前記第２閾値調整層の膜厚は、前記第１閾値調整層の膜厚より薄くてもよい。
　これにより、縦型ダイオードの立ち上がり電圧の正側へのシフト量を減らすことができるので、立ち上がり電圧を更に低くすることができる。
　また、例えば、前記アノード電極は、前記第３開口部の内部において、前記電子供給層及び前記電子走行層の前記第２開口部側の部分に接続されていてもよい。
　これにより、アノード電極と電子走行層内のチャネルとがショットキー接続されるので、縦型ダイオードの耐圧を高めることができる。
　また、例えば、前記ソース電極は、さらに、前記第３開口部の内部において、前記電子供給層及び前記電子走行層の前記第２開口部側の部分に接続されていてもよい。
　これにより、アノード電極と電子走行層内のチャネルとが、ソース電極を介してオーミック接続されるので、縦型ダイオードの立ち上がり電圧を低くすることができる。
　また、例えば、複数の前記縦型トランジスタと、複数の前記縦型ダイオードとを備え、前記縦型トランジスタと前記縦型ダイオードとは、平面視において、交互に配置されていてもよい。
　これにより、複数の縦型トランジスタ及び複数の縦型ダイオードを集積化することができるので、チップ面積を低減することができる。また、導通損失により発生する熱がチップ全体に広がりやすくなるので、窒化物半導体装置の熱の集中を抑制することができる。
　また、例えば、複数の前記縦型トランジスタと、複数の前記縦型ダイオードとを備え、複数の前記縦型トランジスタは、平面視における第１領域内で隣り合って配置され、複数の前記縦型ダイオードは、平面視において、前記第１領域とは異なる第２領域内で隣り合って配置されていてもよい。
　これにより、複数の縦型トランジスタ及び複数の縦型ダイオードを集積化することができるので、チップ面積を低減することができる。
　以下では、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
　また、本明細書において、平行又は垂直などの要素間の関係性を示す用語、及び、長方形などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　また、本明細書において、ＡｌＧａＮとは、三元混晶ＡｌｘＧａ１－ｘＮ（０≦ｘ≦１）のことを表す。以下、多元混晶はそれぞれの構成元素記号の配列、例えばＡｌＩｎＮ、ＧａＩｎＮなどでもって略記される。例えば、窒化物半導体の一例であるＡｌｘＧａ１－ｘ－ｙＩｎｙＮ（０≦ｘ≦１、０≦ｙ≦１、かつ、０≦ｘ＋ｙ≦１）は、ＡｌＧａＩｎＮと略記される。
　（実施の形態１）
　まず、実施の形態１に係る窒化物半導体装置の構成について、図１及び図２を用いて説明する。
　図１は、本実施の形態に係る窒化物半導体装置１の断面図である。図２は、本実施の形態に係る窒化物半導体装置１の等価回路を示す回路図である。
　窒化物半導体装置１は、ＧａＮ及びＡｌＧａＮなどの窒化物半導体を主成分とする半導体層の積層構造を有するデバイスである。具体的には、窒化物半導体装置１は、ＡｌＧａＮ膜とＧａＮ膜とのヘテロ構造を有する。
　ＡｌＧａＮ膜とＧａＮ膜とのヘテロ構造において、（０００１）面上での自発分極又はピエゾ分極によって、ヘテロ界面には高濃度の二次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）が発生する。このため、アンドープ状態であっても、当該界面には、１×１０１３ｃｍ－２以上のシートキャリア濃度が得られる特徴を有する。
　図１に示されるように、窒化物半導体装置１は、基板１２と、ドリフト層１４と、ブロック層１６と、高抵抗層１８と、ゲート開口部２０と、開口部２２と、電子走行層２４と、電子供給層２６と、第１閾値調整層３０と、第２閾値調整層３２と、ソース開口部３４と、開口部３６と、開口部３８と、ソース電極４０Ｓと、アノード電極４２Ａと、ゲート電極４２Ｇと、ドレイン電極４４Ｄと、カソード電極４４Ｃとを備える。また、電子走行層２４の内部には、電子走行層２４と電子供給層２６との界面に沿って二次元電子ガス２８が発生している。
　窒化物半導体装置１は、縦型トランジスタ２と、縦型ダイオード３とを備える。縦型トランジスタ２と縦型ダイオード３とは、基板１２の水平方向に並んで配置されている。
　具体的には、縦型トランジスタ２は、基板１２と、ドリフト層１４と、ブロック層１６と、高抵抗層１８と、ゲート開口部２０と、電子走行層２４と、電子供給層２６と、第１閾値調整層３０と、ソース開口部３４と、開口部３６と、ソース電極４０Ｓと、ゲート電極４２Ｇと、ドレイン電極４４Ｄとを含む。縦型ダイオード３は、基板１２と、ドリフト層１４と、ブロック層１６と、高抵抗層１８と、開口部２２と、電子走行層２４と、電子供給層２６と、第２閾値調整層３２と、ソース開口部３４と、開口部３８と、カソード電極４４Ｃとを含む。
　このように、基板１２、ドリフト層１４、ブロック層１６、高抵抗層１８、電子走行層２４及び電子供給層２６はそれぞれ、縦型トランジスタ２の構成要素として機能する部分と、縦型ダイオード３の構成要素として機能する部分とを含んでいる。つまり、縦型トランジスタ２は、基板１２、ドリフト層１４、ブロック層１６、高抵抗層１８、電子走行層２４及び電子供給層２６の各々の一部であって、ゲート電極４２Ｇの直下方向に位置する部分（すなわち、平面視においてゲート電極４２Ｇに重なる部分）を含んでいる。縦型ダイオード３は、基板１２、ドリフト層１４、ブロック層１６、高抵抗層１８、電子走行層２４及び電子供給層２６の各々の一部であって、アノード電極４２Ａの直下方向に位置する部分（すなわち、平面視においてアノード電極４２Ａに重なる部分）を含んでいる。本実施の形態では、窒化物半導体装置１を構成する構成要素は、平面視において、ソース電極４０Ｓとアノード電極４２Ａとの境界によって縦型トランジスタ２に属する部分と縦型ダイオード３に属する部分とに便宜的に分けることができる。
　縦型トランジスタ２は、ＡｌＧａＮ／ＧａＮのヘテロ界面に発生する二次元電子ガス２８をチャネルとして利用した電界効果トランジスタ（ＦＥＴ）である。本実施の形態に係る縦型トランジスタ２は、ノーマリオフ型のＦＥＴである。縦型トランジスタ２では、例えば、ソース電極４０Ｓが接地され（すなわち、電位が０Ｖ）、ドレイン電極４４Ｄに正の電位が与えられている。ドレイン電極４４Ｄに与えられる電位は、例えば１００Ｖ以上１２００Ｖ以下であるが、これに限らない。縦型トランジスタ２がオフ状態である場合には、ゲート電極４２Ｇには負の電位（例えば－５Ｖ）が印加されている。縦型トランジスタ２がオン状態である場合には、ゲート電極４２Ｇには正の電位（例えば＋５Ｖ）が印加されている。
　なお、縦型トランジスタ２をインバータのスイッチング素子として利用する場合、ドレイン電極４４Ｄ又はソース電極４０Ｓに抵抗素子又はインダクタ素子（外部の誘導性負荷）が直列に接続される。このため、縦型トランジスタ２がオン状態になった場合、縦型トランジスタ２のソース－ドレイン間の抵抗が小さくなるので、ソース－ドレイン間に与えられる電圧の大部分は、抵抗素子又はインダクタ素子にかかる。このため、実際にドレイン電極４４Ｄに与えられる電位は、０．５Ｖ程度に小さくなる。
　縦型ダイオード３は、縦型トランジスタ２のソース－ドレイン間に並列接続されている。具体的には、図２に示されるように、縦型ダイオード３のアノード電極４２Ａと縦型トランジスタ２のソース電極４０Ｓとが電気的に接続されている。縦型ダイオード３のカソード電極４４Ｃと縦型トランジスタ２のドレイン電極４４Ｄとが電気的に接続されている。
　これにより、縦型トランジスタ２がオン状態である場合には、ドレイン電極４４Ｄからソース電極４０Ｓに縦型トランジスタ２を通って電流が流れ、誘導性負荷に供給される。縦型トランジスタ２がオフ状態である場合には、ソース電極４０Ｓ（アノード電極４２Ａ）からドレイン電極４４Ｄ（カソード電極４４Ｃ）に縦型ダイオード３を通って還流電流が流れる。このように、ターンオフ時の誘導性負荷からのエネルギーを縦型ダイオード３によって還流電流として消費することができるので、縦型トランジスタ２の破壊の発生を抑制することができる。
　以下では、窒化物半導体装置１が備える各構成要素の詳細について説明する。
　基板１２は、窒化物半導体からなる基板であり、図１に示されるように、主面１２ａと、主面１２ａの反対側に位置する主面１２ｂとを有する。主面１２ａは、ドリフト層１４が形成される側の主面である。具体的には、主面１２ａは、ｃ面に略一致する。主面１２ｂは、ドレイン電極４４Ｄ及びカソード電極４４Ｃが形成される側の主面である。基板１２の平面視形状は、例えば矩形であるが、これに限らない。
　基板１２は、例えば、厚さが３００μｍであり、キャリア濃度が１×１０１８ｃｍ－３であるｎ＋型のＧａＮからなる基板である。なお、ｎ型及びｐ型は、半導体の導電型を示している。ｎ＋型は、半導体にｎ型のドーパントが過剰に添加された状態、いわゆるヘビードープを表している。また、ｎ－型とは、半導体にｎ型のドーパントが過少に添加された状態、いわゆるライトドープを表している。ｐ＋型及びｐ－型についても同様である。ｎ型、ｎ＋型及びｎ－型は、第１導電型の一例である。ｐ型、ｐ＋型及びｐ－型は、第１導電型とは異なる第２導電型の一例である。
　なお、基板１２は、窒化物半導体基板でなくてもよい。例えば、基板１２は、シリコン（Ｓｉ）基板、炭化シリコン（ＳｉＣ）基板、又は、酸化亜鉛（ＺｎＯ）基板などであってもよい。
　ドリフト層１４は、基板１２の上方に設けられた第１導電型の第１窒化物半導体層の一例である。ドリフト層１４は、例えば、厚さが８μｍのｎ－型のＧａＮからなる膜である。ドリフト層１４のドナー濃度は、例えば、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下の範囲であり、一例として１×１０１６ｃｍ－３である。また、ドリフト層１４の炭素濃度（Ｃ濃度）は、１×１０１５ｃｍ－３以上２×１０１７ｃｍ－３以下の範囲である。
　ドリフト層１４は、例えば、基板１２の主面１２ａに接触して設けられている。ドリフト層１４は、例えば、有機金属気相エピタキシャル成長（ＭＯＶＰＥ）法などの結晶成長により、基板１２の主面１２ａ上に形成される。
　ブロック層１６は、ドリフト層１４の上方に設けられた第２導電型の第２窒化物半導体層の一例である。ブロック層１６は、例えば、厚さが４００ｎｍであり、キャリア濃度が１×１０１７ｃｍ－３であるｐ型のＧａＮからなる膜である。ブロック層１６は、ドリフト層１４の上面に接触して設けられている。ブロック層１６は、例えば、ＭＯＶＰＥ法などの結晶成長により、ドリフト層１４上に形成される。なお、ブロック層１６は、成膜したｉ型のＧａＮ膜にマグネシウム（Ｍｇ）を注入することで形成されてもよい。
　ブロック層１６は、ソース電極４０Ｓとドレイン電極４４Ｄとの間のリーク電流を抑制する。例えば、ブロック層１６とドリフト層１４とで形成されるｐｎ接合に対して逆方向電圧が印加された場合、具体的には、ソース電極４０Ｓよりもドレイン電極４４Ｄが高電位となった場合に、ドリフト層１４に空乏層が延びる。これにより、縦型トランジスタ２の高耐圧化が可能である。上述したように本実施の形態では、オフ状態及びオン状態のいずれにおいても、ソース電極４０Ｓよりドレイン電極４４Ｄが高電位となっている。このため、縦型トランジスタ２の高耐圧化が実現される。縦型ダイオード３についても同様の構成を有するので、縦型ダイオード３の高耐圧化が実現される。
　本実施の形態では、図１に示されるように、ブロック層１６は、ソース電極４０Ｓ及びアノード電極４２Ａと接触している。このため、ブロック層１６は、ソース電極４０Ｓ及びアノード電極４２Ａと同電位に固定されている。
　高抵抗層１８は、ブロック層１６の上方に設けられた高抵抗層の一例である。高抵抗層１８は、ブロック層１６より抵抗が高い。高抵抗層１８は、絶縁性又は半絶縁性の窒化物半導体から形成されている。高抵抗層１８は、例えば、厚さが２００ｎｍのアンドープＧａＮからなる膜である。高抵抗層１８は、ブロック層１６に接触して設けられている。高抵抗層１８は、例えば、ＭＯＶＰＥ法などの結晶成長により、ブロック層１６上に形成される。
　なお、ここで“アンドープ”とは、ＧａＮの極性をｎ型又はｐ型に変化させるＳｉ又はＭｇなどのドーパントがドープされていないことを意味する。本実施の形態では、高抵抗層１８には、炭素（Ｃ）がドープされている。具体的には、高抵抗層１８のＣ濃度は、ブロック層１６のＣ濃度より高い。
　また、高抵抗層１８には、成膜時に混入する珪素（Ｓｉ）又は酸素（Ｏ）が含まれる場合がある。この場合に、高抵抗層１８のＣ濃度は、珪素濃度（Ｓｉ濃度）又は酸素濃度（Ｏ濃度）より高い。例えば、高抵抗層１８のＣ濃度は、例えば３×１０１７ｃｍ－３以上であるが、１×１０１８ｃｍ－３以上でもよい。高抵抗層１８のＳｉ濃度又はＯ濃度は、例えば、５×１０１６ｃｍ－３以下であるが、２×１０１６ｃｍ－３以下でもよい。
　なお、高抵抗層１８は、炭素以外に、マグネシウム（Ｍｇ）、鉄（Ｆｅ）又はホウ素（Ｂ）などのイオン注入により形成されてもよい。ＧａＮの高抵抗化を実現できるイオン種であれば、他のイオン種を用いてもよい。
　ここで、仮に、窒化物半導体装置１が高抵抗層１８を備えない場合、ソース電極４０Ｓとドレイン電極４４Ｄとの間には、電子走行層２４とｐ型のブロック層１６とｎ型のドリフト層１４という寄生ｎｐｎ構造、すなわち、寄生バイポーラトランジスタが存在することになる。このため、縦型トランジスタ２がオフ状態である場合において、ｐ型のブロック層１６に電流が流れた場合に、寄生バイポーラトランジスタがオン状態になり、縦型トランジスタ２の耐圧を低下させる恐れがある。この場合、縦型トランジスタ２の誤動作が発生しやすい。本実施の形態では、高抵抗層１８が設けられていることで、寄生ｎｐｎ構造が形成されることを抑制し、縦型トランジスタ２の誤動作の発生を抑制することができる。縦型ダイオード３についても同様の構成を有するので、縦型ダイオード３の誤動作の発生を抑制することができる。
　高抵抗層１８の上面には、ブロック層１６からＭｇなどのｐ型不純物が拡散するのを抑制するための層が設けられていてもよい。例えば、高抵抗層１８上には、厚さが２０ｎｍのＡｌＧａＮ層が設けられていてもよい。
　ゲート開口部２０は、ブロック層１６を貫通し、ドリフト層１４にまで達する第１開口部の一例である。ゲート開口部２０は、高抵抗層１８及びブロック層１６の両方を貫通している。ゲート開口部２０の底面２０ａは、ドリフト層１４の上面である。図１に示されるように、底面２０ａは、ブロック層１６とドリフト層１４との界面より下側に位置している。底面２０ａは、基板１２の主面１２ａに平行である。
　本実施の形態では、ゲート開口部２０は、基板１２から遠ざかる程、開口面積が大きくなるように形成されている。具体的には、ゲート開口部２０の側面２０ｂは、斜めに傾斜している。図１に示されるように、ゲート開口部２０の断面視形状は、逆台形、より具体的には、逆等脚台形である。
　底面２０ａに対する側面２０ｂの傾斜角は、例えば３０°以上４５°以下の範囲である。傾斜角が４５°以下であることにより、側面２０ｂがｃ面に近づくので、結晶再成長により側面２０ｂに沿って形成される電子走行層２４などの膜質を高めることができる。傾斜角が３０°以上であることにより、ゲート開口部２０が大きくなりすぎることが抑制され、窒化物半導体装置１の小型化が実現される。
　開口部２２は、ゲート開口部２０から離れた位置に設けられ、ブロック層１６を貫通し、ドリフト層１４にまで達する第２開口部の一例である。開口部２２は、ゲート開口部２０と同じ構成を有する。具体的には、図３に示されるように、開口部２２は、底面２２ａ及び側面２２ｂを有する。開口部２２とゲート開口部２０とは、例えば同時に形成される。
　ゲート開口部２０及び開口部２２は、基板１２の主面１２ａ上に、ドリフト層１４、ブロック層１６及び高抵抗層１８を順に形成した後、部分的にドリフト層１４を露出させるように、高抵抗層１８及びブロック層１６の各々の一部を除去することで形成される。このとき、ドリフト層１４の表層部分を所定の厚さ分、除去することで、ゲート開口部２０の底面２０ａ及び開口部２２の底面２２ａは、ブロック層１６とドリフト層１４との界面よりも下方に形成される。
　高抵抗層１８及びブロック層１６の除去は、レジストの塗布及びパターニング、並びに、ドライエッチングによって行われる。具体的には、レジストをパターニングした後、ベークすることにより、レジストの端部が斜めに傾斜する。その後にドライエッチングを行うことで、レジストの形状が転写されるようにして側面２０ｂが斜めになったゲート開口部２０及び側面２２ｂが斜めになった開口部２２が形成される。
　電子走行層２４は、ゲート開口部２０及び開口部２２の各々の内面に沿った部分とブロック層１６の上方とに設けられた第１再成長層の一例である。具体的には、電子走行層２４は、ゲート開口部２０の底面２０ａ及び側面２０ｂに沿って、かつ、開口部２２の底面２２ａ及び側面２２ｂに沿って設けられている。さらに、電子走行層２４は、高抵抗層１８の上面上に設けられている。電子走行層２４は、例えば、厚さが１５０ｎｍのアンドープＧａＮからなる膜である。なお、電子走行層２４は、アンドープであるが、Ｓｉドープなどにより、ｎ型化されてもよい。
　電子走行層２４は、ゲート開口部２０の底面２０ａ及び側面２０ｂにおいてドリフト層１４に接触している。電子走行層２４は、ゲート開口部２０の側面２０ｂにおいて、ブロック層１６及び高抵抗層１８の各々の端面に接触している。また、電子走行層２４は、開口部２２の底面２２ａ及び側面２２ｂにおいてドリフト層１４に接触している。電子走行層２４は、開口部２２の側面２２ｂにおいて、ブロック層１６及び高抵抗層１８の各々の端面に接触している。さらに、電子走行層２４は、高抵抗層１８の上面に接触している。電子走行層２４は、ゲート開口部２０及び開口部２２を形成した後に、結晶の再成長により形成される。
　電子走行層２４は、チャネルを有する。具体的には、電子走行層２４と電子供給層２６との界面の近傍には、二次元電子ガス２８が発生する。二次元電子ガス２８が電子走行層２４のチャネルとして機能する。図１では、二次元電子ガス２８が模式的に破線で図示されている。二次元電子ガス２８は、電子走行層２４と電子供給層２６との界面に沿って、すなわち、ゲート開口部２０の内面及び開口部２２の内面の各々に沿って屈曲している。
　また、図１には示されていないが、電子走行層２４と電子供給層２６との間に、厚さが１ｎｍ程度のＡｌＮ膜が第２再成長層として設けられていてもよい。ＡｌＮ膜は、合金散乱を抑制し、チャネルの移動度を向上させることができる。
　電子供給層２６は、ゲート開口部２０及び開口部２２の各々の内面に沿った部分とブロック層１６の上方とに設けられた第３再成長層の一例である。電子走行層２４と電子供給層２６とは、基板１２側からこの順で設けられている。電子供給層２６は、電子走行層２４の上面に沿った形状で略均一な厚さで形成されている。電子供給層２６は、例えば、厚さが５０ｎｍのアンドープＡｌＧａＮからなる膜である。電子供給層２６は、電子走行層２４の形成工程に続いて、結晶の再成長により形成される。
　電子供給層２６は、電子走行層２４との間でＡｌＧａＮ／ＧａＮのヘテロ界面を形成している。これにより、電子走行層２４内に二次元電子ガス２８が発生する。電子供給層２６は、電子走行層２４に形成されるチャネル（すなわち、二次元電子ガス２８）への電子の供給を行う。
　第１閾値調整層３０は、ゲート電極４２Ｇと電子供給層２６との間に設けられている。第１閾値調整層３０は、電子供給層２６上に設けられ、電子供給層２６とゲート電極４２Ｇとにそれぞれ接触している。
　第２閾値調整層３２は、アノード電極４２Ａと電子供給層２６との間に設けられている。第２閾値調整層３２は、電子供給層２６上に設けられ、電子供給層２６とアノード電極４２Ａとにそれぞれ接触している。
　本実施の形態では、第２閾値調整層３２は、第１閾値調整層３０と同じ構成を有する。具体的には、第２閾値調整層３２の膜厚は、第１閾値調整層３０の膜厚と同じである。例えば、第１閾値調整層３０及び第２閾値調整層３２はそれぞれ、厚さが１００ｎｍであり、キャリア濃度が１×１０１７ｃｍ－３であるｐ型のＡｌＧａＮからなる窒化物半導体層である。第１閾値調整層３０及び第２閾値調整層３２は、電子供給層２６の形成工程から引き続いてＭＯＶＰＥ法によって成膜され、パターニングされることで形成される。
　第１閾値調整層３０が設けられていることによって、チャネル部分の伝導帯端のポテンシャルが持ち上げられる。このため、縦型トランジスタ２の閾値電圧を高くすることができる。したがって、縦型トランジスタ２をノーマリオフ型のＦＥＴとして実現することができる。つまり、ゲート電極４２Ｇに対して０Ｖの電位を印加した場合に、縦型トランジスタ２をオフ状態にすることができる。同様に、第２閾値調整層３２が設けられていることによって、縦型ダイオード３の立ち上がり電圧を縦型トランジスタ２と同等にすることができる。
　なお、第１閾値調整層３０及び第２閾値調整層３２は、ｐ型の窒化物半導体層でなくてもよい。例えば、第１閾値調整層３０及び第２閾値調整層３２は、シリコン窒化膜又はシリコン酸化膜などの絶縁膜であってもよい。第１閾値調整層３０及び第２閾値調整層３２は、チャネルのポテンシャルを持ち上げることができる材料であれば、いかなる材料を用いて形成されてもよい。第１閾値調整層３０及び第２閾値調整層３２は、異なる材料を用いて形成されていてもよい。
　ソース開口部３４は、平面視におけるゲート開口部２０と開口部２２との間の位置において、電子走行層２４及び電子供給層２６を貫通し、ブロック層１６にまで達する第３開口部の一例である。ソース開口部３４は、高抵抗層１８も貫通している。ソース開口部３４は、平面視において、ゲート電極４２Ｇから離れた位置に配置されている。本実施の形態では、ソース開口部３４の内部には、ソース電極４０Ｓの少なくとも一部とアノード電極４２Ａの一部とが形成されている。
　ソース開口部３４の底面３４ａは、ブロック層１６の上面である。図１に示されるように、底面３４ａは、高抵抗層１８とブロック層１６との界面よりも下側に位置している。底面３４ａは、基板１２の主面１２ａに平行である。
　図１に示されるように、ソース開口部３４は、基板１２からの距離によらず開口面積が一定になるように形成されている。具体的には、ソース開口部３４の側面３４ｂ及び３４ｃは、底面３４ａに対して垂直である。つまり、ソース開口部３４の断面視形状は、矩形である。
　側面３４ｂは、ゲート開口部２０側の側面である。側面３４ｂには、縦型トランジスタ２のチャネルとして機能する二次元電子ガス２８が露出している。側面３４ｂに露出した二次元電子ガス２８がソース電極４０Ｓに接続されている。
　側面３４ｃは、開口部２２側の側面である。側面３４ｃには、縦型ダイオード３の電流経路として機能する二次元電子ガス２８が露出している。側面３４ｃに露出した二次元電子ガス２８がアノード電極４２Ａに接続されている。
　なお、ソース開口部３４は、ゲート開口部２０及び開口部２２と同様に、基板１２から遠ざかる程、開口面積が大きくなるように形成されていてもよい。具体的には、ソース開口部３４の側面３４ｂ及び３４ｃは、斜めに傾斜していてもよい。例えば、ソース開口部３４の断面形状は、逆台形、より具体的には、逆等脚台形であってもよい。このとき、底面３４ａに対する側面３４ｂ及び３４ｃの各々の傾斜角は、例えば、３０°以上６０°以下の範囲であってもよい。側面３４ｂの傾斜角と側面３４ｃの傾斜角とは同じであってもよく、異なっていてもよい。例えば、ソース開口部３４の側面３４ｂの傾斜角は、ゲート開口部２０の側面２０ｂの傾斜角よりも大きくてもよい。側面３４ｂが斜めに傾斜していることで、ソース電極４０Ｓと電子走行層２４（二次元電子ガス２８）との接触面積が増えるので、オーミック接続が行われやすくなる。
　本実施の形態では、平面視において、ゲート開口部２０、第１閾値調整層３０及びゲート電極４２Ｇを、ソース開口部３４との間で挟むように開口部３６がさらに設けられている。開口部３６は、ソース開口部３４と同様に、電子供給層２６、電子走行層２４及び高抵抗層１８を貫通し、ブロック層１６にまで達している。開口部３６の内部には、ソース電極４０Ｓが形成されており、開口部３６の側面３６ｂに露出した二次元電子ガス２８と電気的に接続されている。側面３６ｂは、ゲート開口部２０側の側面である。
　また、平面視において、開口部２２及び第２閾値調整層３２を、ソース開口部３４との間で挟むように開口部３８がさらに設けられている。開口部３８は、ソース開口部３４と同様に、電子供給層２６、電子走行層２４及び高抵抗層１８を貫通し、ブロック層１６にまで達している。開口部３８の内部には、アノード電極４２Ａが形成されており、開口部３８の側面３８ｃに露出した二次元電子ガス２８と電気的に接続されている。側面３８ｃは、開口部２２側の側面である。
　ソース開口部３４、開口部３６及び３８は、例えば、結晶の再成長工程（具体的には、第１閾値調整層３０及び第２閾値調整層３２の形成工程）に続いて、ゲート開口部２０及び開口部２２とは異なる領域においてブロック層１６を露出させるように、電子供給層２６、電子走行層２４及び高抵抗層１８をエッチングすることにより形成される。このとき、ブロック層１６の表層部分も除去することにより、ソース開口部３４の底面３４ａ、開口部３６の底面３６ａ及び開口部３８の底面３８ａが高抵抗層１８とブロック層１６との界面よりも下方に形成される。開口部３６及び３８についても同様である。ソース開口部３４、開口部３６及び３８は、例えば、フォトリソグラフィによるパターニング、及び、ドライエッチングなどによって所定形状に形成される。
　ソース電極４０Ｓは、ソース開口部３４及び開口部３６の各々に設けられている。例えば、平面視において、ソース電極４０Ｓは、ゲート電極４２Ｇ、第１閾値調整層３０及びゲート開口部２０を間に挟むように設けられている。
　本実施の形態では、ソース電極４０Ｓは、ソース開口部３４及び開口部３６の各々の内部において、電子供給層２６及び電子走行層２４のゲート開口部２０側の部分と、ブロック層１６とに接続されている。具体的には、ソース電極４０Ｓは、ゲート電極４２Ｇから離れた位置において、ソース開口部３４及び開口部３６をそれぞれ埋めるように設けられている。ソース電極４０Ｓは、電子走行層２４及び電子供給層２６に対してオーミック接続されている。具体的には、ソース電極４０Ｓは、ソース開口部３４の側面３４ｂ及び開口部３６の側面３６ｂの各々において二次元電子ガス２８と直接接触している。これにより、ソース電極４０Ｓと二次元電子ガス２８（チャネル）とのコンタクト抵抗を低減することができる。
　ソース電極４０Ｓは、金属などの導電性の材料を用いて形成されている。ソース電極４０Ｓの材料としては、例えば、Ｔｉ／Ａｌなど、ｎ型半導体に対してオーミック接続される材料を用いることができる。ソース電極４０Ｓは、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。
　ゲート電極４２Ｇは、ゲート開口部２０を覆うように電子供給層２６の上方に設けられている。本実施の形態では、ゲート電極４２Ｇは、第１閾値調整層３０の上面に接して設けられている。ゲート電極４２Ｇは、例えば、平面視において、ゲート開口部２０の内側に位置している。つまり、図１に示される例では、ゲート電極４２Ｇは、ゲート開口部２０の全体を覆わずに一部のみを覆っている。
　なお、ゲート電極４２Ｇは、平面視において、ゲート開口部２０の全体を覆っていてもよい。具体的には、図１に示される断面視において、ゲート電極４２Ｇのソース電極４０Ｓに最も近い端部は、ゲート開口部２０の開口端部（すなわち、側面２０ｂの上端）よりもソース電極４０Ｓに近い位置に位置していてもよい。
　ゲート電極４２Ｇは、金属などの導電性の材料を用いて形成されている。例えば、ゲート電極４２Ｇは、パラジウム（Ｐｄ）を用いて形成されている。なお、ゲート電極４２Ｇの材料としては、ｎ型半導体に対してショットキー接続される材料を用いることができ、例えば、ニッケル（Ｎｉ）系材料、タングステンシリサイド（ＷＳｉ）、金（Ａｕ）などを用いることができる。ゲート電極４２Ｇは、第１閾値調整層３０の成膜後、ソース開口部３４の形成後、又は、ソース電極４０Ｓの形成後、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。
　アノード電極４２Ａは、開口部２２を覆うように電子供給層２６の上方に設けられている。本実施の形態では、アノード電極４２Ａは、第２閾値調整層３２の上面に接して設けられている。アノード電極４２Ａは、平面視において、開口部２２の全体を覆っている。本実施の形態では、アノード電極４２Ａの一部は、ソース開口部３４及び開口部３８の内部に設けられている。アノード電極４２Ａは、ソース開口部３４の内部においてソース電極４０Ｓに接触している。
　また、アノード電極４２Ａは、ソース開口部３４及び開口部３８の各々の内部において、電子供給層２６及び電子走行層２４の開口部２２側の部分と、ブロック層１６とに接続されている。アノード電極４２Ａは、ソース開口部３４の側面３４ｃ及び開口部３８の側面３８ｃの各々において二次元電子ガス２８と直接接触している。
　アノード電極４２Ａは、ゲート電極４２Ｇと同じ材料を用いて形成されている。例えば、アノード電極４２Ａは、Ｐｄを用いて形成されている。このため、アノード電極４２Ａは、電子供給層２６及び電子走行層２４に対してショットキー接続されている。
　ドレイン電極４４Ｄ及びカソード電極４４Ｃは、基板１２の、ドリフト層１４とは反対側に設けられている。具体的には、ドレイン電極４４Ｄ及びカソード電極４４Ｃは、基板１２の主面１２ｂに接触して設けられている。ドレイン電極４４Ｄ及びカソード電極４４Ｃは、金属などの導電性の材料を用いて形成されている。ドレイン電極４４Ｄ及びカソード電極４４Ｃの材料としては、ソース電極４０Ｓの材料と同様に、例えばＴｉ／Ａｌなど、ｎ型半導体に対してオーミック接続される材料を用いることができる。ドレイン電極４４Ｄ及びカソード電極４４Ｃは、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。
　本実施の形態では、ドレイン電極４４Ｄ及びカソード電極４４Ｃは、基板１２の主面１２ｂに設けられた平板状の電極である。このため、ドレイン電極４４Ｄとカソード電極４４Ｃとは、電気的に接続されている。基板１２の主面１２ｂに設けられた平板状の電極のうち、平面視においてゲート電極４２Ｇに重なる位置に位置する部分がドレイン電極４４Ｄである。平板状の電極のうち、平面視においてアノード電極４２Ａに重なる位置に位置する部分がカソード電極４４Ｃである。
　続いて、本実施の形態に係る窒化物半導体装置１の特徴的な構成を説明する。
　［縦型ダイオードの構成］
　上述したように、縦型ダイオード３は、縦型トランジスタ２のゲート－ソース間を短絡させた構成と同等の構成を有する。これにより、縦型ダイオード３の逆方向特性は、縦型トランジスタ２のオフ特性と同等の耐圧が得られる。
　また、縦型ダイオード３の順方向特性では、縦型トランジスタ２と同等の構成を有することにより、ｐｎ接合ダイオードよりも良好な順方向特性が得られる。ｐｎ接合ダイオードの立ち上がり電圧は、一般的には３．４Ｖ程度である。本実施の形態では、縦型ダイオード３の立ち上がり電圧は、縦型トランジスタ２の閾値電圧と略等しく、３．４Ｖ以下に容易に設計することができる。閾値電圧及び立ち上がり電圧は、例えば、第１閾値調整層３０及び第２閾値調整層３２の膜厚によって調整することができる。
　これにより、従来よりも高耐圧で動作可能であり、かつ、サージ電圧及び還流電流によるエネルギー消費を低損失で実行可能な窒化物半導体装置１を実現することができる。
　なお、本実施の形態では、縦型ダイオード３と縦型トランジスタ２とでは、チャネルである二次元電子ガス２８に接続する材料が異なっている。具体的には、縦型トランジスタ２では、ｎ型半導体に対してオーミック接続される材料がソース電極４０Ｓとして二次元電子ガス２８に接触しているのに対して、縦型ダイオード３では、ｎ型半導体に対してショットキー接続される材料がアノード電極４２Ａの一部として二次元電子ガス２８に接触している。このため、縦型ダイオード３の立ち上がり電圧は、ショットキー接続による順方向電圧に相当する電圧分（オフセット電圧）だけ縦型トランジスタ２の閾値電圧より高くなる。このため、縦型トランジスタ２がノーマリオン型であり、閾値電圧が０Ｖ未満である場合であっても、縦型ダイオード３の立ち上がり電圧を０Ｖより高くすることができる。
　［電子走行層の膜厚］
　図１に示されるように、電子走行層２４は、底面２０ａ上に設けられた底面部２４ａと、側面２０ｂに沿って設けられた傾斜部２４ｂと、高抵抗層１８の上面上に設けられた平坦部２４ｃとを有する。本実施の形態では、基板１２に平行な方向に沿った傾斜部２４ｂの長さＡは、基板１２の厚み方向に沿った平坦部２４ｃの長さＢより長い。
　一般的に、窒化物半導体材料を用いて形成された縦型ＦＥＴにおいて、ＧａＮの結晶成長は、ＧａＮ結晶のｃ面が基板１２の主面１２ａと平行になるように行われる。このとき、二次元電子ガス２８は、ｃ面に平行な部分に比べて、ｃ面に対して斜めの部分において、分極が小さくなるためキャリア濃度が低下する。つまり、二次元電子ガス２８は、平坦部２４ｃ内の部分に比べて、傾斜部２４ｂ内の部分においてキャリア濃度が低い。したがって、二次元電子ガス２８の傾斜部２４ｂ内の部分は、ブロック層１６から延びる空乏層による狭窄効果を受けやすい。
　本実施の形態では、図１に示されるように、傾斜部２４ｂの長さＡは、平坦部２４ｃの長さＢより長い。このため、二次元電子ガス２８は、傾斜部２４ｂ内の部分において、平坦部２４ｃ内の部分よりも、ブロック層１６から離れている。このため、空乏層によるチャネルの狭窄効果を抑制することができるので、オン抵抗の減少が抑制される。
　一方で、電子走行層２４の厚み方向に沿った長さ（すなわち、電子走行層２４の厚み）が短い場合、ソース開口部３４、開口部３６及び３８の深さも浅くなる。このため、ソース開口部３４、開口部３６及び３８が浅い程、エッチングによる膜の除去に要するプロセス時間を短縮することができる。また、ソース開口部３４、開口部３６及び３８が浅いことにより、後工程で形成される金属電極のカバレッジも良好になるので、オン抵抗が小さくなる。
　このように、傾斜部２４ｂの長さＡが平坦部２４ｃの長さＢより短いことにより、大電流動作を可能にするだけでなく、プロセスを容易にすることができ、かつ、オン抵抗を低減することができる。
　［ゲート電極の端部］
　本実施の形態では、ゲート電極４２Ｇがゲート開口部２０を完全に覆うか、一部のみを覆うかに応じて、閾値電圧を調整することができる。つまり、ゲート電極４２Ｇの端部の位置に応じて閾値電圧を調整することができる。
　ゲート電極４２Ｇは、例えば、平面視において、ゲート開口部２０の底面２０ａと側面２０ｂの少なくとも一部とを覆っている。具体的には、ゲート電極４２Ｇは、平面視において、ゲート開口部２０の内側に設けられている。例えば、図１に示される断面で見た場合に、基板１２に平行な方向において、ゲート電極４２Ｇの端部は、ゲート開口部２０の側面２０ｂの上端よりもソース電極４０Ｓから離れた位置に位置している。具体的には、ゲート電極４２Ｇの端部は、側面２０ｂの直上方向に、すなわち、平面視において重複する位置に位置していてもよい。
　この場合、縦型トランジスタ２の閾値電圧は、ゲート開口部２０の側面２０ｂに沿った部分の構成のみで決定される。このため、平坦部２４ｃのキャリア濃度を大きくすることができるので、オン抵抗を低減することができる。
　あるいは、ゲート電極４２Ｇは、平面視において、底面２０ａと側面２０ｂの全てとを覆っていてもよい。言い換えると、平面視において、ゲート電極４２Ｇの内側にゲート開口部２０が設けられていてもよい。図１に示される断面で見た場合に、基板１２に平行な方向（すなわち、紙面左右方向）において、ゲート電極４２Ｇの端部は、ゲート開口部２０の側面２０ｂの上端よりもソース電極４０Ｓに近い位置に位置している。
　この場合、縦型トランジスタ２の閾値電圧は、ゲート開口部２０の側面２０ｂに沿った部分（具体的には、二次元電子ガス２８の傾斜部分）、及び、ゲート開口部２０の外側の平坦部分（具体的には、二次元電子ガス２８の平坦部分）のうち、閾値電圧が高い方で決定される。例えば、二次元電子ガス２８の平坦部分で閾値電圧が決定されるようにする場合、ブロック層１６から二次元電子ガス２８までの距離を、平坦部分において傾斜部分よりも長くする。具体的には、電子走行層２４の傾斜部２４ｂの長さＡを平坦部２４ｃの長さＢより長くする。これにより、ブロック層１６からの空乏化の影響を抑えることができ、傾斜部２４ｂにおける閾値電圧を平坦部２４ｃにおける閾値電圧よりも低くすることができる。
　［変形例］
　続いて、実施の形態１の変形例について説明する。以下では、実施の形態１との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
　［変形例１］
　図３は、本変形例に係る窒化物半導体装置１０１の断面図である。図３に示されるように、窒化物半導体装置１０１は、実施の形態１に係る窒化物半導体装置１と比較して、ドリフト層１４の代わりにドリフト層１１４を備える点が相違している。
　ドリフト層１１４は、ドリフト層１１４中のドナー濃度が上下方向に２段階で異なっている。具体的には、図３に示されるように、ドリフト層１１４は、高濃度層１１４ａと、低濃度層１１４ｂとを有する。
　高濃度層１１４ａは、基板１２の主面１２ａに接触して設けられている。
　低濃度層１１４ｂは、高濃度層１１４ａとブロック層１６との間に各々に接触して設けられている。低濃度層１１４ｂは、ドナー濃度が高濃度層１１４ａよりも低い。
　このように、ブロック層１６側（上側）の低濃度層１１４ｂのドナー濃度を、基板１２に近い側（下側）の高濃度層１１４ａのドナー濃度よりも低くすることで、オフ時においてドレイン電極４４Ｄに高電圧が印加された場合に、ドリフト層１１４内への空乏層の延びが促進される。これにより、縦型トランジスタ２のオフ時の耐圧を高めることができる。縦型ダイオード３についても同様である。
　本実施の形態では、ドリフト層１１４が２層からなる例を示したが、３層若しくは４層、あるいは５層以上に分割されてもよい。あるいは、ドリフト層１１４は、基板１２側からブロック層１６側にかけてドナー濃度が徐々に高くなる多層構造を有し、各層の厚みが十分に小さくてもよい。言い換えると、ドリフト層１１４内で基板１２側からブロック層１６側にかけて徐々にドナー濃度を低減させていくグレーデッド構造にしてもよい。この場合においても、本実施の形態と同様の効果が得られる。
　ドナー濃度の制御は、ドナーとなるＳｉ濃度で制御してもよいし、Ｓｉを補償するようなアクセプターとなるＣ濃度で制御してもよい。要は、正味のドナー濃度がドリフト層１１４内で複数存在していることが重要である。
　［変形例２］
　図４は、本変形例に係る窒化物半導体装置１０２の断面図である。図４に示されるように、窒化物半導体装置１０２は、変形例１に係る窒化物半導体装置１０１と比較して、ソース電極４０Ｓ及びアノード電極４２Ａの代わりに、ソース電極１４０Ｓ及びアノード電極１４２Ａを備える点が相違している。また、窒化物半導体装置１０２は、電極部１４０Ａを新たに備える。
　ソース電極１４０Ｓは、図４に示されるように、ソース開口部３４の底面３４ａ及び側面３４ｂだけでなく、開口部２２側の側面３４ｃを覆っている。つまり、ソース電極１４０Ｓは、ソース開口部３４の内部において、電子供給層２６及び電子走行層２４の開口部２２側の部分に接続されている。ソース電極１４０Ｓは、実施の形態１に係るソース電極４０Ｓと同様に、Ｔｉ／Ａｌなど、ｎ型半導体に対してオーミック接続される材料を用いて形成されている。
　電極部１４０Ａは、開口部３８の底面３８ａ及び側面３８ｃを覆っている。つまり、電極部１４０Ａは、開口部３８の内部において、電子供給層２６及び電子走行層２４の開口部２２側の部分に接続されている。電極部１４０Ａは、ソース電極１４０Ｓと同様に、Ｔｉ／Ａｌなど、ｎ型半導体に対してオーミック接続される材料を用いて形成されている。
　本実施の形態では、アノード電極１４２Ａは、ソース開口部３４の側面３４ｃ及び開口部３８の側面３８ｃのいずれにも直接接触していない。具体的には、アノード電極１４２Ａは、ソース電極１４０Ｓ及び電極部１４０Ａを介して、電子走行層２４の二次元電子ガス２８に電気的に接続されている。より具体的には、アノード電極１４２Ａは、ソース電極１４０Ｓ及び電極部１４０Ａを介して、電子走行層２４の二次元電子ガス２８にオーミック接続されている。
　これにより、二次元電子ガス２８との接続部分でオフセット電圧が発生しないので、縦型ダイオード３の立ち上がり電圧をより低くすることができる。
　（実施の形態２）
　続いて、実施の形態２について説明する。以下では、実施の形態１及びその変形例との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
　図５は、本実施の形態に係る窒化物半導体装置２０１の断面図である。図５に示されるように、窒化物半導体装置２０１は、実施の形態１の変形例１に係る窒化物半導体装置１０１と比較して、第２閾値調整層３２の代わりに第２閾値調整層２３２を備える点が相違する。
　第２閾値調整層２３２は、第２閾値調整層３２と比較して、膜厚が相違している。具体的には、第２閾値調整層２３２の膜厚は、第１閾値調整層３０の膜厚よりも薄い。例えば、第２閾値調整層２３２の膜厚は、第１閾値調整層３０の膜厚の半分以下である。第２閾値調整層２３２の膜厚は、第１閾値調整層３０の膜厚の１／４以下であってもよい。一例として、第１閾値調整層３０の膜厚が２００ｎｍの場合、第１閾値調整層３０の膜厚は５０ｎｍである。第２閾値調整層２３２は、例えば、実施の形態１に係る第１閾値調整層３０及び第２閾値調整層３２を形成した後、さらに、第２閾値調整層３２のみをエッチングによって薄く削ることによって形成される。
　第２閾値調整層２３２の膜厚が第１閾値調整層３０の膜厚より薄いことにより、第２閾値調整層２３２によるチャネル部分の伝導帯端のポテンシャルの持ち上げ効果を弱くすることができる。これにより、縦型ダイオード３の立ち上がり電圧（縦型トランジスタ２の閾値電圧）の正側へのシフト量を少なくすることができる。すなわち、縦型ダイオード３の立ち上がり電圧をより０Ｖに近づけることができる。
　図６は、実施例及び比較例に係る縦型ダイオードの電流－電圧特性を示す図である。図６において、横軸はアノード－カソード間の電圧を表し、縦軸はアノード－カソード間の電流を表している。電流－電圧特性において、グラフの折曲点における電圧が立ち上がり電圧である。
　比較例は、ｐｎ接合ダイオードである。実施例１は、本実施の形態に係る縦型ダイオード３である。実施例２は、実施の形態１の変形例１に係る縦型ダイオード３である。つまり、実施例１と実施例２とでは、第２閾値調整層２３２の膜厚が第２閾値調整層３２の膜厚より薄い点のみが異なっている。
　図６に示されるように、ｐｎ接合ダイオードである比較例に比べて、実施例１及び実施例２のいずれも立ち上がり電圧が低くなっている。さらに、縦型ダイオード３の第２閾値調整層の膜厚が等しい実施例２よりも、膜厚を薄くした実施例１の方が、立ち上がり電圧が低くなっている。
　このように、縦型ダイオード３の第２閾値調整層２３２の膜厚を薄くすることにより、縦型ダイオード３の立ち上がり電圧を低くすることができる。
　［変形例］
　続いて、実施の形態２の変形例について、図７を用いて説明する。以下では、実施の形態２との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
　図７は、本変形例に係る窒化物半導体装置２０２の断面図である。図７に示されるように、本変形例に係る窒化物半導体装置２０２は、実施の形態２に係る窒化物半導体装置２０１と比較して、ソース電極４０Ｓ及びアノード電極４２Ａの代わりに、ソース電極１４０Ｓ及びアノード電極１４２Ａを備える点が相違している。また、窒化物半導体装置１０２は、電極部１４０Ａを新たに備える。
　ソース電極１４０Ｓ、アノード電極１４２Ａ及び電極部１４０Ａは、実施の形態１の変形例２に係るソース電極１４０Ｓ、アノード電極１４２Ａ及び電極部１４０Ａと同じである。
　したがって、本変形例に係る窒化物半導体装置２０２は、実施の形態１の変形例２に係る窒化物半導体装置１０２と同様に、二次元電子ガス２８との接続部分でオフセット電圧が発生しないので、縦型ダイオード３の立ち上がり電圧をより低くすることができる。
　（実施の形態３）
　続いて、実施の形態３について説明する。以下では、実施の形態１及び２並びに各変形例との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
　各実施の形態及び変形例では、窒化物半導体装置１、１０１、１０２、２０１及び２０２がそれぞれ、縦型トランジスタ２と縦型ダイオード３とを１つずつ備える例を説明したが、縦型トランジスタ２及び縦型ダイオード３の少なくとも一方を複数備えてもよい。
　図８は、本実施の形態に係る窒化物半導体装置３０１の平面レイアウトを示す平面図である。図８に示されるように、窒化物半導体装置３０１は、複数の縦型トランジスタ２及び複数の縦型ダイオード３を備える。縦型トランジスタ２と縦型ダイオード３とは、平面視において交互に配置されている。縦型トランジスタ２と縦型ダイオード３との並び方向に沿った断面形状は、例えば、図１に示される窒化物半導体装置１が横並びに複数回繰り返された形状を有する。この場合、開口部３６及び開口部３８は、ソース開口部３４と同様に１つの開口部であってもよい。
　縦型ダイオード３は、縦型トランジスタ２がオフ状態である場合に、還流電流を流すように動作する。すなわち、縦型ダイオード３は、縦型トランジスタ２がオフ状態である場合に、オン状態になる。縦型ダイオード３は、縦型トランジスタ２がオン状態である場合に、オフ状態になる。このように、縦型トランジスタ２と縦型ダイオード３とは、オン状態とオフ状態とが互いに排他的になっている。
　したがって、図８に示されるように、縦型ダイオード３がチップの一部分に集中しないように、縦型トランジスタ２と縦型ダイオード３とを交互に配置することで、導通損失で発生する熱の集中を抑制することができる。したがって、窒化物半導体装置３０１の破壊及び劣化を抑制することができる。
　なお、図９に示される窒化物半導体装置３０２のように、縦型トランジスタ２と縦型ダイオード３とがそれぞれ、まとまった領域に配置されてもよい。図９は、本実施の形態に係る窒化物半導体装置３０２の平面レイアウトを示す平面図である。
　複数の縦型トランジスタ２は、平面視における第１領域３０２ａ内で隣り合って配置されている。複数の縦型トランジスタ２の並び方向に沿った断面形状は、例えば、図１に示される縦型トランジスタ２のみが横並びに複数回繰り返された形状を有する。この場合、一の縦型トランジスタ２のソース開口部３４は、隣の縦型トランジスタ２の開口部３６と共有される。すなわち、一の縦型トランジスタ２のソース開口部３４は、隣の縦型トランジスタ２の開口部３６であり、ソース電極４０Ｓのみが設けられ、アノード電極４２Ａの一部が設けられていない。
　複数の縦型ダイオード３は、平面視における第２領域３０２ｂ内で隣り合って配置されている。複数の縦型ダイオード３の並び方向に沿った断面形状は、例えば、図１に示される縦型ダイオード３のみが横並びに複数回繰り返された形状を有する。この場合、一の縦型ダイオード３のソース開口部３４は、隣の縦型ダイオード３の開口部３８と共有される。すなわち、一の縦型ダイオード３のソース開口部３４は、隣の縦型ダイオード３の開口部３８であり、アノード電極４２Ａの一部のみが設けられ、ソース電極４０Ｓが設けられていない。
　第１領域３０２ａ及び第２領域３０２ｂはそれぞれ、例えば、窒化物半導体装置３０２を平面視した場合に二分された領域である。第１領域３０２ａと第２領域３０２ｂとは、互いに同じ大きさの領域であるが、異なっていてもよい。例えば、縦型トランジスタ２では、ゲート電極４２Ｇとソース電極４０Ｓとの絶縁性を確保する必要があるのに対して、縦型ダイオード３ではその必要がない。したがって、１つの縦型ダイオード３の幅は、１つの縦型トランジスタ２の幅より短くすることができる。したがって、複数の縦型ダイオード３が配置される第２領域３０２ｂを第１領域３０２ａよりも小さくすることができる。
　図９に示される例では、アノード電極４２Ａとソース電極４０Ｓとは、図示されていない電極パッドを介して電気的に接続されている。あるいは、第１領域３０２ａと第２領域３０２ｂとの境界において、図１に示されるソース開口部３４のように、アノード電極４２Ａとソース電極４０Ｓとが直接接続されていてもよい。
　以上のように、図８及び図９に示されるいずれの例においても、縦型トランジスタ２と縦型ダイオード３との集積化を実現することができる。これにより、高耐圧で、かつ、低損失な小型の窒化物半導体装置３０１及び３０２を実現することができる。
　なお、縦型トランジスタ２と縦型ダイオード３との個数は、同じであるが、異なっていてもよい。また、例えば、縦型トランジスタ２と縦型ダイオード３とは、複数個ずつ交互に配置されてもよい。
　（他の実施の形態）
　以上、１つ又は複数の態様に係る窒化物半導体装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、及び、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
　例えば、上記の各実施の形態に係る窒化物半導体装置は、第１閾値調整層及び第２閾値調整層の少なくとも一方を備えなくてもよい。例えば、ゲート電極４２Ｇは、電子供給層２６の上面に接触して設けられていてもよい。アノード電極４２Ａは、電子供給層２６の上面に接触して設けられていてもよい。
　また、例えば、電子走行層２４、ブロック層１６及びドリフト層１４によって形成される寄生バイポーラトランジスタの影響が十分に小さい場合、窒化物半導体装置は、高抵抗層１８を備えなくてもよい。
　また、例えば、ドリフト層１４及びブロック層１６は、縦型トランジスタ２と縦型ダイオード３とで分離されていてもよい。
　また、例えば、第１導電型がｐ型、ｐ＋型及びｐ－型であり、第２導電型がｎ型、ｎ＋型及びｎ－型であってもよい。
　また、上記の各実施の形態は、請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示に係る窒化物半導体装置は、例えば、テレビなどの民生機器の電源回路などで用いられるパワートランジスタなどのパワーデバイスとして利用することができる。
１、１０１、１０２、２０１、２０２、３０１、３０２　窒化物半導体装置
２　縦型トランジスタ
３　縦型ダイオード
１２　基板
１２ａ、１２ｂ　主面
１４、１１４　ドリフト層
１６　ブロック層
１８　高抵抗層
２０　ゲート開口部
２０ａ、２２ａ、３４ａ、３６ａ、３８ａ　底面
２０ｂ、２２ｂ、３４ｂ、３４ｃ、３６ｂ、３８ｃ　側面
２２、３６、３８　開口部
２４　電子走行層
２４ａ　底面部
２４ｂ　傾斜部
２４ｃ　平坦部
２６　電子供給層
２８　二次元電子ガス
３０　第１閾値調整層
３２、２３２　第２閾値調整層
３４　ソース開口部
４０Ｓ、１４０Ｓ　ソース電極
４２Ａ、１４２Ａ　アノード電極
４２Ｇ　ゲート電極
４４Ｃ　カソード電極
４４Ｄ　ドレイン電極
１１４ａ　高濃度層
１１４ｂ　低濃度層
１４０Ａ　電極部
３０２ａ　第１領域
３０２ｂ　第２領域

Claims (8)

  1. 　縦型トランジスタと、縦型ダイオードとを備える窒化物半導体装置であって、
    　基板と、
    　前記基板の上方に設けられた第１導電型の第１窒化物半導体層と、
    　前記第１窒化物半導体層の上方に設けられた、前記第１導電型とは異なる第２導電型の第２窒化物半導体層と、
    　前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層にまで達する第１開口部と、
    　前記第１開口部から離れた位置に設けられ、前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層にまで達する第２開口部と、
    　前記第１開口部及び前記第２開口部の各々の内面に沿った部分と前記第２窒化物半導体層の上方とに、前記基板側から順に設けられた電子走行層及び電子供給層と、
    　前記第１開口部を覆うように前記電子供給層の上方に設けられた、前記縦型トランジスタのゲート電極と、
    　前記第２開口部を覆うように前記電子供給層の上方に設けられた、前記縦型ダイオードのアノード電極と、
    　平面視における前記第１開口部と前記第２開口部との間の位置において、前記電子供給層及び前記電子走行層を貫通し、前記第２窒化物半導体層にまで達する第３開口部と、
    　前記第３開口部の内部において、前記電子供給層及び前記電子走行層の前記第１開口部側の部分と、前記第２窒化物半導体層とに接続された、前記縦型トランジスタのソース電極と、
    　平面視において前記ゲート電極に重なる位置において、前記基板の前記第１窒化物半導体層とは反対側に設けられた、前記縦型トランジスタのドレイン電極と、
    　平面視において前記アノード電極に重なる位置において、前記基板の前記第１窒化物半導体層とは反対側に設けられた、前記縦型ダイオードのカソード電極とを備え、
    　前記アノード電極と前記ソース電極とは、電気的に接続されており、
    　前記カソード電極と前記ドレイン電極とは、電気的に接続されている
    　窒化物半導体装置。
  2. 　さらに、
    　前記ゲート電極と前記電子供給層との間に設けられた第１閾値調整層と、
    　前記アノード電極と前記電子供給層との間に設けられた第２閾値調整層とを備える
    　請求項１に記載の窒化物半導体装置。
  3. 　前記第１閾値調整層及び前記第２閾値調整層はそれぞれ、前記第２導電型の窒化物半導体層である
    　請求項２に記載の窒化物半導体装置。
  4. 　前記第２閾値調整層の膜厚は、前記第１閾値調整層の膜厚より薄い
    　請求項２又は３に記載の窒化物半導体装置。
  5. 　前記アノード電極は、前記第３開口部の内部において、前記電子供給層及び前記電子走行層の前記第２開口部側の部分に接続されている
    　請求項１～４のいずれか１項に記載の窒化物半導体装置。
  6. 　前記ソース電極は、さらに、前記第３開口部の内部において、前記電子供給層及び前記電子走行層の前記第２開口部側の部分に接続されている
    　請求項１～４のいずれか１項に記載の窒化物半導体装置。
  7. 　複数の前記縦型トランジスタと、複数の前記縦型ダイオードとを備え、
    　前記縦型トランジスタと前記縦型ダイオードとは、平面視において、交互に配置されている
    　請求項１～６のいずれか１項に記載の窒化物半導体装置。
  8. 　複数の前記縦型トランジスタと、複数の前記縦型ダイオードとを備え、
    　複数の前記縦型トランジスタは、平面視における第１領域内で隣り合って配置され、
    　複数の前記縦型ダイオードは、平面視において、前記第１領域とは異なる第２領域内で隣り合って配置されている
    　請求項１～６のいずれか１項に記載の窒化物半導体装置。
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