TW508800B - Semiconductor integrated circuit device - Google Patents

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508800 A7 B7 五、發明説明（ 發明背景 本發明係關於半導體積體電路 在被要求高速之讀出動作之大記_ 刃如係關於C用 有效之技術者。 〜量之半導體記憶裝置 依據完成本發明後之調查，被 %、爲與之後說明之本發 明有關連者，判明爲有：特開平1 丄0〜3 4 0 5 7 9號公 (封應USpatentn。·588刪，以下，稱爲先前技^ ) '特開平1 1 一 3 9 8 7 1號公報（對應usPatent 〖10.588 1017,以下，稱爲先前技術2)、特開平 10二3 3 4 6 5 9號公報（對應仍阳^〇_5892730，稱 爲先肖fi技術3 )、特開平9 — 1 Q β η 忖丨开]十y 1 9 δ δ 7 3號公報（對應 US patent紙助彻、以下，稱爲先前技術4 )、特開平 7 — 2 8 2 5 8 3號公報（以下，稱爲先前技術5 )、特 開平 4 - ! 6 2 2 8 6 號公報（對應 USpatentn〇.52894l3 ，以下，稱爲先前技術6)、特開平7一272479號 公報（對應USpatentno.5572477 ’以下，稱爲先前技術7 )、特開平7 — 2 7 2 4 8 1號公報（以下，稱爲先前技 術8 )、特開平1 1 一 1 6 3 6 號公報（以下，稱爲先 前技術9 )。 在與本發明之關連中，上述先前技術丨至9之槪略有 如下述。於先前技術1中，偶數資料先被輸出時，錯開奇 數以及偶數資料總線放大器之動作定時。於先前技術2跑 3中，使位於讀取寄存器之前段之讀取緩衝器之動作定時 於每一記憶庫（bank)使管線（pipeline)動作。於先前技 本紙張尺度適用中.國國家標準（CNS ) Μ規格（210X297公釐） 袭！ (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -4 - 508800 A7 B7 五、發明説明（2) (請先閲讀背面之注意事項再填寫本頁) 術4中，使位於輸出栓鎖之前段之感測放大器之動作定時 因應列而錯開。於先前技術5中’錯開位於輸出栓鎖之前 段之感測放大器之動作定時。於先前技術6中，使位於輸 出栓鎖前段之放大器交互動作。於先前技術7中，使位於 輸出栓鎖之前段之列開關之動作定時管線動作。於先前技 術8中，使位於輸出栓鎖前段之資料檢測電路之動作定時 因應位址而錯開。於先前技術9中，使位於栓鎖前段之感 測放大器之個別之驅動能力不同。於此種先前技術1至9 中，完全找不到如之後說明之本發明般地，暗示實現藉由 簡單之構成之先行取用動作之高速化之必然性之記載。 發明摘要 經濟部智慧財產局員工消費合作杜印製 DDR SDRAM ( Double Data Rate Synchronous Dyanmic Random Access Memory (雙資料率同步動態隨機存 取記憶體）：以下，單稱爲D D R S D R A Μ )係以時 脈之兩端進行資料之輸入輸出。因此，如以2 0 0 Μ Η z 之時脈頻率使之動作，可以獲得2倍之4 0 0 M b p s之 資料傳送速度。如以與S D R A M同樣之晶片構成取得 D D R，雖然不得不以2倍之頻率使晶片內部動作，但是 在同一裝置中係無法實現。因此，在DDR SDRAM 中，藉由先前檢查‘動作，使晶片內之動作頻率與 S D R A Μ相等，只使資料之輸入輸出高速化，實現 4 00 Mbps。因此，在DDR SDRAM中，主放 大器-輸出緩衝器爲止之資料傳送方式與S D RAM大爲 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -5- 508800 A7 __ _B7___ 五、發明説明（3) 不同。 (請先閱讀背面之注意事項再填寫本頁) 在S D R A Μ中，消費電流I c C之約2 0 %被視爲 上述主放大器-輸出緩衝器爲止之資料傳送線路之總體輸 入輸出線G I 0之充放電電流。因此，如進行上述先前檢 查動作，峰値電流逐漸成爲問題。即，在進行1 6位元單 位之資料輸入輸出時，在2 Ν先行取用動作中， S D R A Μ之2倍之3 2個、在4 Ν先行取用動作中，4 倍之6 4個之主放大器以及對應其之上述總線輸入輸出線 G I 0同時動作之故，峰値電流成爲重要之課題。而且， 想要提升性能一採取高速化主放大器電路、總線輸入輸出 線G I〇之手法，產生峰値電流更增加之問題。 經濟部智慧財產局員工消費合作社印製 本發明之目的在於提供：具備以簡單之構成，謀求資 料輸入輸出之高速化與動作餘裕之改善之信號傳達電路之 半導體積體電路裝置。本發明之其它之目的在於提供：在 高速化與動作餘裕之改善外，具備實現省面積、省電力化 之半導體記億電路之半導體積體電路裝置。本發明之前述 以及其它之目的與新的特徵有本詳細說明書之記述以及所 附圖面，理應可以變得淸楚。 於本申請案中所揭示之發明之中，如簡單說明代表性 者之槪要，則如下述。由具備.：藉由第1信號傳送路徑並 列傳送第1與第2資料，以第1與第2中繼放大電路將其 放大，通過第2信號傳達路徑，傳達於第1與第2輸出寄 存器，依據位址資訊將分別被保持在此第1與第2輸出寄 存器之上述第1與第2資料串列輸出之輸出電路而成，於 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） -6- 508800 A7 __ _B7___ 五、發明説明（』 上述第1與第2中繼放大電路中，對於在上述第1與第2 資料之中，應先被輸出之一方之資料，使應後面被輸出之 (請先閲讀背面之注意事項再填寫本頁) 另一方之資料之對上述第2信號傳達路徑之輸出定時延遲 〇 於本申請案中所揭示之發明之中，如簡單說明代表性 者之槪要，則如下述。由具備：藉由第1信號傳送路徑並 列傳送第1與第2資料，以第1與第2中繼放大電路將其 放大，通過第2信號傳達路徑，傳達於第1與第2輸出寄 存器，依據位址資訊將分別被保持在此第1與第2輸出寄 存器之上述第1與第2資料串列輸出之輸出電路而成，於 上述第1與第2中繼放大電路設置選擇電路，使第1與第 2資料之中，應先被輸出之一方之資料對應於上述第1輸 出寄存器，使應後面被輸出之另一方之資料對應於上述第 2輸出寄存器，使被對應於上述第1輸出寄存器之第2信 號傳達路徑之傳送速度比被對應於上述第2輸出寄存器之 第2信號傳達路徑之傳送速度快。 經濟部智慧財產局員工消費合作社印製 發明之詳細說明

圖1係顯示本發明之D D R S D R A Μ之一實施例 之全體方塊圖。控制輸入信號被設爲：行位址選通脈衝信 號/ R A S、列位址選通脈衝信號/ C A S、寫入啓動信 號/W E以及輸出啓動信號/ 〇 E。此處，/係對應於低 準位表示活性準位之邏輯標號之斜桿。X位址信號與Y位 址信號由共通之位址端子A d d與時脈信號C K、/ C K 本紙張尺度適用中.國國家標準（CNS〉A4規格（210x297公^ 一 508800 A7 _B7___ 五、發明説明（5) 同步，時間序列地被輸入。 (請先閲讀背面之注意事項再填寫本頁) 通過位址緩衝器被輸入之X位址信號與Y位址信號分 別被取入栓鎖電路。被取入栓鎖電路之X位址信號藉由前 置解碼器被供給，其之輸出信號被供給於X解碼器，形成 字元線W L之選擇信號。藉由字元線之選擇動作，在記憶 體陣列之互補位元線B L出現微小之讀出信號，藉由感測 放大器進行放大動作。被取入栓鎖電路之Y位址信號被供 給於前置解碼器，其之輸出被供給於Y解碼器，形成位元 線B L之選擇信號。X救濟電路與Y救濟電路比較不良位 址之記憶動作，以及被記憶之不良位址與上述被取入之位 址信號，如一致，對X解碼器以及Y解碼器指示預備之字 元線或位元線之選擇之同時，禁止正規字元線或正規位元 線之選擇動作。 經濟部智慧財產局員工消費合作杜印製 在感測放大器被放大之記憶資訊藉由未圖示出之列開 關電路被選擇者被接續於共通輸入輸出線，被傳達於主放 大器。此主放大器雖無特別限制，但是也設置寫入電路。 即，在讀出動作時，放大通過Y開關電路被讀出之讀出信 號，通過輸出緩衝器使之由外部端子D Q輸出。在寫入動 作時，由外部端子D Q被輸入之寫入信號透過輸入緩衝器 被取入，透過上述寫入電路被傳達於共通輸入輸出線以及 選擇位元線，在選擇位元線中，藉由上述感測放大器之放 大動作，寫入信號被傳達，對應其之電荷被保持在記憶體 單元之電容器。 時脈產生電路（主控制電路）係產生如對應時脈信號 ||^尺度適用中國國家標準（〇^)六4規格（210/297公釐） -8- 508800 A7 B7 五、發明説明（e) (請先閱讀背面之注意事項再填寫本頁) CK、/CK與上述信號/RAS與/CAS被輸入之位 址信號之取入控制定時信號或感測放大器之動作定時信號 等般地，記憶體單元之選擇動作所必要之各種的定時信號 。內部電源產生電路係接受由電源端子被供給之V c c與 V s s之類的動作電壓，產生上述平板電壓、V c c/2 之類的預先充電電壓、內部昇壓電壓V C Η、內部降壓電 壓VDL、基板備援偏壓電壓VBB之類的各種內部電壓 。更新計數器係於被設爲更新模式時，產生更新用之位址 信號，使用於X系之選擇動作。 經濟部智慧財產局員工消費合作社印製 圖2係顯示本發明之D D R S D R A Μ之一實施例 之晶片全體構成圖。此實施例之S D R A Μ係夠翅△複數 記憶體區塊或記憶庫地，晶片全體上被分割爲8。被分割 爲8之個個之區塊被設爲各爲同樣之構成。沿著記憶體陣 列之一端設置X解碼器X D C，在與其正交之方向的接近 晶片中央配置有Υ解碼器Y D C與主放大器Μ Α。上述8 個之記憶體區塊以2個被設爲1組，上述X解碼器X D C 相鄰接地，對稱地被配置，構成前述之1個之記憶庫。由 上述各2組織記憶體區塊形成之2個之記憶庫也與同圖中 ，被配置爲上下對稱。又，以被.設置於晶片之縱中央之周 邊電路爲中心，上述Y解碼器Y D C、主放大器Μ A相互 鄰接地，被配置爲左右對稱。 1個之記憶體區塊之記憶體陣列部係採用：由上述X 解碼器X D C沿著於同圖沿著縱方向延伸之字元線’被分 割爲複數個之陣列，以及被設置於個別之陣列之副字元線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -9 - 508800 A7 B7_ 五、發明説明（7) ，以及貫穿上述複數個之陣列被配置之主字元線’以及藉 由副字元線選擇線被選擇之所謂的階層字元線方式。藉由 此，被接續於副字元線之記億體單元之數目減少’可以使 副字元線選擇動作高速。 上述記憶體區塊具有沿著由γ解碼器γ D C延伸之Y 選擇線被分割爲複數個之陣列，位元線於每一陣列被分割 。藉由此，被接續於位元線之記憶體單元之數目減少，確 保由記憶體單元被讀出於位元線之信號電壓。記憶體單元 由動態型記憶體單元構成，使記憶電容器有無電荷對應於 資訊之1與0者，藉由記憶電容器之電荷與位元線之預先 充電電荷之電荷耦合，進行讀出動作之故，藉由被接續於 上述位元線之記憶體單元之減少，可以確保必要之信號量 • 〇 副字元驅動器列被配置於上述被分割之陣列之上下， 感測放大器列被配置於陣列之左右（位元線方向）。列選 擇電路或位元線預先充電電路等被設置於感測放大器列， 藉由由字元線（副字元線）之選擇之由記憶體單元來之資 料讀出，藉由感測放大器檢測放大出現於個個之位元線之 微小電位差。 後述之主輸入輸出線Μ I 0雖無特別限制，但是將上 述副字元驅動器列上延長於同圖之橫方向。而且，區域輸 入輸出線L I 0沿著感測放大器列被配置，藉由行系之選 擇信號，區域輸入輸出線L I 0與主輸入輸出線Μ I〇被 接續。前述之總體輸入輸出線G I 0被配置於上述周邊電 本紙張尺度適用中.國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝 -訂 經濟部智慧財產局員工消費合作社印製 -10- 508800 A7 B7 五、發明説明（s) 路，被與對應於被選擇之記憶庫之上述主輸入輸出線 Μ I 0接續。主輸入輸出線Μ I 0通過輸入輸出寄存器， (請先閲讀背面之注意事項再填寫本頁) 透過前述輸出緩衝器以及輸入緩衝器，被接續於被與外部 端子接續之凸緣（P a d ) D Q P A D。 雖然未圖示出，但是在晶片之中央部適當設置接著說 明之周邊電路。由位址輸入端子被供給之位址信號以位址 多路傳輸形式被取入行位址緩衝電路與列位址緩衝器。被 供給之位址信號爲個別之位址緩衝器所保持。例如，行位 址緩衝器與列位址緩衝器跨過1個之記憶體循環期間個別 保持上述被取入之位址信號。而且，在晶片之中央部也設 置由進行引信（fuse )與位址比較之Μ〇S F E T等形成之 救濟電路。 經濟部智慧財產局員工消費合作社印製 上述行位址緩衝器於更新動作模式中，將由更新控制 電路被輸出之更新位址信號當成行位址信號取入。在此實 施例中，雖無特別限制，但是爲設成透過時脈產生電路將 上述更新位址信號當成行位址信號取入。被取入列位址緩 衝器之位址信號當成預設資料被供給於被包含在控制電路 之列位址計數器。上述列位址計數器因應以後述之指令等 被指定之動作模式，將當成上述預設資料之列位址信號， 或依序增量該列位址信號之値向Υ解碼器Y D C輸出。 控制電路雖無特別限制，係被供給：時脈信號、時脈 啓動信號、晶片選擇信號、列位址選通脈衝信號、行位址 選通脈衝信號、寫入啓動信號、資料輸入輸出遮蔽控制信 號等之外部控制信號，以及被對應於記憶庫之位址信號， 本紙張尺度適用中.國國家標準（CNS ) Α4規格（210X297公釐）~一 -11- 508800 A7 B7 _ 五、發明説明（9) (請先閱讀背面之注意事項再填寫本頁) 依據這些信號之準位的變化或定時等，形成D D R S D R A Μ之動作模式等之各種控制信號與對應其之各種 定時信號，具備：爲此之控制邏輯與模式寄存器。 圖3係顯示本發明之DDR SDRAM之槪略全體 構成圖。同圖係被對應於前述圖2，記憶體陣列係晶片全 體被分割爲8。於同圖中，其中之一半的4個之記憶體陣 列爲代表例被顯示著，於圖面之剩餘一半係顯示關連於本 發明之部份的放大圖。X解碼器X D C沿著上述記憶體陣 列之一端被設置，於與其正交之方向的接近晶片中央處配 置Y解碼器Y D C與主放大器Μ A。上述8個之記憶體陣 列以2個被設爲1組，夾住X解碼器X D C被上下對稱設 置。如此，藉由夾住X解碼器X D C而被設置之2個之記 憶體陣列構成1個之記憶庫（band2 )。其它之記憶庫（ bank3 )也藉由與上述相同之2個之記憶體陣列所構成。 經濟部智慈財產局員工消費合作社印製 1個之記憶體陣列係被設置：沿著由上述X解碼器 X D C.沿著同圖縱方向延伸之字元線被分割爲複數個之陣 列。被設置於上述個個陣列之副字元線係採用貫穿上述複 數個之陣列而被配置之主字元線與藉由副字元線選擇線由 副字元驅動器被選擇之所謂的階層字元線方式。同樣地’ 記憶體陣列具有沿著Y解碼器Y D C延伸之Y選擇線被分 割爲複數個之陣列，藉由個個之陣列，位元線被分割。 上述位元線係藉由被設置於其之兩端部之感測放大器 列而被分割，沿著此種位元線列設置區域輸入輸出線 L I 0。上述區域輸入輸出線L I 〇係透過由行系之位址 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -12- 508800 A7 五、發明説明（ά f請先閱讀背面之注意事項再填寫本頁) 被選擇之選擇電路被接續於主輸入輸出線Μ I 0。主輸入 輸出線Μ I ◦如以作爲代表例被顯示之記憶庫（Bank2 )爲 例做說明，於被分割爲2個之記憶體陣列中，各1 6對（ pairs)與上述Y選擇線平行地沿著上述副字元驅動器列被 延長。因此，在1個之記億庫（Bank2 )中，設置有 3 2對（P a i r s )之主輸入輸出線Μ I〇。對應這些 3 2對之主輸入輸出線Μ I〇，設置3 2個之主放大器 Μ A 〇 上述3 2個之主放大器Μ A之輸出信號被供給於被延 長在晶片之縱方向之3 2對（pairs)之總體輸入輸出線 G I 0。這些之總體輸入輸出線G I〇也被接續於對應被 設置於未圖示出之晶片的下半部份之.2個之記憶庫（BankO 、Bank2 )而被設置之主放大器Μ A地，延長於晶片之縱方 向地被形成。 經濟部智慧財產局員工消費合作社印製 周邊電路被設置於晶片之中央部。同圖中以上述周邊 電路之中與本發明有關之輸出系電路爲代表例做顯示。於 上述周邊電路設置：將由未圖示出之輸入端子被供給之位 址信號以位址多路傳輸形式取入之行位址緩衝電路與列位 址緩衝電路。上述輸出系電路係由輸出緩衝器D Q 0 -1 5，以及被設置於其之前段之放大電路A Μ P所構成。 輸出緩衝器D Q 0 - 1 5係以1 6位元單位並列地進行資 料輸出者。上述放大電路a m ρ對應上述總體輸入輸出線 G I 0設置3 2個，選擇電路（F I FO)被設置於其之 輸出部，將對應奇數位址之1 6位元之信號或對應偶數位 本紙張尺度適用中.國國家標準（CNS ) A4規格（210X297公釐〉 -13- 508800 A7 B7

五、發明説明（A 址之1 6位元之信號傳達於上述1 6個之輸出緩衝器 D Q 〇 一 1 5。 (請先閲讀背面之注意事項再填寫本頁) 在此實施例之D D R S D R A Μ中，於上述1個之 記憶庫（Bank2 )之2個的記憶體陣列中，在主輸入輸出線 M I〇分成奇數位址（ODD Add )與偶數位址（EVEN Add )，在讀取動作中，對應列系位址信號，選擇由個別之記 憶體陣列之各1 6位元全部共3 2位元，利用上述總體輸 入輸出線G I〇進行使3 2位元之資料輸出之2 N (此處 ’ N爲1 6 )先行取用動作。而且，於輸出電路中，與時 脈信號C K之上升緣同步，將前端位址之1 6位元份輸出 ’與時脈信號之下降緣同步，將剩餘之1 6位元份之資料 輸出。 雖無特別限制，但是圖2或圖3之實施例爲適合具有 約2 5 6 Μ位元之大記億容量之D D R S D R A Μ。晶 片被分割爲8個之記憶體區塊，以2區塊構成1記憶庫。 經濟部智慧財產局8工消費合作社印製 1記憶體區塊被分割爲8 X 1 6之陣列（副記憶墊），1 副記憶墊被設爲5 1 2 X 5 1 2位元。即，在1條之副字 元線被接續5 1 2個之記億體單元，於位元線被接續 5 1 2個之記憶體單元。在以下之說明中，利用電路標記 Μ I .0將主輸入輸出線Μ I〇略記爲Μ I 0線，總體輸入 輸出線G I 0利用電路標號G I 0略記爲G I 0線。 在此實施例中，將主放大器電路、主放大器輸出電路 、G I 0線、輸出寄存器電路分別分配爲0 D D / EVEN位址用。而且，如前述般地，主放大器輸出寄 本紙張尺度適用中.國國家標準（CNS〉A4規格（210X297公釐） -14- 508800 A7 B7 五、發明説明（4 存器之資料傳送係0 D D / E V E N同時進行。即，將由 被讀出於Μ I 0線之3 2位元所形成之資料以主放大器電 路同時讀出並列傳送於輸出寄存器。因應開始位址之 〇D D/E V Ε Ν，將輸出寄存器內之資料與時脈之上升 、下降同步輸出。因此，在本實施例中，主放大器電路與 G I 0線成爲3 2個同時動作。 圖4係顯示本發明之DDR SDRAM之讀出系電 路之一賓施例之構成圖。在此實施例中，係適合如前述之 2 N先行取用動作。即，爲了將由被讀出於Μ I〇線之 3 2位元所形成之資料以主放大器電路同時讀出，通過 G I〇線並列傳送於輸出寄存器之際的峰値電流之減少， 將藉由G I〇線被傳送之資料以1 s t輸出資料與2 n cT 輸出資料錯開定時而輸出。 構成上在奇數（ODD)資料用與偶數（EVEN) 資料用，使主放大器與其之放大輸出電路以及G I〇線與 輸出寄存器對應輸入輸出端子DQ0〜DQ15各設置 1 6個。而且，在放大輸出電路設置調整其之輸出定時之 Μ A控制電路，對應開始位址資訊，將應先輸出之〇D D (或Ε V Ε N )之資料原樣地通過G I 0線傳達於輸出寄 存器，應後輸出之EVEN (或ODD)資料比上述MA 控制電路還延遲，通過G I 0線傳達於輸出寄存器。即， 將主放大器之控制電路分爲〇D D用與Ε V Ε N用而控制 ，因應開始位址，1 s t輸出資料（時脈上升）原樣地資 料輸出於G I 0線，2 n d輸出資料（時脈下降）被延遲 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） |丨 l·----一-^裝-— (請先閲讀背面之注意事項再填寫本頁)

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五、發明説明（A ，資料輸出於G I 0線。 (請先閲讀背面之注意事項再填寫本頁) 例如，在〇D D開始之時，對應〇D D / E V E N之 兩位址，進行記憶體單元之選擇，藉由第1之時脈信號 C L K，將資料讀出於感測放大器、L I 0以及Μ I〇， 取入主放大器Μ Α。如上述般地，如爲〇 D D開始，將對 應〇D D資料之1 s t資料之主放大器之輸出信號原樣地 通過G I 〇線傳送於輸出寄存器。接著，將對應E V E N 資料之2 n d資料延遲，傳送於輸出寄存器。 E V E N開始如以下一時脈被指示，同樣地，對應 〇D D / E V E N之兩位址，進行記憶體單元之選擇，藉 由第2號之時脈信號C L K，將資料讀出於感測放大器、 L I〇以及Μ I〇，取入主放大器Μ A。如上述般地，如 爲E V E N資料，將對應E V E N資料之1 s t資料之主 放大器之輸出信號原樣地通過G I 0線傳送於輸出寄存器 。接著，將對應0 D D資料之2 n d資料延遲，傳送於輸 出寄存器。 經濟部智慧財產局員工消費合作社印製 雖無特別限制，以第3號之時脈C L K之上升，最初 位址被指定之ODD資料之0被輸出，與其同時被讀出之 E V E N資料之1以時脈信號之下降被輸出。以第4號之 時脈C L K之上升，第2號之位址被指定之E V E N資料 之2被輸出，與其同時被讀出之〇D D資料之3以時脈信 號之下降被輸出。以下，同樣之記憶體單元之選擇動作、 資料傳送以及輸出動作對應時脈信號C L K ’管線地被進 行。 ^紙張尺度適用中.國國家標準（CNS ) A4規格（210X297公釐) -16- 800 A7 B7

五、發明説明（A 在此實施例中，於如上述之2 N先行取用D D R S D R A Μ中，可以將同時充放電之G I ◦線由3 2降低 爲1 6個。又，藉由同樣之手法，也可以構成4 Ν先行取 用D D R S D R A Μ，在該情形，可以使同時充放電之 G I 0線由6 4降低爲1 6個。前述2 n d輸出資料在半 時脈時間有餘裕之故，即使使在G I 0線之傳送定時延遲 ’資料輸出動作之性能也不會劣化。 圖5係顯示被使用於本發明之D D R S D R A Μ之 主放大器之一實施例之電路圖。在此實施例中，以對應上 述2 Ν先行取用之一對的主放大器、主放大器輸出電路與 其之控制電路爲代表例而顯示。而且，由〇D D / Ε V Ε Ν形成之一對的電路之中，關於〇D D側電路，於 以下具體說明之。主放大器電路係通過藉由定時信號 D M A P S Β之低準位而被設爲導通狀態之Ρ通道型 Μ〇S F E T Q 1與Q 2，取入一對之主輸入輸出線 Μ I〇Τ與Μ I〇Β之信號。 上述被取入之信號以由：閘極與汲極被交叉接續之Ρ 通道型MOSFETQ3、Q4與Ν通道型 MOSFETQ5、Q6，以及被設置於上述Ν通道型 M〇S F E TQ 5與Q 6之被共通接續之源極與電路之接 地電位之間之流過動作電流之Ν通道型Μ〇S F E T Q 7 所形成之C Μ 0 S栓鎖電路被放大。即，上述定時信號 D M A P S Β在低準位之期間，進行輸入信號之取入，所 期望之信號量一被確保，上述定時信號D M A P S B成爲 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） l·丨^一丨丨丨裝— (請先閱讀背面之注意事項再填寫本頁)

、1T 經濟部智慧財產局員工消費合作社印製 -17- 508800 A7 B7 五、發明説明（4 (請先閲讀背面之注意事項再填寫本頁) 咼準位，上述主輸入輸出線Μ I Ο T、Μ I〇B與栓鎖電 路，乙輸入輸出端子被分離’耢由定時信號D A M A Ε Τ之 高準位，上述栓鎖電路開始放大動作。此時，具有大的寄 生電容之Μ I 0線被分離之故，上述c Μ〇S栓鎖電路將 通過上述Μ I 0線被傳達之信號高速放大爲C μ 〇 s準位 ’藉由由閘極電路G 4與G 5所形成之栓鎖電路被保持。 主放大器輸出電路通過藉由定時信號D Μ〇Ε 丁（· ODD)而被控制之閘極電路G6、G7，上述主放大器 電路Z輸出丨3 5虎被傳達於由P通道型輸出 MO S F E TQ 8與N通道型MO S F ETQ 9所形成之 輸出電路’電流放大被取入上述主放大器電路之輸出信號 ，形成被傳達於G I〇線之輸出信號D G〇U T 〇。 經濟部智慧財產局員工消費合作杜印製 在本電路例中，其特徵設爲：關於主放大器控制電路 ，藉由開始位址信號（STARTADD)控制主放大器輸出信號 之定時。即，在0 D D開始之情形，成爲START ADD = L (低準位），選擇性地傳達時脈信號〇11(：1^1^與其之延 遲信號之閘極電路G 1與G 2之中，閘極電路G 1打開閘 極，將上述時脈信號D R C L K傳達於主放大器輸出電路 之故，0 D D資料與上述時脈信號D R C L K同步先被輸 出。 相對於此，在Ε V Ε N側之主放大器控制電路中，與 上述0 D D側相反，對應上述閘極電路G 2之閘極電路打 開閘極，將延遲信號傳達於Ε V Ε N側之主放大器輸出電 路之故，Ε V Ε N資料只被延遲被設定在被設置於上述主 本紙張尺度適用中國國家標準（CNS ) A4規格（2ι〇χ297公釐） -18- 508800 A7 _B7____ 五、發明説明（4 (請先閲讀背面之注意事項再填寫本頁) 放大器控制電路之延遲電路之延遲時間。在E V E N開始 之情形，進行與上述相反之動作。如此，於主放大器控制 電路中，對應開始位址，切換上述主放大器之輸出定時， 即通過G I 0線被傳達之0 D D與E V E N之資料之傳送 定時之故，開始位址可以爲任意，而且可以使記憶體單元 之位址選擇電路或被讀出之信號之傳送路徑劃一化。 圖6係說明前述圖5之主放大器電路之動作的一例用 之波形圖。主放大器啓動（定時信號D M A E T )後，對 G I〇線之主放大器輸出信號（定時信號D Μ〇E T )之 定時依據開始位址，〇D D或Ε V Ε Ν之一方成爲先者， 另一方成爲後者地被控制著。因此，藉由錯開G I〇線之 充放電定時，即輸出信號D G I〇Τ 0 (〇D D )與輸出 信號D G I〇Τ 1 ( Ε V Ε Ν )，峰値電流之降低成爲可 肯b 。 經濟部智慧財產局員工消費合作社印製 圖7係顯示輸出電路之一實施例之電路圖。此實施例 之輸出電路係由輸出寄存器與輸出緩衝器所構成。在此實 施例中，輸出寄存器電路係使用通過栓鎖（T-Latch)電路 。本電路在時脈信號C L K 1、C L K 2之高準位期間， 輸出通過資料，在時脈信號C L K 1、C L K 2之低準位 栓鎖之。輸出緩衝器電路係使用2輸入之通過栓鎖電路（ T-Latch )與緩衝電路（Dout Buff·)所構成。本電路因應開 始位址，進行0 D D資料或E V E N資料之選擇，與時脈 通部輸出通過輸出資料。本電路係實施例，也可以利用其 它電路進行同樣之電路動作。 本紙張尺度適用中.國國家標準（CNS〉A4規格（210X297公釐） -19- 508800 A7 _________ B7____ 五、發明説明（士 (請先閱讀背面之注意事項再填寫本頁) 圖8係顯示本發明之D D R S D R A Μ之讀出系統 電路之其它的一實施例之構成圖。此實施例係適合4 Ν先 行取用。在4 Ν先行取用之情形，將下位位址（0〜3 ) 之4位元由記憶體單元同時讀出於Μ I 0線，以主放大器 同時讀出。因此，在本實施例中，每一下位位址設置主放 大器控制電路，因應開始位址，錯開對G I〇線之輸出定 時而控制。 例如，在開始位址爲0之情形，首先，輸出位址0資 料，以後，因應位址進行順序，錯開定時輸出（在連續之 情形，0 — 1 2 - 3 )。開始位址爲1之情形，首先， 輸出位址1之資料後，因應位址進行順序，錯開定時輸出 (即’在連I賈之情形，〇 -> 1 2 — 3 )。因此，在本構 • 成中，主放大器控制電路被設置於每一下位位址之故，不 依存於開始位址，可以獲得本方式之如前述之效果。 經濟部智慧財產局員工消費合作社印製 圖9係顯示本發明之D D R S D R A Μ之讀出系統 電路之其它的一實施例之構成圖。此實施例係適合2 Ν先 行取用。在此實施例中，並非如前述圖4之實施例般地， 將主放大器輸出電路、G I 0線以及輸出寄存器電路分配 爲〇D D / Ε V Ε Ν用，其特徵爲：分配配合如1 s t輸 出用與2 n d輸出用般地被傳送之資料的定時而被使用之 信號傳達路徑。即，至主放大器爲止，3 2位元同時讀出 ，在輸出於G I 0線之際，因應開始位址，切換對哪個 G I 0線輸出資料之切換電路被設置於放大器輸出電路之 輸入部。 本紙張尺度適用中國國家標準（CNS ) A4規格(210X297公釐)_~^ -20- 508800 A7 B7

五、發明説明（A 在本實施例中，將G I〇線之偶數（〇、2……3 〇 )分配爲1 s t輸出用，將奇數（1、3 ...... 3 1 )分配 (請先閱讀背面之注意事項再填寫本頁) 爲2 n d輸出用。因此’〇D D開始之情形，將〇d d用 之主放大器之資料輸出於偶數G I〇線，將e v E N用主 放大器之資料輸出於奇數G I〇線。在；e v E N開始之情 形，也同樣地，將E V E N用主放大器之資料輸出於偶數 G I〇線，將0 D D用主放大器之資料輸出於奇數^ I〇 線。藉由本實施例，於輸出寄存器變成不需要位址資訊， 輸出定時控制變得容易。 圖1 0係顯示被使用於本發明之D D R SDRAM 之主放大器之其它的一實施例之電路圖。在本實施例中， 以上述圖9之實施例之一對的主放大器、切換電路、主放 大器輸出電路與其之控制電路爲代表例顯示。主放大器電 路以及主放大器輸出電路與前述圖5之實施例相同之故， 省略其之說明。 經濟部智慧財產局員工消費合作社印製 切換電路被設置於上述主放大器電路與主放大器輸出 電路之間，設置：將0 D D用主放大器電路之輸出傳達於 1 s t用主放大器輸出電路或2 n d用主放大器輸出電路 之其一之C Μ〇S開關電路；以及將E V E N用主放大器 電路之輸出傳達於1 s t用主放大器輸出電路或2 n d用 主放大器輸出電路之其一之C Μ〇S開關電路。 上述一對之CMO S開關電路在將ODD用放大器電 路之輸出傳達於1 s t用主放大器輸出電路時，將 EVEN用主放大器電路之輸出傳達於2 n d用主放大器 本紙張尺度適用中·國國家標準（CNS ) A4規格（210Χ297公釐） -21 - 508800 A7 B7

五、發明説明（A 輸出電路，反之’在將ODD用主放大器電路之輸出傳達 於2 n d用主放大器輸出電路時，將EVEN用主放大器 電路之輸出傳達於1 s t用主放大器輸出電路，使得於主 放大器輸出電路1 s t與2 n d之個個中，上述ODD用 資料與E V E N用資料不相互衝突。 在本實施例中，如前述般地，設其特徵爲：將主放大 器輸出電路以及G I〇線分配於1 s t輸出用與2 n d輸 出用，將主放大器之放大結果依據開始位址而切換輸出。 即，在〇D D開始之情形，成爲s T A R T A D D = L ( 低準位）’藉由由主放大器控制電路而被形成之控制信號 ’將〇 D D用之主放大器電路接續於χ s t主放大器輸出 電路’將E V E N用之主放大器電路接續於2 n d主放大 器輸出電路。另一方慢，在E V E N開始之情形，接續爲 與此相反。 圖1 1係顯示說明圖1 〇之主放大器電路之動作的一 例用之波形圖。在主放大器電路與主放大器輸出電路之間 設置切換電路（選擇器），依據開始位址資訊，控制輸出 於哪個G I〇線。因此，在〇 D D開始之情形，對1 s t 用G I ◦線（d G I〇T 〇 )輸出〇D D資料，對2 n d 用G I〇線（d G I〇T 1 )書屋E V E N資料。另一方 面’在E V E N開始之情形，成爲與此相反。 圖12係顯示本發明之DDR SDRAM之讀出系 統電路之其它的一實施例之構成圖。本實施例.係前述圖 1 1之實施例的應用例，其特徵爲使1 s t用之G I〇線 本紙浪尺度適用中周國家標準（CNs ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝' 訂 經濟部智1財產局員工消費合作杜印製 -22- 508800 A7 B7 _ 五、發明説明（ά (請先閱讀背面之注意事項再填寫本頁) 高速化。即，對於1 S t用之G I 0線，適用信號傳達之 高速化手法，2 n d用之G I〇線使用通常之信號傳送線 路。 作爲G I 0線高速化之手法爲（a )緩和G I〇配線 之節距。例如，藉由使L / S成爲2倍，降低配線電阻、 電容。（b ) G I〇配線之讀取/寫入分離。通常爲了配 線條數降低，而使讀取/寫入共通，使之分離以圖負荷降 低。（c )以G I〇線進行小振幅信號傳送。例如，採用 GTL、SSTL等之小振幅介面。依據本方式，藉由高 速化存取總線之1 s t用G I Ο線，存取時間之縮短成爲 可能。此構成與高速化全部之G I 0線者相比，電路規模 可以降低爲一半。 圖1 3係顯示G I〇線之實施例之圖案圖。在此實施 例中，係顯示改變G I 0線之配線節距以高速化之例。 1 s t輸出資料用之G I〇線爲了降低配線電阻，使 G I 0線寬成爲通常之3倍（1 · 5 // m ) ，2 n d輸出 經濟部智慧財產局員工消費合作社印製 資料用之G I 0線設爲0 · 5 # m。又，爲了也降低配線 電容，可以藉由放大線間之寬幅。 圖1 4係顯示本發明之DDR SDRAM之讀出系 統電路之其它的一實施例之構成圖。此實施例係前述圖 1 2之實施例之變形例，其特徵爲：也包含主放大器電路 分配爲1 s t用與2 n d用。即，因應開始位址切換 Μ I〇線之〇D D / E V E N資料，輸入主放大器、放大 、輸出。此時，於1 s t用之主放大器適用高速主放大器 本紙張尺度適用中.國國家標準（CNS ) A4規格（210X297公釐） -23- 508800 A7 ___ B7_ 五、發明説明（4 (請先閱讀背面之注意事項再填寫本頁) 電路。即，使用使高送動作優先之電路。2 n d用主放大 器使用與此不同之通常電路。即，使用使動作電流之降低 爲優先之電路。 作爲高速主放大器電路例爲：（a )有靜態型主放大 器電路。通常，爲了動作電流降低，使用動態型之主放大 器電路，藉由使之成爲靜態型，可以謀求高速化。（b ) 使用2相驅動主放大器電路。藉由此電路，藉由使存取總 線之1 s t用G I 0線高速化，存取時間之縮短成爲可能 〇 經濟部智慧財產局員工消費合作社印製 圖1 5 A、1 5 B係顯示被使用於圖1 4之實施例之 主放大器之一實施例。作爲高速主放大器係使用圖1 5 A 所示之靜態型之放大器，作爲通常放大器係使用圖1 5 B 所示之動態型放大器。此動態型放大器與前述圖5、圖 1 0所示之主放大器電路相同。此處，上述圖1 5 A之靜 態型放大器不需要確保信號量用之定時餘裕之故，獲得輸 出信號OUT、/OUT爲止之延遲時間Td變短而成爲 高速，但是，信號E N在被設爲高準位之動作期間繼續流 過動作電流之故，消費電流大。 另一方面，圖1 5 B之動態型放大器需要獲得所期望 之信號量爲止之定時餘裕T m之故，在獲得如前述之輸出 信號0 U T、/ 0 U T爲止之延遲時間T d變大，因此而 變爲低速，但是放大輸出如變大，栓鎖形態之P通道型 M〇S F E T或N通道型MO S F E T之其中一種成爲關 閉狀態，動作電流不流動之故，消費電流變小。因此，藉 本紙張尺度適用中.國國家標準（CNS ) A4規格（210X：Z97公釐） -24- 508800 A7 B7 五、發明説明（2b (請先閱讀背面之注意事項再填寫本頁) 由如本實施例之主放大器之分開使用，只於存取總線適用 高速放大器，使實效之動作速度高速化之同時，於其它之 總線使用通常放大器，可以實現低電力化。 圖16係顯示本發明之DDR SDRAM之讀出系 統電路之其它的一實施例之構成圖。本實施例係顯示2 N 先行取用之變形例。在此實施例中，其特徵爲藉由延遲使 對2 n d用G I 0線之資料傳送變慢。即，對1 s t用之 G I Ο線之資料傳送與前述圖1 2之實施例同樣地輸出， 如前述圖4之實施例般地藉由延遲使2 n d用之G I〇線 之資料傳送延遲輸出。藉由此，可以獲得與圖4之實施例 同樣之效果之外，使對2 n d用G I〇線之資料傳送經常 延遲之故，能夠緩和與下一循環之資料之定時。 經濟部智慧財產局員工消費合作社印製 圖17係顯示本發明之DDR SDRAM之讀出系 統電路之其它的一實施例之構成圖。本實施例係前述圖 1 6之實施例的變形例，適合4 N先行取用。4 N先行取 用之情形也相同，以主放大器同時將4位元（N爲1時） 讀出後，以對應下位位址之輸出順序，錯開定時輸出於 1 s t用G I〇〜4 t h用G I〇線。在本實施例中，雖 將主放大器控制電路設爲個別準備爲1 s t用〜4 t h用 之構成，但是也可以例如共有1 s t用與2 n d用，每2 位元同時輸出。 圖18係顯示本發明之DDR SDRAM之GI0 線之一實施例之配置圖。在此實施例之G I〇線配置例中 ，係以關於前述圖1 6之實施例中，交互佈置1 s t用之 本紙張尺度適用中.國國家標準（CNS ) A4規格（2i0X297公釐） -25- 508800 A7 _B7_

五、發明説明（A (請先閲讀背面之注意事項再填寫本頁) G I 0線與2 n d用之G I〇線爲其特徵。即，於圖2之 晶片構成例中’將長距離繞彳了晶片之3 2對之G I 〇線交 互配置1st用與2nd用。 藉由此構成，1 s t用G I〇線充放電時，2 n d用 G I 0線不動作之故（錯開定時），2 n d用G I〇線達 成屏蔽線之功能。因此，可以使1 s t用G I〇線高速傳 送資料。又，於圖4之實施例中，也同樣地，藉由交互配 置〇D D與E V E N用之G I〇線而可以獲得同樣之效果 〇 圖1 9係顯示本發明之D D R S D R A Μ之寫入系 統電路之一實施例之構成圖。寫入系統電路與前述讀出系 統電路爲信號傳達方向相反之故，於前述實施例之個個中 ，使信號傳達成爲相反即可。在寫入系統之輸入緩衝器 主放大器之G I〇線資料傳送之控制中，對於串列被輸入 之1 s t輸入資料與2 n d輸入資料，進行與讀出系同樣 之控制。 經濟部智慧財產局g(工消費合作杜印製 例如，不是於0 D D / E V E N兩方之資料都被輸入 輸入寄存器後，對G I〇線做資料輸出，而是藉由將 1 s t輸入資料先傳送於G I〇線，錯開定時，以實現峰 値電流之降低者。又，在寫入系統電路中，2 n d輸入資 料（時脈下降）之部份在定時上成爲浪費之故，控制爲使 2 n d優先。即，將2 n d輸入資料通過G I〇線被傳達 於寫入用之放大器後，與上述先被傳送之1 s t輸入資料 一齊地通過〇D D與E V E N之Μ I〇線，並列被寫入 本紙張尺度適用中·國國家標準（CNS ) A4規格（210X297公釐） -26- 508800 A7 ______B7 五、發明説明（2)4 2 N份之記憶體單元之故，上述2 n d輸入資料（時脈下 降）之部份定時上沒有時間之餘裕。 (請先閱讀背面之注意事項再填寫本頁} 因此，在本實施例中，藉由將傳送2 n d輸入資料之 G I〇線設爲高速G I〇線之同時，主放大器以及寫入用 之放大器也使用高速放大器，使2 n d輸入資料優先而控 制者。藉由此，在寫入系統電路之高速化成爲可能之同時 ，藉由傳送於G I 0線，錯開定時，可以實現峰値電流之 降低。 圖2 0係顯示本發明被適用之動態型R A Μ之一實施 例之方塊圖。此實施例之動態型R A Μ係適合於D D R S D R A Μ。此實施例之D D R S D R A Μ雖無特別限 制，但是與前述實施例同樣地，對應4個之記憶庫，設置 4個之記憶體單元陣列2 0 0 Α〜2 0 0 D。分別被對應 於4個之記憶庫0〜3之記憶體單元陣列2 0 0 A〜 經濟部智慧財產局8工消費合作社印製 2 0 〇 D具備被矩陣配置之動態型記憶體單元，如依循圖 面，被配置於同一列之記憶體單元之選擇端子被結合於每 一列之字元線（未圖示出），被配置於同一行之記憶體單 元之資料輸入輸出端子被結合於每一行之互補資料線（未 圖示出）。 上述記憶體單元陣列2 0 0 A之未圖示出之字元線依 循藉由行（r 〇 w )解碼器（R 〇 w D E C ) 2 0 1 A之行位址信 號之解碼結果，1條被驅動爲選擇準位。記憶體單元陣列 2 0 0 A之未圖示出之互補資料線被結合於感測放大器（ Sense AMP ) 2 〇 2 A 以及列選擇電路（Column DEC ) 2 0 本紙張尺度適用中.國國家標準（CNS〉A4規格（210 X 297公釐） -27- 508800 A7 五、發明説明（3)5 (請先閱讀背面之注意事項再填寫本頁) 3 A之I /〇線。感測放大器2 0 2 A係藉由由記憶體單 元來之資料讀出，檢測出現於個別之互補資料線之微小電 位差而加以放大之放大電路。其之列選擇電路 2 0 3 A係包含個別選擇上述互補資料線，使導通於互補 1 / 0線用之開關電路。列開關電路係依循藉由列解碼器 2 0 3 A之列位址信號之解碼結果，進行選擇動作。 記憶體單元陣列2 0 0 B至2 0 0 D也同樣地，設置 :行解碼器2 0 1 B〜D、感測放大器2 0 3 B〜D以及 列選擇電路2 0 3 B〜D。上述各記憶庫之互補I /〇線 透過構成前述總體輸入輸出線G I ◦之資料總線（ Data Bus )，各記憶庫被共通化，被接續於具有寫入緩衝器之資料 輸入電路（Din Buffei·) 2 1 0之輸出端子以及資料輸出電 路（Dout Buffer ) 2 1 1之輸入端子。端子D Q雖無特別 限制，被設爲輸入或輸出由1 6位元形成之資料D 〇 - D 1 5之資料輸入輸出端子。D Q S緩衝器（DQS Buffer ) 2 1 5在讀出動作時，型池力由上述端子D Q輸出之資料的 資料選通脈衝信號。 經濟部智慧財產局員工消費合作社印製 由位址輸入端子被供給之位址信號A 〇〜A 1 4以位 址緩衝器（Address Buffer) 2 0 4 —旦被保持，在時間序 列被輸入之上述位址信號之中，行系位址信號被保持在行 位址緩衝器（Row Addins Buffer) 2 0 5，列系位址信號 被保持在列位址緩衝器（Column Address Buffer) 2 0 6。 更新計數器（Refresh Counter) 208產生自動更新（ Automatic Refresh)以及自我更新（Self Refresh )時之行位 本紙張尺度適用中周國家標準（CNS ) A4規格（210 X 297公釐) -28- 508800 A7 B7__ 五、發明説明（- 址。 例如，在具有2 5 6 Μ位元之記憶容量之情形’作爲 列位址信號，在設爲進行2位元單位之記憶體存取之情形 ，設置輸入位址信號A 1 4之位址端子。在X 4位元構成 中，至位址信號A 1 1被設爲有效，在X 8位元構成中， 至位址信號A 1 0爲止被設爲有效，在X 1 6位元構成中 ，至位址信號A 9爲止被設爲有效。再如6 4位元之記憶 容量之情形，在X 4位元構成中，至位址信號A 1 0爲止 被設爲有效，在X 8位元構成中，至位址信號A 9爲止被 設爲有效，而且，如圖般地，在X 1 6位元構成中，至位 址信號A 8爲止被設爲有效。 上述列位址緩衝器2 0 6之輸出作爲列位址計數器（ Column Address Counter) 2 0 7 之預設資料被供給，歹!| ( Column )位址計數器2 0 7在以後述之指令等被指定之猝 發模式中，將作爲上述預設資料之列位址信號，或依序增 量其之列位址信號之値向列解碼器2 0 3 A〜2 0 3 D輸 出。 上述行解碼器（Row Decoder ) 201A至201D只 是對應記憶庫選擇（Bank Select)電路2 1 2被指定之記憶 庫者動作，使進·行字元線之選擇動作。控制電路（Control Logic ) 2 0 9雖無特別限制，形成··時脈信號 C L K、/ C L K (標號/係顯示此被賦予之信號爲低準 位啓動之信號之斜桿信號）、時脈啓動信號C K E、晶片 選擇信號/ C S、列位址選通脈衝信號/ C A S、行位址 本紙張尺度適用中.國國家標準（CNS ) A4規格（210Χ29?公釐） (請先閱讀背面之注意事項再填寫本頁) -裝- 訂 經濟部智慧財產局員工消费合作杜印製 -29- 508800 A7 _B7___ 五、發明説明（去 選通脈衝信號/ R A S、以及寫入啓動信號/W E等之外 部控制信號，以及/ D Μ與D Q S與透過模式寄存器 2 1 3之位址信號被供給，依據彼等之信號的準位之變化 或定時等，控制D D R S D R A Μ之動作模式以及上述 電路方塊之動作用之內部定時信號，於其個個具備對應信 號之輸入緩衝器。 時脈信號C L Κ與/ C L Κ透過時脈緩衝器被輸入於 D L L電路2 1 4，產生內部時脈。上述內部時脈雖無特 別限制，係被當成資料輸出電路2 1 1與D Q S緩衝器 2 1 5之輸入信號使用。又，透過上述時脈緩衝器之時脈 信號被供給於資料輸入電路2 1 0或被供給於列位址計數 器2 0 7之時脈端子。 其它之外部輸入信號與該內部時脈信號之上升緣同步 ，被設爲有葸義。晶片選擇信號/c S藉由其之低準位指 示指令輸入循環之開始。晶片選擇信號/ C S爲高準位時 (晶片非選擇狀態）或其它之輸入不具有意義。但是，後 述之記憶庫之選擇狀態或猝發_作等之內部動作不受往晶 片非選擇狀態之變化而影響。/ R A S、/ c A S、/ W E之各信號與通常之D R A Μ之對應信號機能不同，在 定義後述之指令循環時，被設爲有意義。 時脈啓動信號c Κ Ε係指示下一時脈信號之有效性之 信號，該信號C Κ Ε如爲高準位，下一時脈信號c L κ之 上升緣被設爲有效’在低準位時’被設爲無效。又，在言謇 取模式中，在設置進行對於資料輸出電路2 1 1之出啓 本紙張尺度適用中，國國家標準（CNS ) A4規格（210X297公釐） -- -30- (請先閱讀背面之注意事項再填寫本頁) •裝· 訂 經濟部智慧財產局員工消費合作社印製 508800 A7 _ B7____ 五、發明説明（2*8 (請先閱讀背面之注意事項再填寫本頁) 動之控制的外部控制信號/ 0 E之情形，此種信號/ 〇 E 也被供給於控制電路2 0 9，.該信號例如在高準位時’資 料輸出電路2 1 1被設爲高輸出阻抗狀態。 上述行位址信號係藉由與時脈信號C L K (內部時脈 信號）之上升緣同步之後述的行位址選通脈衝•記憶庫活 性指令循環之A 0〜A 1 1之準位而被定義。 位址信號A 1 2與A 1 3係在上述行位址選通脈衝· 記憶庫活性指令循環中被視爲記憶庫選擇信號。即’藉由 A 1 2與A 1 3之組合，4個之記億庫0〜3之中的1個 被選擇。記憶庫之選擇控制雖無特別限制，但是可以藉由 :只有選擇記憶庫側之行解碼器之活性化、非選擇記憶庫 側之列開關電路之全非選擇、只有選擇記憶庫側之對資料 輸入電路210以及資料輸出電路之接續等之處理而進行 〇 經濟部智慧財產局員工消費合作社印製 上述列位址信號如前述般地，在2 5 6 Μ位元之 X 1 6位元構成之情形，藉由與時脈信號C L Κ (內部時 脈）之上升緣同步之讀取或寫入指令（後述之列位址.讀 取指令、列位址·寫入指令）循環之A 〇〜A 9之準位而 被定義。而且，如此被定義之列位址被設爲猝發存取之開 始位址。 於D D R S D R A Μ中，以1個之記憶庫進行猝發 動作時，於其中途，指定別的記億庫，行位址選通脈衝· 記憶庫活性指令一被供給，不對在該實行中之一方之記憶 庫之動作給予任何影響，該別的記憶庫之行位址系之動作 本紙張尺度適用中.國國家標準（CNS ) Α4規格（210 X 297公釐) -31 - 508800 A7 B7 五、發明説明（土 被設爲可能。 因此，例如在由1 6位元形成之資料輸入輸出端子中 ，在資料D 〇 - D 1 5不衝突之範圍下，於處理未終了之 指令實行中，可以發行對於與該實行中之指令當成處理對 象之記憶庫不同之記憶庫之預先充電指令、行位址選通脈 衝·記憶庫活性指令，預先使內部動作開始。此實施例之 D D R S D R A Μ如上述般地，進行以1 6位元之單位 的記憶體存取，藉由A 0〜A 1 1之位址具有約4 Μ之位 址，以4個之記憶庫構成之故，全體約具有2 5 6 Μ位元 (4 Μ X 4記憶庫X 1 6位元）之記憶容量。 D D R S D R A Μ之詳細的讀出動作有如下述。晶 片選擇/CS、/RAS、/CAS、寫入啓動/WE之 各信號與C L K信號同步被輸入。與/ R A S = 0同時， 行位址與記憶庫選擇信號被輸入，個別以行位址緩衝器 2 0 5與記憶庫選擇電路2 1 2被保持。以記憶庫選.擇電 路2 1 2被指定之記憶庫之行解碼器2 1 0解碼行位址信 號，行全體之資料由記憶體單元陣列2 0 0以微小信號被 輸出。被輸出之微小信號藉由感測放大器2 0 2被放大、 保持。被指定之記憶庫成爲活性（Active)。 由行位址輸入後3 C L K後，與C A S = 0同時地， 列位址與記憶庫選擇信號被輸入，個別被以列位址緩衝器 2 0 6與記憶庫選擇電路2 1 2所保持。被指定之記憶庫 如係活性，被保持之列位址由列位址計數器2 0 7被輸出 ，列解碼器2 0 3選擇列。被選擇之資料由感測放大器 本紙張尺度適用中國國家標準（CNS > A4規格（21〇X297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝·

、1T 經濟部智慧財產局員工消費合作社印製 -32- 經濟部智慧財產局員工消費合作社印製 508800 A7 B7 五、發明説明（士 2 0 2被輸出。此時，被輸出之資料爲2組份（在X 4位 元構成中，爲8位元、在X 1 6位元構成中，爲3 2位元 )° 由感測放大器2 0 2被輸出之資料係透過如前述之 L I 0 — Μ I〇以及主放大器與資料總線DataBus由資料輸 出電路2 1 1被輸出於晶片外。輸出定時係與由 DLL 2 1 4被輸出之QCLK之上升、下降之兩端緣同 步。此時，如前述般地，由〇D D與E V E N形成之2組 份之資料被做並列-> 串列轉換，成爲1組份X 2之資料。 與資料輸出同時，資料選通脈衝信號D Q S由D Q S緩衝 器2 1 5被輸出。被保持在模式寄存器2 1 3之猝發長度 在4以上之情形，列位址計數器2 0 7自動地被設爲增量 位址，被設成讀出下一列資料。 上述D L L 2 1 4之功用爲產生資料輸出電路2 1 1 與D Q S緩衝器2 1 5之動作時脈。上述資料輸出電路 2 1 1與DQS緩衝器2 1 5在DLL2 1 4被產生之內 部時脈信號被輸入後，至實際資料信號或資料選通脈衝信 號被輸出爲止，需要時間。因此，藉由利用適當之複製電 路使內部時脈信號之相位比外部C L K還進相，可以使資 料信號或資料選通脈衝信號之相位與外部時脈C L K 一致 。因此，上述D Q S緩衝器在如上述之資料輸出動作以外 時，被設爲輸出高阻抗狀態。 在寫入動作時，上述D D R S D R A Μ之D Q S緩 衝器2 1 5爲輸出高阻抗狀態之故，資料選通脈衝信號 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 一 -33- (請先閲讀背面之注意事項再填寫本頁)

508800 Μ Β7 ________ 五、發明説明（& (請先閲讀背面之注意事項再填寫本頁) D Q S由微處理器等之類的資料處理裝置被輸入於上述端 子D Q S，與其同步之寫入資料被輸入端子D Q。資料輸 入電路2 1 0將由上述端子D Q被輸入之寫入資料依據由 上述D Q S被輸入之資料選通脈衝信號被形成之時脈信號 ，如前述般地，串列地取入，與時脈信號C L K同步，進 行並列轉換，透過資料總線Data Bus被傳達於被選擇之記憶 庫，被寫入此記憶庫之被選擇之記憶體單元。 藉由於上述之DDR SDRAM適用本發明，可以 一面謀求記憶體晶片之小型化，一面構成可以高速寫入與 讀出之半導體記憶體。 由上述實施例所獲得之作用效果，則如下述。 經濟部智慧財產局員工消費合作杜印製 (1 )由具備：藉由第1信號傳達路徑並列傳送第1 與第2資料，將其以第1與第2中繼放大電路放大，通過_ 第2信號傳達路徑，傳達於第1與第2輸出寄存器，將分 別被保持在此第1與第2輸出寄存器之上述第1與第2資 料依據位址資訊，並列輸出之輸出電路而構成，對於於上 述第1與第2中寄放大電路中，上述第1與第2資料之中 應先被輸出之一方之資料，藉由使應被後輸出之另一方之 資料之對上述第2信號傳達路徑之輸出定時延遲，可以使 資料之並列傳送時之消費電流之峰値降低之故，可以獲得 一面維持高速化，一面在動作餘裕之改善外，可以實現省 面積、省電力化之效果。 (2 )在上述之外，藉由使上述第1與第2資料對應 時脈信號之上升緣與下降緣之兩方串列地輸出，可以獲得 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐) -34- 508800 經濟部智慧財產局員工消費合作社印製 A7 B7 _五、發明説明（$ 對於內部電路之動作頻率，可以進行被2倍高速化之資料 輸出之效果。 (3 )由具備：藉由第1信號傳達路徑並列傳送第1 與第2資料，將其以第1與第2中繼放大電路放大，通過 第2信號傳達路徑，傳達於第1與第2輸出寄存器，將分 別被保持在此第1與第2輸出寄存器之上述第1與第2資 料依據位址資訊，並列輸出之輸出電路而構成，於上述第 1與第2中繼放大電路設置選擇電路，使第1與第2資料 之中，應先被輸出之一方之資料對應於上述第1輸出寄存 器，使應後面被輸出之另一方之資料對應於上述第2輸出 寄存器，可以獲得能夠謀求輸出電路的動作之簡略化之效 果。 (4 )在上述之外，藉由使上述第1與第2資料對應 於時脈信號之上升緣與下降緣之兩方使其串列輸出，可以 獲得能夠進行對於內部電路之動作頻率被2倍高速化之資 料輸出之效果。 (5 )在上述之外，藉由：以取入通過上述第1信號 傳達路徑被傳達之第1資料與第2資料之第1與第2放大 電路以及以放大應被傳達於上述第2信號傳達路徑之輸出 信號之第3與第4放大電路構成上述第1與第2中繼放大 電路，將上述選擇電路設置於上述第1與第2放大電路之 輸出端子與上述第3與第4放大電路之輸入端子之間，使 應先被輸出之一方的資料對應於上述第1輸出·寄存器，使 應後面被輸出之另一方之資料對應於上述第2輸出寄存器 本多氏張尺度適用中.國國家標準（CNS ) A4規格（210X297公釐） ~ -35- (請先閲讀背面之注意事項再填寫本頁) •裝· 訂 線 508800 A7 B7

五、發明説明（A 之簡單的構成，可以獲得能夠謀求上述輸出電路之動作的 簡略化之效果。 (6 )在上述之外，藉由使被對應於上述第1輸出寄 存器之上述第2信號傳達路徑之第1信號線以及驅動其之 第3放大電路比被對應於上述第2輸出寄存器之上述第2 信號傳達路徑之第2信號線以及驅動其之第4放大電路還 '使其信號傳達速度快，可以獲得一面謀求輸出電路之動作 的簡略化與高速化，一面在動作餘裕之改善外，可以實現 省面積、省電力化之效果。 (7 )在上述之外，藉由：以取入通過上述第1信號 傳達路徑被傳達之第1資料與第2資料之第1與第2放大 電路以及以放大應被傳達於上述第2信號傳達路徑之輸出 信號之第3與第4放大電路構成上述第1與第2中繼放大 電路，將上述選擇電路設置於上述第1與第2放大電路之 輸出端子與上述第3與第4放大電路之輸入端子之間，使 應先被輸出之一方的資料對應於上述第1輸出寄存器，使 應後面被輸出之另一方之資料對應於上述第2輸出寄存器 之簡單的構成，可以獲得一面謀求輸出電路之動作的高速 化，一面在動作餘裕之改善外，可以實現省面積、省電力 化之效果。 (8 )在上述之外，藉由包含被對應於上述第1輸出 寄存器之上述第2信號傳達路徑之第1信號線以及驅動其 之第3放大電路以及上述第1放大電路，使被對應於上述 第2輸出寄存器之上述第2信號傳達路徑之第2信號線以 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29?公釐） 裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 線· 經濟部智慧財產局員工消費合作社印製 -36- 508800 A7 B7 五、發明説明（3)4 及驅動其之第4放大電路以及上述第2放大電路之信號傳 達速度變快，可以獲得能夠謀求更高速化之效果。 (請先閲讀背面之注意事項再填寫本頁) (9 )在上述之外，藉由使上述第2信號傳達路徑之 第1信號線與第2信號線相比，使其配線寬幅形成爲比較 太’可以使配線電阻値小之故，可以獲得以極爲單純之構 成能夠謀求高速化之效果。 (1 0 )在上述之外，藉由使藉由上述第2中繼放大 電路之對上述第2信號線之輸出定時對於藉由上述第1中 繼放大電路之對上述第1信號線之輸出定時延遲，可以降 低信號傳送時之峰値電流，可以獲得能夠謀求動作餘裕之 改善之效果。 (1 1 )在上述之外，藉由適用於：在半導體晶片之 第1方向以及與其正交之第2方向至少更設置各2個之記 憶體單元陣列區域，構成記憶庫，由以階層字元線方式以 及階層I 〇方式所構成之記憶體陣列而形成之半導體記憶 裝置，可以獲得能夠實現讀出動作之高速化之效果。 經濟部智慧財產局g(工消費合作社印製 (1 2 )在上述之外，藉由使用動態型記憶體單元， 可以獲得以小面積能夠獲得大記憶容量之記憶體電路之效 (1 3 )在上述之外，藉由將上述第2信號傳達路徑 與第1與第2輸出寄存器以及輸出電路沿著上述半導體晶 片之第1方向或第2方向之中央部設置，可以獲得由個別 之記憶體陣列（記憶庫）能夠幾乎均等地進行信號傳達之 效果。 本紙張尺度適用中，國國家榡準（CNS ) A4規格（210X297公釐） -37- 508800 A7 B7_— 一 五、發明説明（3)5 (1 4 )在上述之外，藉由更設置輸入電路，將被串 列輸入之第3與第4資料通過上述弟2 fg藏傳達路性傳達 於中繼放大電路，後面被輸入之第4資料通過上述第1信 號線傳達，可以獲得能夠進行高速之資料輸入之效果。 (1 5 )在上述之外，藉由適用於：在半導體晶片之 第1方向以及與其正交之第2方向至少更設置各2個之記 憶體單元陣列區域，構成記憶庫，由以階層字元線方式以 及階層I〇方式所構成之記憶體陣列而形成之半導體記憶 裝置，可以獲得能夠實現寫入動作之高速化之效果。 以上雖依據實施例具體地說明由本發明者所完成之發 明，但是本發明並不限定於上述實施例，在不脫離其之要 旨之範圍內，不用說可以有種種變更之可能。例如，第1 、第2信號傳達路徑或中繼放大電路可以利用在包含被設 置於如前述之DDR SDRAM之主放大器等之讀出系 統電路以及寫入系統電路之外，同樣也可以利用於被組裝 於系統L S I之電路方塊間以及方塊與外部之間之信號傳 達路徑。 記憶體電路在使用如前述之動態型記憶體單元之外， 作爲記憶手段也可以使用強電介質電容器之非揮發化者。 或也可以爲於浮動閘儲存電荷之非揮發性之記憶體單元。 本發明係可以廣泛利用於具備中繼放大電路，藉由並列.-串列動作或先行取用動作，以進行資料之輸入輸出之各種 半導體積體電路裝置。 於本申請案所揭示之發明之中，如簡單說明由代表性 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 經濟部智慧財產局員工消費合作社印製 -38- 508800 A7 B7 五、發明説明（36) (請先閱讀背面之注意事項再填寫本頁) 者所獲得之效果，則如下述。由具備：藉由第1信號傳送 路徑並列傳送第1與第2資料，以第1與第2中繼放大電 路將其放大，通過第2信號傳達路徑’傳達於第1與第2 輸出寄存器，依據位址資訊將分別被保持在此第1與第2 輸出寄存器之上述第1與第2資料串列輸出之輸出電路而 成，於上述第1與第2中繼放大電路中，對於在上述第1 與第2資料之中，應先被輸出之一方之資料，使應後面被 輸出之另一方之資料之對上述第2信號傳達路徑之輸出定 時延遲，可以降低資料之並列傳送時之消費電流之峰値之 故，可以一面維持高速化，一面在動作餘裕之改善外，可 以實現省面積、省電力化。 經濟部智慧財產局員工消費合作社印製 由具備：藉由第1信號傳送路徑並列傳送第1與第2 資料，以第1與第2中繼放大電路將其放大，通過第2信 號傳達路徑，傳達於第1與第2輸出寄存器，依據位址資 訊將分別被保持在此第1與第2輸出寄存器之上述第1與 第2資料串列輸出之輸出電路而成，於上述第1與第2中 繼放大電路中，使第1與第2資料之中·，應先被輸出之一 方之資料對應於上述第1輸出寄存器，使應後面被輸出之 另一方之資料對應於上述第2輸出寄存器，使被對應於上 述第1輸出寄存器之第2信號傳達路徑之傳送速度比被對 應於上述第2輸出寄存器之第2信號傳達路徑之傳送速度 快，可以一面謀求輸出電路之動作的簡略化與高速化，一 面在動作餘裕之改善外，可以實現省面積、省電力化。 本紙張尺度適用中國國家標準（ CNS ) A4規格（210X297公釐） 一 -39 - 508800 A7 B7 五、發明説明（3》 圖面之簡單說明 圖1係顯示本發明之D D R S D R A Μ之一實施例 之全體方塊圖。 圖2係顯示本發明之D D R S D R A Μ之一實施例 之晶片全體構成圖。 圖3係顯示本發明之D D R S D R A Μ之一實施例 之槪略全體構成圖。 圖4係顯示本發明之D D R S D R A Μ之讀出系統 電路之一實施例之構成圖。 圖5係顯示被使用於本發明之D D R SDRAMS 主放大器之一實施例之電路圖。 圖6係說明圖5之主放大器電路之動作之一例用之波 形圖。 圖7係顯示被使用於本發明之D D R S D R A Μ之 輸出電路之一實施例之電路圖。 圖8係顯示本發明之D D R S D R A Μ之讀出系統 電路之其它的一實施例之構成圖。 圖9係顯示本發明之D D R S D R A Μ之讀出系統 電路之其它的一實施例之構成圖。 圖1 0係顯示被使用於本發明之D D R SDRAM 之主放大器之其它的一實施例之電路圖。 圖1 1係說明圖1 0之主放大器電路之動作之一例用 之波形圖。 ’ 圖1 2係顯示本發明之D D R S D R A Μ讀出系統 本紙張尺度適用中國國家標準（CNS ) Α4規格（2i〇X297公釐） (請先閲讀背面之注意事項再填寫本頁) ml m I--=--1 i HI I—Yu. m. «f-i -----III m eh 士- -訂 經濟部智慧財產局員工消費合作社印製 -40- 508800 A7 B7 五、發明説明（3$ 電路之其它的一實施例之構成圖。 (請先閲讀背面之注意事項再填寫本頁) 圖1 3係顯示被使用於本發明之D D R SDRAM 之G I 0線之一實施例之圖案圖。 圖1 4係顯示本發明之D D R S D R A Μ之讀出系 統電路之其它的一實施例之構成圖。 圖1 5 A、1 5 Β係圖1 4之主放大器之一實施例。 圖1 6係顯示本發明之D D R S D R A Μ之讀出系 統電路之其它的一實施例之構成圖。 圖1 7係顯示本發明之DDR SDRAM之讀出系 統電路之其它的一實施例之構成圖。 圖1 8係顯示被設置於本發明之D D R SDRAM 之G I 0線之一實施例之配置圖。 圖1 9係顯示本發明之D D R S D R A Μ寫入系統 電路之一實施例之構成圖。 圖2 0係顯示本發明被適用之動態型R A Μ之一實施 例之方塊圖。 經濟部智慧財產局員工消費合作社印製 主要元件對照表 2 0 0 Α〜D 記憶體單元陣列 2 0 1 A〜D 行解碼器 2 0 2 A〜D 感測放大器 2 0 3 A〜D 列解碼器 204 位址緩衝器 205 行位址緩衝器 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ297公釐） -41 - 508800 A7 B7 五、發明説明（3合 206 列位址緩衝器 207 列位址計數器 208 更新計數器 209 控制電路 210 資料輸入電路 (請先閱讀背面之注意事項再填寫本頁) 裝.

、1T 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -42-

Claims (1)

1. 508800 A8 B8 C8 _ D8 六、申請專利範圍 1 1 · 一種半導體積體電路裝置，其特徵爲： 具備：並列傳送第1與第2資料之第1信號傳達路徑 (請先閱讀背面之注意事項再填寫本頁) •，以及 接受上述第1與第2資料之第1與第2中繼放大電路 ;以及 傳送以上述第1與第2中繼放大電路被放大之上述第 1與第2資料之第2信號傳達路徑；以及 分別接收通過上述第2信號傳達路徑被傳達之上述第 1與第2資料之第1與第2輸出寄存器；以及 · 依據位址資訊串列輸出分別被保持在上述第1與第2 輸出寄存器之上述第1與第2資料之輸出電路， 上述第1與第2中繼放大電路係在上述第1與第2資 料之中，對於應先被輸出之一方之資料，使應後面被輸出 之另一方之資料的對上述第2信號傳達路徑之輸出定時延 遲。 經濟部智慧財產局員工消費合作社印製 2 ·如申請專利範圍第1項所述之半導體積體電路裝 置，其中上述第1與第2資料係對應時脈信號之上升緣與 下降緣之兩方被串列輸出。 • 3 · —種半導體積體電路裝置，其特徵爲： 具備：並列傳送第1與第2資料之第1信號傳達路徑 ;以及 接受上述第1與第2資料之第1與第2中繼放大電路 ;以及 傳送以上述第1與第2中繼放大電路被放大之上述第 本紙張尺度適用中國國家標準（CNS ) Α4· ( 210X297公釐)Γ43Ί 508800 A8 B8 C8 D8 六、申請專利範圍 2 1與第2資料之第2信號傳達路徑；以及 (請先間讀背面之注意事項再填寫本頁) 分別接收通過上述第2信號傳達路徑被傳達之上述第 1與第2資料之第1與第2輸出寄存器；以及 將被保持在上述第1輸出寄存器之資料先輸出，將被 保持在上述弟2 feti出奇存益之貪料後輸出之輸出電路， 上述第1與第2中繼放大電路係具備；在通過上述第 1信號傳達路徑被傳達之第1與第2資料之中，使應先被 輸出之一方之資料對應於上述第1輸出寄存器，使應被後 面輸出之另一方之資料對應於上述第2輸出寄存器以進行 信號傳達路徑之選擇之選擇電路。 4 ·如申請專利範圍第3項所述之半導體積體電路裝‘ 置，其中上述第1與第2資料係對應時脈信號之上升緣與 下降緣之兩方被串列輸出。 5 ·如申請專利範圍第3或4項所述之半導體積電路 裝置，其中上述第1與第2中繼放大電路之個個係具備： 經濟部智慧財產局員工消費合作社印製 取入通過上述第1信號傳達路徑被傳達之第1資料與 第2資料之第1與第2放大電路；以及放大應被傳達於上 述第2信號傳達路徑之輸出信號之第3與第4放大電路， 上述選擇電路係被設置於上述第1與第2放大電路之 輸出端子與上述第3與第4放大電路之輸入端子之間， 進行：依據上述位址資訊，將上述第1資料傳達於上 述第3放大電路，將上述第2資料傳達於上述第4放大電 路之第1動作，以及將上述第1資料傳達於上述第4放大 電路，將上述第2資料傳達於上述第3放大電路之第2動 本紙張尺度適用中國國家標準（CNS ) M規格（210X297公釐y .44- 508800 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 3 作。 6 ·如申請專利範圍第5項所述之半導體積體電路裝 置，其中對應於上述第1輸出寄存器之上述第2信號傳達 路徑之第1信號線以及驅動該第1信號線之第3放大電路 係使信號傳達速度比對應於上述第2輸出寄存器之上述第 2信號傳達路徑之第2信號線以及驅動該第2信號線之第 4放大電路還快。 7 .如申請專利範圍第3或4項所述之半導體積體電 路裝置，其中上述第1與第2中繼放大電路之個個係具備 取入輸入信號之第1與第2放大電路，以及放大應被: 傳達於上述第2信號傳達路徑之輸出信號之第3與第4放 大電路， 上述選擇電路係被設置於上述第1信號傳達路徑與第 1放大電路之輸入端子之間， 進行：依據上述位址資訊，將上述第1資料傳達於上 述第1放大電路，將上述第2資料傳達於上述第2放大電 路之第1動作，以及將上述第1資料傳達於上述第2放大 電路，將上述第2資料傳達於上述第1放大電路之第2動 作。 8 .如申請專利範圍第7項所述之半導體積體電路裝 置，其中對應於上述第1輸出寄存器之上述第2信號傳達 路徑之第1信號線以及驅動該第1信號線之第3放大電路 以及上述第1放大電路係使對應於上述第2輸出寄存器之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ^45-^ "" (請先閱讀背面之注意事項再填寫本頁) 裝· 、1T. -絲 508800 A8 B8 C8 D8 六、申請專利範圍 4 (請先閱讀背面之注意事項再填寫本頁) 上述第2信號傳達路徑之第2信號線以及驅動該第2信號 線之第4放大電路以及上述第2放大電路之信號傳達速度 快。 9 ·如申請專利範圍第7項所述之半導體積體電路裝 置，其中上述第2信號傳達路徑之第1信號線與第2信號 線相比，配線寬幅被形成爲比較大。 1 〇 .如申請專利範圍第5項所述之半導體積體電路 裝置，其中藉由上述第2中繼放大電路之對上述第2信號 線之輸出定時對於藉由上述第1中繼放大電路之對上述第 1信號線之輸出定時被延遲。 1 1 .如申請專利範圍第1項所述之半導體積體電路 裝置，其中在半導體晶片之第1方向以及與其正交之第2 方向至少更設置各2個之記憶體單元陣列區域， 上述記憶體單元陣列區域之個個係具備： 經濟部智慧財產局員工消費合作社印製 由包含：沿著上述第1方向被設置之複數之位元線、 沿著上述第2方向被設置之複數之字元線、對應上述複數 之位元線與上述複數之字元線之交叉部而被設置之複數之 記憶體單元而成，沿著上述第1方向以及第2方向之個個 而被配置之複數之記憶體陣列區域；以及 與沿著上述第1方向被配置之複數之記憶體陣列區域 交互被配置之複數的感測放大器區域；以及 被設置於上述感測放大器區域，通過第1選擇電路被 接續於對應之位元線之第1共通輸入輸出線；以及 通過對應沿著上述第1方向被配置之複數的記憶體陣 ^氏張尺度適用中國國家標準（CNS ) A4規格（210X297公餐) -46 - 508800 A8 B8 C8 D8 六、申請專利範圍 5 列區域之複數的上述第1共通輸入輸出線與第2選擇電路 而被接續之第2共通輸入輸出線；以及 (請先閱讀背面之注意事項再填寫本頁) 對於對應沿著上述第1方向被配置之複數的記億體陣. 列區域之複數的上述第1選擇電路，供給選擇信號之第1 選擇信號產生電路；以及 形成沿著上述第2方向而配置之複數的記億體陣列區 域之字元線之選擇信號之第2選擇信號產生電路， 其中上述第2共通輸入輸出線係構成上述第1信號傳 達路徑，並列輸出第1與第2資料給上述中繼放大電路， 對應上述四個記憶體陣列區域，共通地配設上述第2 信號傳達路徑與第1與第2輸出寄存器以及輸出電路。 1 2 .如申請專利範圍第1 1項所述之半導體積體電 路裝置，其中上述記憶體單元係由M〇S F E T與電容器 形成，由：上述Μ〇S F E T之閘極被設爲選擇端子，一 方之源極、汲極被設爲輸入輸出端子，另一方之源極、汲 極被與上述電容器之一方之電極的儲存節點接續之動態型 記憶體單元所形成。 經濟部智慧財產局員工消費合作社印製 1 3 ·如申請專利範圍第1 2項所述之半導體積體電 路裝置，其中上述第2信號傳達路徑與第1與第2輸出寄 存器以及輸出電路係沿著上述半導體晶片之第1方向或第 2方向之中央部而被設置。 1 4 ·如申請專利範圍第1 〇項所述之半導體積體電 路裝置，其中更具備輸入電路， 通過上述輸入電路被串列輸入之第3與第4資料通過 本紙張尺度適用中國國家標準（CNS) Α4規格（210Χ297公釐） -47 - 508800 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 6 上述第2信號線被傳達於中繼放大電路而被保持，之後被 輸入之第4資料通過上述第1信號線被傳達於中繼放大電 路而被保持，被保持在上述中繼放大電路之上述第3與第 4資料被並列傳達於上述第1信號傳達路徑。 1 5 ·如申請專利範圍第1 4項所述之半導體積體電 路裝置，其中在半導體晶片之第1方向以及與其正交之第 2方向至少更設置各2個之記憶體單元陣列區域， ^ 上述記憶體單元陣列區域之個個係具備： 由包含：沿著上述第1方向被設置之複數之位元線、 沿著上述第2方向被設置之複數之字元線、對應上述複數 之位元線與上述複數之字元線之交叉部而被設置之複數之' 記憶體單元而成，沿著上述第1方向以及第2方向之個個 而被配置之複數之記憶體陣列區域；以及 與沿著上述第1方向被配置之複數之記憶體陣列區域 交互被配置之複數的感測放大器區域；以及 被設置於上述感測放大器區域，通過第1選擇電路被 接續於對應之位元線之第1共通輸入輸出線；以及 通過對應沿著上述第1方向被配置之複數的記憶體陣 列區域之複數的上述第1共通輸入輸出線與第2選擇電路 而被接續之第2共通輸入輸出線；以及 對於對應沿著上述第1方向被配置之複數的記憶體陣 列區域之複數的上述第1選擇電路，供給選擇信號之第1 選擇信號產生電路；以及 形成沿著上述第2方向被配置之複數的記億體陣列區 (請先閲讀背面之注意事項再填寫本頁) •裝· 絲 # 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -48 - 508800 A8 B8 C8 D8 六、申請專利範圍 Ί 域之字元線之選擇信號之第2選擇信號產生電路， 上述第2共通輸入輸出線係構成上述第1信號傳達路 徑，對上述中繼放大電路並列輸出第1與第2資料者， 對應上述4個之記憶體單元陣列區域，共通地上述第 2信號傳達路徑與第1與第2輸出寄存器以及輸出電路與 上述輸入電路被共通地設置。 1 6 . —種半導體積體電路裝置，其特徵爲： 具備：並列傳送第1與第2資料之第1信號傳達路徑 ;以及 ' 接受由上述第1信號傳達路徑被傳送之上述第1與第 2資料之第1與第2放大電路；以及 傳送以上述第1與第2放大電路被放大之上述第1與 第2資料之第2信號傳達路徑；以及 分別接收通過上述第2信號傳達路徑被傳達之上述第 1與第2資料之第1與第2輸出寄存器；以及 串列輸出分別被保持在上述第1與第2輸出寄存器之 上述第1與第2資料之輸出電路， 上述第1與第2放大電路係在上述第1與第2資料之 中，對於由上述輸出電路應先被輸出之一方之資料，使應 後面被輸出之另一方之資料的對上述第2信號傳達路徑之 輸出定時延遲。 1 7 ·如申請專利範圍第1 6項所述之半導體積體電 路裝置，其中上述第1與第2資料係對應時脈信號之上升 緣與下降緣之兩方被串列輸出者。 本張尺度適用中國國家標準(CNS ) A4規格(210X297公釐） - (請先閱讀背面之注意事項再填寫本頁) -裝· 絲 經濟部智慧財產局員工消費合作社印製 508800 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 8 1 8 . —種半導體積體電路.裝置，其特徵爲具備： 並列傳送第1與第2資料之第1信號傳達路徑；以及 分別接受通過上述第1信號傳達路徑被傳達之上述第 1與第2資料之第1與第2放大電路；以及 傳送以上述第1與第2放大電路被放大之上述第1與 第2資料之第2信號傳達路徑；以及 分別接收通過上述第2信號傳達路徑被傳達之上述第 1與第2資料之第1與第2輸出寄存器；以及 將被保持在上述第1輸出寄存器之資料先輸出，將被 保持在上述第2輸出寄存器之資料後輸出之輸出電路；以 及 ’ 在通過上述第1信號傳達路徑被傳達之第1與第2資 料之中，使由上述輸出電路應先被輸出之一方之資料對應 於上述第1輸出寄存器，使應被後面輸出之另一方之資料 對應於上述第2輸出寄存器之選擇電路。 1 9 .如申請專利範圍第1 8項所述之半導體積體電 路裝置，其中上述第1與第2資料係對應時脈信號之上升 緣與下降緣之兩方而被串列輸出者。 2 0 ·如申請專利範圍第1 8或1 9項所所述之半導 體積體電路裝置，其中上述選擇電路進行：依據上述位址 資訊，將上述第1資料傳達於上述第1放大電路，將上述 第2資料傳達於上述第2放大電路之第1動作，以及將上 述第1資料傳達於上述第2放大電路，將上述第2資料傳 達於上述第1放大電路之第2動作。 i氏張尺度適用中國國家標準（CNS ) A4祕（210X297公釐) 7β〇Ζ -- (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 絲 i 508800 A8 B8 C8 ______ D8 六、申請專利範圍 9 2 1 ·如申請專利範圍第2 〇項所所述之半導體積體 電路裝置，其中驅動對應於上述第1輸出寄存器之上述第 2信號傳達路徑之第1信號線之第1放大電路比驅動對應 於上述第2輸出寄存器之上述第2信號傳達路徑之第2信 號線之第2放大電路，其信號傳達速度被高速化。 2 2 ·如申請專利範圍第2 0項所所述之半導體積體 電路裝置，其中對應於上述第1輸出寄存器之上述第2信 號傳達路徑之第1信號線比對應於上述第2輸出寄存器之 上述第2信號傳達路徑之第2信號線，其信號傳達速度被 高速化。 2 3 .如申請專利範圍第2 2項所所述之半導體積體 電路裝置，其中上述第2信號傳達路徑之第1信號線與第 2信號線相比，配線寬幅被形成爲比較大。 (請先閲讀背面之注意事項再填寫本頁) 裝· 、1T 絲 C 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -51 -