JP2003308695A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003308695A
JP2003308695A JP2002109487A JP2002109487A JP2003308695A JP 2003308695 A JP2003308695 A JP 2003308695A JP 2002109487 A JP2002109487 A JP 2002109487A JP 2002109487 A JP2002109487 A JP 2002109487A JP 2003308695 A JP2003308695 A JP 2003308695A
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JP2002109487A
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Takashi Kono
隆司 河野
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【課題】 高周波動作時におけるプリアンプからデータ
バス対への読出データの伝搬を高速化する半導体記憶装
置を提供する。 【解決手段】 プリアンプ４８は、読出データの信号レ
ベルを増幅する増幅部１２２と、読出データをデータバ
ス対ＤＢ，／ＤＢへ出力するタイミングを決める信号Ｒ
ＤＴに応じて読出データをデータ線対ＰＤＤ，／ＰＤＤ
へ出力するレイテンシシフタ１２４と、読出データをデ
ータバス対ＤＢ，／ＤＢへ出力するドライバ１２６とを
含む。増幅部１２２は、信号ＲＤＴを受け、読出データ
の信号レベルを増幅したタイミングで信号ＲＤＴが既に
Ｈレベルであるときは、読出データをレイテンシシフタ
１２４をバイパスしてデータ線対ＰＤＤ，／ＰＤＤへ出
力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、外部クロックの立上りと立下りとに同期
して高周波で動作し、メモリセルアレイから読出された
データを増幅してデータバス対へ出力するプリアンプを
備える半導体記憶装置に関する。
【０００２】
【従来の技術】半導体デバイスに対する高周波動作化の
要求に伴って、外部クロックの立上りエッジと立下りエ
ッジとに同期してデータの入出力が行なわれるＤＤＲ
ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic R
andom Access Memory）が開発され、実用化されてい
る。
【０００３】図１０は、いわゆるＤＤＲ−Ｉと呼ばれる
ＤＤＲ ＳＤＲＡＭからデータを読出す際のデータ出力
タイミングを示すタイミングチャートである。このＤＤ
ＲＳＤＲＡＭにおいては、ＣＡＳレイテンシＣＬは２．
０、バースト長ＢＬは４に設定されている。ここで、Ｃ
ＡＳレイテンシとは、ＤＤＲ ＳＤＲＡＭが外部からＲ
ＥＡＤコマンド（データを読出すためのコマンド）を受
付けてから読出データを外部へ出力し始めるまでのサイ
クル数（外部クロックＣＬＫの立上りから次の立上りま
でを１サイクルとする。）を表わす。また、バースト長
とは、ＲＥＡＤコマンドに応じて、連続して読出される
ビット数を表わす。
【０００４】図１０を参照して、ＤＤＲ−Ｉは、外部ク
ロックＣＬＫ，／ＣＬＫに同期して、読出データである
データＤＱおよびデータストローブ信号ＤＱＳを出力す
る。ここで、外部クロック／ＣＬＫは、外部クロックＣ
ＬＫに相補なクロック信号である。また、データストロ
ーブ信号ＤＱＳは、データＤＱを受取る外部コントロー
ラ側でデータＤＱの取込みタイミングとして使用される
信号である。
【０００５】外部クロックＣＬＫ，／ＣＬＫのエッジと
データＤＱの出力とのタイミング差ｔＡＣは、一定範囲
内に収まるように規定されており、図１０においてはタ
イミング差ｔＡＣは０に制御されている。
【０００６】図１０に示すようなデータ出力を実現する
ためには、データ出力回路において、外部クロックＣＬ
Ｋ，／ＣＬＫのエッジのタイミングより少し早いタイミ
ングの動作クロックが必要となる。内部の各回路が有す
る容量によって、半導体記憶装置に外部クロックが入力
されてから実際にデータが出力されるまでには遅延が生
じるからである。
【０００７】すなわち、外部クロックＣＬＫ，／ＣＬＫ
は定周期信号であるから、外部クロックＣＬＫ，／ＣＬ
Ｋを適当な遅延量Ｔｄだけ遅らせることによって外部ク
ロックＣＬＫ，／ＣＬＫのエッジに対して適当な時間Ｔ
ａだけ戻された内部クロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎを
生成し、この内部クロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎをト
リガとして動作するデータ出力回路から出力されるデー
タＤＱおよびデータストローブ信号出力回路から出力さ
れるデータストローブ信号ＤＱＳが、上述したタイミン
グ差ｔＡＣを満足するように遅延量Ｔｄを制御できるク
ロック発生回路を備える必要がある。このような内部ク
ロックを生成する回路は、ＤＬＬ（Delay Locked Loo
p）回路と呼ばれる。
【０００８】さて、図１０に示すようなデータ出力を行
なうためには、メモリセルアレイから読出されたデータ
を内部クロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎに同期して適切
にシフトさせ、最終的に出力バッファまで到達させる、
いわゆるパイプライン動作が必要である。すなわち、メ
モリセルアレイから読出されたデータは、内部クロック
ＣＬＫ＿Ｐ，ＣＬＫ＿Ｎに同期した適切なタイミングで
パイプラインを構成する各ステージ間を順次移動し、出
力バッファに到達する。パイプラインのステージ構成に
は種々の構成が考えられるが、その一例として、読出デ
ータがプリアンプ後のデータバス対ＤＢ，／ＤＢに出力
される手前までを第１ステージとする構成が考えられ
る。
【０００９】図１１は、上述した区間をパイプラインの
第１ステージとした場合に、ビット線対ＢＬ，／ＢＬか
らデータバス対ＤＢ，／ＤＢまでの回路構成を機能的に
説明するための機能ブロック図である。
【００１０】図１１を参照して、センスアンプ５０は、
メモリセルアレイ（図示せず）からビット線対ＢＬ，／
ＢＬに読出されたデータを検出して増幅する。続いて、
外部から受けるコラムアドレスに対応したデコード信号
ＹＡがＨ（論理ハイ）レベルとなり、適当な遅延時間経
過後、コラム選択線ＣＳＬを活性化するためのコラムデ
コードイネーブル信号ＣＤＥがＨレベルとなる。これに
よってＡＮＤゲート１０８の出力がＨレベルとなり、コ
ラムアドレスに対応する１本のコラム選択線ＣＳＬが選
択され、Ｉ／Ｏ線対ＬＩＯ，／ＬＩＯ上にセンスアンプ
５０からＮチャネルＭＯＳトランジスタＮ１，Ｎ２を介
してデータが小振幅で出力される。なお、Ｉ／Ｏイコラ
イズ回路１０２は、Ｉ／Ｏ線対ＬＩＯ，／ＬＩＯにデー
タが出力される前に予めＩ／Ｏ線対ＬＩＯ，／ＬＩＯを
Ｈレベルにイコライズする回路である。そして、Ｉ／Ｏ
線対ＬＩＯ，／ＬＩＯ上のデータは、プリアンプ１４８
に入力される。
【００１１】プリアンプ１４８は、増幅部２２２と、レ
イテンシシフタ１２４と、ドライバ１２６とを含む。
【００１２】増幅部２２２は、遅延回路１０４から出力
された信号ＰＡＣＬに基づいて内部状態をリセットし、
遅延回路１０６から出力された信号ＰＡＥＬに基づいて
Ｉ／Ｏ線対ＬＩＯ，／ＬＩＯ上の小振幅信号を内部に備
える差動アンプによって増幅する。そして、増幅部２２
２は、増幅した信号をデータ線対ＰＤ３，／ＰＤ３へ出
力する。
【００１３】レイテンシシフタ１２４は、データ線対Ｐ
Ｄ３，／ＰＤ３から受けるデータを信号ＲＤＴがＨレベ
ルになるまで保持し、信号ＲＤＴがＨレベルになったタ
イミングでデータをデータ線対ＰＤＤ，／ＰＤＤへ出力
する。ドライバ１２６は、データ線対ＰＤＤ，／ＰＤＤ
から受けるデータをデータバス対ＤＢ，／ＤＢに小振幅
で出力する。
【００１４】ここで、レイテンシシフタ１２４が受ける
信号ＲＤＴは、パイプライン動作の第１ステージから第
２ステージへデータを移行させるタイミングを決める信
号であって、増幅部２２２によって増幅されたデータを
データバス対ＤＢ，／ＤＢへ出力するタイミングを決め
る。信号ＲＤＴは、対応するデータがメモリセルアレイ
から読出される起点とされたクロックサイクルの次のク
ロックサイクルを起点として、図示されない制御回路に
よって発生される。
【００１５】遅延回路１０４は、コラムデコードイネー
ブル信号ＣＤＥを受け、コラムデコードイネーブル信号
ＣＤＥを適当量遅延した信号ＰＡＣＬを遅延回路１０６
およびプリアンプ１４８の増幅部２２２へ出力する。こ
の信号ＰＡＣＬは、プリアンプ１４８において内部状態
をリセットするタイミングを与える。遅延回路１０６
は、遅延回路１０４から出力された信号ＰＡＣＬを受
け、信号ＰＡＣＬを適当量遅延した信号ＰＡＥＬを増幅
部２２２へ出力する。この信号ＰＡＥＬは、プリアンプ
１４８の増幅部２２２において、Ｉ／Ｏ線対ＬＩＯ，／
ＬＩＯから受ける信号を増幅してレイテンシシフタ１２
４へ出力するタイミングを与える。
【００１６】図１２〜図１６は、増幅部２２２の回路構
成を示す回路図である。増幅部２２２は、入力処理回路
１３２と、ＰＡＥ生成回路２３４と、ＣＬＲＥＳ生成回
路１３６と、／ＰＡＥＣ生成回路１３８と、増幅／出力
回路２４０とを含む。
【００１７】図１２を参照して、入力処理回路１３２
は、インバータ１３２２と、ＮＡＮＤゲート１３２４
と、ＮＯＲゲート１３２６とからなる。遅延回路１０４
から出力された信号ＰＡＣＬに応じて生成される信号／
ＰＡＥＱは、後述する増幅／出力回路２４０における差
動アンプノードＰＡＮ，／ＰＡＮをイコライズするため
の信号である。また、遅延回路１０６から出力された信
号ＰＡＥＬに応じて生成される信号ＰＡＤＴは、信号Ｐ
ＡＣＬがＨレベルになってから信号ＰＡＥＬがＨレベル
になるまでＨレベルとなる信号であって、後述する増幅
／出力回路２４０において、差動アンプノードＰＡＮ，
／ＰＡＮをＩ／Ｏ線対ＬＩＯ，／ＬＩＯと接続してＩ／
Ｏ線対ＬＩＯ，／ＬＩＯ上のデータをプリアンプ１４８
に取込むための信号である。
【００１８】図１３を参照して、ＰＡＥ生成回路２３４
は、インバータ２３４２〜２３４６からなる。信号ＰＡ
ＥＬに応じて生成される信号ＰＡＥ，／ＰＡＥは、後述
する増幅／出力回路２４０に含まれる差動アンプを活性
化するための信号である。
【００１９】図１４を参照して、ＣＬＲＥＳ生成回路１
３６は、ＮＯＲゲート１３６２と、インバータ１３６４
とからなる。ここで、信号／ＡＣＴは、図示されない制
御回路から受け、ロウ系が活性化されているときにＬ
（論理ロー）レベルとなる信号である。信号ＰＡＣＬに
応じて生成される信号ＣＬＲＥＳは、後述する増幅／出
力回路２４０に含まれる差動アンプの次段のラッチ部を
リセットするための信号である。
【００２０】図１５を参照して、／ＰＡＥＣ生成回路１
３８は、ＮＯＲゲート１３８２からなる。信号／ＰＡＥ
Ｃは、後述する増幅／出力回路２４０に含まれる差動ア
ンプの次段のラッチ部を活性化するための信号である。
【００２１】図１６を参照して、増幅／出力回路２４０
は、入力部１４０２と、イコライズ部１４０４と、差動
アンプ１４０６と、インバータ１４０８〜１４１４と、
ラッチ部１４１６，１４１８とからなる。
【００２２】入力部１４０２は、インバータ１４２２
と、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２とからな
る。入力部１４０２は、信号ＰＡＤＴがＨレベルになる
と、Ｉ／Ｏ線対ＬＩＯ，／ＬＩＯをそれぞれ差動アンプ
ノードＰＡＮ，／ＰＡＮと接続してＩ／Ｏ線対ＬＩＯ，
／ＬＩＯ上のデータを差動アンプノードＰＡＮ，／ＰＡ
Ｎに伝達する。
【００２３】イコライズ部１４０４は、ＰチャネルＭＯ
ＳトランジスタＰ３，Ｐ４からなる。イコライズ部１４
０４は、信号／ＰＡＥＱがＬレベルであるとき、差動ア
ンプノードＰＡＮ，／ＰＡＮをＨレベルにイコライズす
る。
【００２４】差動アンプ１４０６は、ＰチャネルＭＯＳ
トランジスタＰ５〜Ｐ７と、ＮチャネルＭＯＳトランジ
スタＮ３〜Ｎ５とからなる。差動アンプ１４０６は、信
号ＰＡＥ，／ＰＡＥによって活性化され、Ｉ／Ｏ線対Ｌ
ＩＯ，／ＬＩＯから入力部１４０２を介して伝達された
差動アンプノードＰＡＮ，／ＰＡＮ上の小振幅信号を電
源電圧および接地電圧間でフルスイングする信号に増幅
する。
【００２５】インバータ１４０８は、ＰチャネルＭＯＳ
トランジスタＰ８，Ｐ９と、ＮチャネルＭＯＳトランジ
スタＮ６とからなる。インバータ１４０８は、信号／Ｐ
ＡＥがＬレベルであるときに差動アンプ１４０６ととも
に活性化され、差動アンプノードＰＡＮ上の信号を反転
してノードＮＤ３へ出力する。
【００２６】インバータ１４１０は、ＰチャネルＭＯＳ
トランジスタＰ１０，Ｐ１１と、ＮチャネルＭＯＳトラ
ンジスタＮ７とからなる。インバータ１４１０は、信号
／ＰＡＥＣがＬレベルであるときに活性化され、ノード
ＮＤ３上の信号を反転してノードＮＤ４へ出力する。
【００２７】ラッチ部１４１６は、インバータ１４２
４，１４２６からなる。ラッチ部１４１６は、差動アン
プ１４０６が差動アンプノードＰＡＮ，／ＰＡＮ上の信
号を増幅して非活性化された後（信号ＰＡＥはＬレベル
となる。）、／ＰＡＥＣ生成回路１３８によって生成さ
れた信号／ＰＡＥＣがＨレベルである期間、すなわち次
の読出データを読込むために信号ＰＡＣＬがＨレベルに
なるまで、データ線ＰＤ３上の信号をラッチする。
【００２８】そして、信号ＰＡＣＬがＨレベルとなる
と、ＣＬＲＥＳ生成回路１３６から出力される信号ＣＬ
ＲＥＳがＨレベルとなり、／ＰＡＥＣ生成回路１３８か
ら出力される信号／ＰＡＥＣがＬレベルとなるので（こ
のとき、信号ＰＡＥは信号ＰＡＥＬがＨレベルになるま
でＬレベルである。）、ラッチ部１４１６は、このタイ
ミングでデータ線ＰＤ３をＬレベルにリセットする。
【００２９】インバータ１４１２は、ＰチャネルＭＯＳ
トランジスタＰ１２，Ｐ１３と、ＮチャネルＭＯＳトラ
ンジスタＮ８とからなる。インバータ１４１２は、信号
／ＰＡＥがＬレベルであるときに差動アンプ１４０６と
ともに活性化され、差動アンプノード／ＰＡＮ上の信号
を反転してノードＮＤ５へ出力する。
【００３０】インバータ１４１４は、ＰチャネルＭＯＳ
トランジスタＰ１４，Ｐ１５と、ＮチャネルＭＯＳトラ
ンジスタＮ９とからなる。インバータ１４１４は、信号
／ＰＡＥＣがＬレベルであるときに活性化され、ノード
ＮＤ５上の信号を反転してノードＮＤ６へ出力する。
【００３１】ラッチ部１４１８は、インバータ１４２
８，１４３０からなる。ラッチ部１４１８も、ラッチ部
１４１６と同様に、差動アンプ１４０６が差動アンプノ
ードＰＡＮ，／ＰＡＮ上の信号を増幅して非活性化され
た後、信号／ＰＡＥＣがＨレベルである期間、すなわち
次の読出データを読込むために信号ＰＡＣＬがＨレベル
になるまで、データ線／ＰＤ３上の信号をラッチする。
【００３２】そして、信号ＰＡＣＬがＨレベルとなる
と、ＣＬＲＥＳ生成回路１３６から出力される信号ＣＬ
ＲＥＳがＨレベルとなり、／ＰＡＥＣ生成回路１３８か
ら出力される信号／ＰＡＥＣがＬレベルとなるので、ラ
ッチ部１４１８は、このタイミングでデータ線／ＰＤ３
をＬレベルにリセットする。
【００３３】図１７，図１８は、レイテンシシフタ１２
４の回路構成を示す回路図である。レイテンシシフタ１
２４は、ＲＤＴ入力回路１５２と、シフト回路１５４と
を含む。
【００３４】図１７を参照して、ＲＤＴ入力回路１５２
は、信号ＲＤＴを受けて反転し、信号／ＲＤＴを出力す
るインバータ１５２２と、信号／ＲＤＴおよび上述した
ＣＬＲＥＳ生成回路１３６から出力された信号ＣＬＲＥ
Ｓを受けて信号ＲＤＳＦＴを出力するＮＯＲゲート１５
２４と、信号ＲＤＳＦＴを受けて反転し、信号／ＲＤＳ
ＦＴを出力するインバータ１５２６とからなる。
【００３５】上述したように、図示されない制御回路か
ら受ける信号ＲＤＴは、増幅部２２２によって増幅され
た読出データをデータバス対ＤＢ，／ＤＢへ出力するタ
イミングを決めるための信号である。そして、信号ＲＤ
Ｔは、コラムデコードイネーブル信号ＣＤＥが発生され
る起点とされたクロックサイクルの次のクロックサイク
ルを起点に発生される。すなわち、あるクロックサイク
ル＃０を起点としてメモリセルアレイから読出されたデ
ータは、そのクロックサイクル＃０から１サイクル後の
クロックサイクル＃１を起点としてデータバス対ＤＢ，
／ＤＢに出力されることになる。これによって、読出デ
ータは、パイプラインの次のステージに移動することに
なる。
【００３６】ＲＤＴ入力回路１５２によって生成される
信号ＲＤＳＦＴは、信号ＣＬＲＥＳおよび信号ＲＤＴが
それぞれＬレベルおよびＨレベルであるときにＨレベル
となる。このとき、後述するシフト回路１５４における
入力段のインバータが非活性化され、シフト回路１５４
におけるデータ線対／ＰＤ４，ＰＤ４上の信号をラッチ
するインバータが活性化される。すなわち、読出データ
をデータバス対ＤＢ，／ＤＢに出力するタイミングを与
える信号ＲＤＴがＨレベルとなったとき、信号ＲＤＳＦ
Ｔに応じてレイテンシシフタ１２４が増幅部２２２と分
離され、その時点でレイテンシシフタ１２４が増幅部２
２２から取込んでいた信号がラッチされる。また、信号
／ＲＤＴは、信号ＲＤＴが反転された信号であって、後
述するシフト回路１５４において、シフト回路１５４が
増幅部２２２から受けたデータをデータ線対ＰＤＤ，／
ＰＤＤへ出力するタイミングを与えるための信号であ
る。
【００３７】シフト回路１５４は、インバータ１５４２
〜１５６４からなる。インバータ１５４２は、データ線
ＰＤ３上の信号を受け、信号ＲＤＳＦＴがＬレベルであ
るとき（信号／ＲＤＳＦＴはＨレベル）データ線ＰＤ３
上の信号を反転してデータ線／ＰＤ４へ出力する。イン
バータ１５４４は、データ線／ＰＤ４上の信号を受けて
反転する。インバータ１５４６は、インバータ１５４４
からの出力を受け、信号ＲＤＳＦＴがＨレベルであると
き（信号／ＲＤＳＦＴはＬレベル）受けた信号を反転し
てデータ線／ＰＤ４へ出力する。インバータ１５４４，
１５４６は、信号ＲＤＳＦＴがＨレベルであるとき、ラ
ッチ回路を構成し、データ線／ＰＤ４上の信号がラッチ
される。
【００３８】インバータ１５４８は、データ線／ＰＤ４
上の信号を受け、信号／ＲＤＴがＬレベル（すなわち、
信号ＲＤＴがＨレベル）となったとき、データ線／ＰＤ
４上の信号をデータ線ＰＤＤへ出力する。また、インバ
ータ１５４８は、信号／ＲＤＴがＨレベル（すなわち、
信号ＲＤＴがＬレベル）であるときは、データ線ＰＤＤ
をＬレベルに維持する。インバータ１５５０は、データ
線ＰＤＤ上の信号を受けて反転する。インバータ１５５
２は、インバータ１５５０からの出力を受けて反転し、
データ線ＰＤＤへ出力する。
【００３９】インバータ１５４８は、ＰチャネルＭＯＳ
トランジスタＰ１６，Ｐ１７と、ＮチャネルＭＯＳトラ
ンジスタＮ１０とからなる。ＰチャネルＭＯＳトランジ
スタ１６は、電源ノードＶＤＤおよびＰチャネルＭＯＳ
トランジスタＰ１７に接続され、データ線／ＰＤ４にゲ
ートが接続される。ＰチャネルＭＯＳトランジスタ１７
は、ＰチャネルＭＯＳトランジスタ１６およびデータ線
ＰＤＤに接続され、信号／ＲＤＴをゲートに受ける。Ｎ
チャネルＭＯＳトランジスタ１０は、データ線ＰＤＤお
よび接地ノードＧＮＤに接続され、信号／ＲＤＴをゲー
トに受ける。また、インバータ１５５０，１５５２はラ
ッチ回路を構成し、データ線ＰＤＤ上の信号がラッチさ
れる。
【００４０】インバータ１５５４は、データ線／ＰＤ３
上の信号を受け、信号ＲＤＳＦＴがＬレベルであるとき
（信号／ＲＤＳＦＴはＨレベル）データ線／ＰＤ３上の
信号を反転してデータ線ＰＤ４へ出力する。インバータ
１５５６は、データ線ＰＤ４上の信号を受けて反転す
る。インバータ１５５８は、インバータ１５５６からの
出力を受け、信号ＲＤＳＦＴがＨレベルであるとき（信
号／ＲＤＳＦＴはＬレベル）受けた信号を反転してデー
タ線ＰＤ４へ出力する。インバータ１５５６，１５５８
は、信号ＲＤＳＦＴがＨレベルであるとき、ラッチ回路
を構成し、データ線ＰＤ４上の信号がラッチされる。
【００４１】インバータ１５６０は、データ線ＰＤ４上
の信号を受け、信号／ＲＤＴがＬレベル（すなわち、信
号ＲＤＴがＨレベル）となったとき、データ線ＰＤ４上
の信号をデータ線／ＰＤＤへ出力する。また、インバー
タ１５６０は、信号／ＲＤＴがＨレベル（すなわち、信
号ＲＤＴがＬレベル）であるときは、データ線／ＰＤＤ
をＬレベルに維持する。インバータ１５６２は、データ
線／ＰＤＤ上の信号を受けて反転する。インバータ１５
６４は、インバータ１５６２からの出力を受けて反転
し、データ線／ＰＤＤへ出力する。
【００４２】インバータ１５６０は、ＰチャネルＭＯＳ
トランジスタＰ１８，Ｐ１９と、ＮチャネルＭＯＳトラ
ンジスタＮ１１とからなる。ＰチャネルＭＯＳトランジ
スタＰ１８は、電源ノードＶＤＤおよびＰチャネルＭＯ
ＳトランジスタＰ１９に接続され、データ線ＰＤ４にゲ
ートが接続される。ＰチャネルＭＯＳトランジスタＰ１
９は、ＰチャネルＭＯＳトランジスタ１８およびデータ
線／ＰＤＤに接続され、信号／ＲＤＴをゲートに受け
る。ＮチャネルＭＯＳトランジスタＮ１１は、データ線
／ＰＤＤおよび接地ノードＧＮＤに接続され、信号／Ｒ
ＤＴをゲートに受ける。また、インバータ１５６２，１
５６４はラッチ回路を構成し、データ線／ＰＤＤ上の信
号がラッチされる。
【００４３】いま、増幅部２２２のＣＬＲＥＳ生成回路
１３６において生成された信号ＣＬＲＥＳがＨレベルに
なると、信号ＲＤＳＦＴ，／ＲＤＳＦＴはそれぞれＬレ
ベル，Ｈレベルとなるので、インバータ１５４２，１５
５４が活性化され、この時点で信号ＣＬＲＥＳによって
Ｌレベルにリセットされたデータ線対ＰＤ３，／ＰＤ３
上の信号がインバータ１５４２，１５５４により反転さ
れ、データ線対／ＰＤ４，ＰＤ４がＨレベルにリセット
される。すなわち、信号ＣＬＲＥＳは、差動アンプ１４
０６を活性化する信号ＰＡＥがＨレベルとなる前に先立
ってＨレベルとなるので、差動アンプ１４０６が活性化
される前にデータ線対／ＰＤ４，ＰＤ４がリセットされ
る。そして、インバータ１５４２，１５５４は、増幅部
２２２からデータ線対ＰＤ３，／ＰＤ３に出力された読
出データをそれぞれ受け、それぞれ反転してデータ線対
／ＰＤ４，ＰＤ４へ出力する。
【００４４】この後、信号ＲＤＴがＨレベルになると、
信号ＲＤＳＦＴ，／ＲＤＳＦＴはそれぞれＨレベル，Ｌ
レベルとなるので、インバータ１５４２，１５５４はと
もに非活性化される。一方、インバータ１５４６，１５
５８はともに活性化され、データ線対／ＰＤ４，ＰＤ４
上の信号がインバータ１５４６，１５５８によってラッ
チされる。そして、信号ＲＤＴがＨレベルになるのに応
じて信号／ＲＤＴはＬレベルとなるので、インバータ１
５４８，１５６０が活性化され、データ線対／ＰＤ４，
ＰＤ４上の信号がそれぞれ反転されてデータ線対ＰＤ
Ｄ，／ＰＤＤに出力される。
【００４５】図１９は、ドライバ１２６の回路構成を示
す回路図である。図１９を参照して、ドライバ１２６
は、ワンショットパルス発生部１６２と、ＤＢ駆動部１
６４と、／ＤＢ駆動部１６６とを含む。
【００４６】ワンショットパルス発生部１６２は、デー
タ線対ＰＤＤ，／ＰＤＤ上の信号を受けるＮＯＲゲート
１６８と、ＮＯＲゲート１６８からの出力を受けて遅延
する遅延回路１７０と、遅延回路１７０からの出力を受
けて反転するインバータ１７２と、インバータ１７２か
らの出力を反転してノードＮＤ９へ出力するインバータ
１７４とからなる。
【００４７】また、ワンショットパルス発生部１６２
は、ＰチャネルＭＯＳトランジスタＰ２０〜Ｐ２３と、
ＮチャネルＭＯＳトランジスタＮ１２〜Ｎ１４とからな
る。ＰチャネルＭＯＳトランジスタＰ２０は、電源ノー
ドＶＤＤおよびノードＮＤ７に接続され、ゲートがデー
タ線ＰＤＤに接続される。ＮチャネルＭＯＳトランジス
タＮ１２は、ノードＮＤ７およびノードＮＤ１０に接続
され、ゲートがデータ線ＰＤＤに接続される。Ｐチャネ
ルＭＯＳトランジスタＰ２１は、電源ノードＶＤＤおよ
びノードＮＤ７に接続され、ゲートがノードＮＤ９に接
続される。ＰチャネルＭＯＳトランジスタＰ２２は、電
源ノードＶＤＤおよびノードＮＤ８に接続され、ゲート
がデータ線／ＰＤＤに接続される。ＮチャネルＭＯＳト
ランジスタ１３は、ノードＮＤ８およびノードＮＤ１０
に接続され、ゲートがデータ線／ＰＤＤに接続される。
ＰチャネルＭＯＳトランジスタＰ２３は、電源ノードＶ
ＤＤおよびノードＮＤ８に接続され、ゲートがノードＮ
Ｄ９に接続される。ＮチャネルＭＯＳトランジスタＮ１
４は、ノードＮＤ１０および接地ノードＧＮＤに接続さ
れ、ゲートがノードＮＤ９に接続される。
【００４８】次に、ワンショットパルス発生部１６２の
動作について説明する。ワンショットパルス発生部１６
２においては、データ線対ＰＤＤ，／ＰＤＤ上の信号が
ともにＬレベルであるときは、ＰチャネルＭＯＳトラン
ジスタＰ２０，Ｐ２２がＯＮし、ＮチャネルＭＯＳトラ
ンジスタＮ１２，Ｎ１３がＯＦＦしているので、ノード
ＮＤ７，ＮＤ８にそれぞれ出力される信号／ＤＲＶ，／
／ＤＲＶは、ともにＨレベルとなっている。また、ＮＯ
Ｒゲート１６８の出力はＨレベルとなるので、ノードＮ
Ｄ９上の信号はＨレベルとなり、ＮチャネルＭＯＳトラ
ンジスタＮ１４はＯＮしている。
【００４９】この状態から、データ線ＰＤＤ上の信号が
Ｈレベルになると、ＰチャネルＭＯＳトランジスタＰ２
０およびＮチャネルＭＯＳトランジスタＮ１２は、それ
ぞれＯＦＦおよびＯＮとなるので、ノードＮＤ７はＮチ
ャネルＭＯＳトランジスタＮ１２，１４によってプルダ
ウンされ、ノードＮＤ７上の信号／ＤＲＶはＬレベルと
なる。一方、ＮＯＲゲート１６８の出力はＬレベルとな
るので、遅延回路１７０によって所定時間遅延された
後、ノードＮＤ９上の信号はＬレベルとなる。したがっ
て、ＰチャネルＭＯＳトランジスタＰ２１がＯＮし、Ｎ
チャネルＭＯＳトランジスタＮ１４がＯＦＦするので、
ノードＮＤ７はＰチャネルＭＯＳトランジスタＰ２１に
よってプルアップされ、ノードＮＤ７上の信号／ＤＲＶ
はＨレベルに復帰する。すなわち、遅延回路１７０によ
る遅延時間だけノードＮＤ７上の信号／ＤＲＶがＬレベ
ルになる。なお、ノードＮＤ８上の信号／／ＤＲＶは、
この間常時Ｈレベルである。
【００５０】同様にして、データ線／ＰＤＤ上の信号が
Ｈレベルとなったときは、遅延回路１７０による遅延時
間だけノードＮＤ８上の信号／／ＤＲＶがＬレベルにな
る。
【００５１】なお、ワンショットパルス発生部１６２を
設けた理由は、ＤＢ駆動部１６４および／ＤＢ駆動部１
６６からそれぞれデータバス対ＤＢ，／ＤＢに出力され
る信号を小振幅信号とし、消費電力を低減するためであ
る。
【００５２】ＤＢ駆動部１６４は、ＰチャネルＭＯＳト
ランジスタＰ２４と、インバータ１７６と、Ｎチャネル
ＭＯＳトランジスタＮ１５とからなる。ＰチャネルＭＯ
ＳトランジスタＰ２４は、電源ノードＶＤＤおよびデー
タバスＢＤに接続され、ゲートがノードＮＤ７に接続さ
れる。インバータ１７６は、ノードＮＤ８上の信号／／
ＤＲＶを受けて反転する。ＮチャネルＭＯＳトランジス
タＮ１５は、データバスＤＢおよび接地ノードＧＮＤに
接続され、インバータ１７６からの出力をゲートに受け
る。
【００５３】ＤＢ駆動部１６４においては、ノードＮＤ
７上の信号／ＤＲＶおよびノードＮＤ８上の信号／／Ｄ
ＲＶがそれぞれＬレベルおよびＨレベルであるとき、す
なわち、データ線ＰＤＤ上の信号がＨレベルとなったと
き、ＰチャネルＭＯＳトランジスタＰ２４およびＮチャ
ネルＭＯＳトランジスタＮ１５がそれぞれＯＮおよびＯ
ＦＦするので、データバスＤＢはＨレベルにプルアップ
される。ここで、信号／ＤＲＶは、遅延回路１７０によ
る遅延時間だけＬレベルとなるワンショットパルス信号
であり、この遅延時間経過後ＰチャネルＭＯＳトランジ
スタＰ２４がＯＦＦするので、データバスＤＢには、小
振幅の信号が出力される。
【００５４】／ＤＢ駆動部１６６は、ＰチャネルＭＯＳ
トランジスタＰ２５と、インバータ１７８と、Ｎチャネ
ルＭＯＳトランジスタＮ１６とからなる。ＰチャネルＭ
ＯＳトランジスタＰ２５は、電源ノードＶＤＤおよびデ
ータバス／ＢＤに接続され、ゲートがノードＮＤ８に接
続される。インバータ１７８は、ノードＮＤ７上の信号
／ＤＲＶを受けて反転する。ＮチャネルＭＯＳトランジ
スタＮ１６は、データバス／ＤＢおよび接地ノードＧＮ
Ｄに接続され、インバータ１７８からの出力をゲートに
受ける。
【００５５】／ＤＢ駆動部１６６においては、ノードＮ
Ｄ７上の信号／ＤＲＶおよびノードＮＤ８上の信号／／
ＤＲＶがそれぞれＨレベルおよびＬレベルであるとき、
すなわち、データ線ＰＤＤ上の信号がＨレベルとなった
とき、ＰチャネルＭＯＳトランジスタＰ２５およびＮチ
ャネルＭＯＳトランジスタＮ１６がそれぞれＯＮおよび
ＯＦＦするので、データバス／ＤＢはＨレベルにプルア
ップされる。ここで、信号／／ＤＲＶは、遅延回路１７
０による遅延時間だけＬレベルとなるワンショットパル
ス信号であり、この遅延時間経過後ＰチャネルＭＯＳト
ランジスタＰ２５がＯＦＦするので、データバス／ＤＢ
には、小振幅の信号が出力される。
【００５６】図２０は、以上説明してきた、ビット線対
ＢＬ，／ＢＬからデータバス対ＤＢ，／ＤＢまでの各回
路における代表的な信号の波形を示すタイミングチャー
トである。
【００５７】図２０を参照して、クロックサイクル＃０
の立上りでＲＥＡＤコマンドが受付けられたとする。コ
ラムデコードイネーブル信号ＣＤＥは、クロックサイク
ル＃０の立上りを起点として発生される。コラム選択線
ＣＳＬはコラムデコードイネーブル信号ＣＤＥによって
活性化され、コラム選択線ＣＳＬが活性化されると、セ
ンスアンプ５０からＮチャネルＭＯＳトランジスタＮ
１，Ｎ２を介してＩ／Ｏ線対ＬＩＯ，／ＬＩＯに小振幅
信号が出力される。また、信号ＰＡＣＬおよび信号ＰＡ
ＥＬは、いずれもコラムデコードイネーブル信号ＣＤＥ
を起点として発生タイミングが決まる信号である。
【００５８】信号ＰＡＣＬは、コラムデコードイネーブ
ル信号ＣＤＥに対して遅延回路１０４による遅延時間だ
け遅れてＨレベルとなり、信号ＰＡＣＬがＨレベルとな
るのに応じて、ＣＬＲＥＳ生成回路１３６は、信号ＣＬ
ＲＥＳをＨレベルで出力し、データ線対ＰＤ３，／ＰＤ
３、データ線対／ＰＤ４，ＰＤ４、データ線対ＰＤＤ，
／ＰＤＤなど、プリアンプ１４８内の内部ノードがリセ
ットされる。また、信号ＰＡＣＬがＨレベルとなるのに
応じて、入力処理回路１３２は、信号／ＰＡＥＱをＨレ
ベルで出力し、イコライズ部１４０４が非活性化され
る。
【００５９】信号ＰＡＥＬは、信号ＰＡＣＬに対して遅
延回路１０６による遅延時間だけ遅れてＨレベルとな
る。信号ＰＡＣＬがＨレベルとなってから信号ＰＡＥＬ
がＨレベルとなるまでの期間、入力処理回路１３２は信
号ＰＡＤＴをＨレベルで出力し、これに応じて増幅／出
力回路２４０内の入力部１４０２がＩ／Ｏ線対ＬＩＯ，
／ＬＩＯをそれぞれ差動アンプノードＰＡＮ，／ＰＡＮ
と接続し、Ｉ／Ｏ線対ＬＩＯ，／ＬＩＯ上のデータがプ
リアンプ１４８に入力される。
【００６０】また、信号ＰＡＥＬがＨレベルになると、
ＰＡＥ生成回路２３４は、信号ＰＡＥ，／ＰＡＥをそれ
ぞれＨレベルおよびＬレベルで出力し、これに応じて差
動アンプ１４０６が活性化され、差動アンプノードＰＡ
Ｎ，／ＰＡＮ上の小振幅信号がフル振幅まで増幅され
る。そして、差動アンプノードＰＡＮ，／ＰＡＮ上の信
号は、データ線対ＰＤ３，／ＰＤ３を経由してデータ線
対／ＰＤ４，ＰＤ４へ伝達される。
【００６１】データ線対／ＰＤ４，ＰＤ４に伝達された
データは、信号ＲＤＴ，／ＲＤＴに応じてデータ線対Ｐ
ＤＤ，／ＰＤＤに出力され、ワンショットパルス発生部
１６２によってパルス信号／ＤＲＶ，／／ＤＲＶが発生
される。そして、パルス信号／ＤＲＶ，／／ＤＲＶに応
じて、ＤＢ駆動部１６４および／ＤＢ駆動部１６４が駆
動され、データバス対ＤＢ，／ＤＢ上にデータが小振幅
信号で出力される。
【００６２】以上の読出データの伝搬は、Ｎ番目（Ｎは
自然数）にメモリセルアレイから読出されるデータが、
ＲＥＡＤコマンドを受付けた外部クロックＣＬＫから＃
（Ｎ−１）サイクル後の外部クロックＣＬＫを起点とし
てメモリセルアレイからデータ線対／ＰＤ４，ＰＤ４ま
で伝搬されるように行なわれる。すなわち、たとえば１
番目に出力されるデータは、ＲＥＡＤコマンドを受付け
たクロックサイクル＃０を起点に発生されたコラムデコ
ードイネーブル信号ＣＤＥをトリガとしてデータ線対／
ＰＤ４，ＰＤ４まで到達する。
【００６３】一方、データ線対／ＰＤ４，ＰＤ４に到達
したデータをデータバス対ＤＢ，／ＤＢに出力するタイ
ミングを決める信号ＲＤＴ，／ＲＤＴは、コラムデコー
ドイネーブル信号ＣＤＥの起点となる外部クロックＣＬ
Ｋより１サイクル後の外部クロックＣＬＫを起点として
発生される。すなわち、メモリセルアレイから１番目に
読出されたデータをデータバス対ＤＢ，／ＤＢに出力す
るタイミングを決める信号ＲＤＴ，／ＲＤＴは、ＲＥＡ
Ｄコマンドを受付けたクロックサイクル＃０の次のクロ
ックサイクル＃１を起点として発生される。これによっ
て、データがデータバス対ＤＢ，／ＤＢに出力される時
点で、タイミングが１サイクルだけシフトされ、データ
はパイプラインの次のステージに移行する。
【００６４】以上のような回路動作によって、メモリセ
ルアレイから読出されたデータがデータバス対ＤＢ，／
ＤＢに出力される際のパイプライン動作が実現される。
そして、ＣＡＳレイテンシＣＬが２．０の場合、データ
バス対ＤＢ，／ＤＢからパラレル／シリアル変換回路ま
でをパイプラインの１ステージとすると、読出データを
最終的に外部へ出力する出力バッファが受けるＤＬＬク
ロックが、コラムデコードイネーブル信号ＣＤＥの起点
とされた外部クロックＣＬＫから２サイクル後の外部ク
ロックＣＬＫに対応するものであれば、読出データがパ
ラレル／シリアル変換回路から出力バッファへＤＬＬク
ロックに同期して出力されることで、丁度２サイクルか
けてメモリセルアレイから外部へ読出データが出力され
ることになる。
【００６５】
【発明が解決しようとする課題】ＲＥＡＤコマンドを受
付けたタイミングをクロックサイクル＃０として、N番
目の読出データが、その読出データの読出開始の起点と
されたクロックサイクル＃（Ｎ−１）の立上がりからデ
ータ線対／ＰＤ４，ＰＤ４にその読出データが到達する
までの所要時間をＴｂとし、データ線対／ＰＤ４，ＰＤ
４に到達した読出データをデータバス対ＤＢ，／ＤＢに
出力するタイミングを決める信号ＲＤＴの起点となるク
ロックサイクル＃Ｎからプリアンプ１４８において信号
／ＲＤＴが生成されるまでの所要時間をＴｃとする（図
２０においては、Ｎ＝１の場合が示されている。）。
【００６６】信号／ＲＤＴは信号ＲＤＴから生成される
ため、Ｎ番目の読出データに対応する信号／ＲＤＴは、
その読出データの読出開始の起点とされた外部クロック
ＣＬＫを起点に考えると、外部クロックＣＬＫの周期を
Ｔｃｋとして、その外部クロックＣＬＫから（Ｔｃｋ＋
Ｔｃ）後に発生される。
【００６７】ここで、動作周波数が高く、Ｔｂ＞（Ｔｃ
ｋ＋Ｔｃ）となる場合、すなわち、Ｔｃｋ＜（Ｔｂ−Ｔ
ｃ）となる場合には、読出データがデータ線対／ＲＤ
４，ＲＤ４に到達する前に信号／ＲＤＴがプリアンプ１
４８にて発生される。この場合、読出データがデータバ
ス対ＤＢ，／ＤＢに出力されるタイミングは、信号／Ｒ
ＤＴの立下りエッジではなく、読出データがデータ線対
ＰＤ３，／ＰＤ３からデータ線対／ＰＤ４，ＰＤ４に伝
搬するタイミングとなる。
【００６８】そうすると、信号ＰＡＥがＨレベルとなっ
て差動アンプ１４０６が動作し始めてから読出データが
データ線対／ＰＤ４，ＰＤ４に到達するまでには、多く
の回路素子が存在するため、信号ＲＤＴがＨレベルとな
ってからデータバス対ＤＢ，／ＤＢに実際に読出データ
が読出されるまで、長い待ち時間が発生する。これは、
外部クロックＣＬＫの周期Ｔｃｋがある時間以下では、
次ステージ内で読出データが伝搬する時間が次第に長く
なることを意味する。したがって、従来の回路構成で
は、十分な高周波動作に対応することができない。
【００６９】そこで、この発明は、かかる課題を解決す
るためになされたものであり、その目的は、高周波動作
時におけるプリアンプからデータバス対への読出データ
の伝搬を高速化する半導体記憶装置を提供することであ
る。
【００７０】
【課題を解決するための手段】この発明によれば、半導
体記憶装置は、外部クロックの立上りと立下りとに同期
してデータを入出力する半導体記憶装置であって、デー
タを記憶するメモリセルアレイと、隣接するクロックサ
イクルを起点として第１および第２の信号を発生する制
御回路と、第１および第２の信号に基づいて、メモリセ
ルアレイから読出された読出データを増幅してデータバ
スへ出力するプリアンプと、データバスへ出力された読
出データを外部へ出力するデータ出力回路とを備え、プ
リアンプは、第２の信号を受けるタイミングが第１の信
号を受けるタイミングより遅いとき、第１の信号に基づ
いて読出データの信号レベルを増幅し、第２の信号に基
づいて、信号レベルを増幅した読出データをシフトして
データバスへ出力し、第２の信号を受けるタイミングが
第１の信号を受けるタイミングより早いとき、第１の信
号に基づいて読出データの信号レベルを増幅し、その第
１の信号に基づいて、信号レベルを増幅した読出データ
をデータバスへ出力する。
【００７１】好ましくは、プリアンプは、第１および第
２の信号を受け、第１の信号に基づいて読出データの信
号レベルを増幅する増幅部と、第２の信号を受け、第２
の信号に基づいて、増幅部によって信号レベルが増幅さ
れた読出データをシフトするデータシフト部と、読出デ
ータをデータバスへ出力する駆動部とを含み、増幅部に
おいて、第２の信号を受けるタイミングが第１の信号を
受けるタイミングより遅いとき、増幅部は、第１の信号
に基づいて、信号レベルを増幅した読出データをデータ
シフト部へ出力し、データシフト部は、第２の信号に基
づいてシフトした読出データを駆動部へ出力し、増幅部
において、第２の信号を受けるタイミングが第１の信号
を受けるタイミングより早いとき、増幅部は、第１の信
号に基づいて、信号レベルを増幅した読出データを駆動
部へ出力する。
【００７２】好ましくは、プリアンプは、データシフト
部の入力ノードを増幅部の第１の出力ノードと接続する
第１のデータ線と、駆動部の入力ノードをデータシフト
部の出力ノードと接続し、かつ、増幅部の第２の出力ノ
ードと接続する第２のデータ線とをさらに含み、増幅部
において、第２の信号を受けるタイミングが第１の信号
を受けるタイミングより遅いとき、増幅部は、第１の信
号に基づいて、信号レベルを増幅した読出データを第１
のデータ線へ出力し、データシフト部は、第２の信号に
基づいてシフトした読出データを第２のデータ線へ出力
し、増幅部において、第２の信号を受けるタイミングが
第１の信号を受けるタイミングより早いとき、増幅部
は、第１の信号に基づいて、信号レベルを増幅した読出
データを第２のデータ線へ出力する。
【００７３】好ましくは、増幅部は、第２の信号を受け
るタイミングが第１の信号を受けるタイミングより遅い
とき、第２の信号に基づいて、信号レベルを増幅した読
出データを駆動部へさらに出力し、第２の信号を受ける
タイミングが第１の信号を受けるタイミングより早いと
き、第１の信号に基づいて、信号レベルを増幅した読出
データをデータシフト部へさらに出力する。
【００７４】好ましくは、プリアンプは、データシフト
部の入力ノードを増幅部の第１の出力ノードと接続する
第１のデータ線と、駆動部の入力ノードをデータシフト
部の出力ノードと接続し、かつ、増幅部の第２の出力ノ
ードと接続する第２のデータ線とをさらに含み、増幅部
において、第２の信号を受けるタイミングが第１の信号
を受けるタイミングより遅いとき、増幅部は、第１の信
号に基づいて、信号レベルを増幅した読出データを第１
のデータ線へ出力し、第２の信号に基づいて、信号レベ
ルを増幅した読出データを第２のデータ線へ出力し、デ
ータシフト部は、第２の信号に基づいてシフトした読出
データを第２のデータ線へ出力し、増幅部において、第
２の信号を受けるタイミングが第１の信号を受けるタイ
ミングより早いとき、増幅部は、第１の信号に基づい
て、信号レベルを増幅した読出データを第１および第２
のデータ線へ出力する。
【００７５】好ましくは、増幅部は、第１の信号に基づ
いて読出データを取込んで増幅する差動アンプと、差動
アンプによって増幅された読出データをラッチして第１
のデータ線へ出力する第１の出力回路と、第２の信号を
受けているとき、第１の信号に基づいて差動アンプによ
って増幅された読出データを第２のデータ線へ出力する
第２の出力回路とからなる。
【００７６】好ましくは、増幅部は、第１および第２の
信号をいずれも受けているとき、第３の信号を発生する
信号発生回路をさらに含み、第２の出力回路は、信号発
生回路によって発生された第３の信号によって活性化さ
れる。
【００７７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。なお、図中同
一または相当部分には同一符号を付してその説明は繰返
さない。
【００７８】図１は、この発明による半導体記憶装置１
０の全体構成を示す概略ブロック図である。
【００７９】図１を参照して、半導体記憶装置１０は、
クロック端子１２と、制御信号端子１４と、アドレス端
子１６と、データ入出力端子１８と、データストローブ
信号入出力端子２０とを備える。
【００８０】また、半導体記憶装置１０は、クロックバ
ッファ２２と、制御信号バッファ２４と、アドレスバッ
ファ２６と、データＤＱに関する入力バッファ２８およ
び出力バッファ３０と、データストローブ信号ＵＤＱ
Ｓ，ＬＤＱＳに関する入力バッファ３２および出力バッ
ファ３４とを備える。
【００８１】さらに、半導体記憶装置１０は、リードア
ンプ＆Ｐ／Ｓ（パラレル／シリアル）変換回路３６と、
Ｓ／Ｐ（シリアル／パラレル）変換回路＆ライトドライ
バ３８と、ＤＱＳ発生回路４０とを備える。
【００８２】また、さらに、半導体記憶装置１０は、制
御回路４２と、ロウデコーダ４４と、コラムデコーダ４
６と、プリアンプ＆ライトアンプ４８と、センスアンプ
５０と、メモリセルアレイ５２と、ＤＬＬ回路５４とを
備える。
【００８３】なお、図１においては、半導体記憶装置１
０について、データ入出力に関する主要部分のみが代表
的に示される。
【００８４】半導体記憶装置１０は、メモリセルアレイ
５２からサイクル毎に行なわれるデータの読出しにおい
て、一度の読出しで２×ｎビット（ｎは半導体記憶装置
におけるビット幅を表わす。）のデータが読出される２
ビットプリフェッチ構成となっている。すなわち、１サ
イクル毎にｎ個のデータ出力回路に対して各々２ビット
分のデータがメモリセルアレイ５２から読出され、各々
のデータ出力回路において２ビットのデータが順序付け
されて半サイクル毎に転送され、外部へ出力される構成
となっている。
【００８５】また、データ書込時においては、半導体記
憶装置１０は、データストローブ信号の立上りおよび立
下りに同期して半サイクル毎にｎビットのデータを取込
み、２半サイクル分のデータを１サイクル毎にメモリセ
ルアレイ５２に書込む。
【００８６】クロック端子１２は、外部クロックＣＬ
Ｋ、それに相補な外部クロック／ＣＬＫおよびクロック
イネーブル信号ＣＫＥを受ける。制御信号端子１４は、
チップセレクト信号／ＣＳ、ロウアドレスストローブ信
号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、
ライトイネーブル信号／ＷＥおよび入出力ＤＱマスク信
号ＵＤＭ，ＬＤＭのコマンド制御信号を受ける。アドレ
ス端子１６は、アドレス信号Ａ０〜Ａ１２およびバンク
アドレス信号ＢＡ０，ＢＡ１を受ける。
【００８７】クロックバッファ２２は、外部クロックＣ
ＬＫ，／ＣＬＫおよびクロックイネーブル信号ＣＫＥを
受けて内部クロックを発生し、制御信号バッファ２４、
アドレスバッファ２６、制御回路４２およびＤＬＬ回路
５４へ出力する。制御信号バッファ２４は、クロックバ
ッファ２２から受ける内部クロックに同期して、チップ
セレクト信号／ＣＳ、ロウアドレスストローブ信号／Ｒ
ＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライト
イネーブル信号／ＷＥおよび入出力ＤＱマスク信号ＵＤ
Ｍ，ＬＤＭを取込んでラッチし、コマンド制御信号を制
御回路４２へ出力する。アドレスバッファ２６は、クロ
ックバッファ２２から受ける内部クロックに同期して、
アドレス信号Ａ０〜Ａ１２とバンクアドレス信号ＢＡ
０，ＢＡ１とを取込んでラッチし、内部アドレス信号を
発生してロウデコーダ４４およびコラムデコーダ４６へ
出力する。
【００８８】データ入出力端子１８は、半導体記憶装置
１０において読み書きされるデータを外部とやり取りす
る端子であって、データ書込時は外部から入力されるデ
ータＤＱを受け、データ読出時はデータＤＱを外部へ出
力する。データストローブ信号入出力端子２０は、デー
タ書込時はデータＤＱを外部から読込むためのデータス
トローブ信号ＵＤＱＳ，ＬＤＱＳを外部から受け、デー
タ読出時は外部コントローラがデータＤＱを読込むため
のデータストローブ信号ＵＤＱＳ，ＬＤＱＳを出力す
る。
【００８９】入力バッファ２８は、入力バッファ３２が
外部から受けるデータストローブ信号ＵＤＱＳ，ＬＤＱ
Ｓに同期して、データＤＱを入力する。
【００９０】出力バッファ３０は、ＤＬＬ回路５４にお
いて生成される内部クロックに基づいて生成されるＤＬ
Ｌクロックに同期して動作し、データＤＱをデータ入出
力端子１８へ半サイクル毎に出力する。出力バッファ３
４は、データＤＱを出力する出力バッファ３０とともに
ＤＬＬクロックに同期して動作し、ＤＱＳ発生回路４０
が発生するデータストローブ信号ＵＤＱＳ，ＬＤＱＳを
データストローブ信号入出力端子２０へ出力する。
【００９１】リードアンプ＆Ｐ／Ｓ変換回路３６は、デ
ータ読出時において、プリアンプ＆ライトアンプ４８か
ら受ける読出データを増幅し、各データＤＱｉ（ｉ＝０
〜ｎ−１）毎に一度に読出された２ビット分のデータを
順序付けして出力バッファ３０へ出力する。Ｓ／Ｐ変換
回路＆ライトドライバ３８は、データ書込時において、
半サイクル毎に１ビットずつ入力バッファ２８から受け
る各データＤＱｉを１サイクル毎に２ビット並列にプリ
アンプ＆ライトアンプ４８へ出力する。
【００９２】制御回路４２は、上述したＤＬＬクロック
あるいはクロックバッファ２２からの内部クロックに同
期してコマンド制御信号を取込み、取込んだコマンド制
御信号に基づいてロウデコーダ４４、コラムデコーダ４
６およびプリアンプ＆ライトアンプ４８を制御する。こ
れによって、データＤＱのメモリセルアレイ５２に対す
る読み書きが行なわれる。また、制御回路４２は、取込
んだコマンド制御信号に基づいて、ＤＱＳ発生回路４０
におけるデータストローブ信号の発生についての制御も
行なう。
【００９３】データを記憶するメモリセルアレイ５２
は、各々が独立して動作が可能な４つのバンクからな
り、センスアンプ５０を介してデータの読み書きが行な
われる。
【００９４】ＤＬＬ回路５４は、外部クロックＣＬＫを
遅延させたＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎを生
成し、出力バッファ３０，３４、リードアンプ＆Ｐ／Ｓ
変換回路３６、ＤＱＳ発生回路４０および制御回路４２
へ出力する。
【００９５】この発明による半導体記憶装置１０は、Ｒ
ＥＡＤコマンドを受付けてデータを出力するに際して、
メモリセルアレイ５２から読出されたデータを内部クロ
ックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎに同期して適切にシフトさ
せ、最終的に出力バッファまで到達させる、いわゆるパ
イプライン動作が行なわれる。すなわち、メモリセルア
レイ５２から読出されたデータは、内部クロックＣＬＫ
＿Ｐ，ＣＬＫ＿Ｎに同期した適切なタイミングでパイプ
ラインを構成する各ステージ間を順次移動し、出力バッ
ファ３０に到達する。パイプラインのステージ構成には
種々の構成が考えられるが、この発明による半導体記憶
装置１０においては、プリアンプ４８から出力された読
出データをリードアンプ＆Ｐ／Ｓ変換回路３６へ伝送す
るデータバス対ＤＢ，／ＤＢに読出データが出力される
手前までが第１ステージとして構成される。
【００９６】図２は、上述した第１ステージについて、
ビット線対ＢＬ，／ＢＬからデータバス対ＤＢ，／ＤＢ
までの回路構成を機能的に説明するための機能ブロック
図である。
【００９７】図２を参照して、メモリセルアレイ５２
（図示せず）においてロウ系が活性化されると、外部か
ら受けるロウアドレスによって指示されたワード線（図
示せず）が活性化され、メモリセルアレイ５２からビッ
ト線対ＢＬ，／ＢＬに読出データが読出される。センス
アンプ５０は、ビット線対ＢＬ，／ＢＬに読出された読
出データを検出して増幅する。
【００９８】続いて、ＲＥＡＤコマンドが受付けられる
と、外部から受けるコラムアドレスに対応したデコード
信号ＹＡがＨレベルとなり、適当な遅延時間経過後、コ
ラム選択線ＣＳＬを活性化するためのコラムデコードイ
ネーブル信号ＣＤＥがＨレベルとなる。これによって、
ＡＮＤゲート１０８の出力がＨレベルとなり、コラムア
ドレスに対応する１本のコラム選択線ＣＳＬが選択さ
れ、予めデータの非伝達期間にイコライズ回路１０２に
よってＨレベルにイコライズされたＩ／Ｏ線対ＬＩＯ，
／ＬＩＯ上にセンスアンプ５０からＮチャネルＭＯＳト
ランジスタＮ１，Ｎ２を介してデータが小振幅で出力さ
れる。そして、Ｉ／Ｏ線対ＬＩＯ，／ＬＩＯ上のデータ
は、プリアンプ４８に入力される。
【００９９】Ｉ／Ｏ線対ＬＩＯ，／ＬＩＯ上の小振幅信
号を増幅してデータバス対ＤＢ，／ＤＢへ出力するプリ
アンプ４８は、増幅部１２２と、レイテンシシフタ１２
４と、ドライバ１２６とを含む。
【０１００】増幅部１２２は、Ｉ／Ｏ線対ＬＩＯ，／Ｌ
ＩＯ上の小振幅信号を増幅する。増幅部１２２は、遅延
回路１０４から出力された信号ＰＡＣＬに基づいて内部
状態をリセットし、遅延回路１０６から出力された信号
ＰＡＥＬに基づいてＩ／Ｏ線対ＬＩＯ，／ＬＩＯ上の小
振幅信号を内部に備える差動アンプによって増幅する。
【０１０１】増幅部１２２は、図示されない制御回路４
２から信号ＲＤＴを受け、信号ＲＤＴがＬレベルである
ときは、増幅した信号をデータ線対ＰＤ３，／ＰＤ３へ
出力する。一方、増幅部１２２は、信号ＲＤＴがＨレベ
ルであるときは、増幅した信号をレイテンシシフタ１２
４をバイパスしてデータ線対ＰＤＤ，／ＰＤＤへ出力す
る。
【０１０２】レイテンシシフタ１２４は、データ線対Ｐ
Ｄ３，／ＰＤ３から受けるデータを信号ＲＤＴがＨレベ
ルになるまで保持し、信号ＲＤＴがＨレベルになったタ
イミングでデータをデータ線対ＰＤＤ，／ＰＤＤへ出力
する。ドライバ１２６は、データ線対ＰＤＤ，／ＰＤＤ
から受けるデータをデータバス対ＤＢ，／ＤＢに小振幅
で出力する。
【０１０３】ここで、増幅部１２２およびレイテンシシ
フタ１２４が受ける信号ＲＤＴは、パイプライン動作の
第１ステージから第２ステージへデータを移行させるタ
イミングを決める信号であって、増幅部１２２によって
増幅されたデータをデータバス対ＤＢ，／ＤＢへ出力す
るタイミングを決める。信号ＲＤＴは、対応するデータ
がメモリセルアレイ５２から読出される起点とされたク
ロックサイクルの次のクロックサイクルを起点として、
図示されない制御回路４２によって発生される。
【０１０４】遅延回路１０４は、コラムデコードイネー
ブル信号ＣＤＥを受け、コラムデコードイネーブル信号
ＣＤＥを適当量遅延した信号ＰＡＣＬを遅延回路１０６
およびプリアンプ４８の増幅部１２２へ出力する。この
信号ＰＡＣＬは、プリアンプ４８において内部状態をリ
セットするタイミングを与える。遅延回路１０６は、遅
延回路１０４から出力された信号ＰＡＣＬを受け、信号
ＰＡＣＬを適当量遅延した信号ＰＡＥＬを増幅部１２２
へ出力する。この信号ＰＡＥＬは、プリアンプ４８の増
幅部１２２において、Ｉ／Ｏ線対ＬＩＯ，／ＬＩＯから
受ける信号を増幅してレイテンシシフタ１２４へ出力す
るタイミングを与える。
【０１０５】図３〜図７は、増幅部１２２の回路構成を
示す回路図である。増幅部１２２は、入力処理回路１３
２と、ＰＡＥ生成回路１３４と、ＣＬＲＥＳ生成回路１
３６と、／ＰＡＥＣ生成回路１３８と、増幅／出力回路
１４０とを含む。
【０１０６】図３を参照して、入力処理回路１３２は、
信号ＰＡＣＬを受けて反転するインバータ１３２２と、
ＰＡＥ生成回路１３４によって生成される信号／ＰＡＥ
とインバータ１３２２からの出力とを受け、信号／ＰＡ
ＥＱを出力するＮＡＮＤゲート１３２４と、信号ＰＡＥ
Ｌとインバータ１３２２からの出力とを受け、信号ＰＡ
ＤＴを出力するＮＯＲゲート１３２６とからなる。
【０１０７】遅延回路１０４から出力された信号ＰＡＣ
Ｌに応じて生成される信号／ＰＡＥＱは、後述する増幅
／出力回路１４０における差動アンプノードＰＡＮ，／
ＰＡＮをイコライズするための信号である。また、遅延
回路１０６から出力された信号ＰＡＥＬに応じて生成さ
れる信号ＰＡＤＴは、信号ＰＡＣＬがＨレベルになって
から信号ＰＡＥＬがＨレベルになるまでＨレベルとなる
信号であって、後述する増幅／出力回路１４０におい
て、差動アンプノードＰＡＮ，／ＰＡＮをＩ／Ｏ線対Ｌ
ＩＯ，／ＬＩＯと接続してＩ／Ｏ線対ＬＩＯ，／ＬＩＯ
上のデータをプリアンプ４８に取込むための信号であ
る。
【０１０８】図４を参照して、ＰＡＥ生成回路１３４
は、信号ＰＡＥＬを受けて反転するインバータ１３４２
と、インバータ１３４２からの出力を受けて反転し、信
号ＰＡＥを出力するインバータ１３４４と、信号ＰＡＥ
を受けて反転し、信号／ＰＡＥを出力するインバータ１
３４６と、信号ＰＡＥと信号ＲＤＴとを受け、信号／Ｐ
ＡＥ２を出力するＮＡＮＤゲート１３４８とからなる。
【０１０９】信号ＰＡＥＬに応じて生成される信号ＰＡ
Ｅ，／ＰＡＥは、後述する増幅／出力回路１４０に含ま
れる差動アンプを活性化するための信号である。また、
信号／ＰＡＥ２は、信号ＰＡＥがＨレベルとなって差動
アンプが活性化されたときに、読出データをデータバス
対ＤＢ，／ＤＢへ出力するタイミングを決める信号ＲＤ
Ｔが既にＨレベルであれば、差動アンプによって増幅さ
れた信号をレイテンシシフタ１２４をバイパスしてデー
タ線対ＰＤＤ，／ＰＤＤへ出力するための信号である。
【０１１０】図５を参照して、ＣＬＲＥＳ生成回路１３
６は、信号ＰＡＣＬおよび信号／ＡＣＴを受けるＮＯＲ
ゲート１３６２と、ＮＯＲゲート１３６２からの出力を
受けて反転し、信号ＣＬＲＥＳを出力するインバータ１
３６４とからなる。ここで、信号／ＡＣＴは、図示され
ない制御回路４２から受け、ロウ系が活性化されている
ときにＬレベルとなる信号である。
【０１１１】信号ＰＡＣＬに応じて生成される信号ＣＬ
ＲＥＳは、後述する増幅／出力回路１４０に含まれる差
動アンプの次段のラッチ部をリセットするための信号で
ある。
【０１１２】図６を参照して、／ＰＡＥＣ生成回路１３
８は、ＰＡＥ生成回路１３４によって生成される信号Ｐ
ＡＥとＣＬＲＥＳ生成回路１３６によって生成される信
号ＣＬＲＥＳとを受け、信号／ＰＡＥＣを出力するＮＯ
Ｒゲート１３８２からなる。
【０１１３】信号／ＰＡＥＣは、後述する増幅／出力回
路１４０における差動アンプの次段のラッチ部を活性化
するための信号である。
【０１１４】図７を参照して、増幅／出力回路１４０
は、入力部１４０２と、イコライズ部１４０４と、差動
アンプ１４０６と、インバータ１４０８〜１４１４，１
４４２，１４４４と、ラッチ部１４１６，１４１８とか
らなる。
【０１１５】入力部１４０２は、入力処理回路１３２に
よって生成される信号ＰＡＤＴを受けて反転するインバ
ータ１４２２と、ＰチャネルＭＯＳトランジスタＰ１，
Ｐ２とからなる。ＰチャネルＭＯＳトランジスタＰ１
は、Ｉ／Ｏ線ＬＩＯおよび差動アンプノードＰＡＮに接
続され、インバータ１４２２からの出力をゲートに受け
る。また、ＰチャネルＭＯＳトランジスタＰ２は、Ｉ／
Ｏ線／ＬＩＯおよび差動アンプノード／ＰＡＮに接続さ
れ、インバータ１４２２からの出力をゲートに受ける。
【０１１６】入力部１４０２は、信号ＰＡＤＴがＨレベ
ルになると、Ｉ／Ｏ線対ＬＩＯ，／ＬＩＯをそれぞれ差
動アンプノードＰＡＮ，／ＰＡＮと接続してＩ／Ｏ線対
ＬＩＯ，／ＬＩＯ上のデータを差動アンプノードＰＡ
Ｎ，／ＰＡＮに伝達する。
【０１１７】イコライズ部１４０４は、ＰチャネルＭＯ
ＳトランジスタＰ３，Ｐ４からなる。ＰチャネルＭＯＳ
トランジスタＰ３は、電源ノードＶＤＤおよび差動アン
プノードＰＡＮに接続され、入力処理回路１３２によっ
て生成される信号／ＰＡＥＱをゲートに受ける。また、
ＰチャネルＭＯＳトランジスタＰ４は、電源ノードＶＤ
Ｄおよび差動アンプノード／ＰＡＮに接続され、信号／
ＰＡＥＱをゲートに受ける。
【０１１８】イコライズ部１４０４は、信号／ＰＡＥＱ
がＬレベルであるとき、差動アンプノードＰＡＮ，／Ｐ
ＡＮをＨレベルにイコライズする。
【０１１９】差動アンプ１４０６は、ＰチャネルＭＯＳ
トランジスタＰ５〜Ｐ７と、ＮチャネルＭＯＳトランジ
スタＮ３〜Ｎ５とからなる。ＰチャネルＭＯＳトランジ
スタＰ５は、電源ノードＶＤＤおよびノードＮＤ１に接
続され、ＰＡＥ生成回路１３４によって生成される信号
／ＰＡＥをゲートに受ける。ＰチャネルＭＯＳトランジ
スタＰ６は、ノードＮＤ１および差動アンプノードＰＡ
Ｎに接続され、差動アンプノード／ＰＡＮにゲートが接
続される。ＰチャネルＭＯＳトランジスタＰ７は、ノー
ドＮＤ１および差動アンプノード／ＰＡＮに接続され、
差動アンプノードＰＡＮにゲートが接続される。Ｎチャ
ネルＭＯＳトランジスタＮ３は、差動アンプノードＰＡ
ＮおよびノードＮＤ２に接続され、差動アンプノード／
ＰＡＮにゲートが接続される。ＮチャネルＭＯＳトラン
ジスタＮ４は、差動アンプノード／ＰＡＮおよびノード
ＮＤ２に接続され、差動アンプノードＰＡＮにゲートが
接続される。ＮチャネルＭＯＳトランジスタＮ５は、ノ
ードＮＤ２および接地ノードＧＮＤに接続され、ＰＡＥ
生成回路１３４によって生成される信号ＰＡＥをゲート
に受ける。
【０１２０】差動アンプ１４０６は、信号ＰＡＥ，／Ｐ
ＡＥによって活性化され、Ｉ／Ｏ線対ＬＩＯ，／ＬＩＯ
から入力部１４０２を介して伝達された差動アンプノー
ドＰＡＮ，／ＰＡＮ上の小振幅信号を電源電圧および接
地電圧間でフルスイングする信号に増幅する。
【０１２１】インバータ１４０８は、ＰチャネルＭＯＳ
トランジスタＰ８，Ｐ９と、ＮチャネルＭＯＳトランジ
スタＮ６とからなる。ＰチャネルＭＯＳトランジスタＰ
８は、電源ノードＶＤＤおよびＰチャネルＭＯＳトラン
ジスタＰ９に接続され、差動アンプノードＰＡＮにゲー
トが接続される。ＰチャネルＭＯＳトランジスタＰ９
は、ＰチャネルＭＯＳトランジスタＰ８およびノードＮ
Ｄ３に接続され、信号／ＰＡＥをゲートに受ける。Ｎチ
ャネルＭＯＳトランジスタＮ６は、ノードＮＤ３および
接地ノードＧＮＤに接続され、差動アンプノードＰＡＮ
にゲートが接続される。
【０１２２】インバータ１４０８は、信号／ＰＡＥがＬ
レベルであるときに差動アンプ１４０６とともに活性化
され、差動アンプノードＰＡＮ上の信号を反転してノー
ドＮＤ３へ出力する。
【０１２３】インバータ１４１０は、ＰチャネルＭＯＳ
トランジスタＰ１０，Ｐ１１と、ＮチャネルＭＯＳトラ
ンジスタＮ７とからなる。ＰチャネルＭＯＳトランジス
タＰ１０は、電源ノードＶＤＤおよびＰチャネルＭＯＳ
トランジスタＰ１１に接続され、／ＰＡＥＣ生成回路１
３８によって生成された信号／ＰＡＥＣをゲートに受け
る。ＰチャネルＭＯＳトランジスタＰ１１は、Ｐチャネ
ルＭＯＳトランジスタＰ１０およびノードＮＤ４に接続
され、ゲートがノードＮＤ３に接続される。Ｎチャネル
ＭＯＳトランジスタＮ７は、ノードＮＤ４および接地ノ
ードＧＮＤに接続され、ゲートがノードＮＤ３に接続さ
れる。
【０１２４】インバータ１４１０は、信号／ＰＡＥＣが
Ｌレベルであるときに活性化され、ノードＮＤ３上の信
号を反転してノードＮＤ４へ出力する。
【０１２５】ラッチ部１４１６は、ノードＮＤ４上の信
号を受けて反転し、データ線ＰＤ３へ出力するインバー
タ１４２４と、インバータ１４２４からの出力を受け、
信号ＰＡＥおよび信号／ＰＡＥＣがそれぞれＬレベルお
よびＨレベルであるとき、受けた信号を反転してノード
ＮＤ４へ出力するインバータ１４２６とからなる。
【０１２６】ラッチ部１４１６は、差動アンプ１４０６
が差動アンプノードＰＡＮ，／ＰＡＮ上の信号を増幅し
て非活性化された後（信号ＰＡＥはＬレベルとな
る。）、／ＰＡＥＣ生成回路１３８によって生成された
信号／ＰＡＥＣがＨレベルである期間、すなわち次の読
出データを読込むために信号ＰＡＣＬがＨレベルになる
まで、データ線ＰＤ３上の信号をラッチする。
【０１２７】そして、信号ＰＡＣＬがＨレベルとなる
と、ＣＬＲＥＳ生成回路１３６から出力される信号ＣＬ
ＲＥＳがＨレベルとなり、／ＰＡＥＣ生成回路１３８か
ら出力される信号／ＰＡＥＣがＬレベルとなるので（こ
のとき、信号ＰＡＥは信号ＰＡＥＬがＨレベルになるま
でＬレベルである。）、ラッチ部１４１６は、このタイ
ミングでデータ線ＰＤ３をＬレベルにリセットする。
【０１２８】インバータ１４４２は、ＰチャネルＭＯＳ
トランジスタＰ２６，Ｐ２７と、ＮチャネルＭＯＳトラ
ンジスタＮ１７とからなる。ＰチャネルＭＯＳトランジ
スタＰ２６は、電源ノードＶＤＤおよびＰチャネルＭＯ
ＳトランジスタＰ２７に接続され、信号ＰＡＥをゲート
に受ける。ＰチャネルＭＯＳトランジスタＰ２７は、Ｐ
チャネルＭＯＳトランジスタＰ２６およびデータ線／Ｐ
ＤＤに接続され、ＰＡＥ生成回路１３４によって生成さ
れる信号／ＰＡＥ２をゲートに受ける。ＮチャネルＭＯ
ＳトランジスタＮ１７は、データ線／ＰＤＤおよび接地
ノードＧＮＤに接続され、差動アンプノードＰＡＮにゲ
ートが接続される。
【０１２９】インバータ１４４２は、信号／ＰＡＥ２が
Ｌレベルであるときに活性化され、差動アンプノードＰ
ＡＮ上の信号を反転し、反転した信号をレイテンシシフ
タ１２４をバイパスしてデータ線／ＰＤＤへ出力する。
【０１３０】インバータ１４１２は、ＰチャネルＭＯＳ
トランジスタＰ１２，Ｐ１３と、ＮチャネルＭＯＳトラ
ンジスタＮ８とからなる。ＰチャネルＭＯＳトランジス
タＰ１２は、電源ノードＶＤＤおよびＰチャネルＭＯＳ
トランジスタＰ１３に接続され、差動アンプノード／Ｐ
ＡＮにゲートが接続される。ＰチャネルＭＯＳトランジ
スタＰ１３は、ＰチャネルＭＯＳトランジスタＰ１２お
よびノードＮＤ５に接続され、信号／ＰＡＥをゲートに
受ける。ＮチャネルＭＯＳトランジスタＮ８は、ノード
ＮＤ５および接地ノードＧＮＤに接続され、差動アンプ
ノード／ＰＡＮにゲートが接続される。
【０１３１】インバータ１４１２は、信号／ＰＡＥがＬ
レベルであるときに差動アンプ１４０６とともに活性化
され、差動アンプノード／ＰＡＮ上の信号を反転してノ
ードＮＤ５へ出力する。
【０１３２】インバータ１４１４は、ＰチャネルＭＯＳ
トランジスタＰ１４，Ｐ１５と、ＮチャネルＭＯＳトラ
ンジスタＮ９とからなる。ＰチャネルＭＯＳトランジス
タＰ１４は、電源ノードＶＤＤおよびＰチャネルＭＯＳ
トランジスタＰ１５に接続され、信号／ＰＡＥＣをゲー
トに受ける。ＰチャネルＭＯＳトランジスタＰ１５は、
ＰチャネルＭＯＳトランジスタＰ１４およびノードＮＤ
６に接続され、ゲートがノードＮＤ５に接続される。Ｎ
チャネルＭＯＳトランジスタＮ９は、ノードＮＤ６およ
び接地ノードＧＮＤに接続され、ゲートがノードＮＤ５
に接続される。
【０１３３】インバータ１４１４は、信号／ＰＡＥＣが
Ｌレベルであるときに活性化され、ノードＮＤ５上の信
号を反転してノードＮＤ６へ出力する。
【０１３４】ラッチ部１４１８は、ノードＮＤ６上の信
号を受けて反転し、データ線／ＰＤ３へ出力するインバ
ータ１４２８と、インバータ１４２８からの出力を受
け、信号ＰＡＥおよび信号／ＰＡＥＣがそれぞれＬレベ
ルおよびＨレベルであるとき、受けた信号を反転してノ
ードＮＤ６へ出力するインバータ１４３０とからなる。
【０１３５】ラッチ部１４１８も、ラッチ部１４１６と
同様に、差動アンプ１４０６が差動アンプノードＰＡ
Ｎ，／ＰＡＮ上の信号を増幅して非活性化された後、信
号／ＰＡＥＣがＨレベルである期間、すなわち次の読出
データを読込むために信号ＰＡＣＬがＨレベルになるま
で、データ線／ＰＤ３上の信号をラッチする。
【０１３６】そして、信号ＰＡＣＬがＨレベルとなる
と、ＣＬＲＥＳ生成回路１３６から出力される信号ＣＬ
ＲＥＳがＨレベルとなり、／ＰＡＥＣ生成回路１３８か
ら出力される信号／ＰＡＥＣがＬレベルとなるので、ラ
ッチ部１４１８は、このタイミングでデータ線／ＰＤ３
をＬレベルにリセットする。
【０１３７】インバータ１４４４は、ＰチャネルＭＯＳ
トランジスタＰ２８，Ｐ２９と、ＮチャネルＭＯＳトラ
ンジスタＮ１８とからなる。ＰチャネルＭＯＳトランジ
スタＰ２８は、電源ノードＶＤＤおよびＰチャネルＭＯ
ＳトランジスタＰ２９に接続され、信号ＰＡＥをゲート
に受ける。ＰチャネルＭＯＳトランジスタＰ２９は、Ｐ
チャネルＭＯＳトランジスタＰ２８およびデータ線ＰＤ
Ｄに接続され、信号／ＰＡＥ２をゲートに受ける。Ｎチ
ャネルＭＯＳトランジスタＮ１８は、データ線ＰＤＤお
よび接地ノードＧＮＤに接続され、差動アンプノード／
ＰＡＮにゲートが接続される。
【０１３８】インバータ１４４４は、信号／ＰＡＥ２が
Ｌレベルであるときに活性化され、差動アンプノード／
ＰＡＮ上の信号を反転し、反転した信号をレイテンシシ
フタ１２４をバイパスしてデータ線ＰＤＤへ出力する。
【０１３９】なお、再び図２を参照して、プリアンプ４
８におけるレイテンシシフタ１２４およびドライバ１２
６の回路構成については、従来技術の回路構成と同じで
あり、従来技術の回路構成については既に説明したの
で、その説明は繰り返さない。
【０１４０】このプリアンプ４８が図１１に示した従来
技術のプリアンプ１４８と異なる点は、増幅部１２２も
信号ＲＤＴを受けている点と、レイテンシシフタ１２４
をバイパスして増幅部１２２からデータ線対ＰＤＤ，／
ＰＤＤへデータが直接出力される信号パスがある点であ
る。
【０１４１】このような構成としたのは、以下の理由に
よる。半導体記憶装置１０の動作周波数が低いときは、
あるクロックサイクル＃０に応じてメモリセルから読出
されたデータは、増幅部１２２によって信号増幅され、
その後、クロックサイクル＃０の次のクロックサイクル
＃１に応じて生成される信号ＲＤＴに応じて、レイテン
シシフタ１２４およびドライバ１２６によってデータバ
ス対ＤＢ，／ＤＢへ出力される。
【０１４２】しかしながら、プリアンプ４８においてＩ
／Ｏ線対ＬＩＯ，／ＬＩＯからデータを取込んで信号を
増幅するタイミングを決める信号ＰＡＥは、半導体記憶
装置１０の動作周波数に拘わらず、クロックサイクル＃
０から一定時間後に発生されるため、半導体記憶装置１
０の動作周波数が高くなると、クロックサイクル＃１に
応じて発生される信号ＲＤＴが、信号ＰＡＥよりも先に
Ｈレベルとなる。
【０１４３】そうすると、信号ＰＡＥに応じて読出デー
タの信号レベルが増幅部１２２によって増幅された時点
で、信号ＲＤＴに応じて読出データをプリアンプ４８か
らデータバス対ＤＢ，／ＤＢへ出力すべきタイミングが
既に経過しているため、パイプライン動作が適切に行な
われるためには、データの伝達時間をできるだけ短縮し
てデータバス対ＤＢ，／ＤＢへデータを出力する必要が
ある。
【０１４４】このようなことを考慮して、プリアンプ４
８においては、増幅部１２２も信号ＲＤＴを受け、差動
アンプ１４０６が信号ＰＡＥ，／ＰＡＥによって活性化
されたときに、既に信号ＲＤＴがＨレベルであったとき
は、増幅部１２２は、差動アンプ１４０６によって増幅
された信号をレイテンシシフタ１２４をバイパスしてデ
ータ線対ＰＤＤ，／ＰＤＤへ直接出力する。これによっ
て、読出データの伝達時間が短縮される。
【０１４５】なお、このプリアンプ４８における増幅部
１２２においては、低周波動作時、すなわち信号ＲＤＴ
に対して信号ＰＡＥがＨレベルとなるタイミングの方が
早いときは、ＰＡＥ生成回路１３４が信号／ＰＡＥ２を
Ｈレベルで出力するため、増幅／出力回路１４０からデ
ータ線対ＰＤＤ，／ＰＤＤへ読出データが直接出力され
ないように回路が構成されている。これによって、信号
ＲＤＴがＨレベルとなる前に読出データがプリアンプ４
８からデータバス対へ出力されることはない。
【０１４６】図８，図９は、プリアンプ４８における主
要な信号の波形を示すタイミングチャートである。図８
は、半導体記憶装置１０の動作周波数が低周波のときの
信号波形を示すタイミングチャートであり、図９は、半
導体記憶装置１０の動作周波数が高周波のときの信号波
形を示すタイミングチャートである。
【０１４７】図８を参照して、差動アンプ１４０６を活
性化する信号ＰＡＥ、差動アンプノードＰＡＮ，／ＰＡ
Ｎ上の信号、およびレイテンシシフタ１２４内のデータ
線対／ＰＤ４，ＰＤ４上の信号は、いずれもクロックサ
イクル＃０における外部クロックＣＬＫの立上りエッジ
を起点としており、クロックサイクル＃０の開始から、
それぞれ信号ＰＡＥがＨレベルになるまでの時間Ｔｐａ
ｅ、差動アンプノードＰＡＮ，／ＰＡＮ上の信号が増幅
されるまでの時間Ｔｐａｎ、およびデータ線対／ＰＤ
４，ＰＤ４にデータが到達するまでの時間Ｔｐｄ４は、
いずれも外部クロックＣＬＫの周期Ｔｃｋには依存しな
い。
【０１４８】読出データをデータバス対ＤＢ，／ＤＢへ
出力するタイミングを決める信号ＲＤＴは、クロックサ
イクル＃１における外部クロックＣＬＫの立上りエッジ
を起点としており、クロックサイクル＃１の開始から信
号ＲＤＴがＨレベルとなるまでの時間Ｔｒｄｔも周期Ｔ
ｃｋに依存しない。
【０１４９】半導体記憶装置１０の動作周波数が低いと
きは、クロックサイクル＃０を起点とする信号ＰＡＥが
Ｈレベルとなってデータ線対／ＰＤ４，ＰＤ４にデータ
が伝達されるタイミングに対し、クロックサイクル＃１
を起点とする信号ＲＤＴがＨレベルとなるタイミングは
十分遅い。また、信号ＰＡＥがＨレベルになる期間と信
号ＲＤＴがＨレベルになる期間との重複はなく、ＰＡＥ
生成回路１３４が信号／ＰＡＥ２をＬレベルで出力する
ことはない。したがって、データ線対／ＰＤ４，ＰＤ４
上の信号が、信号ＲＤＴをトリガとしてレイテンシシフ
タ１２４によってデータ線対ＰＤＤ，／ＰＤＤへ出力さ
れ、ドライバ１２６によってデータバス対ＤＢ，／ＤＢ
へ読出データが出力される。
【０１５０】一方、図９を参照して、半導体記憶装置１
０の動作周波数が高くなり、Ｔｐａｅ＞（Ｔｃｋ＋Ｔｒ
ｄｔ）となると、信号ＰＡＥがＨレベルとなる前に信号
ＲＤＴがＨレベルとなる。そうすると、信号ＲＤＴがＨ
レベルとなった後、信号ＰＡＥがＨレベルとなった時点
で、ＰＡＥ生成回路１３４が信号／ＰＡＥ２をＬレベル
で出力し、これに応じて増幅／出力回路１４０内のイン
バータ１４４２，１４４４が活性化され、差動アンプノ
ードＰＡＮ，／ＰＡＮ上の信号は、データ線対ＰＤＤ，
／ＰＤＤに直接出力される。
【０１５１】したがって、この発明による半導体記憶装
置１０のプリアンプ４８においては、Ｔｃｋ＜（Ｔｐａ
ｅ−Ｔｒｄｔ）となる高周波時は、信号ＲＤＴがＨレベ
ルとなってから実際にデータがデータバス対ＤＢ，／Ｄ
Ｂに出力されるまでの時間が従来技術と比較して（Ｔｐ
ｄ４−Ｔｐａｎ）程度短縮される。
【０１５２】なお、このプリアンプ４８の増幅部１２２
は、Ｔｃｋ＜（Ｔｐａｅ−Ｔｒｄｔ）となる高周波時に
おいても、データ線対ＰＤ３，／ＰＤ３へ読出データを
出力し、低周波動作時と同様に、レイテンシシフタ１２
４を経由する信号パスによってもデータがＰＤＤ，／Ｐ
ＤＤへ伝達される。このような構成としたのは、信号Ｒ
ＤＴと信号ＰＡＥとの関係でレイテンシシフタ１２４を
介する信号パスと介さない信号パスとを選択的に使用す
る構成とすると、速度的に有利な信号パスを選択するた
めの判定回路が必要となり、制御が複雑になるからであ
る。
【０１５３】以上のように、この発明による半導体記憶
装置１０によれば、動作周波数が高周波であるときに、
プリアンプ４８において、増幅部１２２からレイテンシ
シフタ１２４をバイパスして直接ドライバ１２６へデー
タを出力する信号パスを設けたので、動作周波数が高周
波であるとき、データバス対ＤＢ，／ＤＢへデータを出
力するタイミングを決める信号ＲＤＴがＨレベルとなっ
てから実際にデータバス対ＤＢ，／ＤＢへデータが出力
されるまでの所要時間が短縮される。
【０１５４】したがって、パイプライン制御における次
ステージの動作マージンが拡大され、半導体記憶装置１
０全体としての動作周波数の向上を図ることができる。
【０１５５】また、増幅部１２２からレイテンシシフタ
１２４をバイパスして直接ドライバ１２６へデータを出
力する信号パスは、従来の信号パスと並列に設けられる
ので、信号パスを選択するための判定回路を設けること
なく、速度的に有利な信号パスを経由して読出データを
データバス対へ出力することができる。
【０１５６】今回開示された実施の形態は、すべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は、上記した実施の形態の説明で
はなくて特許請求の範囲によって示され、特許請求の範
囲と均等の意味および範囲内でのすべての変更が含まれ
ることが意図される。
【図面の簡単な説明】
【図１】 この発明による半導体記憶装置の全体構成を
示す概略ブロック図である。
【図２】 この発明による半導体記憶装置におけるビッ
ト線対からデータバス対までの回路構成を機能的に説明
するための機能ブロック図である。
【図３】 図２に示す増幅部の回路構成を示す第１の回
路図である。
【図４】 図２に示す増幅部の回路構成を示す第２の回
路図である。
【図５】 図２に示す増幅部の回路構成を示す第３の回
路図である。
【図６】 図２に示す増幅部の回路構成を示す第４の回
路図である。
【図７】 図２に示す増幅部の回路構成を示す第５の回
路図である。
【図８】 半導体記憶装置の動作周波数が低周波のと
き、図２に示すプリアンプにおける主要な信号の波形を
示すタイミングチャートである。
【図９】 半導体記憶装置の動作周波数が高周波のと
き、図２に示すプリアンプにおける主要な信号の波形を
示すタイミングチャートである。
【図１０】 ＤＤＲ ＳＤＲＡＭからデータを読出す際
のデータ出力タイミングを示すタイミングチャートであ
る。
【図１１】 従来の半導体記憶装置におけるビット線対
からデータバス対までの回路構成を機能的に説明するた
めの機能ブロック図である。
【図１２】 図１１に示す増幅部の回路構成を示す第１
の回路図である。
【図１３】 図１１に示す増幅部の回路構成を示す第２
の回路図である。
【図１４】 図１１に示す増幅部の回路構成を示す第３
の回路図である。
【図１５】 図１１に示す増幅部の回路構成を示す第４
の回路図である。
【図１６】 図１１に示す増幅部の回路構成を示す第５
の回路図である。
【図１７】 図１１に示すレイテンシシフタの回路構成
を示す第１の回路図である。
【図１８】 図１１に示すレイテンシシフタの回路構成
を示す第２の回路図である。
【図１９】 図１１に示すドライバの回路構成を示す回
路図である。
【図２０】 従来技術によるビット線対からデータバス
対までの各回路における代表的な信号の波形を示すタイ
ミングチャートである。
【符号の説明】
１０ 半導体記憶装置、１２ クロック端子、１４ 制
御信号端子、１６ アドレス端子、１８ データ入出力
端子、２０ データストローブ信号入出力端子、２２
クロックバッファ、２４ 制御信号バッファ、２６ ア
ドレスバッファ、２８，３２ 入力バッファ、３０，３
４ 出力バッファ、３６ リードアンプ＆Ｐ／Ｓ変換回
路、３８ Ｓ／Ｐ変換回路＆ライトドライバ、４０ Ｄ
ＱＳ発生回路、４２ 制御回路、４４ ロウデコーダ、
４６ コラムデコーダ、４８ プリアンプ＆ライトアン
プ、５０ センスアンプ、５２ メモリセルアレイ、５
４ＤＬＬ回路、１０２ Ｉ／Ｏイコライズ回路、１０
４，１０６ 遅延回路、１０８ ＡＮＤゲート、１２
２，２２２ 増幅部、１２４ レイテンシシフタ、１２
６ ドライバ、１３２ 入力処理回路、１３４，２３４
ＰＡＥ生成回路、１３６ ＣＬＲＥＳ生成回路、１３
８ ／ＰＡＥＣ生成回路、１４０，２４０ 増幅／出力
回路、１５２ ＲＤＴ入力回路、１５４ シフト回路、
１６２ ワンショットパルス発生部、１６４ ＤＢ駆動
部、１６６ ／ＤＢ駆動部、１４０２入力部、１４０４
イコライズ部、１４０６ 差動アンプ、１４０８〜１
４１４，１４４２，１４４４ インバータ、１４１６，
１４１８ ラッチ部。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 外部クロックの立上りと立下りとに同期
    してデータを入出力する半導体記憶装置であって、 データを記憶するメモリセルアレイと、 隣接するクロックサイクルを起点として第１および第２
    の信号を発生する制御回路と、 前記第１および第２の信号に基づいて、前記メモリセル
    アレイから読出された読出データを増幅してデータバス
    へ出力するプリアンプと、 前記データバスへ出力された前記読出データを外部へ出
    力するデータ出力回路とを備え、 前記プリアンプは、 前記第２の信号を受けるタイミングが前記第１の信号を
    受けるタイミングより遅いとき、前記第１の信号に基づ
    いて前記読出データの信号レベルを増幅し、前記第２の
    信号に基づいて、信号レベルを増幅した前記読出データ
    をシフトして前記データバスへ出力し、 前記第２の信号を受けるタイミングが前記第１の信号を
    受けるタイミングより早いとき、前記第１の信号に基づ
    いて前記読出データの信号レベルを増幅し、その第１の
    信号に基づいて、信号レベルを増幅した前記読出データ
    を前記データバスへ出力する、半導体記憶装置。
  2. 【請求項２】 前記プリアンプは、 前記第１および第２の信号を受け、前記第１の信号に基
    づいて前記読出データの信号レベルを増幅する増幅部
    と、 前記第２の信号を受け、前記第２の信号に基づいて、前
    記増幅部によって信号レベルが増幅された前記読出デー
    タをシフトするデータシフト部と、 前記読出データを前記データバスへ出力する駆動部とを
    含み、 前記増幅部において、前記第２の信号を受けるタイミン
    グが前記第１の信号を受けるタイミングより遅いとき、 前記増幅部は、前記第１の信号に基づいて、信号レベル
    を増幅した前記読出データを前記データシフト部へ出力
    し、 前記データシフト部は、前記第２の信号に基づいてシフ
    トした前記読出データを前記駆動部へ出力し、 前記増幅部において、前記第２の信号を受けるタイミン
    グが前記第１の信号を受けるタイミングより早いとき、 前記増幅部は、前記第１の信号に基づいて、信号レベル
    を増幅した前記読出データを前記駆動部へ出力する、請
    求項１に記載の半導体記憶装置。
  3. 【請求項３】 前記プリアンプは、 前記データシフト部の入力ノードを前記増幅部の第１の
    出力ノードと接続する第１のデータ線と、 前記駆動部の入力ノードを前記データシフト部の出力ノ
    ードと接続し、かつ、前記増幅部の第２の出力ノードと
    接続する第２のデータ線とをさらに含み、 前記増幅部において、前記第２の信号を受けるタイミン
    グが前記第１の信号を受けるタイミングより遅いとき、 前記増幅部は、前記第１の信号に基づいて、信号レベル
    を増幅した前記読出データを前記第１のデータ線へ出力
    し、 前記データシフト部は、前記第２の信号に基づいてシフ
    トした前記読出データを前記第２のデータ線へ出力し、 前記増幅部において、前記第２の信号を受けるタイミン
    グが前記第１の信号を受けるタイミングより早いとき、 前記増幅部は、前記第１の信号に基づいて、信号レベル
    を増幅した前記読出データを前記第２のデータ線へ出力
    する、請求項２に記載の半導体記憶装置。
  4. 【請求項４】 前記増幅部は、 前記第２の信号を受けるタイミングが前記第１の信号を
    受けるタイミングより遅いとき、前記第２の信号に基づ
    いて、信号レベルを増幅した前記読出データを前記駆動
    部へさらに出力し、 前記第２の信号を受けるタイミングが前記第１の信号を
    受けるタイミングより早いとき、前記第１の信号に基づ
    いて、信号レベルを増幅した前記読出データを前記デー
    タシフト部へさらに出力する、請求項２に記載の半導体
    記憶装置。
  5. 【請求項５】 前記プリアンプは、 前記データシフト部の入力ノードを前記増幅部の第１の
    出力ノードと接続する第１のデータ線と、 前記駆動部の入力ノードを前記データシフト部の出力ノ
    ードと接続し、かつ、前記増幅部の第２の出力ノードと
    接続する第２のデータ線とをさらに含み、 前記増幅部において、前記第２の信号を受けるタイミン
    グが前記第１の信号を受けるタイミングより遅いとき、 前記増幅部は、前記第１の信号に基づいて、信号レベル
    を増幅した前記読出データを前記第１のデータ線へ出力
    し、前記第２の信号に基づいて、信号レベルを増幅した
    前記読出データを前記第２のデータ線へ出力し、 前記データシフト部は、前記第２の信号に基づいてシフ
    トした前記読出データを前記第２のデータ線へ出力し、 前記増幅部において、前記第２の信号を受けるタイミン
    グが前記第１の信号を受けるタイミングより早いとき、 前記増幅部は、前記第１の信号に基づいて、信号レベル
    を増幅した前記読出データを前記第１および第２のデー
    タ線へ出力する、請求項４に記載の半導体記憶装置。
  6. 【請求項６】 前記増幅部は、 前記第１の信号に基づいて前記読出データを取込んで増
    幅する差動アンプと、前記差動アンプによって増幅され
    た読出データをラッチして前記第１のデータ線へ出力す
    る第１の出力回路と、 前記第２の信号を受けているとき、前記第１の信号に基
    づいて前記差動アンプによって増幅された読出データを
    前記第２のデータ線へ出力する第２の出力回路とからな
    る、請求項５に記載の半導体記憶装置。
  7. 【請求項７】 前記増幅部は、前記第１および第２の信
    号をいずれも受けているとき、第３の信号を発生する信
    号発生回路をさらに含み、 前記第２の出力回路は、前記信号発生回路によって発生
    された前記第３の信号によって活性化される、請求項６
    に記載の半導体記憶装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2007116827A1 (ja) * 2006-03-30 2009-08-20 パナソニック株式会社 半導体記憶装置
JP2009531805A (ja) * 2006-03-29 2009-09-03 フリースケール セミコンダクター インコーポレイテッド クロック同期式検出増幅器を備える記憶装置およびその動作方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4418153B2 (ja) * 2002-12-27 2010-02-17 株式会社ルネサステクノロジ 半導体装置
TWI267870B (en) * 2004-05-10 2006-12-01 Hynix Semiconductor Inc Semiconductor memory device for controlling output timing of data depending on frequency variation
DE102004062282B4 (de) * 2004-12-23 2014-08-21 Infineon Technologies Ag Speicheranordnung und Verfahren zur Verarbeitung von Daten
KR100812600B1 (ko) * 2005-09-29 2008-03-13 주식회사 하이닉스반도체 주파수가 다른 복수의 클럭을 사용하는 반도체메모리소자
JP2008097715A (ja) * 2006-10-12 2008-04-24 Elpida Memory Inc 半導体メモリ及びメモリモジュール
US10552066B2 (en) * 2017-08-31 2020-02-04 Micron Technology, Inc. Systems and methods for data path power savings in DDR5 memory devices

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3179040B2 (ja) 1997-01-17 2001-06-25 沖電気工業株式会社 半導体メモリ
JPH1166851A (ja) * 1997-08-21 1999-03-09 Mitsubishi Electric Corp クロックシフト回路装置、クロックシフト回路およびこれを用いた同期型半導体記憶装置
KR100507855B1 (ko) * 1999-07-14 2005-08-17 주식회사 하이닉스반도체 디디알 에스디램의 읽기 동작을 위한 데이터 스위치 제어 신호발생 회로
US6279073B1 (en) * 1999-09-30 2001-08-21 Silicon Graphics, Inc. Configurable synchronizer for double data rate synchronous dynamic random access memory
JP4684394B2 (ja) * 2000-07-05 2011-05-18 エルピーダメモリ株式会社 半導体集積回路装置
JP2002298580A (ja) * 2001-03-28 2002-10-11 Mitsubishi Electric Corp 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009531805A (ja) * 2006-03-29 2009-09-03 フリースケール セミコンダクター インコーポレイテッド クロック同期式検出増幅器を備える記憶装置およびその動作方法
JPWO2007116827A1 (ja) * 2006-03-30 2009-08-20 パナソニック株式会社 半導体記憶装置

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