JP4704541B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えば高速な読み出し動作が要求される半導体記憶装置に好適なメインアンプ等のような増幅回路に利用して有効な技術に関するものである。
【0002】
【従来の技術】
本発明を成した後の調査によって、後で説明する本発明に関連すると思われるものとして、特開平8−227581号公報(以下、先行技術1という)、特開平6−349282号公報(以下、先行技術2という)があることが判明した。
先行技術1の公報においては、データの取り込みタイミングが相違する2つのラッチ型センスアンプを用い、双方の出力が異なる場合に取り込みタイミングの遅いセンスアンプの出力を優先させる。先行技術2の公報においては、異なるタイミングでメモリセルのデータを読み取る2つのダイナミック型センスアンプを設け、読み取りタイミングの遅いセンスアンプの出力が先のセンスアンプの出力と異なる場合は、タイミングの遅いセンスアンプの出力を優先して出力する。かかる先行技術1及び2においては、後で説明する本願発明のように連続動作時の高速化や回路の簡素化を実現することの必然性を示唆するような記載は一切見当たらない。
【0003】
【発明が解決しようとする課題】
上記先行技術1と2は、いずれもプロセス変動や電源変動による誤動作防止に向けられており、実際的なメモリ動作速度の改善に対して何等配慮がなされていない。つまり、上記のように2つのラッチ型のアンプをタイミングをずらして動作させた場合においては、かかる2つのアンプでの増幅動作に必要な動作時間は、上記タイミングをずらして設けたた分だけ確実に長くなってしまうからである。マイクロコンピュータ等のようなデジタル信号処理システムに搭載されるメモリ回路では、1回ずつ飛び飛びの時間で離散的にメモリアクセスが行なわれることはほとんど無い。したがって、上記デジタル信号処理に用いられるメモリ回路において、上記先行技術1や2のように1つのメモリセルにアクセスを開始してからデータを出力させるまでの時間をいかに速くするかということはさほど重要ではない。
【0004】
デジタル信号処理では、メモリ回路に対して連続してデータの書き込みや読み出しが行なわるものである。かかる複数の記憶データを連続して読み出す場合には、1つのデータの増幅動作を行なった後には、増幅回路のかかる増幅状態をリセットして次のデータの増幅動作を行なうことが必要となる。したがって、このような連続的なデータの増幅動作を高速に行なうようにするためには上記増幅回路の動作期間もそれに対応していかに短くするかが重要となる。また、上記のように2つのラッチ回路を設けると、その分回路規模が大きくなるとともに、消費電力も増大してしまうという別の問題も生じるものとなる。
【0005】
この発明の目的は、実際的な動作の高速化と動作マージンの改善を図った増幅回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、高速化と動作マージンの改善に加えて省面積・省電力化を実現した増幅回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0006】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第1と第2動作タイミング信号にそれぞれ応答して動作を行なう第1と第2ラッチ回路に対して選択回路を設け、かかる選択回路により上記ラッチ回路の第1出力信号に対応した信号を上記第3出力端子に伝える第1動作と、上記第1出力信号と上記第2ラッチ回路の第2出力信号とが異なるときに上記第1出力信号に代えて第2出力信号を上記第3出力端子に伝える第2動作とを行なわせ、上記第2動作タイミング信号を、上記第1動作タイミング信号に対して遅れて発生させ、かつ、第1動作のときに上記第2動作タイミング信号を次のサイクルのクロック信号に基づいてリセットすること又は上記第1出力信号と第2出力信号との一致検出信号に応じて上記第2動作タイミング信号をリセットすることによって上記第2のラッチ回路の動作期間を短い動作期間に制限する。
【0007】
【発明の実施の形態】
図1には、この発明に係る半導体集積回路装置に用いられる増幅回路の一実施例の回路図が示されている。特に制限されないが、この実施例の増幅回路は、ダイナミック型RAM(ランダム・アクセス・メモリ)等のような半導体記憶装置に設けられるメインアンプに向けられている。
【0008】
この実施例の増幅回路は、2つの並列接続したラッチ回路からなるアンプMA1,MA2と、これらのアンプMA1,MA2の動作周波数を向上させながら異なるタイミングで制御する制御回路CTP及び遅いタイミングの出力を優先するセレクタ回路SELとで構成される。上記アンプMA1は、特に制限されないが、Pチャンネル型MOSFETQ1とNチャンネル型MOSFETQ3及びPチャンネル型MOSFETQ2とNチャンネル型MOSFETQ4からなる2つのCMOSインバータ回路の入力と出力とが交差接続されてなるラッチ回路と、上記2つのCMOSインバータ回路に動作電流を流すようにするNチャンネル型MOSFETQ5とから構成される。
【0009】
上記Pチャンネル型MOSFETQ1とQ2のソースは、電源電圧VDDが与えられ、上記Nチャンネル型MOSFETQ3とQ4のソースと回路の接地電位VSSとの間に上記Nチャンネル型MOSFETQ5が設けられる。上記MOSFETQ5のゲートには、タイミング信号EN1が供給され、かかるタイミング信号EN1がハイレベルのときに、上記MOSFETQ5がオン状態にされて上記2つのCMOSインバータ回路からなるラッチ回路の増幅動作に必要な電流を流すようにされる。
【0010】
上記アンプMA2も、上記同様なPチャンネル型MOSFETQ11,Q12とNチャンネル型MOSFETQ13,Q14からなる2つのCMOSインバータ回路の入力と出力とが交差接続されてなるラッチ回路と、上記2つのCMOSインバータ回路に動作電流を流すようにするNチャンネル型MOSFETQ15とから構成され、上記MOSFETQ15のゲートに、タイミング信号EN2が供給され、かかるタイミング信号EN1がハイレベルのときに上記MOSFETQ15がオン状態にされて上記2つのCMOSインバータ回路からなるラッチ回路の増幅動作に必要な電流を流すようにされる。
【0011】
上記一方のアンプMA1の一対の出力端子OUT1,/OUT1には、電源電圧VDDを供給するPチャンネル型のMOSFETQ8とQ9及び上記対とされる出力端子OUT1,/OUT1の間を接続するPチャンネル型の短絡MOSFETQ10からなるプリチャージ回路が設けられる。同様に他方のアンプMA2の一対の出力端子OUT2,/OUT2には、電源電圧VDDを供給するPチャンネル型のMOSFETQ18とQ19及び上記対とされる出力端子OUT2,/OUT2の間を接続するPチャンネル型の短絡MOSFETQ20からなるプリチャージ回路が設けられる。
【0012】
上記一方のアンプMA1の一対の入力端子には、相補の入力信号INと/INを伝えるPチャンネル型MOSFETQ6,Q7からなる入力ゲート回路が設けられる。これらのMOSFETQ6とQ7のゲートには、入力信号の取り込みを行なうタイミング信号PG1が供給される。同様に、上記他方のアンプMA2の一対の入力端子には、上記相補の入力信号INと/INを伝えるPチャンネル型MOSFETQ16,Q17からなる入力ゲート回路が設けられる。これらのMOSFETQ16とQ17のゲートには、入力信号の取り込みを行なうタイミング信号PG2が供給される。
【0013】
上記入力ゲート回路は、上記アンプMA1とMA2の各々が増幅動作を行なうときに、オフ状態にされて入力信号IN、/INを伝える入力線を切り離す役割を果たす。この発明に係る増幅回路を後述するようなダイナミック型RAMのメインアンプに適用した場合、上記入力信号が伝えられる入力線は、後述するようにメイン入出力線MIOのように比較的大きな寄生容量を持つようにされ、上記増幅動作のときにかかる入力線を切り離すことによってアンプMA1,MA2の増幅動作を高速化することができる。それ故、上記増幅回路に入力信号を伝える入力信号線の容量が小さいものでは上記入力ゲートは特に必要とされるものではない。
【0014】
上記制御回路CTPは、クロック信号RCLKを受けて、それに対応して上記アンプMA1,MA2を動作状態にするタイミング信号EN1,EN2と、上記入力ゲートを制御するタイミング信号PG1,PG2及び上記プリチャージ回路を制御するイコライズ(プリチャージ)信号EQ1,EQ2を形成する。遅延回路DL1は、上記アンプMA1の動作開始タイミングに対して上記アンプMA2の動作開始タイミングを遅らせる遅延信号を形成する。遅延回路DL2とインバータ回路IN6及びゲート回路G1は、1ショットパルス発生回路を構成し、上記アンプMA1の動作期間を上記遅延回路DL2の遅延時間に対応して設定する。同様に、遅延回路DL3とインバータ回路IN8及びゲート回路G2は、1ショットパルス発生回路を構成し、上記アンプMA2の動作期間を上記遅延回路DL3の遅延時間に対応して設定する。
【0015】
セレクタ(選択)回路SELは、上記2つのアンプMA1とMA2の出力信号OUT1,/OUT1とOUT2,/OUT2に対応して設けはられるゲート回路G5〜G8とインバータ回路IN11とIN12からなり、上記アンプMA1の増幅結果を出力し、次に上記アンプMA2の増幅結果が上記アンプMA1の増幅結果と異なる場合に、上記アンプMA1の増幅結果に代えて上記アンプMA2の増幅結果を再出力する回路である。アンプ回路、制御回路及び選択回路一例を示したものであり、同様な機能を実現するものであればどんなタイプの回路でも適用可能である。
【0016】
上記のように、データ取り込みタイミングの異なる1対のラッチ回路を用いたアンプMA1とMA2を有し、データを遅く取り込んだアンプ回路の状態を優先して出力する回路を設けることにより、デバイスバラツキによりラッチタイミングがずれると誤データを増幅してしまうことを防止することができる。つまり、デバイスベスト条件でタイミングマージンを確保した設計を行うと、過剰タイミングマージンになり、デバイスワースト条件にてアクセス遅延が生じてしまうという問題が生じる。そこで、デバイスワースト条件にて入力信号量が最適となるように1相目のアンプMA1の動作タイミングを決定する。
【0017】
これにより、デバイスワースト条件における過剰タイミングマージンはゼロとなり高速化可能になる。この時デバイスベスト条件では1相目のタイミングでは信号量不足で誤動作するが、2相目のアンプMA2の動作タイミングがタイミングを遅らせており結果を再出力することにより正しく動作する。このようなデバイスベスト条件では、回路の動作速度は全体的に高速なので、上記2つのアンプMA1とMA2をタイミングをずらして動作させてもアクセス遅延は生じない。ここまでは、前記先行技術1や2とほぼ類似した構成である。
【0018】
問題になるのは、上記デバイスワースト条件において過剰タイミングマージンがゼロとなり高速化が可能になるのは、1相目のアンプMA1について当てはまるものである。前記先行技術1や2においては、上記デバイスワースト条件でも同様に2相目のアンプMA2が動作して増幅動作を行なうようしていることを見逃している。つまり、デバイスワースト条件では、回路の動作速度が全体的に遅くなることによって入力信号量が確保されて1相目のアンプMA1が正常に動作するものであり、それに加えて上記回路動作が遅くされた2相目のアンプMA2の動作期間が加えられるために全体としての動作に費やす時間が長くなってしまうものとなる。
【0019】
この実施例では、かかる問題を解決するために制御回路CTPにより、遅いタイミングの制御信号EN2を、次のサイクルのクロックRCLKを用いて強制リセツトすることにより、2相目のアンプMA2の無駄な動作期間を自動的に制限するものである。つまり、上記2相目のアンプMA2の動作タイミング信号EN2がアクティブであっても、次サイクルの動作のためにクロック信号RCLKの到来によって強制的に上記タイミング信号EN2がリセットされる。これにより、2つのアンプMA1とMA2を用いつつ、その動作期間を動作周波数に応じて自動的に短くすることができる。
【0020】
図2には、この発明を説明するための構成図が示されている。同図(A)に示すように、デバイスワースト条件に対応してアンプMA1の信号量が最適となるように1相目の動作タイミング信号EN1を決定する。この増幅結果は、セレクタ回路SELを通してそのまま出力される。従って、ワースト条件における過剰タイミング(Tm1)は無く、アクセス時間は最も高速化した状態となる。
【0021】
一方、デバイスベスト条件においては、回路動作が速くなって全体的にタイミングがつまるため、1相目の動作タイミング信号EN1では、時間Tm1のように必要な入力信号量を確保するだけのマージンを確保できない。従って、アンプMA1は誤増幅してしまう。ここで,上記デバイスベスト条件では、2相目の動作タイミング信号EN2が、時間Tm2のように必要な入力信号量を確保するに充分なマージンが得られるように設定されている。従って、一度上記1相目のアンプMA1で誤出力してしまうが、2相目のアンプMA2の出力信号をセレクタ回路SELにより、再出力してデータを自動訂正する。このデバイスベスト条件の時のアクセス時間は、全体的に高速なためワースト条件より遅くなることは無く速度的には問題無い。
【0022】
上記デバイスワースト条件に対応してアンプMA2の動作期間が、次のクロックCLKによる次サイクルと重複するのを防止するため、次サイクルの信号PG1の立ち下がり、つまりは1相目のアンプMA1の次サイクルの入力信号の取り込み期間に入ると、上記2相目のアンプMA2の動作タイミングEN2が強制的にリセット(ロウレベル)となり、かかるアンプMA2が停止させられるイコライズ信号EQ2が発生させられる。これにより、クロック信号CLKの周波数を上記ベスト条件と同じく高くすることができる。このようなデバイスワースト条件では、上記1相目のアンプMA1が正しく動作するので、上記2相目のアンプMA2の増幅動作は不要であり、上記のように動作期間を制限しても何等問題になることはない。
【0023】
図3には、この発明に係る増幅回路を用いた場合の遅延量及び動作周波数の説明図が示されている。前記のような2つのラッチ回路(ダブル・データ・ラッチ、以下DDLという)を用いた場合の問題点の一つに、動作周波数の低下があげられる。つまり、前記のような先行技術1や2のように2つのタイミング信号でで制御されるラッチ回路(DDL)を用いることにより,タイミングマージンを最適化してメモリアクセスからデータが出力されるまでの遅延量Tdを低減することができる。しかし、動作周波数は、遅いタイミングで動作するラッチ回路が動作し続けるため改善することができない。
【0024】
これに対して、本願発明に係る制御回路CTPを用いることにより、遅いタイミングの制御信号を次のクロックの速いタイミングの制御信号で強制リセットすることにより動作周波数を大幅に改善することができる。このよな遅いタイミングの制御信号を制限しても、デバイスワースト条件では遅いタイミングで動作するラッチ回路の増幅信号を使用しないため問題になることは無い。一方、デバイスベスト条件では、回路動作が全体的に高速なため、上記2相クロックに対応して上記DDLを動作させても動作周波数が低下することはない。従って、上記のようなDDL+CTPの構成を採ることにより、遅延時間(Td)及び動作周波数(Frequncy )の両方を向上させることができる。
【0025】
図4には、上記制御回路CTPの他の一実施例のブロック図が示されている。この実施例では、遅いタイミングのアンプMA2をリセツトする信号を、前記図1の実施例のように次のクロックを用いるのではなく、2つのラッチ回路の出力結果が一致した場合にリセット信号を発生することを特徴としている。すなわち、2つのラッチ回路の出力結果が一致した場合は、遅いタイミングのアンプMA2の増幅結果は不要なため、アンプMA2の動作タイミング信号EN2を上記比較結果に対応してリセットさせる。これにより、動作周波数を向上することが可能になる。
【0026】
上記2つのラッチ回路の出力結果が不一致の場合は、遅いタイミングのアンプMA2の結果を使用するため、アンプMA2のリセットは行わない。この実施例においても、デバイスベスト条件では、回路動作が全体的に高速なため、上記2相クロックEN1,EN2に対応して2つのラッチ回路(アンプ)MA1とMA2を動作させても動作周波数が低下することはない。これにより、前記の遅延時間(Td)及び動作周波数(Frequncy )の両方を向上させることができる。
【0027】
図5には、この発明に係る増幅回路の他の一実施例の回路図が示されている。同図には、出力部に設けられる選択回路や出力回路も合わせて示されている。この実施例では、アンプMA1としてゲート入力型のアンプ回路を入力部に用い、アンプMA2に前記同様なパスゲート取り込みタイプを用いることを特徴としている。つまり、前記図1の実施例のアンプMA1の入力ゲート部のMOSFETQ6とQ7に代えて、Nチャンネル型の差動MOSFETQ21,Q22と、負荷として動作するPチャンネル型MOSFETQ23,Q24と、上記差動MOSFETQ21とQ22に動作電流を流すNチャンネル型MOSFETQ25からなるゲート入力型の差動アンプが設けられる。上記ゲート入力型の差動アンプを構成する上記MOSFETQ25のゲートにはタイミング信号SC2が供給され、MOSFETQ23とQ24のゲートにはタイミング信号SC1が供給される。MOSFETQ23とQ24は、後段のラッチ回路のイコライズと差動MOSFETQ21及びQ22の負荷として作用する。
【0028】
一般に、ゲート入力型のアンプの方が増幅効果が見込まれるため速度的には有利とされている。ただし、ゲート入力型のアンプを後段のラッチ回路と同じ時間だけ動作させると、消費電流が大きくなるので、後段のラッチ回路が増幅動作を開始したなら、タイミング信号SC1をロウレベルにしてMOSFETQ25をオフ状態にすることが望ましい。このようなゲート入力型アンプを用いてアンプMA1を高速アンプとすることにより、アクセス時間を短縮することが可能。一方、アンプMA2は、前記図1の実施例と同様なMOSFETQ11〜Q17からなる入力ゲートを有するラッチ回路により構成される。アンプMA2は速度的には余裕があるので動作マージンを確保できるタイプの前記と同様なパスゲート取り込むタイプのアンプ回路を用いる。上記のような組み合わせにより、デバイスワースト条件でのアクセス時間の短縮によって更なる高速化が可能になる。
【0029】
図6には、この発明に係る増幅回路の他の一実施例のブロック図が示されている。この実施例の増幅回路の次段にラッチ回路を持つ出力回路を設けることが考えられる。すなわち、この発明に係る増幅回路の出力結果を出力バッファ前段でラッチする場合、データが遅いタイミングで来るか、あるいは速いタイミングで来るかが分からない。このため、遅いタイミングに合わせると、過剰タイミングマージンとなりメモリアクセス遅延が生じてしまう。そこで、メインアンプMAだけでなく、その次段の出力バッファ前段アンプAmp2にも同様な回路を用いるようにするものである。このように次段のラッチ回路Amp2にも本発明に係る増幅回路を用いることにより、上記メモリアクセス遅延の問題を解決することができる。従って、本発明に係る増幅回路は、その信号伝達経路において、箇所を増やせば増やすほど、タイミングマージンを最適化できるため高速化が可能となる。
【0030】
同図においては、メモリ回路をアドレス入力からデータ出力までの動作経路を示すブロックが示されており、ロウ系アドレスをカラムアドレスバッファ(Col.Add.Buffer)に取り込み、プリデコーダ(Pre−Dec.)によりかかるカラム系アドレスをプリデコードし、その出力をデコーダ(Dec.)によりデコードして選択信号YSを発生させる。図示しないロウ系の選択回路により選択されたメモリセルの増幅動作が完了しているセンスアンプ(Sense Amp)を上記選択信号YSにより選択し、センスアンプの増幅信号をメイン入出力線(MIO pair)を介してメインアンプ(MA)に伝えて前記のような2相クロックでの増幅動作を行ない、それをグローバル入出力線(GIOpair)を介して上記増幅回路(Amp2)に伝えて上記メインアンプと同様な2相クロックでの増幅動作を行ない、先読み先出しメモリFIFOで示された出力選択回路を介して出力バッファ(Output Buffer)に伝えてデータ端子から出力させる。
【0031】
図7には、この発明がかかる増幅回路が用いられダイナミック型RAMの全体構成図が示されている。特に制限されないが、この実施例では、SDRAM(シンクロナス・ダイナミック型ランダム・アクセス・メモリ)に向けられており、公知の半導体集積回路の製造技術によって単結晶シリコンのような1つの半導体基板上に形成される。
【0032】
この実施例のSDRAMは、メモリアレイがチップが全体として8分割される。同図には、そのうちの半分の4つのメモリアレイが代表として例示的に示され、図面の残り半分にはこの発明に関連する部分の拡大図が示されている。上記メモリアレイに一端に沿ってXデコーダXDCが設けられ、それと直交する方向のチップ中央寄りにYデコーダYDCとメインアンプMAが配置される。上記8個のメモリアレイは、2つが1組とされてXデコーダXDCを挟んで上下対称的に設けられる。このようにXデコーダXDCを挟んで設けられる2つのメモリアレイにより1つのメモリバンク(Bank2) が構成される。他のメモリバンク(Bank3) も上記同様な2つのメモリアレイにより構成される。
【0033】
1つのメモリアレイは、上記XデコーダXDCから同図に縦方向に延びるワード線にそって複数個に分割されたアレイが設けられる。上記アレイの各々に設けられたサブワード線は、上記複数個のアレイを貫通するように配置されたメインワード線と、サブワード線選択線によりサブワードドライバによって選択されるという階層ワード線方式が採られる。同様に、メモリアレイは、YデコーダYDCから延びるY選択線にそって複数個に分割されたアレイを有し、アレイの各々によってビット線が分割される。
【0034】
上記ビット線は、その両端部に設けられるセンスアンプ列によって分割され、かかるビット線列にそってローカル入出力線LIOが設けられる。上記ローカル入出力線LIOは、ロウ系のアドレスにより選択される選択回路を介してメイン入出力線MIOに接続される。メイン出力線MIOは、代表として例示的に示されているメモリバンク(Bank2 )を例にして説明すると、2つに分割されたメモリアレイにおいて16対(pairs)ずつが、上記Y選択線と平行に上記サブワードドライバ列にそって延長される。それ故、1つのメモリバンク(Bank2 )では、32対(pairs)のメイン入出力線MIOが設けられる。これらの32対のメイン入出力線MIOに対応して32個のメインアンプMAが設けられる。
【0035】
上記32個のメインアンプMAの出力信号は、チップの縦方向に延長される32対(pairs)のグローバル入出力線GIOに供給される。これらのグローバル入出力線GIOは、図示しないチップの下半分に設けられる2つのメモリバンク(Bank0 、Bank2)に対応して設けられるメインアンプMAにも接続されるようチップの縦方向を延長するように形成される。
【0036】
チップの中央部に周辺回路が設けられる。同図には、上記周辺回路のうちこの発明に関連する出力系回路が代表として例示的に示されている。上記周辺回路には、図示しないアドレス入力端子から供給されたアドレス信号をアドレスマルチプレクス形式で取り込むロウアドレスバッファ回路とカラムアドレスバッファ回路等が設けられる。上記出力系回路は、出力バッファDQ0−15と、その前段に設けられた増幅回路AMP2から構成される。出力バッファDQ0−15は、16ビットの単位でパラレルにデータ出力を行なうものである。上記増幅回路Amp2は、上記グローバル入出力線GIOに対応して32個設けられ、その出力部に選択回路(FIFO)が設けられて奇数アドレスに対応した16ビットの信号又は偶数アドレスに対応した16ビットの信号を上記16個の出力バッファDQ0−15に伝える。
【0037】
この実施例の増幅回路では、ラッチ回路数増加により面積増加してしまうという問題点が生じる。そこで、同図の拡大図に示すように、異なるメイン入出力線MIO線間において1相目のクロックで動作するアンプMA1を共有する。この発明におけるアンプMA1の役割は、デバイスワースト条件において最も高速に増幅出力するためである。従つて、下記の方法によりアンプMA1は共有可能となるものである。
【0038】
通常では同時に動作しないが、パラレルテスト用にアンプが必要な場合、アンプMA1を共有することが可能となる。つまり、パラレルテスはゆっくり動作させれば良いため、上記アンプMA1とMA2とがデバイスベスト条件でも一致するように動作周波数を低く設定すればよい。この場合には、上記メインアンプMA1はいずれか一方のメイン入出力線MIOに接続させておけばよい。あるいは、動作タイミング信号EN1の発生を禁止するものであってもよい。
【0039】
上記1つのメモリバンク(Bank2)において、2つのメモリアレイにおいてメイン入出力線MIOに奇数アドレス(Odd Add)と偶数アドレス(Even Add) とに分けておき、通常のリード動作ではカラム系アドレス信号に対応してそれぞれのメモリアレイから8ビットずつを選択し、上記グローバル入出力線GIOの半分(奇数又は偶数)を用いて16ビットのデータを出力させる。このときには、32個のメインアンプMAのうち半分の16個のメンアンプMAしか動作を行なわないから1相目のクロックEN1で動作するアンプを上記カラム系アドレス信号を用いて選択することにより、2相目のクロックEN2で動作する2つのアンプに対して共用させることができる。
【0040】
これに対して、テスト動作時では上記メイン入出力線MIOを選択するカラム系アドレス信号を無効として、それぞれのメモリアレイから16ビットずつを選択し、1つのメモリバンクから32ビットの同時読み出しを行なって図示しないテスト回路に供給して一致/不一致の検出を行なうようにしてテスト時間を短くする。このようなテスト動作では、クロックの周波数を低く設定し、上記2相目のクロックEN2で動作するアンプによっても十分な信号量が確保できるようにすればよいので、上記メインアンプMAとして、2つのアンプをタイミングをずらして動作させる必要はない。これにより、メインアンプの省面積化を図ることができる。
【0041】
この実施例のように出力回路の入力部に増幅回路Amp2を設け、それもメインアンプMAと同様に2相のクロックで動作させるようにした場合、上記のような選択動作によって、32個のアンプAmp2のうち半分の16個のメンアンプAmp2しか動作を行なわないので、1相目のクロックEN3で動作するアンプを上記カラム系アドレス信号を用いて選択することにより、2相目のクロックEN4で動作する2つのアンプに対して共用させることができる。
【0042】
上記のような1相目で動作するアンプを2相目で動作するアンプに共用するという発想は、前記SDRAMのDDR動作におけるOdd/Even 間で共有可能となるものである。つまり、クロック信号の立ち上がりに同期して出力されるスタートアドレスの方のメイン入出力線MIO線の信号を増幅するメインアンプMAにおいて、1相目のクロックEN1で動作するアンプを使って高速に出力し、クロック信号の立ち下がり、つまり半周期遅れて出力させるべきすメイン入出力線MIO線の信号を増幅するメインアンプMAは、入力信号量を確保するに十分な時間があるために2相目のクロックEN2で動作するアンプのみを用いるようにすることができる。
【0043】
なお,同様の理由で、バンク間等で1相目のクロックで動作するアンプの共有も可能である。つまり、複数のバンクから次々に読み出し信号を出力させる場合において、クロック信号に同期して先に出力させるべきバンクの信号を増幅するメインアンプMAにおいて、上記1相目のクロックEN1で動作するアンプMA1を用いるようにし、次のサイクルで選択されるバンクからの信号を増幅するメインアンプは、2相目のクロックEN2で動作するアンプMA2によりを増幅するようにすればよい。
【0044】
図8には、この発明が適用されたSDRAMのDDRモードを説明するためのタイミング図が示されている。ここでは、DDR動作におけるOdd/Even 間で1相目のアンプMA1を共有するものである。すなわち、メイン入出力線MIOに割り当てられたOdd(奇数)とEven (偶数)のアドレス内、同図のようにスタートアドレスがEven のときは、かかるEven のメイン入出力線MIOに伝えられる方の読み出し信号を速いタイミングで読み出す必要があるため、1相目のクロックEN1で動作するアンプMA1を使用して出力させる。
【0045】
これにより、2サイクル目に出力する方のアドレスが奇数(Odd)となり、かかる奇数(Odd)のメイン入出力線MIOに伝えられる方の読み出し信号は、半クロック分アクセス時間に余裕があるため、2相目のクロックEN2で動作するのアンプMA2で遅いタイミングで増幅する。これらの出力信号は、奇数と偶数(OddとEven )のグローバル入出力線GIOを通して出力回路に伝えられ上記増幅回路Amp2で増幅される。この増幅回路Amp2の出力部では、クロック信号CLKのハイレベルへの変化及びロウレベルへの変化に対応して偶数−奇数(Even −Odd)の順に交互に選択されてデータ0−1−2−3のようにシリアルに出力される。この時、半クロック分遅れて出力される奇数(Odd)に対応したアンプMA2を動作を制御する制御回路CTP回路はオフ状態にされる。従って,アクセス遅延無しに面積増加を最小にすることが可能となる。
【0046】
図9には、この発明が適用されたSDRAMのテストモードを説明するための構成図が示されている。この実施例では、パラレルテスト用に設けたメインアンプ間で1相目のクロックEN1で動作するアンプMA1を共有した例を示す。すなわち、通常動作時は、カラム系アドレスY8により2つのメイン入出力線MIOペアのうち片方から信号が出力されるため、それに対応したメインアンプを動作させれば良い。従って、このような通常動作時においては2つのメインアンプは同時に動作することが無いため上記アンプMA1を上記アドレスY8により選択された方で使用するようにして共有することが可能である。
【0047】
一方、パラレルテスト(PARA=論理1)時には、PARAのハイレベルによりタイミング信号EN2とEN3を発生させるようにし、上記アドレスY8と/Y8を(無効)にするものである。つまり、PARAのハイレベルによりタイミング信号EN2とEN3を発生させて2つのメイン入出力線MIOから読み出し信号を同時に出力させて一致判定等を行なうテスト回路に供給される。パラレルテスト時は、高速に動作させる必要が無いため、両方とも上記2相目のクロックEN2とEN3で動作するアンプMA2のみを動作させて結果を出力することが可能となる。1相目のクロックで動作するアンプMA1のクロックEN1は、上記PARA=論理1により発生が停止させられ、アンプMA1は非動作状態とされる。
【0048】
図10には、この発明を説明するためのMOSFETのゲート長と、動作速度との関係を説明するための特性図が示されている。デバイスのプロセス変動によりMOSFETのゲート長がばらつくと、しきい値電圧Vth、ドレイン−ソース間電流Ids等が変動して内部動作に影響が出る。従って、内部信号のタイミングが大きく変動し、最も高速な状態(デバイスベスト)でタイミングマージンを確保すると、最も遅い状態(デバイスワースト)で過剰タイミングとなりアクセスが遅延してしまう(図中Conventiona1)。
【0049】
そこで、本方式を適用することにより、Tm=1の特性のようにワースト状態では最適なマージンで動作される。そして、この特性Tm=1のままではベスト状態ではマージン不足になるため、Tm=1.5に切り換えて遅いタイミングで動作させタイミングマージンを確保する。つまり、ダブル・データ・ラッチDDLの特性を用いることにより、ゲート長が設計値の0を中心にして+0.03から−0.03までのデバイスプロセスばらつきをカバーすることができる。そして、デバイスワースト時には、Tm=1.5の特性を持つ2相目のアンプMA2の動作が制限されるので、かかるデバイスワースト時にも約200MHzのような動作周波数を実現することできる。
【0050】
図11には、この発明の他の一実施例のブロック図が示されている。この実施例は、本発明を論理回路に適用した例が示されている。論理回路では、マスター/スレーブ等のラッチ回路が使用されているが、このようなラッチ回路においても同様にタイミングマージン(セットアップ/ホールド)が必要となる。特に、システムLSI(大規模集積回路)においては、複数の回路機能を組み合わせて所望のデータ処理システムを構成することが多い。このとき、全ての回路機能を自己で設計するのではなく、メモリ回路等のような特定の回路機能の設定データを他者から譲り受けて製造する場合や、逆に自己で設計した回路機能ブロックを他社に譲り渡す場合では、それぞれでの製造技術、あるいは製造設備等で半導体集積回路装置が形成されることになる。
【0051】
回路設計側かみると、従来は自己の製造技術、あるいは製造設備を前提として素子の特性を評価してそのプロセスバラツキの範囲で回路を設計すれば良いが、その設定データを他者に譲り渡して使用してもらう場合には、上記のような異なる製造技術あるいは製造設備で作られる回路でも安定的に動作させるようにする必要がある。この結果、このように1つの半導体集積回路装置を形成するための回路のうちの一部の回路データを譲り渡し、あるいは譲り受けて使用するような回路において、今までのような発想での回路設計では対応できなくなってしまうものである。つまり、未知なるプロセスバラツキにも十分対応できるよう、今まで以上にプロセスバラツキに強い回路が必要となる。従って、本発明に係る増幅回路を、上記特定回路機能の設計データ(IP内部)の論理回路等に組み込んでおくことにより、広範囲のデバイスばらつきを許容できるIPを実現することができる。
【0052】
図12には、この発明に係る半導体記憶装置の一実施例のチップ全体構成図が示されている。特に制限されないが、この実施例の半導体記憶装置は、SDRAM(シンクロナス・ダイナミック型ランダム・アクセス・メモリ)に向けられており、公知の半導体集積回路の製造技術によって単結晶シリコンのような1つの半導体基板上に形成される。同図は、前記図7の実施例に対応されている。
【0053】
この実施例のSDRAMは、複数のメモリブロック又はバンクを構成するようチップが全体として8分割される。8つに分割された各々のブロックは、それぞれが同様な構成とされ、メモリアレイに一端に沿ってXデコーダXDCが設けられ、それと直交する方向のチップ中央寄りにYデコーダYDCとメインアンプMAが配置される。上記8個のメモリブロックは、2つが1組とされてXデコーダが隣接するよう上下対称的に配置されて前記のような1つのメモリバンクが構成される。上記各々2組のメモリブロックからなる2つのメモリバンクも、同図において上下対称的に配置される。また、チップの縦中央に設けられた周辺回路を中心にして上記YデコーダYDC、メインアンプMAが互いに隣接するように左右対称的に配置される。
【0054】
1つのメモリブロックのメモリアレイ部は、上記Xデコーダから同図に縦方向に延びるワード線にそって複数個に分割されたアレイArryと、それぞれのアレイに設けられたサブワード線を、上記複数個のアレイArryを貫通するように配置されたメインワード線と、サブワード線選択線により選択されるという階層ワード線方式が採られる。これにより、サブワード線に接続されるメモリセルの数が減り、サブワード線選択動作を高速にする。
【0055】
同様に、メモリアレイ部は、YデコーダYDCから延びるY選択線にそって複数個に分割されたアレイArryを有し、各アレイ毎にビット線が分割される。これにより、ビット線に接続されるメモリセルの数が減り、メモリセルからビット線に読み出される信号電圧を確保するものである。メモリセルは、ダイナミック型メモリセルから構成され、記憶キャパシタに電荷が有るか無いかを情報の1と0に対応させるものであり、記憶キャパシタの電荷とビット線のプリチャージ電荷との電荷結合によって読み出し動作を行なうので、上記ビット線に接続されるメモリセルの減らすことによって、必要な信号量を確保することができる。
【0056】
上記分割されたアレイArryの上下には、サブワードドライバ列SWDAが配置され、アレイArryの左右にはセンスアンプ列SAAが配置される。センスアンプ列SAAには、カラム選択回路やビット線プリチャージ回路等が設けられており、ワード線(サブワード線)の選択によるメモリセルからのデータ読み出しによって夫々のビット線に現れる微小電位差をセンスアンプSAにより検出して増幅する。
【0057】
前記メイン入出力線MIOは、特に制限されないが、上記サブワードドライバ列SWDA上を同図のように横方向に延長される。そして、センスアンプ列SAAにそってローカル入出力線LIOが配置され、ロウ系の選択信号によってローカル入出力線LIOと上記メイン入出力線MIOが接続される。上記周辺回路には、前記グローバル入出力線GIOが配置されており、選択されたメモリバンクに対応した上記メイン入出力線MIOと接続される。
【0058】
図示しないが、チップの中央部に次に説明するような周辺回路が適宜に設けられる。アドレス入力端子から供給されたアドレス信号は、ロウアドレスバッファ回路とカラムアドレスバッファにアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号はそれぞれのアドレスバッファが保持する。例えば、ロウアドレスバッファとカラムアドレスバッファは、1つのメモリサイクル期間にわたって上記取り込まれたアドレス信号をそれぞれ保持する。そして、チップの中央部には、ヒューズとアドレス比較を行なうMOSFET等からなる救済回路も設けられる。
【0059】
上記ロウアドレスバッファはリフレッシュ動作モードにおいてはリフレッシュ制御回路から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。この実施例では、特に制限されないが、クロック発生回路を介して上記リフレッシュアドレス信号をロウアドレス信号として取り込むようにされている。カラムアドレスバッファに取り込まれたアドレス信号は、制御回路に含まれるカラムアドレスカウンタにプリセットデータとして供給される。上記カラムアドレスカウンタは後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、YデコーダYDCに向けて出力する。
【0060】
制御回路は、特に制限されなが、クロック信号、クロックイネーブル信号、チップセレクト信号、カラムアドレスストローブ信号、ロウアドレスストローブ信号、ライトイネーブル信号、データ入出力マスクコントロール信号などの外部制御信号と、メモリバンクに対応されたアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてSDRAMの動作モード等の各種制御信号とそれに対応した各種タイミング信号を形成し、そのためのコントロールロジックとモードレジスタを備える。
【0061】
上記チップセレクト信号がハイレベルのとき(チップ非選択状態)やその他の入力は意味を持たない。但し、メモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。カラムアドレスストローブ信号、ロウアドレスストローブ信号、ライトイネーブル信号の各信号は通常のDRAMにおける対応信号とは機能が相違され、コマンドサイクルを定義するときに有意の信号とされる。
【0062】
図13には、この発明が適用されるSDRAMの一実施例の要部回路図が示されている。同図は、前記図7の実施例をより詳しく説明するためのものである。センスアンプ(SA)列にそって延長されるローカル入出力線(以下、LIO線という)は、メイン入出力線MIO(以下、MIO線という)と交差する部分に設けられた選択回路によりMIO線と接続される。この選択回路は、ロウ系の選択信号BLEQ、BLEQBにより選択されたワード線に対応したアレイArryのセンスアンプ列に対応したLIO線をMIO線に接続させる。
【0063】
上記LIO線には、差動MOSFETとその動作タイミングを制御するMOSFETからなるサブアンプが設けられる。これにより、センスアンプSAで増幅された信号を受けて、LIO線及びMIO線に伝えられる信号の増幅動作を行なう。この実施例では、特に制限されないが、上記各アアレイに対応した選択回路の両側に短絡MOSFETM1とM2が設けられる。これらの短絡MOSFETM1とM2のゲートは、同様に設けられる他のアレイに対応した短絡MOSFETM1とM2のゲートと共通接続され、プリチャージ信号EQIOBが供給される。このプリチャージ信号EQIOBは、非選択のアレイのLIO線の短絡MOSFETM1もオン状態にさせる。したがって、このような非選択のLIO線においては、上記LIO線側の短絡MOSFETM1は、ビット線のハーフプリチャージ電圧に対応したプリチャージ電圧VBLRの短絡MOSFETとしての動作を行うこととなる。
【0064】
これに対して、非選択のLIO線においては、上記MIO線側の短絡MOSFETM2は、MIO線の短絡MOSFETとし動作するものである。したがって、MIO線のプリチャージ期間において少なくとも同電位になるように作用するものである。メインアンプMAの出力側は、グローバル入出力線GIOTとGIOB(以下、GIO線という)に接続される。このGIO線は、前記のように16ビットの単位でのメモリアクセスを行う場合には、16対の信号線とされる。DDRでは32対が設けられる。このGIO線にも前記LIO線のようなサブアンプを設けるようにしてもよい。
【0065】
上記のようなメイン入出力線MIOは、比較的長い配線距離とされ、その寄生容量値は比較的大きくなる。そして、かかるメイン入出力線MIOのような配線容量は、そのプロセスバラツキの影響がMOSFETの素子特性に比べて比較的安定している。つまり、上記入出力線MIOにより伝えられる信号伝達速度は、比較的安定したものとされる。厳密には、上記メインアンプMAの増幅動作は、入力信号の信号量そのものもプロセスバラツキの影響も受けるものであるが、MOSFETの素子特性のプロセスバラツキの大きなものに比べるとほぼ一定と見做すことが出来る。それ故、本発明のように専ら素子特性のプロセスバラツキを考慮してアンプMA1,MA2及びその動作タイミングを設定しても所望の動作を実現することができる。
【0066】
図14には、この発明が適用されるSDRAMの動作の一例を説明するためのタイミング図が示されている。同図(A)にはリードモードの例が示され、同図(B)にはライトモードの例が示されている。同図のようにクロック信号CLK(/CLK)の立ち上がりと立ち下がりの変化タイミングに同期してデータの入力(書き込み)や出力(読み出し)が行われるDDRのシンクロナスDRAMでは、クロック信号CLKの半周期の間に前記プリチャージ動作を行う必要があり、前記のような短絡MOSFETM1とM2を設けることの意義が大きいものとなる。
【0067】
クロック周波数を高くし、上記のようなDDR動作を行わせる場合において、上記MIO線やLIO線のプリチャージ期間の確保がネックとなって高速化を妨げるものであるが、MIO線とLIO線とを接続する選択回路の両側に短絡MOSFETを設けるという単純な構成により、かかる問題を解決することができる。そして、メインアンプMAを構成する増幅回路として前記のように2相のクロックを用いることにより、プロセスバラツキに影響されないで高速動作を行なうようにすることができる。
【0068】
図15には、この発明に係るダイナミック型RAMの一実施例の全体ブロック図が示されている。制御入力信号は、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE及び出力イネーブル信号/OEとされる。ここで、/はロウレベルがアクティブレベルを表す論理記号のオーバーバーに対応している。Xアドレス信号とYアドレス信号は、共通のアドレス端子Addからロウアドレスストローブ信号/RASとカラムアドレスストローブ信号/CASに同期して時系列的に入力される。
【0069】
アドレスバッファを通して入力されたXアドレス信号とYアドレス信号とは、ラッチ回路にそれぞれ取り込まれる。ラッチ回路に取り込まれたXアドレス信号は、前記のようなプリデコーダにより供給され、その出力信号がXデコーダに供給されてワード線WLの選択信号が形成される。ワード線の選択動作により、メモリアレイの相補ビット線には上記のような読み出し信号が現れ、センスアンプにより増幅動作が行われる。ラッチ回路に取り込まれたYアドレス信号は、前記のようなプリデコーダに供給され、その出力信号がYデコーダに供給されてビット線DLの選択信号が形成される。X救済回路及びY救済回路は、不良アドレスの記憶動作と、記憶された不良アドレスと上記取り込まれたアドレス信号とを比較し、一致なら予備のワード線又はビット線の選択をXデコーダ及びYデコーダに指示するとともに、正規ワード線又は正規ビット線の選択動作を禁止させる。
【0070】
センスアンプで増幅された記憶情報は、図示しないカラムスイッチ回路により選択されものが共通入出力線に接続されてメインアンプに伝えられる。このメインアンプは、2相クロック発生回路で形成されたクロック信号で動作する2つのラッチ回路を含む。上記メインアンプ部には、特に制限されないが、書き込み回路も設けられる。つまり、読み出し動作のときには、Yスイッチ回路を通して読み出された読み出し信号を増幅して、出力バッファを通して外部端子I/Oから出力させる。書き込み動作のときには、外部端子I/Oから入力された書き込み信号が入力バッファを介して取り込まれ、上記書き込み回路を介して共通入出力線及び選択ビット線に伝えられ、選択ビット線では上記センスアンプの増幅動作により書き込み信号が伝えられてメモリセルのキャパシタにそれに対応した電荷が保持される。
【0071】
クロック発生回路(メインコントロール回路)は、上記信号/RASと/CASに対応して入力されたアドレス信号の取り込み制御タイミング信号や、センスアンプの動作タイミング信号等のように、メモリセルの選択動作に必要な各種のタイミング信号を発生させる。内部電源発生回路は、電源端子から供給されたVccとVssのような動作電圧を受け、上記プレート電圧、Vcc/2のようなプリチャージ電圧、内部昇圧電圧VCH、内部降圧電圧VDL、基板バックバイアス電圧VBBのようり各種内部電圧を発生させる。リフレッシュカウンタは、リフモードにされたときにリフレッシュ用のアドレス信号を生成してX系の選択動作に用いられる。
【0072】
図16には、この発明に係る半導体集積回路装置に用いられる増幅回路の他の一実施例の回路図が示されている。特に制限されないが、この実施例の増幅回路は、上記特定回路機能の設計データ(IP内部)の論理回路に向けられている。前記のように異なるプロセスで回路が設計される場合、プロセスバラツキが狭い範囲で安定しているプロセスでの製造においては、2つの並列接続したラッチ回路からなるアンプMA1,MA2を動作させる必要はない。つまり、前記図10において、ゲート長のバラツキ範囲ΔGLが点線で示したように設計値0に対し一定の範囲内に収まるものでは、アンプMA2を用いた特性Tm=1.5(Conventional)から、プロセスワースト条件に対応して高速動作させるための特性Tm=1への切替が不要であることを意味する。
【0073】
つまりは、製造技術あるいは製造装置によって、上記ゲート長のバラツキ範囲がΔGLの範囲内にあるものについては、2相目のクロックで動作するアンプMA2での増幅動作によってカバーすることができる。したがって、誤動作することが前提となるような1相目のクロックで動作するアンプMA1の存在が不要になるものである。そこで、この実施例では端子MACが設けられ、それに与えられる制御信号によりアンプMA1の動作を禁止させるような機能が付加される。つまり、クロック信号RCLKは、ゲート回路G10を通して1相目のアンプMA1の動作を制御するための制御回路を構成する回路に伝えられ、上記ゲートG10の上記クロックRCLKの伝達を上記端子MACによって制限するようにするものである。
【0074】
具体的には、上記のような上記ゲート長のバラツキ範囲がΔGLの範囲内にあることが補償された半導体集積回路装置では、上記端子MACに固定的にロウレベル(論理0)を供給し、ゲート回路G10の出力信号をクロック信号RCLKに無関係にハイレベルに固定させる。これにより、信号PG1はハイレベル、信号EN1はロウレベルに、信号EQ1はロウレベルに固定される。上記信号PG1のハイレベルによりPチャンネル型MOSFETQ6とQ7がオフ状態にされて入力信号INと/INの取り込みが禁止される。上記信号EN1のロウレベルによりMOSFETQ5がオフ状態にされてラッチ回路に動作電流が流れなくされる。そして、信号EQ1のロウレベルによりMOSFETQ8〜Q9がオン状態にされて出力OUT1,/OUT1はハイレベル(VDD)にイコライズされる。
【0075】
上記のような端子MACのレベル設定は、1つの半導体集積回路装置のプローブ検査に対応して設定することも可能である。素子の経時変化、温度変化及び電源変動を考慮して、上記2相目のクロックで動作するアンプのみで動作が可能なら、プロービング工程での上記レベル設定を行なうようにすることもできる。
【0076】
上記のような端子MACのレベル設定は、製造条件を入力することにより決めるものであってもよい。つまり、製造技術及び製造設備が上記ΔGLを保証するようなものであれば上記端子MACをロウレベルに設定し、上記ΔGLが保証されない場合には上記端子MACをハイレベルに設定すればよい。したがって、上記プロセスワースト条件とプロセスベスト条件は、従来のように特定の製造技術及び製造設備のもとでのバラツキではなく、前記図11の実施例で示したような回路に適用し、半導体業界全体での技術レベルに対応させたものであってもよい。これにより、回路設計データを商品として取引する場合において、この発明に係る回路設計手法は有効なものとなる。
【0077】
上記の実施例から得られる作用効果は、下記の通りである。
(1) 第1と第2動作タイミング信号にそれぞれ応答して動作を行なう第1と第2ラッチ回路に対して選択回路を設け、かかる選択回路により上記ラッチ回路の第1出力信号に対応した信号を上記第3出力端子に伝える第1動作と、上記第1出力信号と上記第2ラッチ回路の第2出力信号とが異なるときに上記第1出力信号に代えて第2出力信号を上記第3出力端子に伝える第2動作とを行なわせ、上記第2動作タイミング信号を、上記第1動作タイミング信号に対して遅れて発生させ、かつ、上記第1動作のときに動作周波数又は第1と第2出力信号の一致信号に応じて上記第2ラッチ回路の動作期間を上記第2タイミング信号による動作期間よりも短くすることにより、プロセスワースト条件でも動作の高速化と動作マージンの改善を実現することができるという効果が得られる。
【0078】
(2) 上記に加えて、上記第1入力端子及び第2入力端子の各々に、上記第1動作タイミング信号及び第2動作タイミング信号に応答して上記第1及び第2のラッチ回路の動作期間のときに上記入力信号を伝える信号線を容量的に分離するスイッチ手段を設けることによって、ラッチ回路の負荷が軽くなり高速増幅動作が実現できるという効果が得られる。
【0079】
(3) 上記に加えて、上記第1出力端子に上記第1ラッチ回路の動作終了に対応して発生される第1プリチャージ信号により動作する第1プリチャージ回路を設け、上記第2出力端子に、上記第2ラッチ回路の動作終了に対応して発生される第2プリチャージ信号により動作する第2プリチャージ回路を設け、上記第1プリチャージ信号が上記第2動作タイミング信号の終了タイミングに先行するとき、かかる第1プリチャージ信号により上記第2動作タイミング信号を終了させることにより、実際上の動作に対応した合理的な動作が行なえるという効果が得られる。
【0080】
(4) 上記に加えて、上記第1ないし第4入力端子及び第1ないし第3出力端子の各々に相補の信号を伝え、上記第1と第2のラッチ回路を各々野入力と出力とが交差接続されてなる一対のCMOSインバータ回路と、上記第1と第2動作タイミング信号を受け、かかるCMOSインバータ回路に動作電流を流すようにする第1と第2スイッチMOSFETとで構成することにより、簡単な構成で高速動作を行なうようにすることができるという効果が得られる。
【0081】
(5) 上記に加えて、上記入力信号をクロック信号に対応して複数個が連続して5えられるものとし、上記クロック信号に対応して上記第1及び第2動作タイミング信号を設定することにより、連続データの読み出しを高速に行なうようにすることができるという効果が得られる。
【0082】
(6) 上記に加えて、上記選択回路の出力側に、上記第1と第2のラッチ回路に対応された一対のラッチ回路を備えたラッチ機能を持つ出力回路を設けることにより、伝達すべき信号を効率よく高速に出力させることができるという効果が得られる。
【0083】
(7) 上記に加えて、複数のワード線と複数の相補ビット線対と及びこれらのワード線と相補ビット線対に対応して設けられた複数のメモリセルの記憶情報を第1増幅回路としてのセンスアンプで増幅し、第1選択回路を通して第1共通相補線対に読み出し、それを第2選択回路で選択して、第2共通相補線対に伝えるようにし、かかる第2共通相補線対に伝えられた上記メモリセルからの読み出し信号を上記入力信号として増幅することにより、大記憶容量のメモリからの信号を高速にしかも必要な動作マージンをもって出力させることができるという効果が得られる。
【0084】
(8) 上記に加えて、上記入力信号をクロック信号の立ち上がりエッジと立ち下がりエッジの両方に対応して複数個が連続して伝えるようにすることによって、高速読み出しが可能になるという効果が得られる。
【0085】
(9) 上記に加えて、上記第2動作タイミング信号の発生動作を固定的に禁止させる回路を更に設けることにより、使い勝手を良くしつつ低消費電力化を図ることができるという効果が得られる。
【0086】
(10) 上記に加えて、上記第1ラッチ回路の第1入力端子に供給される入力信号を、差動増幅回路により形成された増幅信号とすることにより、デバイスワースト時の高速化を図ることができるという効果が得られる。
【0087】
(11) シリアルに出力される2つの出力に対応して第1ないし第3のラッチ回路を割り当て、先に出力させるべき信号に対応して2つのラッチ回路と選択回路を用い、2つのラッチ回路の出力信号とが異なるときに先に動作するラッチ回路の出力信号に代えてあとで動作するラッチ回路の出力信号を出力させ、後に出力させるべき信号は、残り1つのラッチ回路により形成された出力信号を出力させることにより、回路の簡素化を図りつつ、高速動作と動作マージンの改善を図った増幅回路を得ることができるという効果が得られる。
【0088】
(12) 上記に加えて、上記第1入力端子ないし第3入力端子の各々に上記第1ないし第3動作タイミング信号に応答して、上記第1ないし第3のラッチ回路の動作期間のときに上記入力信号を伝える信号線を容量的に分離するスイッチ手段を設けることにより、ラッチ回路の負荷が軽くなり増幅動作を高速に行なうようにすることができるという効果が得られる。
【0089】
(13) 上記に加えて、上記第1選択回路と第2選択回路に対して共用される出力回路を設け、上記第1入力信号と第2入力信号を同じタイミングに対応して供給し、上記第1動作モードの第1状態では、上記第1入力信号に対応した第1出力信号を上記出力回路から出力させた後に第2入力信号に対応した第2出力信号を上記出力回路から出力させ、上記第1動作モードの第2状態では、上記第2入力信号に対応した第2出力信号を上記出力回路から出力させた後に第1入力信号に対応した第1出力信号を上記出力回路から出力させることにより、回路の簡素化を図ることができるという効果が得られる。
【0090】
(14) 上記に加えて、上記第1出力端子に上記第1ラッチ回路の動作終了に対応して発生される第1プリチャージ信号により動作する第1プリチャージ回路を設け、上記第2出力端子に上記第2ラッチ回路の動作終了に対応して発生される第2プリチャージ信号により動作する第2プリチャージ回路を設け、上記第3出力端子に上記第3ラッチ回路の動作終了に対応して発生される第3プリチャージ信号により動作する第3プリチャージ回路を設け、上記第1動作モードでの第1状態のときに第3プリチャージ信号が上記第1動作タイミング信号の終了タイミングに先行するとき、かかる第3プリチャージ信号により上記第1動作タイミング信号を終了させ、上記第1動作モードでの第2状態のときに第3プリチャージ信号が上記第2動作タイミング信号の終了タイミングに先行するとき、かかる第3プリチャージ信号により上記第2動作タイミング信号を終了させることにより、合理的な回路動作を実現することができるという効果が得られる。
【0091】
(15) 上記に加えて、上記第1ないし第7入力端子及び第1ないし第5出力端子の各々を相補の信号を伝える一対の端子とし、上記第1ないし3ラッチ回路は、入力と出力とが交差接続されてなる一対のCMOSインバータ回路と、上記第1ないし3動作タイミング信号を受け、かかるCMOSインバータ回路に動作電流を流すようにする第1ないし3スイッチMOSFETで構成することにより、簡単で高速な増幅動作を行なわせることができるという効果が得られる。
【0092】
(16) 上記に加えて、複数のワード線と複数の相補ビット線対と及びこれらのワード線と相補ビット線対に対応して設けられた複数のメモリセルの記憶情報を第1増幅回路としてのセンスアンプで増幅し、第1選択回路を通して第1共通相補線対に読み出し、それを第2選択回路で選択して、第2共通相補線対に伝えるようにし、かかる第2共通相補線対に伝えられた上記メモリセルからの読み出し信号を上記入力信号として増幅することにより、大記憶容量のメモリからの信号を高速にしかも必要な動作マージンをもって出力させることができるという効果が得られる。
【0093】
(17) 上記に加えて、上記第1入力信号と第2入力信号は、クロック信号に対応して同時に供給され、上記第1動作モードでの第1状態及び第2状態の各々に応じて、上記第1入力信号と第2入力信号とにそれぞれ対応した出力信号が上記クロック信号の立ち上がりエッジと立ち下がりエッジの両方に対応して連続して上記出力回路に伝えられるようにするとにより、連続で高速な読み出し動作を行なうことができるという効果が得られる。
【0094】
(18) 2つの信号のうち第1動作モードではいずれか一方の信号を出力させ、第2動作モードでは両方の信号を出力させるとき、上記2つの信号に対して第1ないし第3のラッチ回路を割り当て、第1動作モードにより出力させるべき信号に対応して2つのラッチ回路と選択回路を用い、2つのラッチ回路の出力信号とが異なるときに先に動作するラッチ回路の出力信号に代えてあとで動作するラッチ回路の出力信号を出力させ、第2動作モードにより両方の信号を出力させるべきときには、動作周波数を低くして2つのラッチ回路により形成された出力信号を出力させることにより、2通りの出力動作を簡単な回路で実現することができるという効果が得られる。
【0095】
(19) 上記に加えて、上記第1入力端子ないし第3入力端子の各々に、上記第1ないし第3動作タイミング信号に応答して、上記第1ないし第3のラッチ回路の動作期間のときに上記入力信号を伝える信号線を容量的に分離するスイッチ手段を設けることにより、簡単な回路で高速な増幅動作を実現できるという効果が得られる。
【0096】
(20) 上記に加えて、上記第1動作モードを通常の動作モードであり、上記第2動作モードをテスト動作モードとし、かかるテスト動作モードでは上記第1出力信号と第2出力信号とが共にテスト回路に供給することによりテスト動作を効率よく行なうことができるという効果が得られる。
【0097】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、増幅回路は、前記のようなダイナミック型RAMに設けられるメインアンプあるいはメインアンプの増幅信号を受、出力回路の前段に設けられる増幅回路の他に、システムLSIに組み込まれる回路ブロックの入力部に設けられる入力回路、あるいは1つの回路ブロックの中に設けられる信号バスを通して伝達される信号を増幅するものに広く利用することができる。メモリ回路は、前記のようなダイナミック型メモリセルの他に、記憶手段として強誘電体キャパシタを用いて不揮発化するものであってもよい。あるいは、フローティングゲートに電荷を蓄積するような不揮発性のメモリセルであってもよい。この発明は、増幅回路を備えた各種半導体集積回路装置に広く利用することができるものである。
【0098】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。第1と第2動作タイミング信号にそれぞれ応答して動作を行なう第1と第2ラッチ回路に対して選択回路を設け、かかる選択回路により上記ラッチ回路の第1出力信号に対応した信号を上記第3出力端子に伝える第1動作と、上記第1出力信号と上記第2ラッチ回路の第2出力信号とが異なるときに上記第1出力信号に代えて第2出力信号を上記第3出力端子に伝える第2動作とを行なわせ、上記第2動作タイミング信号を、上記第1動作タイミング信号に対して遅れて発生させ、かつ、上記第1動作のときに動作周波数又は第1と第2出力の一致信号により第2ラッチ回路の動作期間を第2動作タイミング信号で動作するときよりも短くする。
【図面の簡単な説明】
【図1】この発明に係る半導体集積回路装置に用いられる増幅回路の一実施例を示す回路図である。
【図2】この発明を説明するための構成図である。
【図3】この発明に係る増幅回路を用いた場合の遅延量及び動作周波数の説明図である。
【図4】制御回路CTPの他の一実施例を示すブロック図である。
【図5】この発明に係る増幅回路の他の一実施例を示す回路図である。
【図6】この発明に係る増幅回路の他の一実施例を示すブロック図である。
【図7】この発明に係る増幅回路が用いられダイナミック型RAMの全体構成図である。
【図8】この発明が適用されたSDRAMのDDRモードを説明するためのタイミング図である。
【図9】この発明が適用されたSDRAMのテストモードを説明するための構成図である。
【図10】この発明を説明するためのMOSFETのゲート長と、動作速度との関係を説明するための特性図である。
【図11】この発明の他の一実施例を示すブロック図である。
【図12】この発明に係る半導体記憶装置の一実施例を示すチップ全体構成図である。
【図13】この発明が適用されるSDRAMの一実施例を示す要部回路図である。
【図14】この発明が適用されるSDRAMの動作の一例を説明するためのタイミング図である。
【図15】この発明に係るダイナミック型RAMの一実施例を示す全体ブロック図である。
【図16】この発明に係る半導体集積回路装置に用いられる増幅回路の他の一実施例を示す回路図である。
【符号の説明】
Q1〜Q25…MOSFET、MA1,MA2…アンプ、MA…メインアンプ、SEL…選択回路(セレクタ)、IN1〜IN12…インバータ回路、G1〜G10…ゲート回路、DL1〜DL3…遅延回路、Amp…増幅回路、Bank…メモリバンク、XDC…Xデコーダ、YDC…Yデコーダ、LIO…ローカル入出力線、MIO…メイン入出力線、GIO…グローバル入出力線、SAA…センスアンプ列、SWDA…サブワードドライバ列、Arry…アレイ。
Claims (20)
- 入力信号を受ける第1入力端子と第1出力端子とを有し、クロック信号に基づいて生成される第1動作タイミング信号に応答して動作を行なう第1ラッチ回路と、
前記入力信号を受ける第2入力端子と第2出力端子とを有し、前記クロック信号に基づいて生成される第2動作タイミング信号に応答して動作を行なう第2ラッチ回路と、
前記第1出力端子からの第1出力信号を受ける第3入力端子と、前記第2出力端子からの第2出力信号を受ける第4入力端子と、第3出力端子とを有する選択回路とを備え、
前記選択回路は、前記第1出力信号に対応した信号を前記第3出力端子に伝える第1動作と、前記第1出力信号と第2出力信号とが異なるときに前記第1出力信号に代えて第2出力信号を前記第3出力端子に伝える第2動作を行ない、
前記第2動作タイミング信号は、前記第1動作タイミング信号に対して遅れて発生され、
前記第2のラッチ回路は、前記第1動作のときに前記第2動作タイミング信号を次のサイクルの前記クロック信号に基づいてリセットすること又は前記第1出力信号と第2出力信号との一致検出信号に応じて前記第2動作タイミング信号をリセットすることによって前記第2のラッチ回路の動作期間を短い動作期間に制限することを特徴とする半導体集積回路装置。 - 請求項1において、
前記第1入力端子及び第2入力端子の各々には、前記第1動作タイミング信号及び第2動作タイミング信号に応答して前記第1及び第2のラッチ回路の動作期間において前記入力信号を伝える信号線を容量的に分離するスイッチ手段が設けられるものであることを特徴とする半導体集積回路装置。 - 請求項1又は2において、
前記第1出力端子には、前記第1ラッチ回路の動作終了に対応して発生される第1プリチャージ信号により動作する第1プリチャージ回路が設けられ、
前記第2出力端子には、前記第2ラッチ回路の動作終了に対応して発生される第2プリチャージ信号により動作する第2プリチャージ回路が設けられ、
前記第1プリチャージ信号が前記第2動作タイミング信号の終了タイミングに先行するとき、かかる第1プリチャージ信号により前記第2動作タイミング信号を終了させることを特徴とする半導体集積回路装置。 - 請求項1乃至3のいずれかにおいて、
前記第1ないし第4入力端子及び第1ないし第3出力端子の各々は、相補の信号を伝える一対の端子からなり、
前記第1ラッチ回路は、入力と出力とが交差接続されてなる一対の第1と第2CMOSインバータ回路と、前記第1動作タイミング信号を受け、かかる第1と第2CMOSインバータ回路に動作電流を流すようにする第1スイッチMOSFETとからなり、
前記第2ラッチ回路は、入力と出力とが交差接続されてなる一対の第3と第4CMOSインバータ回路と、前記第2動作タイミング信号を受け、かかる第3と第4CMOSインバータ回路に動作電流を流すようにする第2スイッチMOSFETとからなることを特徴とする半導体集積回路装置。 - 請求項1乃至4のいずれかにおいて、
前記入力信号は、前記クロック信号に対応して複数個が連続して伝えられるものであり、
前記クロック信号に対応して前記第1及び第2動作タイミング信号が形成されることを特徴とする半導体集積回路装置。 - 請求項1乃至5のいずれかにおいて、
前記選択回路の出力側には、前記第1と第2のラッチ回路に対応された一対のラッチ回路を備えたラッチ機能を持つ出力回路が設けられてなることを特徴とする半導体集積回路装置。 - 請求項1乃至6のいずれかにおいて、
複数のワード線と複数の相補ビット線対と及びこれらのワード線と相補ビット線対に対応して設けられた複数のメモリセルからなるメモリセルアレイと、
前記複数の相補ビット線対の信号をそれぞれ増幅する複数からなる第1増幅回路と、
前記複数の第1増幅回路を選択する第1選択回路と、
前記第1選択回路に対して設けられる第1共通相補線対とをそれぞれ有するメモリブロックの複数個と、
前記複数個のメモリブロックに対応した前記第1共通相補線対を選択する複数の第2選択回路と、
前記複数の第2選択回路に対して設けられる第2共通相補線対とを更に備えてなり、
前記第2共通相補線対に伝えられた前記メモリセルからの読み出し信号が前記入力信号とされることを特徴とする半導体集積回路装置。 - 請求項1乃至7のいずれかにおいて、
前記入力信号は、前記クロック信号の立ち上がりエッジと立ち下がりエッジの両方に対応して複数個が連続して伝えられるものであることを特徴とする半導体集積回路装置。 - 請求項1ないし8のいずれかにおいて、
前記第1動作タイミング信号の発生動作を固定的に禁止させる回路を更に含むことを特徴とする半導体集積回路装置。 - 請求項1ないし9のいずれかにおいて、
前記第1ラッチ回路の第1入力端子に供給される入力信号は、差動増幅回路により形成された増幅信号であることを特徴とする半導体集積回路装置。 - 第1入力信号を受ける第1入力端子と第1出力端子とを有し、クロック信号に応答して生成される第1動作タイミング信号に応答して動作を行なう第1ラッチ回路と、
第2入力信号を受ける第2入力端子と第2出力端子とを有し、前記クロック信号に応答して生成される第2動作タイミング信号に応答して動作を行なう第2ラッチ回路と、
第3入力端子と第3出力端子とを有し、前記クロック信号に応答して生成される第3動作タイミング信号に応答して動作を行なう第3ラッチ回路と、
第4入力端子及び第5入力端子と第4出力端子を有し、前記第4入力端子に前記第1ラッチ回路の第1出力端子からの第1出力信号が伝えられる第1選択回路と、
第6入力端子及び第7入力端子と第5出力端子を有し、前記第6入力端子に前記第2ラッチ回路の第2出力端子からの第2出力信号が伝えられる第2選択回路と、
第1動作モードでの第1状態のときに前記第1入力信号を前記第3入力端子に伝え、前記第3ラッチ回路の第3出力信号を前記第5入力端子に伝える第1スイッチと、
第1動作モードでの第2状態のときに前記第2入力信号を前記第3入力端子に伝え、前記第3ラッチ回路の第3出力信号を前記第7入力端子に伝える第2スイッチとを備え、
前記第1選択回路は、前記第1動作モードでの第1状態のときに前記第3出力信号に対応した信号を前記第4出力端子に伝える第1動作と、前記第3出力信号と第1出力信号とが異なるときに前記第3出力信号に代えて第1出力信号を前記第4出力端子に伝える第2動作を行ない、
前記第1選択回路は、前記第1動作モードでの第2状態のときに前記第1出力信号を前記第4出力端子に伝える第3動作を行ない、
前記第1動作モードでの前記第1状態のときの前記第1動作タイミング信号は、前記第3動作タイミング信号に対して遅れて発生され、
前記第1のラッチ回路は、前記第1動作のときに前記第1動作タイミング信号を次のサイクルの前記クロック信号に基づいてリセットすること又は前記第1出力信号と第3出力信号との一致検出信号に応じて前記第1動作タイミング信号をリセットすることによって短い動作期間に制限され、
前記第2選択回路は、前記第1動作モードでの前記第2状態のときに前記第3出力信号に対応した信号を前記第5出力端子に伝える第4動作と、前記第3出力信号と第2出力信号とが異なるときに前記第3出力信号に代えて第2出力信号を前記第5出力端子に伝える第5動作を行ない、
前記第2選択回路は、前記第1動作モードでの前記第1状態のときに前記第2出力信号を前記第5出力端子に伝える第6動作を行ない、
前記第1動作モードでの前記第2状態のときの前記第2動作タイミング信号は、前記第3動作タイミング信号に対して遅れて発生され、
前記第2のラッチ回路は、前記第4動作のときに前記第2動作タイミング信号を次のサイクルの前記クロック信号に基づいてリセットすること又は前記第3出力信号と第2出力信号との一致検出信号に応じて前記第2動作タイミング信号をリセットすることによって短い動作期間に制限されることを特徴とする半導体集積回路装置。 - 請求項11において、
前記第1入力端子ないし第3入力端子の各々には、前記第1ないし第3動作タイミング信号に応答して、前記第1ないし第3のラッチ回路の動作期間のときに前記入力信号を伝える信号線を容量的に分離するスイッチ手段が設けられるものであることを特徴とする半導体集積回路装置。 - 請求項12において、
前記第1選択回路と第2選択回路に対して共用される出力回路を備え、
前記第1入力信号と第2入力信号は同じタイミングに対応して供給され、
前記第1動作モードの第1状態では、前記第1入力信号に対応した第1出力信号を前記出力回路から出力させた後に第2入力信号に対応した第2出力信号を前記出力回路から出力させるものであり、
前記第1動作モードの第2状態では、前記第2入力信号に対応した第2出力信号を前記出力回路から出力させた後に第1入力信号に対応した第1出力信号を前記出力回路から出力させるものであることを特徴とする半導体集積回路装置。 - 請求項13において、
前記第1出力端子には、前記第1ラッチ回路の動作終了に対応して発生される第1プリチャージ信号により動作する第1プリチャージ回路が設けられ、
前記第2出力端子には、前記第2ラッチ回路の動作終了に対応して発生される第2プリチャージ信号により動作する第2プリチャージ回路が設けられ、
前記第3出力端子には、前記第3ラッチ回路の動作終了に対応して発生される第3プリチャージ信号により動作する第3プリチャージ回路が設けられ、
前記第1動作モードでの第1状態のときに第3プリチャージ信号が前記第1動作タイミング信号の終了タイミングに先行するとき、かかる第3プリチャージ信号により前記第1動作タイミング信号を終了させ、
前記第1動作モードでの第2状態のときに第3プリチャージ信号が前記第2動作タイミング信号の終了タイミングに先行するとき、かかる第3プリチャージ信号により前記第2動作タイミング信号を終了させることを特徴とする半導体集積回路装置。 - 請求項13又は14において、
前記第1ないし第7入力端子及び第1ないし第5出力端子の各々は、相補の信号を伝える一対の端子からなり、
前記第1ラッチ回路は、入力と出力とが交差接続されてなる一対の第1と第2CMOSインバータ回路と、前記第1動作タイミング信号を受け、かかる第1と第2CMOSインバータ回路に動作電流を流すようにする第1スイッチMOSFETとからなり、
前記第2ラッチ回路は、入力と出力とが交差接続されてなる一対の第3と第4CMOSインバータ回路と、前記第2動作タイミング信号を受け、かかる第3と第4CMOSインバータ回路に動作電流を流すようにする第2スイッチMOSFETとからなり、
前記第3ラッチ回路は、入力と出力とが交差接続されてなる一対の第5と第6CMOSインバータ回路と、前記第3動作タイミング信号を受け、かかる第5と第6CMOSインバータ回路に動作電流を流すようにする第3スイッチMOSFETとからなることを特徴とする半導体集積回路装置。 - 請求項15において、
複数のワード線と複数の相補ビット線対と及びこれらのワード線と相補ビット線対に対応して設けられた複数のメモリセルからなるメモリセルアレイと、
前記複数の相補ビット線対の信号をそれぞれ増幅する複数からなる第1増幅回路と、
前記複数の第1増幅回路を選択する第1選択回路と、
前記第1選択回路に対して設けられる第1共通相補線対とをそれぞれ有するメモリブロックの複数個と、
前記複数個のメモリブロックに対応した前記第1共通相補線対を選択する複数の第2選択回路と、
前記複数の第2選択回路に対して設けられる第2共通相補線対とを更に備えてなり、
前記第2共通相補線対は、前記第1入力信号と第2入力信号に対応してそれぞれ設けられるものであり、それぞれに伝えられた前記メモリセルからの読み出し信号が前記第1と第2入力信号とされることを特徴とする半導体集積回路装置。 - 請求項16において、
前記第1入力信号と第2入力信号は、クロック信号に対応して同時に供給され、前記第1動作モードでの第1状態及び第2状態の各々に応じて、前記第1入力信号と第2入力信号とにそれぞれ対応した出力信号が前記クロック信号の立ち上がりエッジと立ち下がりエッジの両方に対応して連続して前記出力回路に伝えられるものであることを特徴とする半導体集積回路装置。 - 第1入力信号を受ける第1入力端子と第1出力端子とを有し、クロック信号に応答して生成される第1動作タイミング信号に応答して動作を行なう第1ラッチ回路と、
第2入力信号を受ける第2入力端子と第2出力端子とを有し、前記クロック信号に応答して生成される第2動作タイミング信号に応答して動作を行なう第2ラッチ回路と、
第3入力端子と第3出力端子とを有し、前記クロック信号に応答して生成される第3動作タイミング信号に応答して動作を行なう第3ラッチ回路と、
第4入力端子及び第5入力端子と第4出力端子を有し、前記第4入力端子に前記第1ラッチ回路の第1出力端子からの第1出力信号が伝えられる第1選択回路と、
第6入力端子及び第7入力端子と第5出力端子を有し、前記第6入力端子に前記第2ラッチ回路の第2出力端子からの第2出力信号が伝えられる第2選択回路と、
第1動作モードでの第1状態のときに前記第1入力信号を前記第3入力端子に伝え、前記第3ラッチ回路の第3出力信号を前記第5入力端子に伝える第1スイッチと、
第1動作モードでの第2状態のときに前記第2入力信号を前記第3入力端子に伝え、前記第3ラッチ回路の第3出力信号を前記第7入力端子に伝える第2スイッチとを備え、
前記第1選択回路は、前記第1動作モードでの第1状態のときに前記第3出力信号に対応した信号を前記第4出力端子に伝える第1動作と、前記第3出力信号と第1出力信号とが異なるときに前記第3出力信号に代えて第1出力信号を前記第4出力端子に伝える第2動作を行ない、
前記第1選択回路は、前記第1動作モードでの第2状態のときに前記第1出力信号を前記第4出力端子に伝える第3動作を行ない、
前記第1動作モードでの前記第1状態のときの前記第1動作タイミング信号は、前記第3動作タイミング信号に対して遅れて発生され、
前記第1のラッチ回路は、前記第1動作のときに前記第1動作タイミング信号を次のサイクルの前記クロック信号に基づいてリセットすること又は前記第1出力信号と第3出力信号との一致検出信号に応じて前記第1動作タイミング信号をリセットすることにより短い動作期間に制限され、
前記第2選択回路は、前記第1動作モードでの前記第2状態のときに前記第3出力信号に対応した信号を前記第5出力端子に伝える第4動作と、前記第3出力信号と第2出力信号とが異なるときに前記第3出力信号に代えて第2出力信号を前記第5出力端子に伝える第5動作を行ない、
前記第2選択回路は、前記第1動作モードでの前記第1状態のときに前記第2出力信号を前記第5出力端子に伝える第6動作を行ない、
前記第1動作モードでの前記第2状態のときの前記第2動作タイミング信号は、前記第3動作タイミング信号に対して遅れて発生され、
前記第2のラッチ回路は、前記第4動作のときに前記第2動作タイミング信号を次のサイクルの前記クロック信号に基づいてリセットすること又は前記第3出力信号と第2出力信号との一致検出信号に応じて前記第2動作タイミング信号をリセットすることにより短い動作期間に制限され、
第2動作モードのときに、前記第1動作タイミング信号及び第2動作タイミング信号の発生を前記第1動作モードのときよりも遅くして、第1入力信号と第2入力信号に対応した第1出力信号と第2出力信号を並列に前記第1と第2の選択回路を通して出力させてなることを特徴とする半導体集積回路装置。 - 請求項18において、
前記第1入力端子ないし第3入力端子の各々には、前記第1ないし第3動作タイミング信号に応答して、前記第1ないし第3のラッチ回路の動作期間のときに前記入力信号を伝える信号線を容量的に分離するスイッチ手段が設けられるものであることを特徴とする半導体集積回路装置。 - 請求項19において、
前記第1動作モードは、通常の動作モードであり、
前記第2動作モードは、テスト動作モードであり、かかるテスト動作モードでは前記第1出力信号と第2出力信号とが共にテスト回路に供給されるものであることを特徴とする半導体集積回路装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000126813A JP4704541B2 (ja) | 2000-04-27 | 2000-04-27 | 半導体集積回路装置 |
TW090109198A TW497254B (en) | 2000-04-27 | 2001-04-17 | Semiconductor integrated circuit device |
KR1020010022662A KR100728927B1 (ko) | 2000-04-27 | 2001-04-26 | 반도체집적회로장치 |
US09/842,865 US6552954B2 (en) | 2000-04-27 | 2001-04-27 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000126813A JP4704541B2 (ja) | 2000-04-27 | 2000-04-27 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001312886A JP2001312886A (ja) | 2001-11-09 |
JP4704541B2 true JP4704541B2 (ja) | 2011-06-15 |
Family
ID=18636512
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000126813A Expired - Fee Related JP4704541B2 (ja) | 2000-04-27 | 2000-04-27 | 半導体集積回路装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6552954B2 (ja) |
JP (1) | JP4704541B2 (ja) |
KR (1) | KR100728927B1 (ja) |
TW (1) | TW497254B (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100431331B1 (ko) * | 2002-08-21 | 2004-05-12 | 삼성전자주식회사 | 반도체 메모리장치의 입출력 센스 앰프 구동방법 및 그구동제어회로 |
US6924683B1 (en) * | 2003-12-19 | 2005-08-02 | Integrated Device Technology, Inc. | Edge accelerated sense amplifier flip-flop with high fanout drive capability |
JP4282695B2 (ja) * | 2006-07-07 | 2009-06-24 | エルピーダメモリ株式会社 | 半導体記憶装置 |
KR100824779B1 (ko) * | 2007-01-11 | 2008-04-24 | 삼성전자주식회사 | 반도체 메모리 장치의 데이터 출력 경로 및 데이터 출력방법 |
JP2009123298A (ja) * | 2007-11-16 | 2009-06-04 | Renesas Technology Corp | 半導体集積回路装置 |
JP2013074563A (ja) | 2011-09-29 | 2013-04-22 | Elpida Memory Inc | 半導体装置 |
KR102058509B1 (ko) | 2012-06-29 | 2019-12-24 | 에스케이하이닉스 주식회사 | 반도체 집적회로 |
WO2023092280A1 (zh) * | 2021-11-23 | 2023-06-01 | 华为技术有限公司 | 一种存储器、存储装置及电子设备 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5227674A (en) * | 1990-09-12 | 1993-07-13 | Hitachi, Ltd. | Semiconductor integrated circuit device |
JP2738782B2 (ja) * | 1991-06-17 | 1998-04-08 | 三菱電機株式会社 | 半導体集積回路 |
US5455802A (en) * | 1992-12-22 | 1995-10-03 | Sgs-Thomson Microelectronics, Inc. | Dual dynamic sense amplifiers for a memory array |
JP3574672B2 (ja) * | 1993-11-22 | 2004-10-06 | 株式会社リコー | センス回路 |
JPH08227581A (ja) * | 1995-02-21 | 1996-09-03 | Seiko Epson Corp | 半導体記憶装置 |
JP3618144B2 (ja) * | 1995-07-05 | 2005-02-09 | 株式会社リコー | 半導体メモリ装置の読出し回路 |
JP3724654B2 (ja) * | 1995-07-06 | 2005-12-07 | 株式会社日立製作所 | 半導体集積回路装置 |
JP3484388B2 (ja) * | 2000-02-08 | 2004-01-06 | 日本電気株式会社 | 半導体記憶装置 |
JP4684394B2 (ja) * | 2000-07-05 | 2011-05-18 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
-
2000
- 2000-04-27 JP JP2000126813A patent/JP4704541B2/ja not_active Expired - Fee Related
-
2001
- 2001-04-17 TW TW090109198A patent/TW497254B/zh not_active IP Right Cessation
- 2001-04-26 KR KR1020010022662A patent/KR100728927B1/ko not_active IP Right Cessation
- 2001-04-27 US US09/842,865 patent/US6552954B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR100728927B1 (ko) | 2007-06-15 |
TW497254B (en) | 2002-08-01 |
US20010038569A1 (en) | 2001-11-08 |
KR20010098910A (ko) | 2001-11-08 |
JP2001312886A (ja) | 2001-11-09 |
US6552954B2 (en) | 2003-04-22 |
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Date | Code | Title | Description |
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A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060706 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061208 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091130 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100105 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100303 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101215 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110210 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110302 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110310 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |