JP5404182B2 - 半導体集積回路装置 - Google Patents
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Description
本発明に係る半導体集積回路装置は、複数のデータ信号をそれぞれ受ける複数の増幅回路部と、前記複数の増幅回路部でそれぞれ増幅された前記複数のデータ信号が転送される第1の信号伝達経路と、前記第1の信号伝達経路を前記複数の増幅回路部から出力された前記負数のデータ信号を保持するラッチ回路と、前記ラッチ回路により前記第1の信号伝達経路に保持された前記複数のデータ信号をそれぞれ受ける複数のレジスタと、前記複数の増幅回路を活性化する第1の制御信号と、前記ラッチ回路を制御する第2の制御信号と、前記複数のレジスタが入力するデータを確定するタイミングを制御する第3の制御信号を生成する制御回路と、を備え、前記第1の制御信号は、外部クロック信号の第1のエッジから生成され、前記第2の制御信号は、前記第1のエッジから生成され所定期間維持され、前記第3の制御信号は、前記第1のエッジより後に入力される前記第2のエッジから生成され、前記所定期間は、前記複数のレジスタ回路が入力する前記複数のデータを確定するまでの時間である。
本発明の別のアスペクトに係る半導体集積回路装置は、半導体集積回路装置外部より前記半導体集積回路装置に入力されるクロック信号(「外部クロック信号」という)を分周してなる信号に基づき、活性化のタイミング位相が異なる第1及び第2の制御信号を生成する制御回路と、4つのアドレスに対応するメモリセルアレイからの読み出しデータ信号をそれぞれ受け、前記第1の制御信号を共通に入力し、前記4つのアドレスに対応するデータ信号を、前記第1の制御信号に応答して、それぞれ増幅出力する4つの増幅回路と、第1及び第2の選択回路と、第1及び第2のラッチ回路と、を有する増幅回路段を備え、前記4つのアドレスのうちの2つの偶数アドレスのデータ信号を受ける前記第1の選択回路は、読み出しの開始アドレスに応じて、先に出力するか後に出力するかで出力先の信号伝達経路を切替え、前記2つの偶数アドレスのデータ信号のうち後に出力するデータ信号を受ける前記第1のラッチ回路は、前記第2の制御信号に応答して、ラッチ出力を対応する信号伝達経路に出力し、前記4つのアドレスのうちの2つの奇数アドレスのデータ信号を受ける前記第2の選択回路は、前記読み出しの開始アドレスに応じて、先に出力するか後に出力するかで出力先の信号伝達経路を切替え、前記2つの奇数アドレスのデータ信号のうち後に出力するデータ信号を受ける前記第2のラッチ回路は、前記第2の制御信号に応答して、ラッチ出力を対応する信号伝達経路に出力し、前記増幅回路段より前記信号伝達経路にそれぞれ伝達された、先に出力される偶数アドレスのデータ信号と、先に出力される奇数アドレスのデータ信号とを入力し、読み出し順に対応して、第1の出力レジスタの2つの入力にそれぞれ供給する第3の選択回路と、前記増幅回路段より前記信号伝達経路にそれぞれ伝達された、後に出力される偶数アドレスのデータ信号と、後に出力される奇数アドレスのデータ信号とを入力し、読み出し順に対応して、第2の出力レジスタの2つの入力にそれぞれ供給する第4の選択回路と、を備え、前記第1の出力レジスタの2つの出力と、前記第2の出力レジスタの2つの出力の計4つの出力を入力し、入力される同期用のクロック信号の立ち上がり及び立下りエッジに応じて、読み出しアドレス順のシリアルなデータ出力信号として、出力する第5の選択回路と、を含む構成としてもよい。
Y0とY1アドレスに応じて、
0アドレス(Y0=0、Y1=0)、
1アドレス(Y0=1、Y1=0)、
2アドレス(Y0=0、Y1=1)、
3アドレス(Y0=1、Y1=1)、
とに分けておき(図1のメイン入出力線MIOとメインアンプの対応参照)、リード動作では、カラム系アドレス信号に対応して、それぞれのメモリアレイから、8ビットずつ、全部で32ビットを選択し、グローバル入出力線GIOを用いて、32ビットのデータを出力させる、という4N(ここで、Nは、8:N=1アドレスあたりのI/O数)プリフェッチ動作を行なう。
101 MA(メインアンプ)
102 セレクタ(マルチプレクサ)
103 ラッチ
104 MA出力回路
105 セレクタ(マルチプレクサ)
106 ラッチ
107 ラッチ
108、108A セレクタ(マルチプレクサ)
109 出力回路
110 MA制御回路
111 データ保持回路
112 出力バッファ回路
201 メモリセルアレイ
202 Xデコーダ
203 センスアンプ
204 Yデコーダ
205 入力回路
206 タイミング発生回路
207 入力回路
208 コマンドデコーダ
209 入力回路
210 ラッチ回路
211 Y系制御回路
212 救済回路
213 X系制御回路
214 リフレッシュカウンタ
215 救済回路
216 リード系制御回路
217 ライト系制御回路
218 内部電圧発生回路
219 入力回路
220 データ保存回路
221 出力回路
222 ライトアンプ
223 入力レジスタ(FIFO)
224 入力回路
225 メインアンプ(MA)
226 出力レジスタ(FIFO)
227 出力回路
401、402、403、405、410、411、413、416、422、424、425 インバータ
406、407、408、412、417A、417B、418、419、423 NAND回路
404、409、414、415、420、421 遅延回路
501、502、505、506、514 インバータ
503、507 CMOSトランスファゲート
504、508 トライステート・インバータ
510、511、513 NOR回路
512 NAND回路
901、902 903、904 トライステート・インバータ
905、907、908 インバータ
906、910 NOR回路
909 NAND回路
911 PchMOSFET
912 NchMOSFET
Claims (5)
- 4つのデータ信号をそれぞれ受ける4つの増幅回路部と、
前記4つの増幅回路部でそれぞれ増幅された前記4つのデータ信号が転送される4本の信号伝達経路と、
前記4本の信号伝達経路を通して伝えられた前記4つのデータ信号をそれぞれ受ける4つのレジスタと、
前記4つの増幅回路部を活性化する第1の制御信号と、前記4つのレジスタが入力するデータを確定するタイミングを制御する第2の制御信号を生成する制御回路と、
を備え、
前記第1の制御信号は、外部クロック信号の第1のエッジから生成され、1クロックサイクルの間、活性化状態に維持され、
前記第2の制御信号は、前記外部クロック信号の前記第1のエッジより1クロックサイクル後に入力される第2のエッジから生成され、
前記1クロックサイクルの間は、前記4つのレジスタ回路が入力する前記4つのデータ信号を確定するまでの時間である、ことを特徴とする半導体集積回路装置。 - 4つのデータ信号をそれぞれ受ける4つの増幅回路部と、
前記4つの増幅回路部でそれぞれ増幅された前記4つのデータ信号が転送される4本の信号伝達経路と、
前記4本の信号伝達経路に前記4つの増幅回路部から出力された前記4つのデータ信号のうち先に出力された2つのデータ信号をそれぞれ保持するデータ保持回路と、
前記4つの増幅回路部から出力される前記4つのデータ信号のうち後に出力された2つのデータ信号をそれぞれ保持して対応する2本の信号伝達経路に出力するラッチ回路と、
前記4本の第1の信号伝達経路を通して伝えられた前記4つのデータ信号をそれぞれ受ける4つのレジスタと、
前記4つの増幅回路部を活性化する第1の制御信号と、前記データ保持回路を制御する第2の制御信号と、前記4つのレジスタに2つずつ前後して入力するデータを確定するタイミングをそれぞれ制御する第3、4の制御信号と、前記ラッチ回路を制御する第5の制御信号を生成する制御回路と、
を備え、
前記第1の制御信号は、外部クロック信号の第1のエッジから生成され、
前記第2の制御信号は、前記外部クロック信号の前記第1のエッジに基づき前記第1の制御信号より遅れて活性状態とされ、前記外部クロック信号の前記第1のエッジより1クロックサイクル後に入力される第2のエッジに基づき非活性化状態とされ、
前記第3の制御信号は、前記外部クロック信号の前記第2のエッジから生成され、
前記第4の制御信号は、前記外部クロック信号の前記第2のエッジから前記第3の制御信号よりも遅れて生成され、
前記第5の制御信号は、前記外部クロック信号の前記第1のエッジに基づき、前記第1の制御信号より遅れて生成され、1クロックサイクルの間、活性化状態に維持され、
前記1クロックサイクルの間は、前記4つのレジスタ回路が入力する前記4つのデータを確定するまでの時間である、ことを特徴とする半導体集積回路装置。 - 前記4つの増幅回路部から出力される前記4つのデータ信号のうち時間的に後に並列に2本の信号伝達経路に転送される2つのデータ信号をそれぞれ保持し、前記2本の信号伝達経路にそれぞれ出力するラッチ回路を備え、
前記4つのデータ信号のうち時間的に先に2本の前記信号伝達経路に並列に転送される2つのデータ信号は、前記4つの増幅回路部のうちの2つの前記増幅回路部から前記2本の前記信号伝達経路に出力され、時間的に後に残りの2本の前記信号伝達経路に並列に転送される残りの2つのデータ信号は、残りの2つの前記増幅回路部から、前記ラッチ回路を介して、前記残りの2本の前記信号伝達経路に出力され、
前記第2の制御信号は、前記4つのレジスタのうち2つのレジスタにおいて前記4本の信号伝達経路のうち2本の信号伝達経路に時間的に先に並列に転送された2つのデータ信号を確定するタイミングを制御する第3の制御信号と、前記4つのレジスタのうちの残りの2つのレジスタにおいて前記4本の信号伝達経路のうち残りの2本の信号伝達経路に時間的に後に並列に転送された2つのデータ信号を確定するタイミングを制御する第4の制御信号と、を含み、
前記制御回路は、前記ラッチ回路を制御する第5の制御信号を生成し、
前記第3の制御信号は、前記外部クロック信号の前記第2のエッジから生成され、前記外部クロック信号のクロック周期の2倍の周期とされ、
前記第4の制御信号は、前記外部クロック信号の前記第2のエッジから前記第3の制御信号より遅れて生成され、前記外部クロック信号のクロック周期の2倍の周期とされ、
前記第5の制御信号は、前記外部クロック信号の前記第1のエッジから前記第1の制御信号より遅れて生成され、1クロックサイクルの間、活性化状態に維持される、ことを特徴とする請求項1記載の半導体集積回路装置。 - 前記4つのレジスタにそれぞれ保持された前記4つのデータ信号を同期用のクロック信号に基づいてシリアルに出力する出力部をさらに備える、ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体集積回路装置。
- 前記4つのデータ信号は、それぞれは、カラムアドレスの下位2ビットに対応してメモリセルアレイから読み出された、各8ビットのデータ情報を含む、ことを特徴とする請求項1乃至4のいずれか1項に記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2009128631A JP5404182B2 (ja) | 2009-05-28 | 2009-05-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
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JP2003272382A (ja) * | 2002-03-20 | 2003-09-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
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