JP2001067876A - 半導体記憶装置と半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 記憶容量の増大と高速動作化及び記憶容量の
増大と高速動作化に加えて高集積化を実現した半導体記
憶装置と半導体装置を提供する。 【解決手段】 ダイナミック型ＲＡＭにおいて、カラム
選択信号により制御されるカラム選択回路により上記セ
ンスアンプの入出力ノードをローカル入出力線対に接続
するメモリブロックの複数個に対して、選択回路とを設
けてメイン入出力線対と接続し、上記メイン入出力線対
に所定電圧を与える第１プリチャージ回路を設けるとと
もに、上記複数からなる選択回路の両側に上記ローカル
入出力線対及びメイン入出力線対をそれぞれ短絡する一
対の短絡ＭＯＳＦＥＴを設け、上記第１プリチャージ回
路によるプリチャージ期間に上記一対の短絡ＭＯＳＦＥ
Ｔをオン状態にして上記メイン入出力線対及びローカル
入出力線対の電圧を等しくすることにより、読み出し動
作や書き込み動作での信号伝達に必要な電圧を確保しつ
つ信号伝達を高速に行うようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
と半導体装置に関し、主として大記憶容量で高速動作の
ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）
に利用して有効な技術に関するものである。

【０００２】

【従来の技術】本発明を成した後の調査によって、後で
説明する本発明に関連すると思われるものとして、特開
平６−３１８３９１号公報（以下、先行技術１とい
う）、特開平９−１２０６７４号公報（以下、先行技術
２という）があることが判明した。先行技術１の公報に
おいては、その添付図面の図１８、図１９に示されてい
るようにローカルＩＯ線対とグローバルＩＯ線対のそれ
ぞれにコイライズ／プリチャージ回路が設けられてい
る。先行技術２の公報においては、ローカルデータバス
とグローバルデータバスのそれぞれにプリチャージ回路
が設けられる。この場合、ローカルデータバスには、読
み出し及び書き込み用の第一プリチャージ回路と、ロー
カルデータバスが非選択のときにセンスアンプを安定化
させる第二プリチャージ回路とを備えている。後で説明
する本願発明のように大記憶容量化と高速動作化を実現
するために、上記のような階層構造の入出力線において
ローカル入出力線を選択する選択回路の両側に短絡ＭＯ
ＳＦＥＴを設けることの必然性を示唆するような記載は
一切見当たらない。

【０００３】

【発明が解決しようとする課題】ダイナミック型ＲＡＭ
（ランダム・アクセス・メモリ）において、その記憶容
量の増大に伴い、ダイナミック型メモリセルからの読み
出し信号量を確保したり、あるいは選択動作の高速化及
び低消費電力化等のためにワード線及びビット線を複数
に分割する階層方式が採用されている。これにより、メ
モリセルが接続されるビット線及びワード線の寄生容量
を減らことができ、上記読み出し信号量を確保しつつ、
高速なメモリセルの選択動作を行わせることができる。
このような階層方式そのものは、前記公報等において公
知である。

【０００４】記憶容量の増大に伴い、上記ワード線やビ
ット線の分割数も増大することとなる。ダイナミック型
メモリセルでは、記憶キャパシタに蓄積された情報電荷
とビット線のプリチャージ電荷との電荷結合により形成
された微小電圧を読み出し信号とするものであるので、
ビット線に接続されるメモリセルの数を多くすることは
上記読み出し信号量の関係で難しい。このため、ビット
線の分割数が必然的に多くなり、その結果メイン入出力
線（前記公報ではグローバルＩＯ又はグローバルデータ
バス）が長くなる傾向にある。

【０００５】このようにメイン入出力線の長さが長くな
り、それに接続されるローカル入出力線の数も増加し
て、カラム選択経路を構成するスイッチＭＯＳＦＥＴの
数が増加すると、上記メイン入出力線におけるプリチャ
ージ時間が長くなってしまう。つまり、前記先行技術１
のように各ローカルＩＯに短絡ＭＯＳＦＥＴを設け、プ
リチャージ期間においてローカルＩＯのそれぞれを同電
位にできたとしても、グーロバルＩＯには１箇所しかプ
リチャージ回路しか設けられていないから、かかるプリ
チャージ回路から遠い距離にある箇所では、プリチャー
ジ動作が完全に行えなく電位差が生じてしまう可能性が
ある。しかも、上記グローバメルＩＯは、１つのローカ
ルＩＯに対して大きな寄生容量を持つから、上記電位差
は電荷量としてみるとローカルＩＯにとっては無視でな
いない大きなものになっていることが本願発明者におい
て見出された。

【０００６】このため、読み出しあるいは書き込みの信
号伝達時には伝達信号に上記グローバルＩＯの不十分な
プリチャージ時間による電位差がオフセットとして重畳
されされまう。読み出し動作では、かかる電位差によっ
て必要な入力信号量が得られるまでメインアンプの動作
開始タイミングを遅らせる必要がある。書き込み動作で
は、上記電位差によってライトアンプの信号によってセ
ンスアンプを反転させて選択ビット線にフル振幅の書き
込み電圧を与えるまでの時間が長くなってしまうという
問題が生じるものとなる。

【０００７】この発明の目的は、記憶容量の増大と高速
動作化を実現した半導体記憶装置と半導体装置を提供す
ることにある。この発明の他の目的は、記憶容量の増大
と高速動作化に加えて高集積化を実現した半導体記憶装
置と半導体装置を提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。メモリセルアレイの複数の相補ビット
線対の信号をそれぞれ複数からなる第１増幅回路で増幅
し、上記複数の第１増幅回路を第１選択回路で選択して
第１共通相補線対に接続し、かかる各回路を備えたメモ
リブロックの複数個に対応して上記第１共通相補線対を
第２選択回路より第２共通相補線対に接続し、上記第２
共通相補線対に所定電圧を与える第１プリチャージ回路
と、上記第２共通相補線対に伝えられた上記メモリセル
からの読み出し信号増幅する増幅回路とを含む半導体記
憶装置において、上記複数からなる第１選択回路の両側
に上記第１共通相補線対及び第２共通相補対をそれぞれ
短絡する一対の短絡ＭＯＳＦＥＴを設け、上記第１プリ
チャージ回路によるプリチャージ期間に上記第２選択回
路を選択状態にするとともに上記短絡ＭＯＳＦＥＴをオ
ン状態にする。

【０００９】

【発明の実施の形態】図１には、この発明が適用される
ダイナミック型ＲＡＭの一実施例の概略レイアウト図が
示されている。同図においては、この発明が適用される
ダイナミック型ＲＡＭの全体的な配置を説明するもので
あり、それらが公知の半導体集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上におい
て形成される。

【００１０】上記メモリチップは、チップの長手方向に
約１６Ｋのビット線（本願においてビット線はデータ線
あるいはデジット線と同じ意味で用いている）ＢＬ対
（ＢＬｐａｉｒ）が並べられ、短手方向に約１６Ｋのワ
ード線ＷＬが並べられる。それ故、この実施例のメモリ
チップは、全体で１６Ｋ×１６Ｋ＝２５６Ｍ（ビット）
のような記憶容量を持つようにされる。上記のように全
体で２５６Ｍビットのような記憶容量のメモリアレイは
４個に分けられる。４個に分けられたメモリアレイは、
それぞれが約６４Ｍビットの記憶容量を持つようなメモ
リバンク（ＢＡＮＫ）を構成するようにされる。

【００１１】図示しないが、メモリチップの長手方向に
対して中央部分にアドレス入力回路、データ入出力回路
及びボンディングパッド列からなる入出力インターフェ
イス回路及び降圧回路を含む内部電源回路等が設けられ
る。これら中央部分の両側のメモリアレイに接する部分
には、上記カラムデコーダＹＤＥＣが配置される。上述
のようにメモリチップの長手方向に対して左右に２個、
上下に２個ずつに分けられた４個からなる各メモリアレ
イ長手方向に対して、その中央部にメインロウデコーダ
等が形成されるアレイコントローラＡＣが配置される。
上記アレイコントローラＡＣを中心にして、メモリチッ
プの長手方向にメインワード線ＭＷＬが延長される。上
記カラムデコーダＹＤＥＣからメモリチップの短手方向
にカラム選択線ＹＳが延長される。

【００１２】図２には、１つのメモリバンクを構成する
メモリアレイの一実施例の概略レイアウト図が示されて
いる。同図には、上記メモリバンクのうち、上記アレイ
コントローラにより２分割される片方が例示的に示され
ている。上記分割されたメモリアレイは、メインワード
線方向に対して６個に分割され、ビット線方向に１６分
割される。このようにワード線方向に６分割されてなる
サブアレイ（ｓｕｂＡｒｒａｙ）には、サブワードドラ
イバ（サブワード線駆動回路）ＳＷＤが設けられる。上
記サブワードドライバＳＷＤは、メインワード線ＭＷＬ
のほぼ１／６ずつの長さに分割され、それと平行に延長
されるサブワード線の選択信号を形成する。

【００１３】この実施例では、メインワード線の数を減
らすために、言い換えるならば、メインワード線の配線
ピッチを緩やかにするために、特に制限されないが、１
つのメインワード線に対して、相補ビット線方向に２本
からなるサブワード線を配置させる。このようにメイン
ワード線方向には４本に分割され、及び相補ビット線方
向に対して２本ずつが割り当てられたサブワード線の中
から１本のサブワード線を選択するために、サブワード
選択ドライバが配置される。このサブワード選択ドライ
バは、上記サブワードドライバの配列方向に延長される
２本のサブワード選択線の中から１つを選択する選択信
号を形成する。

【００１４】上記のように１つのメモリアレイは、相補
ビット線方向に対して１６Ｋビットの記憶容量を持つ。
しかしながら、１つの相補ビット線に対して１６Ｋもの
メモリセルを接続すると、相補ビット線の寄生容量が増
大し、微細な情報記憶用キャパシタとの容量比により読
み出される信号レベルが得られなくなってしまうため
に、相補ビット線方向に対して１６分割される。つま
り、センスアンプＳＡにより相補ビット線が１６分割さ
れる。特に制限されないが、センスアンプＳＡは、シェ
アードセンス方式により構成され、メモリアレイの両端
に配置されるセンスアンプＳＡを除いて、センスアンプ
ＳＡを中心にして左右に相補ビット線が設けられ、左右
いずれかの相補ビット線に選択的に接続される。

【００１５】上記サブアレイの構成は、上記のようにワ
ード線方向に６分割され、ビット線方向に１６分割され
る。それ故、１つのメモリバンクを構成するサブアレイ
の数は、１６×６×２＝１９２個とされる。上記のよう
なビット線の分割により、分割された１つのビット線に
接続されるメモリセルの数は５１２個（冗長セルを除
く）とされ、サブワード線に接続されるメモリセルの数
は６８８個（冗長セルを含む）とされる。

【００１６】ワード線方向に相補ビット線を１２分割す
ると、１６Ｋ÷１２≒６８３となり、本来は相補ビット
線対は６８３と６８２を持つサブアレイの組み合わせで
構成されるべきであるが、後述するように１つのカラム
選択信号ＹＳにより、２つのサブアレイで２対ずつ相補
ビット線を２対ずつのローカル入出力線ＬＩＯに接続す
るためには、必ず偶数になるようにする必要がある。こ
の実施例では、特に制限されないが、１つのサブアレイ
に設けられる相補ビット線対は、冗長ビット線を含めて
上記６８８対、あるいはそれと６９６対の組み合わせで
構成される。

【００１７】上記のようなワード線の分割数の低減によ
り、１つのメモリバンクでみると、メインワード線方向
に並ぶサブワードドライバＳＷＤの数を例えば１６分割
した場合の１８個に比べて上記１２分割することによ
り、１４個と減らすことができる。これによって、ワー
ド線方向の延長方向（メモリチップの長手方向）のチッ
プサイブの小型化が可能になるとともに、それに対応し
て上記メインワード線ＭＷＬの長さが短くなり、ワード
線の選択動作の高速化も図られる。

【００１８】図３には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。図３においては、サ
ブアレイ（ｓｕｂＡｒｒａｙ）は、上記のように５１２
サブワード線（ＳＷＬ）×６８８ビット線対（ＢＬｐａ
ｉｒ）により構成される。上記のサブアレイに対してメ
インワード線ＭＷＬは、０〜１２７のような１２８本が
設けられる。１つのメインワード線に対して、４本のサ
ブワード線ＳＷＬが割り当てられる。つまり、上記メイ
ンワード線ＭＷＬの選択信号と、４本のサブワード線選
択信号ＦＸＢ０〜ＦＸＢ３の組み合わせにより、サブワ
ードドライバＳＷＤは、上記メインワード線ＭＷＬより
選択された４本のサブワード線のうちの１本を選択す
る。

【００１９】サブワードドライバＳＷＤは、それを挟む
ように形成される２つのサブアレイのサブワード線を選
択する。それ故、サブワードドライバＳＷＤは、上記サ
ブワード線ＳＷＬが５１２本あるにもかかわらず２５６
個が設けられる。このことは、１つのサブアレイでみる
と、５１２本のサブワード線のうち、上側のサブワード
ドライバＳＷＤにより、そのうちの半分の２５６本が選
択され、残り半分が下側のサブワードドライバＳＷＤに
より選択される。このようにサブワードドライバＳＷＤ
をサブワード線ＳＷＤに対して上下に振り分ける構成
は、サブワード線ＳＷＬの配列ピッチに対して、サブワ
ードドライバＳＷＤの配列ピッチを２倍に大きくでき、
サブワードドライバＳＷＤの駆動能力を確保しつつ、サ
ブワード線の高密度配列を実現することができる。

【００２０】センスアンプＳＡは、シェアードセンスア
ンプ方式が採用され、それを挟む２つのサブアレイに対
して選択的に使用される。したがって、サブアレイに設
けられるビット線対に対して、その半分の３４４個のセ
ンスアンプＳＡが設けられる。この場合、上記サブワー
ドドライバとサブワード線との関係と同様に、センスア
ンプの感度を高くしつつ、相補ビット線対の高密度配列
を実現することができる。

【００２１】上記センスアンプが形成され領域には、後
に説明するようにシェアードスイッチＭＯＳＦＥＴ、ビ
ット線のプリチャージＭＯＳＦＥＴ、カラム選択ＭＯＳ
ＦＥＴ及びその選択信号線とローカルＩＯ線が形成され
る。この実施例では、センスアンプＳＡが１７２ずつに
分割されるように示されているが、この意味は後に説明
するメイン入出力線ＭＩＯとの関係で、かかる分割部分
で上記ローカル入出力線ＬＩＯが分断されていることを
表している。

【００２２】図４には、１つのメモリバンクを構成する
メモリアレイの一実施例の概略レイアウト図が示されて
いる。同図は、前記図２に対応したものであり、ビット
線方向と階層化ＩＯの構成が示されている。図５には、
ワード線方向に並べられる２列分（２×６＝１２個）の
サブアレイに対応した拡大図が示されている。

【００２３】図４において、ＹデコーダＹＤＥＣによっ
て、ＹＳ０〜ＹＳ１０２３のような約１Ｋ分のカラム選
択信号が形成される。これらの各信号線は、サブアレイ
上を延長するように４群に分かれて延長させられる。こ
の実施例では、上記カラム選択信号線ＹＳ０〜ＹＳ１０
２３は、ＹＳ０〜ＹＳ５１１とＹＳ５１２〜ＹＳ１０２
３の２つに分けられ、例えばＹＳ０とＹＳ５１２のよう
に１本ずつが選択される。つまり、１つのメモリバンク
においては、１つのワード線の選択によって８Ｋ分のメ
モリセルが選択される。その中から、１６ビットの単位
で読み出しを行うためには０〜５１１通りの選択信号が
必要になるものである。

【００２４】上記選択信号線ＹＳ０〜ＹＳ５１１は、上
記ＹデコーダＹＤＥＣからビット線の延長方向に１６個
のサブアレイを貫通するように直線的に延び、上記各１
６個のサブアレイに対応した各センスアンプが設けられ
る部分でワード線方向に分岐し、かかる分岐部分では同
図においてワード線方向に並べられた左半分に相当する
３個のサブアレイに対応したセンスアンプ列上を延長す
るようにされる。上記選択信号線ＹＳ５１２〜ＹＳ１０
２３は、上記のようにＹデコーダＹＤＥＣから直線的に
延長し、上記各１６個のサブアレイに対応した各センス
アンプが設けられる部分でワード方向に分岐し、同図で
は右半分に相当する３個のサブアレイに対応したセンス
アンプ列上を延長するようにされる。

【００２５】メイン入出力線ＭＩＯは、４対ずつが組と
なって全体で４組が上記ビット線の延長線方向に配置さ
れる。このメイン入出力線ＭＩＯは、上記サブワードド
ライバＳＷＤ及びサブワードドライバＳＷＤとセンスア
ンプＳＡとに挟まれた交差領域ＩＳの上を延長するよう
される。このため、上記メイン入出力線ＭＩＯは、上記
ＹデコーダＹＤＥＣから直線的に延びるカラム選択線Ｙ
Ｓとは平行となるように延長される。

【００２６】図５の拡大図に示すように、ローカル入出
力線ＬＩＯは、実線と点線で示されたトルーＴとバーＢ
に対応した相補線が一対とされて、メインワード線方向
において４分割される。つまり、前記のように６個のサ
ブアレイは、中央部に配置される交差エリアＩＳとサブ
ワードドライバＳＷＤにより３個ずつに分けられる。そ
して、上記のように３個ずつに分けられたサブアレイ
は、その中間部に設けられたサブアレイに対応したセン
スアンプＳＡにおいて、前記図３に示したように１７２
ずつに分割されて、かかる分割部分において上記ローカ
ル入出力線ＬＩＯが分離される。

【００２７】上記４対ずつのメイン入出力線ＭＩＯに
は、上記のように４等分されて同じ長さにされたローカ
ル入出力線ＬＩＯが接続される。特に制限されないが、
ローカル入出力線ＬＩＯは、実線と点線で示したような
２対ずつが１つのサブアレイのセンスアンプＳＡと交差
エリア及び半分のサブアレイに対応したセンスアンプＳ
Ａに配置される。サブアレイにおいて、１つのサブワー
ド線ＳＷＬが選択されたとき、それを挟むように両側に
配置される２つのセンスアンプＳＡが活性化され、その
うち前記カラム選択線ＹＳにより選択された２対の相補
ビット線が上記２つのセンスアンプ列に対応して配置さ
れる２対のローカル入出力線ＬＩＯに接続される。

【００２８】上記センスアンプＳＡ列に対応して２対ず
つ設けらられたローカル入出力線ＬＩＯは、それぞれに
おいてメイン入出力線ＭＩＯとの交差部において、つま
り、前記交差エリアＩＳにおいて黒丸で示した選択回路
（ＩＯスイッチ）によりメイン入出力線ＭＩＯに接続さ
れる。この結果、図４のメモリアレイにおいては、１６
対のメイン入出力線ＭＩＯ０Ｔ，Ｂ〜ＭＩＯ１５Ｔ，Ｂ
に１６ビットのデータが読み出される。１つのメモリバ
ンクは、アレイコントローラＡＣを挟んで上記図４に示
したメモリアレイが２個設けられるので、全体で３２ビ
ット分の選択が可能であり、それぞれが図示しないメイ
ンアンプＭＡの入力端子に伝えられる。

【００２９】例えば、１６ビットの単位での読み出しを
行うときには、上記３２対のメイン入出力線ＭＩＯと３
２個のメインアンプＭＡを１６ずつ２つに分け、それを
１ビットのＹアドレス信号により選択するようにすれば
よい。そして、バーストモードにおいて、カラムアドレ
スを切り換えて連続的に読み出しや書き込みを行うとき
に、一方のメインアンプＭＡ等を活性化して読み出し動
作を行うとき、次の読み出し等がおこなわれる他方ロー
カル入出力線ＬＩＯとメイン入出力線ＭＩＯに対するプ
リチャージ及びイコライズ動作を行うようにすることが
できる。

【００３０】そして、８ビットの単位でメモリアクセス
を行う構成なら、２ビットのＹアドレス信号を用いて上
記メインアンプＭＡ等を８個ずつ４回に分けて選択すれ
ばよく、４ビットの単位でメモリアクセスを行う構成な
ら、３ビットのＹアドレス信号を用いて上記メインアン
プＭＡ等を４個ずつ８回に分けて選択すればよい。この
ようなビット構成の切り換えは、ボンディングオプショ
ンやメタルオプション等により簡単に設定することがで
きる。

【００３１】図６には、１つのメモリバンクを構成する
メモリアレイの一実施例の概略レイアウト図が示されて
いる。同図は、前記図２に対応したものであり、上記選
択回路の選択動作を説明するものである。選択回路は、
ＩＯ線の選択動作を行うにもかかわらず、Ｘ系のアドレ
ス信号により選択信号が形成される。つまり、アレイコ
ントローラに設けられたマット選択信号ＢＬＥＱにより
選択動作が行われる。マット選択信号ＢＬＥＱは、０〜
１７からなり、選択されたサブアレイ（メモリマット）
を挟む２つの信号が選択される。

【００３２】前記のようにビット線方向に１６分割され
てなるサブアレイ（メモリマット）のうち、図示のよう
にメモリマット１５が選ばれたとき、言い換えるなら
ば、上記メモリアレイのうちＹデコーダＹＤＥＣから最
も離れた位置に設けられる６個のサブアレイに対応した
メインワード線（サブワード線）が選択されたとき、か
かるサブアレイを挟む前記センスアンプＳＡ及び交差エ
リアＩＳ上に設けられる２つのマット選択信号ＢＬＥＱ
１６と１７がロウレベルのような選択レベルにされる。
これに対して、前記メインワード線が選択されないサブ
アレイに対応した残り１６のマット選択信号ＢＬＥＱ０
〜１５は、ハイレベルの非選択レベルにされる。

【００３３】前記のような２つの交差エリアＩＳに振り
分けられて設けられたＩＯ線の選択回路は、上記マット
選択信号ＢＬＥＱ１６と１７のロウレベルのような選択
レベルによってローカル入出力線ＬＩＯとメイン入出力
線ＭＩＯを接続させる。上記メイン入出力線ＭＩＯと他
のメモリマットに対応した選択回路は上記マット選択信
号ＢＬＥＱ０〜１５よりオフ状態にされる。これによ
り、メイン入出力線ＭＩＯには、上記選択されたメモリ
マットに対応したローカル入出力線ＬＩＯにのみ接続さ
れる。

【００３４】上記のような選択動作において、上記メモ
リマット１５が選択されたとき、他のメモリマットにお
いては、上記ローカル入出力線ＬＩＯとメイン入出力線
ＭＩＯとは接続されないが、各サブアレイの相補ビット
線とそれぞれに対応したローカル入出力線ＬＩＯとは、
各サブアレイ当たり４対ずつが接続されている。このた
め、かかる非選択メモリマットに対応したローカル入出
力線ＬＩＯは、後述するように上記選択されたローカル
入出力線ＬＩＯときは異なるプリチャージ電圧が与えら
れる。

【００３５】図１５には、この発明に係るダイナミック
型ＲＡＭのセンスアンプ部を中心にして、アドレス入力
からデータ出力までの簡略化された一実施例の回路図が
示されている。同図においては、２つのサブアレイ１５
に上下から挟まれるようにされたセンスアンプ１６と交
差エリア１８に設けられる回路が例示的に示され、他は
ブロック図として示されている。

【００３６】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続される。このＭＯＳＦＥＴＱｍのドレインは
ビット線ＢＬに接続される。上記ＭＯＳＦＥＴＱｍのソ
ースに記憶キャパシタＣｓが接続される。本願におい
て、ＭＯＳＦＥＴは、絶縁ゲート型電界効果トランジス
タ（ＩＧＦＥＴ）のことを総称するものであり、それ
故、ゲート電極は金属に限定されずポリシリコン層を含
むものであってもよいし、ゲート絶縁膜はシリコン酸化
膜の他に絶縁膜であればよい。

【００３７】上記記憶キャパシタＣｓの他方の電極は共
通化されてプレート電圧ＶＰＬＴが与えられる。上記Ｍ
ＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバ
イアス電圧ＶＢＢが印加される。特に制限されないが、
上記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧
に設定される。上記サブワード線ＳＷＬの選択レベル
は、上記ビット線のハイレベルに対して上記アドレス選
択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高
電圧ＶＰＰとされる。

【００３８】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプ１６の左側に設けられたサブアレイの
一対の相補ビット線ＢＬとＢＬＢは、同図に示すように
平行に配置される。かかる相補ビット線ＢＬとＢＬＢ
は、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２により
センスアンプの単位回路の入出力ノードと接続される。

【００３９】センスアンプ１６の単位回路は、ゲートと
ドレインとが交差接続されてラッチ形態にされたＮチャ
ンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネ
ル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からな
るＣＭＯＳラッチ回路で構成される。Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮ
に接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８
のソースは、共通ソース線ＣＳＰに接続される。上記共
通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッ
チＭＯＳＦＥＴが接続される。

【００４０】特に制限されないが、Ｎチャンネル型の増
幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソ
ース線ＣＳＮには、特に制限されないが、上記交差エリ
ア１８に設けられたＮチャンネル型のパワースイッチＭ
ＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が
与えられる。同様に上記Ｐチャンネル型の増幅ＭＯＳＦ
ＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳ
Ｐには、上記内部電圧ＶＤＬを供給するＮチャンネル型
のパワーＭＯＳＦＥＴＱ１５が設けられる。上記のパワ
ースイッチＭＯＳＦＥＴは、後に図１４を用いて説明す
るように各単位回路に分散して設けるようにしてもよ
い。

【００４１】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１４とＱ１５のゲートに供給されるセンスアンプ用活
性化信号ＳＡＮとＳＡＰは、センスアンプの活性時にハ
イレベルにされる同相の信号とされる。信号ＳＡＰのハ
イレベルは昇圧電圧ＶＰＰレベルの信号とされる。昇圧
電圧ＶＰＰは、ＶＤＬが１．８Ｖのとき、約３．６Ｖに
されるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を
十分にオン状態にして共通ソース線ＣＳＰを内部電圧Ｖ
ＤＬレベルにすることができる。

【００４２】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。このプリチ
ャージ信号ＰＣＢを形成するドライバ回路は、図示しな
いが、上記交差エリア１８にインバータ回路を設けて、
その立ち上がりや立ち下がりを高速にする。つまり、メ
モリアクセスの開始時にワード線選択タイミングに先行
して、各交差エリア１８に分散して設けられたインバー
タ回路を通して上記プリチャージ回路を構成するＭＯＳ
ＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするもの
である。

【００４３】上記交差エリア１８には、選択回路（又は
ＩＯＳＷ）を構成するスイッチＭＯＳＦＥＴＱ１９，Ｑ
２０が置かれる。さらに、同図に示した回路以外にも、
必要に応じてセンスアンプのコモンソース線ＣＳＰとＣ
ＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩ
Ｏのハーフプリチャージ回路、メイン入出力線のＶＤＬ
プリチャージ回路、シェアード選択信号線ＳＨＲとＳＨ
Ｌの分散ドライバ回路や、この発明に係る一対の短絡Ｍ
ＯＳＦＥＴＭ１とＭ２が上記選択回路の両側において設
けられる。

【００４４】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。例えば、上側のサブアレイのサブワード線ＳＷＬが
選択されたときには、センスアンプの上側シェアードス
イッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェ
アードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態に
される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラ
ム選択回路を構成するものであり、上記選択信号ＹＳが
選択レベル（ハイレベル）にされるとオン状態となり、
上記センスアンプの単位回路の入出力ノードとローカル
入出力線ＬＩＯ１とＬＩＯ１Ｂ（ＬＩＯ２とＬＩＯ２
Ｂ）とを接続させる。

【００４５】上記センスアンプ１６及び交差エリア１８
には、前記のように２対のローカル入出力線、例えばＬ
ＩＯ１とＬＩＯＩＢ及びＬＩＯ２とＬＩＯ２Ｂが設けら
れるので、上記１つの選択信号ＹＳによりサブアレイ１
５の２対の相補ビット線が上記２対のローカル入出力線
ＬＩＯ１とＬＩＯＩＢ及びＬＩＯ２とＬＩＯ２Ｂに接続
される。サブアレイ１５を挟んで図示しない他方のセン
スアンプ１６にも上記同様に２対のローカル入出力線が
設けられており、前記のようにサブアレイの中の４対の
相補ビット線が４対のローカル入出力線に接続される。

【００４６】上記のように上側シェアードスイッチＭＯ
ＳＦＥＴＱ１とＱ２がオン状態のときには、センスアン
プの入出力ノードに上記上側の相補ビット線ＢＬ，ＢＬ
Ｂに接続されて、選択されたサブワード線ＳＷＬに接続
されたメモリセルからの微小信号を増幅し、上記カラム
選択回路（Ｑ１２とＱ１３）を通してローカル入出力線
ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線
ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿っ
て、同図では横方向に延長される。上記ローカル入出力
線ＬＩＯ１，ＬＩＯ１Ｂは、交差エリア１８に設けられ
たＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなる
選択回路（ＩＯＳＷ）を介してメインアンプ６１の入力
端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接
続される。

【００４７】上記ＩＯスイッチ回路を構成する選択回路
ＩＯＳＷは、前記のようにＸ系のアドレス信号を解読し
て形成されたマット選択信号よりスイッチ制御されれ
る。なお、選択回路ＩＯＳＷは、次に説明するように上
記Ｎチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞ
れにＰチャンネル型ＭＯＳＦＥＴを並列に接続したＣＭ
ＯＳスイッチ構成としてもよい。シンクロナスＤＲＡＭ
のバーストモードでは、上記カラム選択信号ＹＳがカウ
ンタ動作により切り換えられ、前記例示的に示されてい
る上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ及びＬＩ
Ｏ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相補ビット
線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。

【００４８】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであり、外部端子から供給さ
れる電源電圧ＶＤＤＱにより動作させられる。

【００４９】上記プリデコーダは、それを降圧した降圧
電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、上記メ
インワードドライバ１２は、昇圧電圧ＶＰＰにより動作
させられる。このメインワードドライバ１２として、上
記プリデコード信号を受けるレベル変換機能付論理回路
が用いられる。カラムデコーダ（ドライバ）５３は、上
記ＶＣＬＰ発生回路を構成するＭＯＳＦＥＴＱ２３によ
り動作電圧が形成される駆動回路を含み、上記アドレス
バフッァ５１の時分割的な動作によって供給されるＹア
ドレス信号を受けて、上記選択信号ＹＳを形成する。

【００５０】上記メインアンプ６１は、前記降圧電圧Ｖ
ＰＥＲＩ（ＶＤＤ）により動作させられ、外部端子から
供給される電源電圧ＶＤＤＱで動作させられる出力バッ
ファ６２を通して外部端子Ｄout から出力される。外部
端子Ｄinから入力される書き込み信号は、入力バッファ
６３を通して取り込まれ、同図においてメインアンプ６
１に含まれるライトアンプ（ライトドライバ）を通して
上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を
供給する。上記出力バッファ６２の入力部には、レベル
変換回路とその出力信号を上記クロック信号に対応した
タイミング信号に同期させて出力させるための論理部が
設けられる。

【００５１】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤＱは、第１の形態では３．３Ｖ
にされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（Ｖ
ＤＤ）は２．５Ｖに設定され、上記センスアンプの動作
電圧ＶＤＬは１．８Ｖとされる。そして、ワード線の選
択信号（昇圧電圧）は、３．６Ｖにされる。ビット線の
プリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した
０．９Ｖにされ、プレート電圧ＶＰＬＴも０．９Ｖにさ
れる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。
上記外部端子から供給される電源電圧ＶＤＤＱは、第２
の形態として２．５Ｖのような低電圧にされてもよい。
このように低い電源電圧ＶＤＤＱのときには、降圧電圧
ＶＰＥＲＩ（ＶＤＤ）と、降圧電圧ＶＤＬを１．８Ｖ程
度と同じくしてもよい。

【００５２】あるいは、外部端子から供給される電源電
圧ＶＤＤＱは３．３Ｖにされ、内部回路に供給される降
圧電圧ＶＰＥＲＩ（ＶＤＤ）とセンスアンプの動作電圧
ＶＤＬとを同じく２．０Ｖ又は１．８Ｖのようにしても
よい。このように外部電源電圧ＶＤＤＱに対して内部電
圧は、種々の実施形態を採ることができる。

【００５３】図７には、この発明に係る半導体記憶装置
の一実施例の要部回路図が示され、図１６にはその動作
波形図が示されている。図７においては、一対のローカ
ル入出力線ＬＩＯＴ，ＬＩＯＢと一対のメイン入出力線
ＭＩＯＴ，ＭＩＯＢと、それに関連する各回路が示され
ている。上記ローカル入出力線ＬＩＯＴ，ＬＩＯＢは、
ブラックボックスで示されたセンスアンプ（ＳＡ）列の
前記のようなカラムスイッチＭＯＳＦＥＴを介して、セ
ンスアンプの単位回路の入出力ノードと接続される。

【００５４】ローカル入出力線ＬＩＯＴとＬＩＯＢは、
上記センスアンプ列を延長するように形成され、かかる
センスアンプ列において５１２対からなるカラムスイッ
チＭＯＳＦＥＴと接続される。そして、前記センスアン
プとサブワードドライバに挟まれた交差エリアＩＳにお
いて、メイン入出力線ＭＩＯＴ，ＭＩＯＢと選択回路を
構成するＭＯＳＦＥＴＱ８〜Ｑ１１により接続される。
この選択回路は、Ｐチャンネル型ＭＯＳＦＥＴＱ８（Ｑ
９）とＮチャンネル型ＭＯＳＦＥＴＱ１０（Ｑ１１）と
が対とされるＣＭＯＳスイッチにより構成される。Ｐチ
ャンネル型ＭＯＳＦＥＴＱ８とＱ９のゲートには、選択
状態のときにロウレベルにされるマット選択信号ＢＬＥ
Ｑが供給され、Ｎチャンネル型ＭＯＳＦＥＴＱ１０とＱ
１１のゲートには、その反転信号ＢＬＥＱＢが供給され
る。

【００５５】上記の構成では、非選択のサブアレイ（メ
モリマット）においても、カラム選択信号ＹＳによりロ
ーカル入出力線ＬＩＯＴ，ＬＩＯＢと相補ビット線とは
接続されており、相補ビット線とローカルビット線ＬＩ
ＯＴ，ＬＩＯＢに選択されたものと同じメイン入出力線
ＭＩＯからのプリチャージ電圧ＶＤＬが残っていると、
非動作状態のセンスアンプを構成する増幅ＭＯＳＦＥＴ
を介して相補ビット線のプリチャージ電圧を変動させて
しまう。そこで、上記ローカル入出力線ＬＩＯＴ，ＬＩ
ＯＢには、Ｎチャンネル型のＭＯＳＦＥＴＱ１ないしＱ
３からなるプリチャージ回路が設けられる。このプリチ
ャージ回路は、かかるローカル入出力線ＬＩＯＴ，ＬＩ
ＯＢが非選択状態のとき、つまり、上記選択回路がオフ
状態にされるプリチャージサイクルにおいて、ローカル
入出力線ＬＩＯＴとＬＩＯＢとを、サブアレイに設けら
れる相補ビット線と同じプリチャージ電圧ＶＢＬＲに設
定し、相補ビット線のプリチャージ電圧を安定化させ
る。

【００５６】上記メイン入出力線ＭＩＯＴとＭＩＯＢ
は、前記のようなＹデコーダＹＤＥＣ側に設けられたメ
インアンプＭＡの入力端子に接続される。このメインア
ンプＭＡは、特に制限されないが、回路構成は前記のセ
ンスアンプと同様なＣＭＯＳラッチ回路から構成され、
その動作タイミングにより増幅動作を行う。このメイン
アンプＭＡの入力部分に、ＭＯＳＦＥＴＱ１２〜Ｑ１４
からなるプリチャージ回路が設けられる。これらのＭＯ
ＳＦＥＴＱ１２〜Ｑ１４は、Ｐチャンネル型ＭＯＳＦＥ
Ｔから構成され、上記メイン入出力ＭＩＯＴとＭＩＯＢ
に動作電圧ＶＤＬを供給するＭＯＳＦＥＴＱ１４とＱ１
３、及び両メイン入出力線ＭＩＯＴとＭＩＯＢを短絡す
るＭＯＳＦＥＴＱ１２から構成される。これらのＭＯＳ
ＦＥＴＱ１２〜Ｑ１４のゲートには、プリチャージ信号
ＥＱＩＯＢが供給される。

【００５７】この実施例では、上記選択回路（ＩＯスイ
ッチ）を構成するＭＯＳＦＥＴＱ８〜Ｑ１１の両側に、
一対の短絡ＭＯＳＦＥＴＭ１とＭ２が設けられる。これ
らのＭＯＳＦＥＴＭ１とＭ２は、上記交差エリアＩＳに
形成される。これらのＭＯＳＦＥＴＭ１とＭ２のゲート
には、上記プリチャージ信号ＥＱＩＯＢが供給される。
上記短絡ＭＯＳＦＥＴＭ１とＭ２は、メイン入出力線Ｍ
ＩＯＴとＭＩＯＢに接続される複数の選択回路の両側に
設けられているので、図１６のようにリードサイクル終
了時に発生されるプリチャージ信号ＥＱＩＯＢのロウレ
ベルにより、上記短絡ＭＯＳＦＥＴＭ１とＭ２がオン状
態となってＬＩＯＴ／Ｂ及びＭＩＯＴ／Ｂのイコライズ
を高速に行うことができる。

【００５８】図１６において、電圧ＶＤＬは前記のよう
なセンスアンプの動作電圧であり、例えば１．６Ｖとさ
れる。電圧ＶＣＬは間接周辺回路の動作電圧であり、Ｖ
ＰＲＩと同じ意味であり、例えば２．５Ｖとされる。Ｖ
ＰＰは前記昇圧電圧であり、例えば３．５Ｖにされる。
信号ＭＩＷはライト起動信号であり、この信号ＭＩＷの
ハイレベルにより書き込み信号がＭＩＯ及びＬＩＯを介
して選択されたメモリセルが接続された相補ビット線Ｌ
Ｂに伝えられる。信号ＤＩＯＥＴは、サブ増幅回路の起
動信号であり、リード及びライト時にイネーブルにされ
たビット線からの読み出し信号、あるいはＭＩＯからの
書き込み信号を増幅してＬＩＯの電圧差を大きくするよ
うに動作する。

【００５９】上記の各ＭＯＳＦＥＴＭ１とＭ２は単に短
絡動作を行うものであり、プリチャージ電圧ＶＤＬを供
給するものではない。このため、上記短絡ＭＯＳＦＥＴ
Ｍ１とＭ２を設けただけでは、上記プリチャージ回路
（Ｑ１２〜Ｑ１４）から離れた箇所では、プリチャージ
（イコライズ）期間が短いとプリチャージ電圧ＶＤＬに
はならない可能性が生じる。しかし、上記短絡ＭＯＳＦ
ＥＴＭ１とＭ２の短絡動作によって、上記選択回路の両
側においてはメイン入出力線ＭＩＯＴとＭＩＯＢ及びロ
ーカル入出力線ＬＩＯＴとＬＩＯＢとは上記プリチャー
ジ電圧ＶＤＬにはならなくとも同一の電位にはできるも
のである。このように、メイン入出力線ＭＩＯＴとＭＩ
ＯＢ及び各ローカル入出力線ＬＩＯＴ，ＬＩＯＢにおい
て，プリチャージ終了時に前の読み出し信号や書き込み
信号に対応した電位差を生じなくできる。これにより、
プリチャージ動作後の読み出し動作や書き込み動作にお
いて、実質的な信号の伝達が高速にでき、読み出し動作
や書き込み動作の高速化が可能になるものである。

【００６０】シンクロナスＤＲＡＭにおけるバーストモ
ードでは、クロック信号よりＹアドレスを切り換えて連
続的なメモリアクセスを行うものであり、上記クロック
信号の周波数が高くなるに従い、上記プリチャージ（イ
コライズ）期間も短くされる。本願発明では、上記プリ
チャージ期間が短くされることにより、各ノードの電位
を全て所望のプリチャージ電位ＶＤＬにはならなくと
も、上記のような短絡ＭＯＳＦＥＴを設けることによっ
てメイン入出力線ＭＩＯＴ，ＭＩＯＢと各ローカル入出
力線ＬＩＯＴとＬＩＯＢの電位差を生じなくすることに
より、読み出し動作や書き込み動作の高速化を図るよう
にするものである。つまり、メイン入出力線ＭＩＯＴ，
ＭＩＯＢやローカル入出力線ＬＩＯＴ，ＬＩＯＢのプリ
チャージ電圧は、メインアンプＭＡの増幅動作が行えた
り、書き込み動作ではセンスアンプＳＡの反転動作に必
要なローカル入出力線ＬＩＯＴ，ＬＩＯＢの電位が確保
できればよく、必ずしもＶＤＬに設定される必要はない
のである。

【００６１】この実施例では、高速読み出し動作のため
にローカル入出力線ＬＩＯＴとＬＩＯＢには、ＭＯＳＦ
ＥＴＱ４〜Ｑ７からなるサブ増幅回路が設けられる。こ
れらのＭＯＳＦＥＴＱ４〜Ｑ７は、上記交差エリアＩＳ
に配置される。この交差エリアＩＳに、上記のようなサ
ブ増幅回路を設ける場合、素子形成エリアを確保するた
めに、センスアンプＳＡ列に後述するような活性化ＭＯ
ＳＦＥＴを分散配置することが望ましい。

【００６２】上記サブ増幅回路は、ゲートとドレインと
が交差接続されて上記ローカル入出力線ＬＩＯＴとＬＩ
ＯＢに接続されたラッチ形態の増幅ＭＯＳＦＥＴＱ４と
Ｑ５と、上記ＭＯＳＦＥＴＱ４とＱ５の共通化されたソ
ースと回路の接地電位ＶＳＳとの間に設けられ動作電流
を流すＭＯＳＦＥＴＱ６とＱ７から構成される。ＭＯＳ
ＦＥＴＱ６のゲートには動作タイミング信号ＤＩＯＥＴ
が供給され、ＭＯＳＦＥＴＱ７のゲートにはマット選択
信号ＢＬＥＱＢが供給される。つまり、選択されたメモ
リマットに対応したローカル入出力線ＬＩＯＴとＬＩＯ
Ｂに接続されたサブ増幅回路のみが、読み出しや書き込
みの信号伝達タイミングに合わせて動作させられる。

【００６３】上記のようなサブ増幅回路を設けることに
より、多数のカラム選択ＭＯＳＦＥＴが接続されること
により、比較的大きな寄生容量を持つローカル入出力線
ＬＩＯＴとＬＩＯＢの信号変化を速くでき、高速な読み
出し動作や書き込み動作を可能にすることができる。こ
のようなサブ増幅回路を設けた場合、ローカル入出力線
ＬＩＯＴとＬＩＯＢに前記のようなプリチャージ動作で
の電位差が残っていると、それをそのまま増幅してしま
うので、その動作タイミングを遅くする必要がある。し
かし、この実施例のように短絡ＭＯＳＦＥＴＭ１を設け
た場合には、上記のようなタイミングマージンが不要に
なって、いっそうの高速動作化を実現することができ
る。

【００６４】図８には、この発明に係る半導体記憶装置
の他の一実施例の要部回路図が示されている。同図にお
いては、前記図７の実施例回路に対して、選択回路のメ
イン入出力線ＭＩＯＴ，ＭＩＯＢ側に、プリチャージ電
圧ＶＤＬを供給するＭＯＳＦＥＴＭ３とＭ４が追加され
る。これにより、メイン入出力線ＭＩＯＴとＭＩＯＢを
上記選択回路が設けられる複数箇所からプリチャージ電
圧ＶＤＬを供給することができるため、上記短絡ＭＯＳ
ＦＥＴＭ１とＭ２による短絡動作と相乗的に作用して、
より短い時間でのプリチャージ動作を可能にすることが
できる。

【００６５】図９には、この発明に係る半導体記憶装置
の更に他の一実施例の要部回路図が示されている。同図
においては、前記図８の実施例回路に対して、選択回路
のローカル入出力線ＬＩＯＴ，ＬＩＯＢ側にもプリチャ
ージ電圧ＶＤＬを供給するＭＯＳＦＥＴＭ５とＭ６が追
加される。これにより、メイン入出力線ＭＩＯＴとＭＩ
ＯＢを上記選択回路が設けられる複数箇所からプリチャ
ージ電圧ＶＤＬを供給し、しかも各ローカル入出力線Ｌ
ＩＯＴ，ＬＩＯＢ側でもプリチャージ電圧ＶＤＬを供給
するものであるので、よりいっそう短い時間でのプリチ
ャージ動作を可能にすることができる。

【００６６】だだし、ローカル入出力線ＬＩＯＢとＬＩ
ＯＢに設けられるプリチャージ回路は、プリチャージ信
号Ｘが用いられ、マット選択信号ＢＬＥＱＢに対応した
ローカル入出力線ＬＩＯＴとＬＩＯＢのみがプリチャー
ジ動作を行うようにする必要がある。つまり、非選択の
ローカル入出力線ＬＩＯＴとＬＩＯＢでは、プリチャー
ジ電圧ＶＢＬＲが供給されので、ＶＤＬとＶＢＬＴとが
衝突しいなように制御する必要がある。

【００６７】図１０には、この発明に係る半導体記憶装
置の一実施例の要部回路図が示されている。同図は、前
記図７の実施例をより詳しく説明するためのものであ
る。メイン入出力線ＭＩＯＴとからなるＭＩＯ線に対し
て、前記のような複数のメモリマットに対応した交差エ
リアＩＳにおいて、複数からなる選択回路を介してそれ
ぞれのメモリマットに対応したローカル入出力線ＬＩＯ
ＴとＬＩＯＢとが接続される。

【００６８】この実施例では、上記各メモリマットに対
応した選択回路の両側に短絡ＭＯＳＦＥＴＭ１とＭ２が
設けられる。これらの短絡ＭＯＳＦＥＴＭ１とＭ２のゲ
ートは、同様に設けられる他のメモリマットに対応した
短絡ＭＯＳＦＥＴＭ１とＭ２のゲートと共通接続され、
プリチャージ信号ＥＱＩＯＢが供給される。このプリチ
ャージ信号ＥＱＩＯＢは、非選択のメモリマットのロー
カル入出力線ＬＩＯＴとＬＩＯＢの短絡ＭＯＳＦＥＴＭ
１もオン状態にさせる。したがって、このような非選択
のローカル入出力線ＬＩＯＴとＬＩＯＢにおいては、上
記ローカル入出力線ＬＩＯＴとＬＩＯＢ側の短絡ＭＯＳ
ＦＥＴＭ１は、ビット線のハーフプリチャージ電圧に対
応したプリチャージ電圧ＶＢＬＲの短絡ＭＯＳＦＥＴと
しての動作を行うこととなる。

【００６９】これに対して、非選択のローカル入出力線
ＬＩＯＴとＬＩＯＢにおいては、上記メイン入出力線Ｍ
ＩＯＴとＭＩＯＢ側の短絡ＭＯＳＦＥＴＭ２は、ＭＩＯ
線の短絡ＭＯＳＦＥＴとし動作するものである。したが
って、前記のようにメイン入出力線ＭＩＯＴとＭＩＯＢ
がプリチャージ期間において少なくとも同電位になるよ
うに作用するものである。

【００７０】メインアンプＭＡの出力側は、グローバル
入出力線ＧＩＯＴとＧＩＯＢに接続される。このグロー
バル入出力線ＧＩＯＴとＧＩＯＢは、前記のように１６
ビットの単位でのメモリアクセスを行う場合には、１６
対の信号線とされて１つのメモリバンクにおいて２個の
メインアンプの出力端子に接続される。そして、前記図
１のようにメモリチップに４のメモリバンクがある場合
には、それぞれのメモリバンクにおいて２個ずつのメイ
ンアンプの出力端子が接続されるよう配置される。上記
グローバル入出力線ＧＩＯＴとＧＩＯＢは、図１５にお
いてメインアンプＭＡの出力端子と出力バッファ６２の
入力端子及び入力バッファ６３の出力端子を接続する信
号伝達経路を構成する。

【００７１】図１１には、この発明に係る半導体記憶装
置の動作の一例を説明するためのタイミング図が示され
ている。同図（Ａ）にはリードモードの例が示され、同
図（Ｂ）にはライトモードの例が示されている。同図の
ようにクロック信号ＣＬＫ（／ＣＬＫ）の立ち上がりと
立ち下がりの変化タイミングに同期してデータの入力
（書き込み）や出力（読み出し）が行われるＤＤＲのシ
ンクロナスＤＲＡＭでは、クロック信号ＣＬＫの半周期
の間に前記プリチャージ動作を行う必要があり、前記の
ような短絡ＭＯＳＦＥＴＭ１とＭ２を設けることの意義
が大きいものとなる。

【００７２】図１２には、この発明を説明するためのタ
イミング図が示されている。同図には、シンクロナスＤ
ＲＡＭ（以下、ＳＤＲＡＭと略する）とＤＤＲのＳＤＲ
ＡＭの動作が比較して示されている。ＤＤＲのＳＤＲＡ
Ｍでは、同じクロック周波数でも、２倍の速度でデータ
の入力や出力を行うことができる。このことは、前記の
ようなメイン入出力線ＭＩＯやローカル入出力線ＬＩＯ
のプリチャージ期間が短くなることを意味する。

【００７３】したがって、クロック周波数を高くし、上
記のようなＤＤＲ動作を行わせる場合において、上記メ
イン入出力線ＭＩＯやローカル入出力線ＬＩＯのプリチ
ャージ期間の確保がネックとなって高速化を妨げるもの
である。本願発明では、基本的には上記メイン入出力線
ＭＩＯとローカル入出力線ＬＩＯとを接続するＩＯスイ
ッチ（選択回路）の両側に短絡ＭＯＳＦＥＴを設けると
いう単純な構成により、かかる問題を解決することがで
きるという優れた作用効果を奏する。

【００７４】図１３には、この発明に係るダイナミック
型ＲＡＭのセンスアンプ部の一実施例の回路図が示され
ている。この実施例のＭＯＳＦＥＴに付された回路記号
は、図１５に示したものと対応し、前記図７〜図９に示
されたＭＯＳＦＥＴと一部重複しているが、それぞれは
別個の回路機能を持つものであると理解されたい。

【００７５】センスアンプの単位回路を前記説明したよ
うにＮチャンネル型ＭＯＳＦＥＴＱ５とＱ６及びＰチャ
ンネル型ＭＯＳＦＥＴＱ７とＱ８から構成される。これ
らのラッチ形態のＮチャンネル型ＭＯＳＦＥＴＱ５とＱ
６及びＰチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソース
は、前記同じサブアレイに対応して設けられる図示しな
い他の同様なセンスアンプを構成するＮチャンネル型Ｍ
ＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦＥＴのソースと
をそれぞれ共通接続される共通ソース線ＣＳＮとＣＳＰ
に接続される。

【００７６】上記共通ソース線ＣＳＮには、タイミング
信号ＳＡＮを受けるＮチャンネル型ＭＯＳＦＥＴＱ１４
を介して動作電圧ＶＳＳＡが供給され、上記共通ソース
線ＣＳＰには、タイミング信号ＳＡＰを受けるＮチャン
ネル型ＭＯＳＦＥＴＱ１５を介して動作電圧ＶＤＬが供
給される。この実施例では、上記センスアンプの一方の
動作電圧とされる接地電位ＶＳＳＡは、前記周辺回路等
からのノイズの影響を受けないようにするために、その
接地電位ＶＳＳとは分離された接地線により外部端子か
ら供給される接地電位が与えられる。つまり、センスア
ンプに与えられる接地電位ＶＳＳＡは、上記周辺回路や
入出力回路とは別に設けられた配線により外部端子から
直接的に回路の接地電位が与えられる。

【００７７】上記ラッチ回路の一対の入出力ノード（セ
ンスノード）ＳＡＴとＳＡＢには、それらを短絡するイ
コライズＭＯＳＦＥＴＱ１１と、ハーフプリチャージ電
圧ＶＢＬＲを上記センスノードＳＡＴとＳＡＢに伝える
プリチャージＭＯＳＦＥＴＱ９とＱ１０とからなるプリ
チャージ回路が設けられる。また、上記センスノードＳ
ＡＴとＳＡＢは、ゲートにカラム選択信号ＹＳが供給さ
れるカラムスイッチＭＯＳＦＥＴＱ１２とＱ１３を介し
てローカル入出力線ＬＩＯＴとＬＩＯＢに接続される。
上記カラム選択信号ＹＳは、特に制限されないが、４対
のＬＩＯに対応した上記選択スイッチＭＯＳＦＥＴに共
通に供給される。そして、上記センスアンプ部を挟んで
左側に設けられる相補ビット線ＢＬＬＴ，ＢＬＬＢとの
間には、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２が
設けられ、右側に設けられる相補ビット線ＢＬＲＴとＢ
ＬＲＢとの間には、シェアードスイッチＭＯＳＦＥＴＱ
３とＱ４が設けられる。

【００７８】上記シェアードスイッチＭＯＳＦＥＴＱ１
とＱ２のゲートには、制御信号ＳＨＬが供給され、上記
シェアードスイッチＭＯＳＦＥＴＱ３とＱ４のゲートに
は、制御信号ＳＨＲが供給される。上記センスアンプ部
の左側の相補ビット線ＢＬＬＴとＢＬＬＢとそれと直交
するように配置されたサブワード線ＳＷＬ１，ＳＷＬ２
等とのそれぞれの交点に前記のようなアドレス選択ＭＯ
ＳＦＥＴＱｍと記憶キャパシタＣｓからなるダイナミッ
ク型メモリセルが設けられる。同様に、上記センスアン
プ部の右側の相補ビット線ＢＬＲＴとＢＬＲＢとそれと
直交するように配置されたサブワード線ＳＷＬ３，ＳＷ
Ｌ４等とのそれぞれの交点に前記のようなアドレス選択
ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓからなるダイナ
ミック型メモリセルが設けられる。

【００７９】図１４には、この発明に係るダイナミック
型ＲＡＭに用いられるセンスアンプ部の一実施例の概略
素子レイアウト図が示されている。この実施例では、セ
ンスアンプを駆動するパワースイッチＭＯＳＦＥＴＱ１
４とＱ１５が、センスアンプ列に沿って分散して配置さ
れる。つまり、前記のような交差エリアに大きなサイズ
として纏めて配置されるのではなく、センスアンプ列の
中に分散して小さな素子サイズのパワースイッチＭＯＳ
ＦＥＴＱ１４とＱ１５が設けられる。

【００８０】特に制限されないが、この実施例では、１
６個の単位回路に対応して上記２つのＭＯＳＦＥＴＱ１
４とＱ１５が配置される。つまり、左端に設けられた単
位回路を例にして説明すると、上側から順にシェアード
スイッチＭＯＳＦＥＴＱ１，Ｑ２、プリチャージ回路を
構成するＭＯＳＦＥＴＱ９−１１、カラム選択回路を構
成するスイッチＭＯＳＦＥＴＱ１２，Ｑ１３、ＣＭＯＳ
ラッチ回路を構成するＰチャンネル型増幅ＭＯＳＦＥＴ
Ｑ７，Ｑ８、上記パワースイッチＭＯＳＦＥＴＱ１４と
Ｑ１５の形成領域を挟んでＣＭＯＳラッチ回路を構成す
るＮチャンネル型増幅ＭＯＳＦＥＴＱ５，Ｑ６、及びシ
ェアードスイッチＭＯＳＦＥＴＱ３，Ｑ４のように配置
される。

【００８１】上記パワースイッチＭＯＳＦＥＴＱ１４と
Ｑ１５は、センスアンプ列に沿ってゲートが延長される
よう、例えば上記シェアードスイッチＭＯＳＦＥＴＱ
１，Ｑ２等に比べてチャンネル幅が十分に大きく、言い
換えるならば、素子サイズが大きく形成されて大きな電
流を流すことができるようにされる。この場合、Ｎチャ
ンネル型ＭＯＳＦＥＴの共通ソース線ＣＳＮを駆動する
ＭＯＳＦＥＴＱ１４は、そのゲートに供給される電圧が
ＶＤＬのように比較的低い電位であるために、ゲートに
電源電圧ＶＤＤ又は昇圧電圧ＶＰＰが供給されるＭＯＳ
ＦＥＴＱ１５に比べて大きなサイズにされる。

【００８２】このようにセンスアンプを駆動するパワー
スイッチＭＯＳＦＥＴを分散配置した場合には、センス
ノードとパワースイッチＭＯＳＦＥＴとの間の距離が短
くでき、サブアレイに設けられる複数のセンスアンプの
動作タイミングを相互に均一にすることができるととも
に、前記クロスエリアを他の一対からなる短絡ＭＯＳＦ
ＥＴＭ１とＭ２、これに加えてもＭＯＳＦＥＴＱ４〜Ｑ
７等からなるサブ増幅回路、あるいは必要に応じてＭＯ
ＳＦＥＴＭ３〜Ｍ６のようなプリチャージＭＯＳＦＥＴ
を設けるために有効利用することができる。

【００８３】上記の実施例から得られる作用効果は、下
記の通りである。 （１） メモリセルアレイの複数の相補ビット線対の信
号をそれぞれ複数からなる第１増幅回路で増幅し、上記
複数の第１増幅回路を第１選択回路で選択して第１共通
相補線対に接続し、かかる各回路を備えたメモリブロッ
クの複数個に対応して上記第１共通相補線対を第２選択
回路より第２共通相補線対に接続し、上記第２共通相補
線対に所定電圧を与える第１プリチャージ回路と、上記
第２共通相補線対に伝えられた上記メモリセルからの読
み出し信号増幅する増幅回路とを含む半導体記憶装置に
おいて、上記複数からなる第１選択回路の両側に上記第
１共通相補線対及び第２共通相補対をそれぞれ短絡する
一対の短絡ＭＯＳＦＥＴを設け、上記第１プリチャージ
回路によるプリチャージ期間に上記第２選択回路を選択
状態にするとともに上記短絡ＭＯＳＦＥＴをオン状態に
して上記各信号線対の電位を等しくすることにより、信
号伝達に必要な電圧を確保しつつ信号伝達を高速に行う
ようにすることができるという効果が得られる。

【００８４】（２） 上記のような構成に加えて、上記
相補ビット線対に上記第１増幅回路の動作電圧の中間電
圧を供給する第２プリチャージ回路を設け、上記ワード
線の選択によってメモリセルから一方のビット線に現れ
た読み出し信号を、他方のビット線の上記プリチャージ
された中間電圧を参照電圧として第１増幅回路が増幅動
作を行うものとし、上記第１共通相補線対には上記第１
選択回路において非選択にされた第１共通相補線対を上
記中間電圧にプリチャージする第３プリチャージ回路を
設けることにより、動作の安定化も図ることができると
いう効果が得られる。

【００８５】（３） 上記のような構成に加えて、上記
第１増幅回路として、そのゲートとドレインとが交差接
続されてなる一対のＰチャンネル型ＭＯＳＦＥＴとＮチ
ャンネル型ＭＯＳＦＥＴからなるＣＭＯＳラッチ回路
と、センスアンプの動作期間に上記Ｐチャンネル型ＭＯ
ＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのソースにそれ
ぞれ動作電圧を与えるスイッチＭＯＳＦＥＴとすること
により、高感度のセンス動作を行わせることもできると
いう効果が得られる。

【００８６】（４） ダイナミック型ＲＡＭにおいて、
カラム選択信号により制御されるカラム選択回路により
上記センスアンプの入出力ノードをローカル入出力線対
に接続するメモリブロックの複数個に対して、選択回路
とを設けてメイン入出力線対と接続し、上記メイン入出
力線対に所定電圧を与える第１プリチャージ回路を設け
るとともに、上記複数からなる選択回路の両側に上記ロ
ーカル入出力線対及びメイン入出力線対をそれぞれ短絡
する一対の短絡ＭＯＳＦＥＴを設け、上記第１プリチャ
ージ回路によるプリチャージ期間に上記一対の短絡ＭＯ
ＳＦＥＴをオン状態にして上記メイン入出力線対及びロ
ーカル入出力線対電位を等しくすることにより、読み出
し動作や書き込み動作での信号伝達に必要な電圧を確保
しつつ信号伝達を高速に行うようにすることができると
いう効果が得られる。

【００８７】（５） 上記のような構成に加えて、上記
相補ビット線対に上記センスアンプの動作電圧の中間電
圧を供給する第２プリチャージ回路を設けて上記ワード
線の選択によってメモリセルから一方のビット線に現れ
た読み出し信号を、他方のビット線の上記プリチャージ
された中間電圧を参照電圧として用い、上記ローカル入
出力線対には第３プリチャージ回路を設け、上記選択回
路において非選択にされれたローカル入出力線対を上記
中間電圧にプリチャージすることにより動作の安定化も
図ることができるという効果が得られる。

【００８８】（６） 上記のような構成に加えて、上記
センスアンプの入出力ノードを中心にして左右に相補ビ
ット線対を配置してシェアードスイッチＭＯＳＦＥＴで
選択し、上記ワード線をメインワード線と、かかるメイ
ンワード線に対して共通に割り当てられてなる複数のサ
ブワード線の階層構成としてメインワード線の信号とサ
ブワード選択線の信号でサブワードドライバによりサブ
ワード線を選択し、メモリセルアレイの端部を除いてサ
ブワードドライバを中心にして左右に設けられるサブワ
ード線の選択信号を形成し、メモリセルアレイの端部を
除いてセンスアンプを中心にして左右に設けられる相補
ビット線からの増幅信号をセンスすることにより、サブ
ワード線及び相補ビット線の高密度配置も可能になると
いう効果が得られる。

【００８９】（７） 上記のような構成に加えて、上記
サブワードドライバと上記センスアンプにより囲まれる
領域に上記メモリセルがマトリックス状態に配置されて
サブアレイを構成し、幾何学的に互いに隣接するサブア
レイに対応した上記サブワードドライバと上記センスア
ンプとに挟まれる交差領域に、上記選択回路と、上記一
対の短絡ＭＯＳＦＥＴとを設けることにより、高密度配
置も可能になるという効果が得れらる。

【００９０】（８） 上記のような構成に加えて、上記
ラッチ回路にはパワースイッチＭＯＳＦＥＴを介して上
記動作電圧を与え、かかるパワースイッチＭＯＳＦＥＴ
を上記センスアンプが形成される半導体領域において、
そこに形成される複数個のラッチ回路をそれぞれが分担
するように複数組を設けることにより、上記交差領域の
有効利用化を図ることもできるという効果が得られる。

【００９１】（９） 上記のような構成に加えて、上記
一対の短絡ＭＯＳＦＥＴを共通の制御信号が供給される
Ｐチャンネル型ＭＯＳＦＥＴとすることにより、制御信
号線を減らすとともに通常の信号レベルによりプリチャ
ージ電圧ＶＤＬに対応した短絡動作を行わせることもで
きるという効果が得られる。

【００９２】（１０） 上記のような構成に加えて、上
記制御信号を第１プリチャージ回路のプリチャージ制御
信号と同一とすることにより、制御回路の簡略化を図る
ことができるという効果が得られる。

【００９３】（１１） 上記のような構成に加えて、上
記ローカル入出力線対には、ゲートとドレインとが交差
接続されてなるＭＯＳＦＥＴを含み、そこに伝えられる
信号を増幅するサブ増幅回路を上記交差領域において更
に設けることにより、短絡ＭＯＳＦＥＴの短絡動作をい
っそう効果的に活用して読み出し及び書き込みの高速動
作化を図ることができるという効果が得られる。

【００９４】（１２） 上記のような構成に加えて、上
記選択回路のそれぞれに対応し、上記第１プリチャージ
回路と同じ第４プリチャージ回路を更に設けることによ
り、プリチャージ動作の高速化を図ることができるとい
う効果が得られる。

【００９５】（１３） 上記のような構成に加えて、上
記第４プリチャージ回路を上記メイン入出力線対側と上
記ローカル入出力線対側の双方に設けつつ、ローカル入
出力線対側に設けられた第４プリチャージ回路をそれに
対応したローカル入出力線対が非選択のときには動作が
停止させることにより、プリチャージ動作のいっそうの
高速化と非選択ビット線の安定化を図ることができると
いう効果が得られる。

【００９６】（１４） 上記のような構成に加えて、上
記第１プリチャージ回路と第４プリチャージ回路をＰチ
ャンネル型ＭＯＳＦＥＴにより構成することにより、制
御信号の共通化を図りつつ、その信号レベルを通常の論
理レベルを用いることができるという効果が得られる。

【００９７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図
１、図２等に示したダイナミック型ＲＡＭにおいてメモ
リアレイ、サブアレイ及びサブワードドライバの構成
は、種々の実施形態を採ることができるし、ダイナミッ
ク型ＲＡＭの入出力インターフェイスは、シンクロナス
仕様の他にランバス仕様等に適合したもの等種々の実施
形態を採ることができるものである。

【００９８】ワード線は、前記のような階層ワード線方
式の他にワードシャント方式を採るものであってもよ
い。半導体記憶装置は、前記のようなＤＲＡＭの他にス
タティック型ＲＡＭやＥＰＲＯＭ、あるいはＥＥＰＲＯ
Ｍのような読み出し専用メモリにおいてもＩＯ線を前記
のような階層構造にするものには同様に適用できるもの
である。この発明は、ＩＯ線を前記のような階層構造に
する半導体記憶装置及びそのようなメモリ回路を含む半
導体装置に広く利用できる。

【００９９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。メモリセルアレイの複数の相補ビット
線対の信号をそれぞれ複数からなる第１増幅回路で増幅
し、上記複数の第１増幅回路を第１選択回路で選択して
第１共通相補線対に接続し、かかる各回路を備えたメモ
リブロックの複数個に対応して上記第１共通相補線対を
第２選択回路より第２共通相補線対に接続し、上記第２
共通相補線対に所定電圧を与える第１プリチャージ回路
と、上記第２共通相補線対に伝えられた上記メモリセル
からの読み出し信号増幅する増幅回路とを含む半導体記
憶装置において、上記複数からなる第１選択回路の両側
に上記第１共通相補線対及び第２共通相補対をそれぞれ
短絡する一対の短絡ＭＯＳＦＥＴを設け、上記第１プリ
チャージ回路によるプリチャージ期間に上記第２選択回
路を選択状態にするとともに上記短絡ＭＯＳＦＥＴをオ
ン状態にして上記各信号線対の電位を等しくすることに
より、信号伝達に必要な電圧を確保しつつ信号伝達を高
速に行うようにすることができる。

【図面の簡単な説明】

【図１】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略チップレイアウト図である。

【図２】この発明に係るダイナミック型ＲＡＭにおける
１つのメモリバンクを構成するメモリアレイの一実施例
を示す概略レイアウト図である。

【図３】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。

【図４】この発明に係るダイナミック型ＲＡＭにおける
１つのメモリバンクを構成するメモリアレイの一実施例
を示す概略レイアウト図である。

【図５】図４に示したメモリアレイの一部拡大図であ
る。

【図６】この発明に係るダイナミック型ＲＡＭにおける
１つのメモリバンクを構成するメモリアレイの一実施例
を示す概略レイアウト図である。

【図７】この発明に係る半導体記憶装置の一実施例を示
す要部回路図である。

【図８】この発明に係る半導体記憶装置の他の一実施例
を示す要部回路図である。

【図９】この発明に係る半導体記憶装置の他の一実施例
を示す要部回路図である。

【図１０】この発明に係る半導体記憶装置の一実施例を
示す要部回路図である。

【図１１】この発明に係る半導体記憶装置の動作の一例
を説明するためのタイミング図である。

【図１２】この発明に係る半導体記憶装置を説明するた
めのタイミング図である。

【図１３】この発明に係るダイナミック型ＲＡＭのセン
スアンプ部の一実施例を示す回路図である。

【図１４】この発明に係るダイナミック型ＲＡＭに用い
られるセンスアンプ部の一実施例を示す概略素子レイア
ウト図である。

【図１５】この発明に係るダイナミック型ＲＡＭの一実
施例を示す回路図である。

【図１６】この発明に係る半導体記憶装置の動作の一例
を示す動作波形図である。

【符号の説明】

ＩＳ…交差エリア、ＳＡ…センスアンプ、ＳＷＤ…サブ
ワードドライバ、ＹＤＥＣ…Ｙデコーダ、ＭＡ…メイン
アンプ、Ｑ１〜Ｑ１４…ＭＯＳＦＥＴ、Ｍ１，Ｍ２…短
絡ＭＯＳＦＥＴ、Ｍ３〜Ｍ６…プリチャージＭＯＳＦＥ
Ｔ、１１，１２…デコーダ，メインワードドライバ、１
５…サブアレイ、１６…センスアンプ、１７…サブワー
ドドライバ、１８…クロスエリア、５１…アドレスバッ
ファ、５２…プリデコーダ、５３…デコーダ、６１…メ
インアンプ、６２…出力バッファ、６３…入力バッフ
ァ、

───────────────────────────────────────────────────── フロントページの続き (72)発明者 井手 成八 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 永島 靖 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B024 AA07 AA15 BA07 BA10 BA29 CA16 CA21 5F083 AD00 GA01 GA09 LA03 LA04 LA09

Claims (23)

【特許請求の範囲】
1. 【請求項１】 複数のワード線と複数の相補ビット線対
   と及びこれらのワード線と相補ビット線対に対応して設
   けられた複数のメモリセルからなるメモリセルアレイ
   と、 上記複数の相補ビット線対の信号をそれぞれ増幅する複
   数からなる第１増幅回路と、 上記複数の第１増幅回路を選択する第１選択回路と、 上記第１選択回路に対して設けられる第１共通相補線対
   とをそれぞれ備えてなるメモリブロックの複数個と、 上記複数個のメモリブロックに対応した上記第１共通相
   補線対を選択する複数の第２選択回路と、 上記複数の第２選択回路に対して設けられる第２共通相
   補線対と、 上記第２共通相補線対に所定電圧を与える第１プリチャ
   ージ回路と、 上記第２共通相補線対に伝えられた上記メモリセルから
   の読み出し信号増幅する増幅回路とを備えてなり、 上記複数からなる第２選択回路の両側に上記第１共通相
   補線対及び第２共通相補対をそれぞれ短絡する一対のＭ
   ＯＳＦＥＴを設け、 上記第１プリチャージ回路によるプリチャージ期間に上
   記第２選択回路を選択状態にするとともに上記一対の短
   絡ＭＯＳＦＥＴをオン状態にし、対応する第２選択回路
   の両側の電圧を上記第１プリチャージ回路から供給され
   る上記所定電位に対応した電圧にほぼ等しくしてなるこ
   とを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記相補ビット線対は、上記第１増幅回路の動作電圧の
   中間電圧を供給する第２プリチャージ回路が設けられ、 上記第１増幅回路は、上記ワード線の選択によってメモ
   リセルから一方のビット線に現れた読み出し信号を、他
   方のビット線の上記プリチャージされた中間電圧を参照
   電圧として増幅動作を行うものであり、 上記第１共通相補線対には第３プリチャージ回路が設け
   られ、上記第１選択回路において非選択にされれた第１
   共通相補線対を上記中間電圧にプリチャージすることを
   特徴とする半導体記憶装置。
3. 【請求項３】 請求項２において、 上記第１増幅回路は、そのゲートとドレインとが交差接
   続されてなる一対のＰチャンネル型ＭＯＳＦＥＴとＮチ
   ャンネル型ＭＯＳＦＥＴからなるＣＭＯＳラッチ回路
   と、センスアンプの動作期間に上記Ｐチャンネル型ＭＯ
   ＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのソースにそれ
   ぞれ動作電圧を与えるスイッチＭＯＳＦＥＴからなるこ
   とを特徴とする半導体記憶装置。
4. 【請求項４】 複数からなるダイナミック型メモリセル
   のアドレス選択端子がそれぞれに接続されてなる複数の
   ワード線と、 複数からなるダイナミック型メモリセルがそれぞれに接
   続されてなる複数対の相補ビット線対と、 動作タイミング信号に対応して動作電圧が与えられ、上
   記相補ビット線対の信号をそれぞれ増幅する複数からな
   るラッチ回路からなるセンスアンプと、 カラム選択信号によりスイッチ制御されるカラム選択回
   路と、 上記カラム選択回路により上記センスアンプの入出力ノ
   ードに接続されるローカル入出力線対とそれぞれ備えて
   なるメモリブロックの複数個と、 選択信号によりスイッチ制御され、上記複数のメモリブ
   ロックに対して設けられる選択回路と、 上記選択回路を介して上記複数のメモリブロックに対応
   した複数のローカル入出力線に接続されるメイン入出力
   線対と、 上記メイン入出力線対に所定電圧を与える第１プリチャ
   ージ回路と、 上記メイン入出力線対に伝えられた上記メモリセルから
   の読み出し信号増幅するメインアンプとを備えてなり、 上記複数からなる選択回路の両側に上記ローカル入出力
   線対及びメイン入出力線対をそれぞれ短絡する一対の短
   絡ＭＯＳＦＥＴを設け、上記第１プリチャージ回路によ
   るプリチャージ期間に上記一対の短絡ＭＯＳＦＥＴをオ
   ン状態にしてなることを特徴とする半導体記憶装置。
5. 【請求項５】 請求項４において、 上記相補ビット線対は、上記センスアンプの動作電圧の
   中間電圧を供給する第２プリチャージ回路が設けられ、 上記センスアンプは、上記ワード線の選択によってメモ
   リセルから一方のビット線に現れた読み出し信号を、他
   方のビット線の上記プリチャージされた中間電圧を参照
   電圧として増幅動作を行うものであり、 上記ローカル入出力線対には第３プリチャージ回路が設
   けられ、上記選択回路において非選択にされれたローカ
   ル入出力線対を上記中間電圧にプリチャージすることを
   特徴とする半導体記憶装置。
6. 【請求項６】 請求項５において、 上記センスアンプの入出力ノードには、それを中心にし
   て左右に配置される相補ビット線対と、かかる左右に配
   置された相補ビット線対を上記入出力ノードに選択的に
   接続させるシェアードスイッチＭＯＳＦＥＴを更に備
   え、 上記ワード線は、メインワード線と、かかるメインワー
   ド線に対して共通に割り当てられてなる複数のサブワー
   ド線とからなり、 上記サブワード線に上記ダイナミック型メモリセルのア
   ドレス選択ＭＯＳＦＥＴのゲートが接続され、 上記サブワード線は、上記メインワード線の信号とサブ
   ワード選択線の信号とを受けるサブワードドライバによ
   り上記複数のうちの１つが選択されるものであり、 上記サブワードドライバは、メモリセルアレイの端部を
   除いてそれを中心にして左右に設けられるサブワード線
   の選択信号を形成するものであり、 上記センスアンプは、メモリセルアレイの端部を除いて
   それを中心にして左右に設けられる相補ビット線からの
   増幅信号をセンスするものであることを特徴とする半導
   体記憶装置。
7. 【請求項７】 請求項６において、 上記サブワードドライバと上記センスアンプとが形成さ
   れる半導体領域において、これらにより囲まれる領域に
   上記メモリセルがマトリックス状態に配置されてサブア
   レイが構成され、 上記半導体領域上において幾何学的に互いに隣接するサ
   ブアレイに対応した上記サブワードドライバと上記セン
   スアンプとに挟まれる交差領域に、上記選択回路と、上
   記一対の短絡ＭＯＳＦＥＴとが設けられることを特徴と
   する半導体記憶装置。
8. 【請求項８】 請求項７において、 上記ラッチ回路にはパワースイッチＭＯＳＦＥＴを介し
   て上記動作電圧が与えられるものであり、 かかるパワースイッチＭＯＳＦＥＴは、上記センスアン
   プが形成される半導体領域において、そこに形成される
   複数個のラッチ回路をそれぞれが分担するように複数組
   が設けられるものであることを特徴とする半導体記憶装
   置。
9. 【請求項９】 請求項４ないし８のいずれかにおいて、 上記一対の短絡ＭＯＳＦＥＴは、共通の制御信号が供給
   されるＰチャンネル型ＭＯＳＦＥＴであることを特徴と
   する半導体記憶装置。
10. 【請求項１０】 請求項９において、 上記制御信号は、上記第１プリチャージ回路のプリチャ
    ージ制御信号と同一であることを特徴とする半導体記憶
    装置。
11. 【請求項１１】 請求項８ないし１０のいずれかにおい
    て、 上記ローカル入出力線対には、ゲートとドレインとが交
    差接続されてなるＭＯＳＦＥＴを含み、そこに伝えられ
    る信号を増幅するサブ増幅回路が上記交差領域において
    更に設けられてなることを特徴とする半導体記憶装置。
12. 【請求項１２】 請求項７において、 上記選択回路のそれぞれに対応し、上記第１プリチャー
    ジ回路と同じ第４プリチャージ回路が更に設けられるこ
    とを特徴とする半導体記憶装置。
13. 【請求項１３】 請求項１２において、 上記第４プリチャージ回路は、上記メイン入出力線対側
    と上記ローカル入出力線対側の双方に設けられ、 ローカル入出力線対側に設けられた第４プリチャージ回
    路は、それに対応したローカル入出力線対が非選択のと
    きには動作が停止されることを特徴とする半導体記憶装
    置。
14. 【請求項１４】 請求項１２又は１３において、 上記第１プリチャージ回路と第４プリチャージ回路は、
    Ｐチャンネル型ＭＯＳＦＥＴにより構成されるものであ
    ることを特徴とする半導体記憶装置。
15. 【請求項１５】 複数のワード線と、 複数のビット線と、 上記複数のワード線と上記複数のビット線に対応して設
    けられる複数メモリセルと、 上記複数のビット線に結合され、上記複数のビット線の
    電圧を増幅する第１の増幅回路と、 上記複数ワード線に信号を与える回路と、 上記複数ビット線に対応して設けられ、データを伝送す
    る第１伝送線対と、 データを伝送する第２伝送線対と、 上記第２伝送線対に結合され、上記第２伝送線対の電圧
    を増幅する第２の増幅回路と、 上記第１伝送線対と上記第２伝送線対との問に結合され
    たスイッチ回路と、 上記第１伝送線対を構成する２つの伝送線の問に結合さ
    れたソース−ドレイン経路を有するＰチャンネル型の第
    １ＭＯＳＦＥＴと、 上記第２伝送線対を構成する２つの伝送線の間に結合さ
    れたソース−ドレイン経路を有するＰチャンネル型の第
    ２ＭＯＳＦＥＴとを含む半導体装置であって、 上記複数のワード線、上記複数のビット線及び上記複数
    メモリセルは、第１の４辺形領域内に形成され、 上記第１の増幅回路は、上記複数のビット線の延長方向
    であって上記第１の４辺形領域に隣接する第２の４辺形
    領域内に形成され、 上記複数のワード線に信号を与える回路は、上記複数の
    ワード線の延長方向であって上記第１の４辺形領域に隣
    接する第３の４辺形領域内に形成され、 上記第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴは、上記第
    ２及び第３の４辺形領域に隣接する第４の４辺形領域内
    に形成されることを特徴とする半導体装置。
16. 【請求項１６】 請求項１５において、 上記スイッチ回路は、上記第１伝送線対のうちの一方と
    上記第２伝送線対のうちの一方との間につ結合されたソ
    ース・ドレインを有する第３ＭＯＳＦＥＴと、上記第１
    伝送線対のうちの他方と上記第２伝送線対のうちの他方
    との問に結合されたソース・ドレインを有する第４ＭＯ
    ＳＦＥＴとを含むことを特徴とする半導体装置。
17. 【請求項１７】 請求項１５において、 上記スイッチ回路は、上記第４の４辺形領域内に形成さ
    れることを特徴とする半導体装置。
18. 【請求項１８】 請求項１５において、 上記複数ビット線は複数のビット線対を構成し、 上記第１の増幅回路は、上記複数ビット線対に対応して
    設けられた複数の単位増幅回路を含むことを特徴とする
    半導体装置。
19. 【請求項１９】 複数のワード線と、 複数のビット線と、 上記複数のワード線と上記複数のビット線に対応して設
    けられる複数メモリセルと、 上記複数のビット線に結合され、上記複数のビット線の
    電圧を増幅する第１の増幅回路と、 上記複数ビット線に対して共通に設けられ、データを伝
    送する第１伝送線対と、 データを伝送する第２伝送線対と、 上記第２伝送線対に結合され、上記第２伝送線対の電圧
    を増幅する第２の増幅回路と、 上記第１伝送線対と上記第２伝送線対との間に結合され
    た第１スイッチ回路と、 上記第１伝送線対を構成する２つの伝送線の間に結合さ
    れた第２スイッチ回路と、 上記第１伝送線対に結合され、上記第１伝送線対に第１
    電圧を供給する第１電圧供給回路と、 上記第２伝送線対に結合され、上記第２伝送線対に第２
    電圧を供給する第２電圧供給回路とを含み、 上記第２スイッチ回路は、上記第１電圧供給回路が上記
    第１電圧を上記第１伝送線対に供給する際と上記２電圧
    供給回路が上記第２電圧を上記第２伝送線対に供給する
    際とのそれぞれにおいて導通状態とされることを特徴と
    する半導体装置。
20. 【請求項２０】 請求項１９において、 上記第２スイッチ回路は、第１伝送線対を構成する２つ
    の伝送線の間に結合されたソース−ドレイン経路を有す
    る第１ＭＯＳＦＥＴを含み、 上記第１スイッチ回路は、上記第１伝送線対のうちの一
    方と上記第２伝送線対のうちの一方との間に結合された
    ソース−ドレインを有する第２ＭＯＳＦＥＴと、上記第
    １伝送線対のうちの他方と上記第２伝送線対のうちの他
    方との問に結合されたソース−ドレインを有する第３Ｍ
    ＯＳＦＥＴとを含むことを特徴とする半導体装置。
21. 【請求項２１】 請求項１９において、 上記第１電圧は、上記第１増幅回路のプリチャージ電圧
    とされ、 上記第２電圧は、上記第２増幅回路のプリチャージ電圧
    とされ、 上記第１電圧と上記第２電圧とは異なる電圧であること
    を特徴とする半導体装置。
22. 【請求項２２】 複数のワード線と、 複数のビット線と、 上記複数のワード線と上記複数のビット線に対応して設
    けられる複数メモリセルと、 上記複数のビット線に結合され、上記複数のビット線の
    電圧を増幅する第１の増幅回路と、 上記複数ビット線に対して設けられ、データを伝送する
    第１伝送線対と、 データを伝送する第２伝送線対と、 上記第２伝送線対に結合され、上記第２伝送線対の電圧
    を増幅する第２の増幅回路と、 上記第１伝送線対と上記第２伝送線対との間に結合され
    た第１スイッチ回路と、 上記第１伝送線対を構成する２つの伝送線の間に結合さ
    れた第２スイッチ回路と、 上記第２伝送線対を構成する２つの伝送線の間に結合さ
    れた第３スイッチ回路を含み、 上記第２スイッチ回路と上記第３スイッチ回路は、共通
    信号により制御されることを特徴とする半導体装置。
23. 【請求項２３】 請求項２２において、 上記第２スイッチ回路は、上記第１伝送線対を構成する
    ２つの伝送線の問に結合されたソース−ドレインを有す
    るＰチャンネル型の第１ＭＯＳＦＥＴを含み、 上記第３スイッチ回路は、上記第２伝送線対を構成する
    ２つの伝送線の問に結合されたソース−ドレインを有す
    るＰチャンネル型の第２ＭＯＳＦＥＴを含み、上記第１
    ＭＯＳＦＥＴのゲートと上記第２ＭＯＳＦＥＴのゲート
    は、上記共通信号を受け、 上記第１スイッチ回路は、上記第１伝送線対のうちの一
    方と上記第２伝送線対のうちの一方との間につ結合され
    たソース・ドレインを有する第３ＭＯＳＦＥＴと、上記
    第１伝送線対のうちの他方と上記第２伝送線対のうちの
    他方との問に結合されたソース・ドレインを有する第４
    ＭＯＳＦＥＴとを含むことを特徴とする半導体装置。