JP2011034629A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2011034629A
JP2011034629A JP2009179616A JP2009179616A JP2011034629A JP 2011034629 A JP2011034629 A JP 2011034629A JP 2009179616 A JP2009179616 A JP 2009179616A JP 2009179616 A JP2009179616 A JP 2009179616A JP 2011034629 A JP2011034629 A JP 2011034629A
Authority
JP
Japan
Prior art keywords
circuit
output
pipeline
address
operation mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2009179616A
Other languages
English (en)
Inventor
Takahiko Fukiage
貴彦 吹上
Junji Shimizu
淳史 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2009179616A priority Critical patent/JP2011034629A/ja
Priority to US12/627,768 priority patent/US8259526B2/en
Publication of JP2011034629A publication Critical patent/JP2011034629A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

【課題】パラレルな内部信号をシリアルに外部に出力する複数の仕様を１チップに統合する。
【解決手段】転送回路１１０は、段数の異なるパイプライン回路Ｐ１，Ｐ２と、第１及び第２のリードデータをパイプライン回路Ｐ１，Ｐ２に排他的に供給するスイッチ回路１１１〜１１４を含む。転送回路１２０は、段数の異なるパイプライン回路Ｐ３，Ｐ４と、第３及び第４のリードデータをパイプライン回路Ｐ３，Ｐ４に排他的に供給するスイッチ回路１２１〜１２４を含む。転送回路１１０，１２０の出力は、マルチプレクス回路１３０から順次出力される。第１の動作モードが選択されている場合には、パイプライン回路Ｐ１〜Ｐ４が活性化される。第２の動作モードが選択されている場合には、パイプライン回路Ｐ１，Ｐ３が活性化され、パイプライン回路Ｐ２，Ｐ４が非活性化される。
【選択図】図４

Description

本発明は半導体装置に関し、特に、パラレルな内部信号をシリアルに外部に出力する半導体装置に関する。
近年のＤＲＡＭ（Dynamic Random Access Memory）は、クロックに同期して動作するシンクロナス型が主流である。シンクロナス型のＤＲＡＭに使用されるクロックは年々高速化しているが、ＤＲＡＭコア（バックエンド回路）は、プリチャージ動作やセンス動作などが必要であるため、クロック周波数にそのまま比例して高速化することは不可能である。このため、シンクロナス型のＤＲＡＭでは、ＤＲＡＭコア（バックエンド回路）と入出力端子に接続されクロック周波数に同期して動作するインタフェース部（フロントエンド回路）との間に「プリフェッチ回路」を設け、プリフェッチ回路によってパラレル−シリアル変換を行うことにより、見かけ上の高速動作を実現している（特許文献１参照）。
例えば、ＤＤＲ１型のシンクロナスＤＲＡＭでは、プリフェッチ回路にて２ビットのプリフェッチを行い、ＤＤＲ２型のシンクロナスＤＲＡＭでは、プリフェッチ回路にて４ビットのプリフェッチを行っている。これにより、外部に対して高いデータ転送レートを実現している。
特開２００１−５０１７７号公報
このように、ＤＤＲ１型のシンクロナスＤＲＡＭとＤＤＲ２型のシンクロナスＤＲＡＭとではプリフェッチ数が異なることから、これらは基本的に別個の製品であり、別々に設計、開発及び製造が行われている。しかしながら、これらを同じチップによって構成し、ＤＤＲ１型として使用するかＤＤＲ２型として使用するかを選択可能とすれば、製造コストを低減することができるものと考えられる。但しこの場合、プリデコード回路などの内部回路にどのようにして互換性を持たせるかが問題となる。
上記の問題は、ＤＤＲ１型のシンクロナスＤＲＡＭとＤＤＲ２型のシンクロナスＤＲＡＭを１チップに統合する場合に限らず、パラレルな内部信号をシリアルに外部に出力する複数の仕様を１チップに統合する場合において共通に生じる問題である。
本発明による半導体装置は、それぞれ第１乃至第４の出力信号を並列に出力する第１乃至第４のアンプと、第１の出力ノードと、前記第１及び第２の出力信号の一方を第１のタイミングで前記第１の出力ノードに転送する第１のパイプライン回路と、前記第１及び第２の出力信号の他方を前記第１のタイミングとは異なる第２のタイミングで前記第１の出力ノードに転送する第２のパイプライン回路とを含む第１の転送回路と、第２の出力ノードと、前記第３及び第４の出力信号の一方を第３のタイミングで前記第２の出力ノードに転送する第３のパイプライン回路と、前記第３及び第４の出力信号の他方を前記第３のタイミングとは異なる第４のタイミングで前記第２の出力ノードに転送する第２のパイプライン回路とを含む第２の転送回路と、前記第１及び第２の出力ノードからパラレルに出力される信号をシリアルに変換するマルチプレクス回路と、少なくとも前記第１及び第２の転送回路の動作を制御する制御回路と、を備え、前記制御回路は、第１の動作モードにおいては、前記第１乃至第４のパイプライン回路を並列に動作させることによって、前記第１乃至第４の出力信号を前記マルチプレクス回路からシリアルに出力させ、第２の動作モードにおいては、前記第１及び第３のパイプライン回路を動作させるとともに、前記第２及び第４のパイプライン回路の動作を停止させることによって、前記第１及び第２の出力信号の一方と前記第３及び第４の出力信号の一方を前記マルチプレクス回路からシリアルに出力させることを特徴とする。
本発明によれば、転送回路に含まれるパイプライン回路の動作を動作モードによって切り替えていることから、回路構成の複雑化を最小限に抑えつつ、パラレルな内部信号をシリアルに外部に出力する複数の仕様を１チップに統合することが可能となる。
図１は、本発明の好ましい実施形態による半導体記憶装置１０の構成を示すブロック図である。 プリフェッチ回路１００の構成を模式的に示すブロック図である。 アンプ選択回路２００の回路図である。 アンプ１０１〜１０４及び転送回路１１０，１２０の回路図である。 マルチプレクス回路１３０及び出力回路１４０の回路図である。 半導体記憶装置１０をＤＤＲ２型として使用する場合のリード動作を説明するためのタイミング図である。 半導体記憶装置１０をＤＤＲ１型として使用する場合のリード動作を説明するためのタイミング図である。
本発明の課題を解決する技術思想の代表的な例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明の代表的な技術思想は、転送回路に含まれる複数のパイプライン回路内に、同期信号に同期する回路段数の少ない第１のパイプライン回路と回路段数の多い第２のパイプライン回路が含まれている点に着目し、第１の動作モードが選択されている場合にはこれら第１と第２のパイプライン回路を並列に使用する一方、第２の動作モードが選択されている場合には回路段数の少ない第１のパイプライン回路のみを使用する。これにより、複数の動作モードのうち選択された一つの動作モードを実現するものである。これにより、仕様が第１の動作モードであるチップと、仕様が第２の動作モードであるチップを統合し、一つのチップをいずれの動作モードでも使用することが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体記憶装置１０の構成を示すブロック図である。
本実施形態による半導体記憶装置１０はＤＤＲ（Double Data Rate）型のシンクロナスＤＲＡＭ（Synchronous Dynamic Random Access Memory）であり、ＤＤＲ１型としても、ＤＤＲ２型としても用いることが可能である。したがって、ＤＤＲ１型として用いる場合にはプリフェッチ数は２ビットとなり、ＤＤＲ２型として用いる場合にはプリフェッチ数は４ビットとなる。
本実施形態による半導体記憶装置１０は、外部端子として、クロック端子１１、コマンド端子１２、アドレス端子１３、データ入出力端子１４を少なくとも備えている。
クロック端子１１は、同期信号であるクロック信号ＣＬＫが供給される端子であり、供給されたクロック信号ＣＬＫは、クロック入力回路２１に供給される。クロック入力回路２１の出力は、タイミング発生回路２２に供給される。タイミング発生回路２２は内部クロックＩＣＬＫ１を生成し、これらを各種内部回路に供給する役割を果たす。図１においては、パラレルシリアル変換制御回路３００、コマンドデコーダ３２とアドレスラッチ回路４２に出力されるが、不図示のその他の回路にも出力されている。
コマンド端子１２は、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳなどのコマンド信号が供給される端子である。これらのコマンド信号は、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫ１に同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する。内部コマンドＩＣＭＤにはアンプ活性化信号ＤＡＥ、パラレルシリアル変換制御信号ＰＳ、出力イネーブル信号ＯＥ及びＩＣＬＫが含まれており、これらは後述するアンプ選択回路２００、パラレルシリアル変換制御回路３００及びプリフェッチ回路１００に供給される。他の内部コマンドＩＣＭＤは、図示しない各種内部回路に供給される。アンプ活性化信号ＤＡＥ、パラレルシリアル変換制御信号ＰＳ、出力イネーブル信号ＯＥ、ＩＣＬＫ及び他の内部コマンドＩＣＭＤは、リードコマンドが発行された後、ＣＡＳレイテンシ（それは、コマンド投入からデータ入出力端子へリードデータが出力されるまでの同期信号ＣＬＫのカウント数を示す）を考慮して、それぞれが所定のタイミング及び異なるタイミングで活性化される。
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２は、内部クロックＩＣＬＫ１に同期してアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスＸＡについてはロウデコーダ５１に供給され、カラムアドレスＹＡについてはカラムデコーダ５２などに供給される。
ロウデコーダ５１は、ロウアドレスＸＡに基づいて、メモリセルアレイ６０に含まれる複数のワード線のうちいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センスアンプ列５３内の対応するセンスアンプＳＡに接続されている。
センスアンプ列５３に含まれるセンスアンプＳＡの選択は、カラムアドレスＹＡに基づきカラムデコーダ５２によって行われる。より具体的に説明すると、カラムデコーダ５２にはカラムアドレスＹＡの下位３ビット目であるＹ２から最上位ビットＹｎが入力されており、カラムデコーダ５２はこれに基づいて、センスアンプ列５３に含まれる複数のセンスアンプのうち４つのセンスアンプＳＡを選択する。つまり、一度に４ビットのデータ（リードデータ）がメモリセルアレイ６０から読み出される。センスアンプ列５３の４ビットのデータに対応する複数の出力信号Ａi（ｉ＝１〜４）は、プリフェッチ回路１００にパラレルに供給される。
プリフェッチ回路１００は、センスアンプ列５３からパラレルに供給されるリードデータをシリアルに変換してデータ入出力端子１４（ＤＱ）から出力するとともに、データ入出力端子１４にシリアルに入力されるライトデータをパラレル変換してセンスアンプ列５３に供給する役割を果たす。プリフェッチ回路１００の動作は、制御回路８０によって制御される。
モード設定回路２１０は、当該半導体記憶装置１０をＤＤＲ１型（第２の動作モード）として使用するかＤＤＲ２型（第１の動作モード）として使用するかを決めるモード情報が設定される回路である。尚、プリフェッチ数の設定は、ＥＥＰＲＯＭやヒューズ等の不揮発性素子、ワイヤボンディングオプションを指定する外部端子、この半導体装置を制御するコントローラから設定される揮発性素子等によって設定される。
制御回路８０は、アンプ選択回路２００及びパラレルシリアル変換制御回路３００を含んでいる。アンプ選択回路２００は、カラムアドレスＹＡの下位２ビット目であるＹ１（第１のアドレス信号）と、プリフェッチ数を設定するモード設定回路２１０の出力であるプリフェッチ数選択信号Ｓ４（モード設定信号）を受け、これらに基づいてアンプ選択信号ＤＡＥ１を生成する回路である。パラレルシリアル変換制御回路３００は、モード設定回路２１０の出力であるプリフェッチ数選択信号Ｓ４、パラレルシリアル変換制御信号ＰＳ、カラムアドレスＹＡの最下位ビットであるＹ０（第１の選択信号；第２のアドレス信号）及び下位２ビット目Ｙ１（第２の選択信号）に基づき、内部クロックＩＣＬＫ１に同期して各種制御信号Ｅ，Ｄ，ＴＲＩＧを生成する回路である。特に、それぞれ、制御信号Ｅ，Ｄに含まれる信号群について、プリフェッチ数選択信号Ｓ４とカラムアドレスＹ１により、８つの制御信号（転送制御信号Ｅ００，Ｅ０１，Ｅ１０，Ｅ１１，Ｄ００，Ｄ０１，Ｄ１０，Ｄ１１）がパラレルシリアル変換制御信号ＰＳに同期して生成される。具体的には、ＤＤＲ２型（４ビットプリフェッチ仕様の動作）においては、リードコマンド（ＲＥＡＤ）時のカラムアドレス（Ｙ１）がＬｏｗ（０）の場合、Ｅ００，Ｅ１１，Ｄ００，Ｄ１１のみが生成され、すべてのパイプラインＰ１〜Ｐ４が使用される。リードコマンド（ＲＥＡＤ）時のカラムアドレス（Ｙ１）がＨｉｇｈ（１）の場合、Ｅ０１，Ｅ１０，Ｄ０１，Ｄ１０のみが生成され、すべてのパイプラインＰ１〜Ｐ４が使用される。他方、ＤＤＲ１型（２ビットプリフェッチ仕様の動作）においては、Ｅ００，Ｅ１０，Ｄ００，Ｄ１０のみが生成され、パイプラインＰ１、Ｐ３のみが使用される。
以上が本実施形態による半導体記憶装置１０の全体構成である。以下、プリフェッチ回路１００を中心に、本実施形態による半導体記憶装置１０の構成についてより詳細に説明する。
図２は、プリフェッチ回路１００の構成を模式的に示すブロック図である。
図２に示すように、プリフェッチ回路１００は４つのアンプ１０１〜１０４と、２つの転送回路１１０，１２０と、マルチプレクス回路１３０と、出力回路１４０とを備えている。
アンプ１０１〜１０４は、それぞれ相補のデータバス対Ａ１〜Ａ４を介して供給されるリードデータを増幅し、これをシングルエンド型のデータバスＢ１〜Ｂ４に出力する回路である。アンプ１０１〜１０４の動作は、アンプ選択回路２００の出力であるアンプ選択信号ＤＡＥ１Ｔ（第６の制御信号），ＤＡＥ１Ｂ（第５の制御信号）によって制御される。より具体的には、アンプ１０１、１０３はアンプ選択信号ＤＡＥ１Ｂによって制御され、アンプ１０２、１０４はアンプ選択信号ＤＡＥ１Ｔによって制御される。アンプ選択信号ＤＡＥ１Ｔ，ＤＡＥ１Ｂは、図１に示したアンプ選択信号ＤＡＥ１に相当する。尚、アンプ１０１〜１０４は、それぞれ増幅したデータリードデータをラッチする機能を備えている。
図３は、アンプ選択回路２００の回路図である。
図３に示すように、アンプ選択回路２００は、アンプ活性化信号ＤＡＥ、カラムアドレスの下位２ビット目Ｙ１及びプリフェッチ数選択信号Ｓ４を受けて、アンプ選択信号ＤＡＥ１Ｂ，ＤＡＥ１Ｔを生成する論理ゲート回路によって構成される。アンプ活性化信号ＤＡＥは、コマンドデコーダ３２より供給される信号であり、リードコマンドが発行された後、ＣＡＳレイテンシを考慮した所定のタイミングで活性化される。また、プリフェッチ数選択信号Ｓ４は、モード設定回路２１０より供給される信号であり、当該半導体記憶装置１０をＤＤＲ１型として使用する場合にはローレベルに固定され、当該半導体記憶装置１０をＤＤＲ２型として使用する場合にはハイレベルに固定される。
かかる構成により、ＤＤＲ１型（２ビットプリフェッチ仕様の動作；第２の動作モード）が選択されている場合（Ｓ４＝Ｌ）には、アンプ活性化信号ＤＡＥが活性化すると、カラムアドレスの下位２ビット目Ｙ１に基づいてアンプ選択信号ＤＡＥ１Ｂ，ＤＡＥ１Ｔのいずれか一方が活性化される。つまり、アンプ１０１〜１０４のうち、アンプ１０１，１０３又はアンプ１０１，１０３が同時に活性化される。これに対し、ＤＤＲ２型（４ビットプリフェッチ仕様の動作；第１の動作モード）が選択されている場合（Ｓ４＝Ｈ）には、アンプ活性化信号ＤＡＥが活性化すると、カラムアドレスの下位２ビット目Ｙ１にかかわらず、アンプ選択信号ＤＡＥ１Ｂ，ＤＡＥ１Ｔの両方が活性化される。つまり、アンプ１０１〜１０４が同時に活性化される。
図２に戻り、アンプ１０１〜１０４に入力されるデータバス対Ａ１〜Ａ４は、センスアンプ列５３から読み出された４ビットのリードデータがそれぞれ供給される配線である。より具体的には、データバス対Ａ１はカラムアドレスＹ１＝０，Ｙ０＝０に割り当てられたリードデータ（第１のデータ）が読み出されるバスであり、データバス対Ａ２はカラムアドレスＹ１＝１，Ｙ０＝０に割り当てられたリードデータ（第２のデータ）が読み出されるバスであり、データバス対Ａ３はカラムアドレスＹ１＝０，Ｙ０＝１に割り当てられたリードデータ（第３のデータ）が読み出されるバスであり、データバス対Ａ４はカラムアドレスＹ１＝１，Ｙ０＝１に割り当てられたリードデータ（第４のデータ）が読み出されるバスである。データバス対Ａ１〜Ａ４を介して一度に読み出される４ビットのリードデータは、上述の通り、カラムアドレスの残りのビットＹ２〜Ｙｎによって定められる。
転送回路１１０は、データバスＢ１（第１のノード），Ｂ２（第２のノード）を介して供給されるリードデータをシリアルに変換する回路であり、シリアル変換されたリードデータはデータバスＣ１（第３のノード）に出力される。同様に、転送回路１２０は、データバスＢ３，Ｂ４を介して供給されるリードデータをシリアルに変換する回路であり、シリアル変換されたリードデータはデータバスＣ２に出力される。転送回路１１０，１２０は、それぞれ転送制御信号Ｅ，Ｄに基づいて動作する。転送制御信号Ｅ，Ｄは、いずれも複数の転送制御信号によって構成される信号群である。具体的には、後述する図４に開示されるように、転送制御信号Ｅは７つの転送制御信号Ｅ００，Ｅ１０，Ｅ０１，Ｅ１１，Ｅ１ａ，Ｅ２ａ，Ｅ２ｂからなる信号群であり、転送制御信号Ｄは７つの転送制御信号Ｄ００，Ｄ１０，Ｄ０１，Ｄ１１，Ｄ１ａ，Ｄ２ａ，Ｄ２ｂからなる信号群である。
マルチプレクス回路１３０は、データバスＣ１，Ｃ２を介して供給されるリードデータをシリアルに変換する回路であり、シリアル変換されたリードデータは出力回路１４０に供給される。マルチプレクス回路１３０の動作はトリガ信号ＴＲＩＧ（第７の制御信号）によって制御される。出力回路１４０は、マルチプレクス回路１３０より供給されたリードデータを、出力活性化信号ＯＥに同期してデータ入出力端子１４に出力する。
かかる構成により、プリフェッチ回路１００は、データバス対Ａ１〜Ａ４を介してパラレルに供給される４ビットのリードデータをシリアル変換し、データ入出力端子１４からシリアルにバースト出力することができる。以上はリード時における動作であり、ライト時においては、プリフェッチ回路１００に含まれる図示しない回路ブロックを用いて、リード時とは逆の動作（シリアル−パラレル変換）を行う。本実施形態では、ライト動作に用いる回路ブロックについては説明を省略する。
図４は、アンプ１０１〜１０４及び転送回路１１０，１２０の回路図である。
図４に示すように、アンプ１０１〜１０４のうち、アンプ１０１，１０３はアンプ選択信号ＤＡＥ１Ｂによって活性化され、アンプ１０２，１０４はアンプ選択信号ＤＡＥ１Ｔによって活性化される。これについては、図２を用いて説明したとおりである。アンプ１０１，１０２の出力は、データバスＢ１，Ｂ２を介して転送回路１１０に供給される。また、アンプ１０３，１０４の出力は、データバスＢ３，Ｂ４を介して転送回路１２０に供給される。尚、アンプ１０１〜１０４は、それぞれ増幅したデータリードデータをラッチする機能（不図示）を備えている。
転送回路１１０は２つのパイプライン回路Ｐ１，Ｐ２（第１と第２のパイプライン）を有している。
パイプライン回路Ｐ１は、ＣＭＯＳで構成されたトランスファゲート（スイッチ）１１１，１１２，１１５及びラッチ回路１１８ａ（遅延回路）によって構成されている。トランスファゲート１１１，１１２の入力端であるノードＮ０，Ｎ５はそれぞれデータバスＢ１，Ｂ２に接続されており、それぞれアンプ１０１，１０２の出力が供給される。トランスファゲート１１１，１１２は、排他的に活性化される転送制御信号Ｅ００（第１の制御信号），Ｅ１０（第２の制御信号）によってそれぞれ制御される。また、トランスファゲート１１１，１１２の出力端はいずれもパイプライン回路Ｐ１内のノードＮ１に接続されている。このため、パイプライン回路Ｐ１には、アンプ１０１，１０２の出力のいずれか一方が供給されることになる。
ノードＮ１に供給されたリードデータはラッチ回路１１８ａにてラッチされ、ノードＮ２に出力される。ノードＮ２に出力されたリードデータは、トランスファゲート１１５を介してパイプライン回路Ｐ１，Ｐ２の共通出力端であるノードＮ３に供給される。トランスファゲート１１５は、転送制御信号Ｅ１ａによって制御される。
パイプライン回路Ｐ２は、トランスファゲート１１３，１１４，１１６，１１７及びラッチ回路１１８ｂ，１１８ｃによって構成されている。トランスファゲート１１３，１１４の入力端であるノードＮ５，Ｎ０は、それぞれ上述したデータバスＢ２，Ｂ１に接続されている。トランスファゲート１１３，１１４は、排他的に活性化される転送制御信号Ｅ０１（第３の制御信号），Ｅ１１（第４の制御信号）によってそれぞれ制御される。また、トランスファゲート１１３，１１４の出力端はいずれもパイプライン回路Ｐ２内のノードＮ６に接続されている。このため、パイプライン回路Ｐ２には、アンプ１０１，１０２の出力のいずれか他方が供給されることになる。
ノードＮ６に供給されたリードデータはラッチ回路１１８ｂにてラッチされ、ノードＮ７に出力される。ノードＮ７に出力されたリードデータは、トランスファゲート１１６を介してノードＮ８に供給される。トランスファゲート１１６は、転送制御信号Ｅ２ａによって制御される。
ノードＮ８に供給されたリードデータはラッチ回路１１８ｃにてラッチされ、ノードＮ９に出力される。ノードＮ９に出力されたリードデータは、トランスファゲート１１７を介してパイプライン回路Ｐ１，Ｐ２の共通出力端であるノードＮ３に供給される。トランスファゲート１１７は、転送制御信号Ｅ２ｂによって制御される。
パイプライン回路Ｐ１，Ｐ２の共通出力端であるノードＮ３に出力されたリードデータは、ラッチ回路１１８ｄにてラッチされノードＮ４に出力される。ノードＮ４に出力されたリードデータは、内部クロック信号ＩＣＬＫに同期してリードデータを出力するクロックトバッファ１１９に供給される。クロックトバッファ１１９の出力端はデータバスＣ１に接続されており、これによってデータバスＣ１が駆動される。
同様に、転送回路１２０も２つのパイプライン回路Ｐ３，Ｐ４を有している。その回路構成は図４に示すように転送回路１１０（パイプライン回路Ｐ１，Ｐ２）の回路構成と同じである。つまり、パイプライン回路Ｐ３は、トランスファゲート１２１，１２２，１２５及びラッチ回路１２８ａによって構成され、パイプライン回路Ｐ４は、トランスファゲート１２３，１２４，１２６，１２７及びラッチ回路１２８ｂ，１２８ｃによって構成されている。また、パイプライン回路Ｐ３，Ｐ４の共通出力端であるノードＮ１３に出力されたリードデータは、ラッチ回路１２８ｄにてラッチされノードＮ１４に出力される。ノードＮ１４に出力されたリードデータは、内部クロック信号ＩＣＬＫに同期してリードデータを出力するクロックトバッファ１２９に供給され、これによってデータバスＣ２が駆動される。
転送回路１２０においては、トランスファゲート１２１〜１２４はそれぞれ転送制御信号Ｄ００，Ｄ１０，Ｄ０１，Ｄ１１によって制御され、トランスファゲート１２５〜１２７はそれぞれ転送制御信号Ｄ１ａ，Ｄ２ａ，Ｄ２ｂによって制御される。
図５は、マルチプレクス回路１３０及び出力回路１４０の回路図である。
図５に示すように、マルチプレクス回路１３０は、データバスＣ１に接続されたトライステートインバータ１３１と、データバスＣ２に接続されたトライステートインバータ１３２と、トライステートインバータ１３１，１３２の出力をラッチするラッチ回路１３３とを備えている。トライステートインバータ１３１，１３２には、マルチプレクストリガ信号ＴＲＩＧが入力され、これによっていずれか一方のトライステートインバータ１３１，１３２が互いに交互にイネーブル状態、他方がハイインピーダンス状態となる。
マルチプレクストリガ信号ＴＲＩＧは、パラレルシリアル変換制御回路３００に含まれるトリガ信号生成回路３１０によって生成される。トリガ信号生成回路３１０は、カラムアドレスの最下位ビットＹ０を受け、その論理レベルに基づいて内部クロック信号ＩＣＬＫに同期したマルチプレクストリガ信号ＴＲＩＧを生成する。これにより、マルチプレクス回路１３０からは、データバスＣ１，Ｃ２より並列に供給されるリードデータが、カラムアドレスの最下位ビットＹ０によって指定される順序で出力回路１４０に供給される。
出力回路１４０は、マルチプレクス回路１３０から出力されるリードデータをデータ入出力端子１４に出力するトライステートバッファからなる。出力回路１４０を構成するトライステートバッファには出力イネーブル信号ＯＥが供給されており、これにより、出力イネーブル信号ＯＥが活性化すると、マルチプレクス回路１３０より供給されるリードデータがデータ入出力端子１４から出力されることになる。
尚、これまでの回路構成の説明に加えて以下のことを説明しておく。リードコマンド（ＲＥＡＤ）時のカラムアドレスＹ１の論理（０と１）は、転送回路１１０に入力されるアンプ１０１，１０２のデータをデータ転送回路の出力であるデータバスＣ１へ出力する順序を決定する。複数のトランスファゲート１１１〜１１４（第１乃至第４のスイッチ）を制御する転送制御信号Ｅ００，Ｅ０１，Ｅ１０，Ｅ１１（第１乃至第４の制御信号）がその順序を制御する。転送回路１２０においても同様である。リードコマンド（ＲＥＡＤ）時のカラムアドレスＹ０の論理は、マルチプレクス回路に入力されるデータバスＣ１、Ｃ２のデータをマルチプレクス回路の出力である出力回路１４０へ出力する順序を決定する。トライステートインバータ１３１、１３２を制御するトリガ信号生成回路３１０の出力信号がその順序を制御する。
以上が、本実施形態による半導体記憶装置１０の回路構成である。次に、本実施形態による半導体記憶装置１０の動作について説明する。
図６は、当該半導体記憶装置１０をＤＤＲ２型（４ビットプリフェッチ仕様の動作）として使用する場合のリード動作を説明するためのタイミング図である。
図６に示す例では、クロック信号ＣＬＫのアクティブエッジＴ−３に同期してアクティブコマンド（ＡＣＴ）と不図示のロウアドレス（ＸＡ）が入力されており、これに応答して対応するワード線ＷＬが活性化される。これにより、一つのメモリセルＭＣに対応する一対のビット線ＢＬに電位差が現れる。この電位差は、センスアンプ列５３によって増幅される。選択されたワード線ＷＬに接続される複数のメモリセルＭＣにそれぞれ対応するセンスアンプ列５３に含まれる複数のセンスアンプが、複数のメモリセルの情報をそれぞれ増幅する。
その後、クロック信号ＣＬＫのアクティブエッジＴ０に同期して第１のリードコマンド（ＲＥＡＤ）とカラムアドレス（ＹＡ）が入力される。カラムアドレス（ＹＡ）のうちＹ１の信号が図示されている。Ｙ１は、クロック信号ＣＬＫのアクティブエッジＴ０において、Ｌｏｗ（０）である。これにより、センスアンプ列５３内の４つのセンスアンプＳＡが選択され、これらの出力であるリードデータがそれぞれデータバス対Ａ１〜Ａ４に伝送される。Ｙ１の信号の論理によって、後述するように、２つのセンスアンプＳＡ（１０１と１０２（又は１０３と１０４））の２つのリードデータ（Ｄ１とＤ２（又はＤ３とＤ４））をデータバスＣ１（又はＣ２）へ出力する所謂バースト出力の順序は、最初のデータビットが奇数番目（Ｄ１（又はＤ３））である。Ｙ１の信号が、クロック信号ＣＬＫのアクティブエッジＴ０において、Ｈｉｇｈ（１）であれば、最初のデータビットが偶数番目（Ｄ２（又はＤ４））である。尚、この実施例においては、４つのリードデータの命名をＤ０からでなくＤ１からとしている。Ｄ０からＤ３に命名すれば、前記奇数と偶数は逆転する。つまり表記上の問題である。
更に、カラムアドレス（ＹＡ）のうちＹ０の信号（不図示）は、クロック信号ＣＬＫのアクティブエッジＴ０において、Ｌｏｗ（０）である。Ｙ０の信号の論理によって、後述するように、２つのデータバスＣ１とＣ２はマルチプレクス回路１３０を介してデータ入出力端子（ＤＱ）１４へ出力する所謂バースト出力の順序は、最初のデータビットが奇数番目のＤ１である。Ｙ０の信号が、クロック信号ＣＬＫのアクティブエッジＴ０において、Ｈｉｇｈ（１）であれば、最初のデータビットが奇数番目のＤ３である。
データバス対Ａ１〜Ａ４にリードデータが現れた後、アンプ活性化信号ＤＡＥが活性化する（Ｔ１）。本例ではＤＤＲ２型が選択されていることから、プリフェッチ数選択信号Ｓ４はハイレベルに固定されている。このため、アンプ活性化信号ＤＡＥが活性化すると、カラムアドレスの下位２ビット目Ｙ１の論理レベルにかかわらず、アンプ選択信号ＤＡＥ１Ｔ，ＤＡＥ１Ｂが同時に活性化する。これにより、データバスＢ１〜Ｂ４（ノードＮ０，Ｎ５，Ｎ１０，Ｎ１５）にはそれぞれ対応するリードデータＤ１〜Ｄ４が同時に供給されることになる。
次に、リードコマンド（ＲＥＡＤ）時のカラムアドレスの下位２ビット目Ｙ１の論理レベルに基づいて、転送制御信号Ｅ００，Ｅ１１，Ｄ００，Ｄ１１及び転送制御信号Ｅ０１，Ｅ１０，Ｄ０１，Ｄ１０のいずれか一方が同時に活性化される（Ｔ２）。図６においては、転送制御信号Ｅ００，Ｅ１１，Ｄ００，Ｄ１１が同時に活性化する例を示している。転送制御信号Ｅ０１，Ｅ１０，Ｄ０１，Ｄ１０については非活性状態に維持される。これにより、データバスＢ１〜Ｂ４上のリードデータＤ１〜Ｄ４は、それぞれパイプライン回路Ｐ１〜Ｐ４内のノードＮ２，Ｎ７，Ｎ１２，Ｎ１７に並列に入力されることになる。
次に、転送制御信号Ｅ１ａ，Ｅ２ａ，Ｄ１ａ，Ｄ２ａが同時に活性化する（Ｔ３）。これによってリードデータＤ１〜Ｄ４がパイプライン回路Ｐ１〜Ｐ４内を転送回路の出力方向に１段進む。これにより、段数の少ないパイプライン回路Ｐ１，Ｐ３からはそれぞれリードデータＤ１，Ｄ３が転送回路の出力であるデータバスＣ１、Ｃ２にそれぞれ出力される。つまり、リードデータＤ１，Ｄ３はそれぞれノードＮ４，Ｎ１４に現れる。一方、リードデータＤ２，Ｄ４は、パイプライン回路Ｐ２，Ｐ４内のノードＮ９，Ｎ１９に現れる。
次に、転送制御信号Ｅ２ｂ，Ｄ２ｂが同時に活性化する（Ｔ４）。これによってリードデータＤ２，Ｄ４がパイプライン回路Ｐ２，Ｐ４内を転送回路の出力方向に更に１段進む。これにより、段数の多いパイプライン回路Ｐ２，Ｐ４からそれぞれリードデータＤ２，Ｄ４が転送回路の出力であるデータバスＣ１、Ｃ２にそれぞれ出力される。
このようにしてパイプライン回路Ｐ１〜Ｐ４から順次出力されるリードデータＤ１〜Ｄ４は、制御信号Ｅ，Ｄ，内部クロック信号ＩＣＬＫらに同期して転送回路の出力であるデータバスＣ１，Ｃ２に出力（供給）される。つまり、データバスＣ１にはリードデータＤ１，Ｄ２の順に出力され、データバスＣ２にはリードデータＤ３，Ｄ４の順に出力される。尚、図６に図示されるＩＣＬＫは、所謂バーストデータ（Ｄ１〜Ｄ８）の出力期間中、連続してＨｉｇｈに維持する波形で開示される。
そして、マルチプレクス回路１３０は、マルチプレクストリガ信号ＴＲＩＧに同期して、並列に入力されたリードデータＤ１，Ｄ３をシリアルに変換し（Ｔ３）、さらに、並列に入力されたリードデータＤ２，Ｄ４をシリアルに変換する（Ｔ４）。データの出力順は、カラムアドレスの最下位ビットＹ０によって定められる。図６に示す例では、リードデータがＤ１，Ｄ３，Ｄ２，Ｄ４の順に出力回路１４０へ出力され、これらが出力イネーブル信号ＯＥに同期して外部（データ入出力端子１４）に出力される。
さらに、図６に示す例では、クロック信号ＣＬＫのアクティブエッジＴ２に同期して次の第２のリードコマンド（ＲＥＡＤ）とカラムアドレス（ＹＡ）が入力されている。カラムアドレス（ＹＡ）のうちＹ１の信号が図示されている。Ｙ１は、クロック信号ＣＬＫのアクティブエッジＴ２において、Ｈｉｇｈ（１）である。Ｙ０（不図示）は、クロック信号ＣＬＫのアクティブエッジＴ２において、Ｌｏｗ（０）である。第１のリードコマンド（ＲＥＡＤ）に対応するＴ１（ＤＡＥ１の制御）〜Ｔ４（ＴＲＩＧ）までの制御の説明と同様にして、Ｔ３〜Ｔ６の期間においてリードデータがＤ６，Ｄ８，Ｄ５，Ｄ７の順に出力される。Ｙ１がＨｉｇｈ（１）であることによって、トランスファゲート１１２、１１３が導通し、トランスファゲート１１１，１１４が非導通となっているからである。トランスファゲート１２２、１２３が導通し、トランスファゲート１２１，１２４が非導通となっているからである。
このように、ＤＤＲ２型が選択されている場合には、メモリセルアレイ６０から同時に読み出された４ビットのリードデータが、カラムアドレスＹ０，Ｙ１に基づく順序でシリアルに出力される。
図７は、当該半導体記憶装置１０をＤＤＲ１型（２ビットプリフェッチ仕様の動作）として使用する場合のリード動作を説明するためのタイミング図である。
図７に示す例においても、クロック信号ＣＬＫのアクティブエッジＴ−３に同期してアクティブコマンド（ＡＣＴ）と不図示のロウアドレス（ＸＡ）が入力され、さらに、クロック信号ＣＬＫのアクティブエッジＴ０に同期して第１のリードコマンド（ＲＥＡＤ）とカラムアドレス（ＹＡ）が入力される。カラムアドレスＹ１はＬｏｗ（０）であり、カラムアドレスＹ０（不図示）はＬｏｗ（０）である。これにより、センスアンプ列５３内の４つのセンスアンプＳＡが選択され、これらの出力であるリードデータがそれぞれデータバス対Ａ１〜Ａ４に伝送される。
データバス対Ａ１〜Ａ４にリードデータが現れた後、アンプ活性化信号ＤＡＥが活性化する（Ｔ１）。本例ではＤＤＲ１型が選択されていることから、プリフェッチ数選択信号Ｓ４はローレベルに固定されている。このため、アンプ活性化信号ＤＡＥが活性化すると、カラムアドレスの下位２ビット目Ｙ１の論理レベルに基づいて、アンプ選択信号ＤＡＥ１Ｔ，ＤＡＥ１Ｂのいずれか一方が活性化する。図７に示す例では、アンプ選択信号ＤＡＥ１Ｂが活性化している。これにより、データバスＢ１，Ｂ３（ノードＮ０，Ｎ１０）にはそれぞれ対応するリードデータＤ１，Ｄ３が同時に供給されることになる。データバスＢ２，Ｂ４（ノードＮ５，Ｎ１５）には前記４つのセンスアンプＳＡに対応した有効なデータであるリードデータは供給されない。尚、カラムアドレスＹ１がＨｉｇｈ（１）であれば、Ｔ１において、アンプ選択信号ＤＡＥ１Ｔが活性化する。
次に、カラムアドレスの下位２ビット目Ｙ１の論理レベルに基づいて、転送制御信号Ｅ００，Ｄ００及び転送制御信号Ｅ１０，Ｄ１０のいずれか一方が同時に活性化する（Ｔ２）。図７においては、転送制御信号Ｅ００，Ｄ００が同時に活性化する例を示している。転送制御信号Ｅ１０，Ｄ１０については、Ｔ２において非活性状態に維持される。これにより、データバスＢ１，Ｂ３上のリードデータＤ１，Ｄ３は、それぞれパイプライン回路Ｐ１，Ｐ３に並列に入力されることになる。つまり、第１のリードコマンド（ＲＥＡＤ）に対応するデータ処理において、パイプライン回路Ｐ２，Ｐ４は使用されない。尚、カラムアドレスＹ１がＨｉｇｈ（１）であれば、Ｔ２において、転送制御信号Ｅ１０，Ｄ１０が同時に活性化する。転送制御信号Ｅ００，Ｄ００については、Ｔ２において非活性状態に維持される。
次に、転送制御信号Ｅ１ａ，Ｄ１ａが同時に活性化する（Ｔ３）。これによりパイプライン回路Ｐ１，Ｐ３からそれぞれリードデータＤ１，Ｄ３が転送回路の出力であるデータバスＣ１、Ｃ２にそれぞれ出力される。このようにして、リードデータＤ１，Ｄ３は、制御信号Ｅ，Ｄ，内部クロック信号ＩＣＬＫらに同期してデータバスＣ１，Ｃ２に出力（供給）される。また、図７に図示されるＩＣＬＫは、所謂バーストデータ（Ｄ１〜Ｄ４）の出力期間中、連続してＨｉｇｈに維持する波形で開示される。
そして、マルチプレクス回路１３０は、マルチプレクストリガ信号ＴＲＩＧに同期して、並列に入力されたリードデータＤ１，Ｄ３をシリアルに変換する（Ｔ３）。データの出力順は、カラムアドレスの最下位ビットＹ０によって定められる。図７に示す例では、リードデータがＤ１，Ｄ３の順に出力回路１４０へ出力され、これらが出力イネーブル信号ＯＥに同期して外部に出力される。
さらに、図７に示す例では、クロック信号ＣＬＫのアクティブエッジＴ１に同期して次の第２のリードコマンド（ＲＥＡＤ）とカラムアドレス（ＹＡ）が入力されており、第１のリードコマンド（ＲＥＡＤ）に対応するＴ１（ＤＡＥ１の制御）〜Ｔ３（ＴＲＩＧ）までの制御の説明と同様にして、Ｔ２〜Ｔ４の期間においてリードデータがＤ２，Ｄ４の順に出力される。つまり、第１のリードコマンド（ＲＥＡＤ）に対応するデータ処理において、パイプライン回路Ｐ２，Ｐ４は使用されない。
図６で開示したＤＤＲ２型（４ビットプリフェッチ仕様の動作）における第１と第２のリードコマンドが２クロック（クロック信号ＣＬＫ）分必要なのに対して、図７で開示するＤＤＲ１型（２ビットプリフェッチ仕様の動作）における第１と第２のリードコマンドが１クロック（クロック信号ＣＬＫ）分であることに注意が必要である。本願の転送回路１１０，１２０の構成とその制御により、ＤＤＲ１型（２ビットプリフェッチ仕様の動作）において、パイプラインＰ２，Ｐ４を使用しないので、第１と第２のリードコマンドが１クロックで入力することができる。
このように、ＤＤＲ１型が選択されている場合には、メモリセルアレイ６０から同時に読み出された４ビットのリードデータのうち、カラムアドレスの下位２ビット目Ｙ１に基づいて２ビットが選択され、これらが、カラムアドレスの最下位ビットＹ０に基づく順序でシリアルに出力される。第１と第２のリードコマンド（ＲＥＡＤ）にそれぞれ対応するデータ処理において、パイプライン回路Ｐ２，Ｐ４は使用されない。
以上説明したように、本実施形態によれば、ＤＤＲ１型（２ビットプリフェッチ仕様の動作）が選択されているかＤＤＲ２型（４ビットプリフェッチ仕様の動作）が選択されているかに応じて、転送回路１１０，１２０に含まれるパイプライン回路Ｐ１〜Ｐ４の動作を切り替えていることから、回路構成の複雑化を最小限に抑えつつ、ＤＤＲ１型の仕様とＤＤＲ２型の仕様を１チップに統合することが可能となる。これは主に、トランスファゲート１１１〜１１４，１２１〜１２４の構成（接続関係）と選択制御による。ＤＤＲ２型（４ビットプリフェッチ仕様の動作）においては、「トランスファゲート１１１，１１４，１２１，１２４のみが使用される」または「トランスファゲート１１２，１１３，１２２，１２３のみが使用される」のいずれか一方により、すべてのパイプラインＰ１〜Ｐ４が使用される。他方、ＤＤＲ１型（２ビットプリフェッチ仕様の動作）においては、トランスファゲート１１１〜１１２，１２１〜１２２のみが使用され、パイプラインＰ１、Ｐ３のみが使用される。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、２ビットプリフェッチと４ビットプリフェッチを例に説明したが、本発明がこれに限定されるものではなく、１ビットプリフェッチと２ビットプリフェッチに適用することが可能である。更に、第１と第２の転送回路に並列に加えて第３と第４の転送回路をマルチプレクサに入力し、プリフェッチ数を増やすことも可能である。また、第１と第２の転送回路に対応する第１のマルチプレクサと、第３と第４の転送回路に対応する第２のマルチプレクサと、第１と第２のマルチプレクサの出力を更にマルチプレクスして出力する第３マルチプレクサを用いて、プリフェッチ数を増やすことも可能である。
また、上記実施形態では、ＤＤＲ１型の仕様とＤＤＲ２型の仕様を１チップに統合する場合を例に説明したが、本発明がこれに限定されるものではなく、パラレルな内部信号をシリアルに外部に出力する複数の仕様を１チップに統合する他の半導体装置に適用することが可能である。
また、上記実施形態ではＤＲＡＭを例に開示をしたが、本願の基本的技術思想はこれに限られず、例えば、ＳＲＡＭや不揮発性メモリを含むその他の同期型メモリであっても良い。更に、プリフェッチ数は、２、４に限られない。当業者ならば、本願の基本的技術思想により容易に理解できる。
さらに、上記実施形態では半導体記憶装置を例に開示したが、本願の基本的技術思想は半導体記憶装置に限られず、メモリ機能を搭載した半導体装置全般に適用できることは言うまでもない。つまり、記憶セルを備えたロジック機能を備えた半導体装置、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等のメモリセルを搭載した半導体装置に適用できる。データ増幅の為のアンプ、ラッチ回路やレイテンシ制御の為のトランスファゲート（スイッチ）の回路構成などの構造は問わない。
さらに、メモリセルが混載されたロッジクデバイスやＭＣＵ等にも有用であり、メモリシステムに限定されず半導体システム全般に有用であることは言うまでもない。
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）トランジスタ等の様々なＦＥＴに適用できる。バイポーラ型トランジスタであっても良い。更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１０ 半導体記憶装置
１１ クロック端子
１２ コマンド端子
１３ アドレス端子
１４ データ入出力端子
２１ クロック入力回路
２２ タイミング発生回路
３１ コマンド入力回路
３２ コマンドデコーダ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ ロウデコーダ
５２ カラムデコーダ
５３ センスアンプ列
６０ メモリセルアレイ
８０ 制御回路
１００ プリフェッチ回路
１０１〜１０４ アンプ
１１１〜１１７，１２１〜１２７ トランスファゲート
１１０，１２０ 転送回路
１１８ａ〜１１８ｄ，１２８ａ〜１２８ｄ ラッチ回路
１１９，１２９ クロックトバッファ
１３０ マルチプレクス回路
１３１，１３２ トライステートインバータ
１３３ ラッチ回路
１４０ 出力回路
２００ アンプ選択回路
２１０ モード設定回路
３００ パラレルシリアル変換制御回路
３１０ トリガ信号生成回路
Ａ１〜Ａ４ データバス対
Ｂ１〜Ｂ４，Ｃ１，Ｃ２ データバス
Ｄ１〜Ｄ４ リードデータ
ＤＡＥ１Ｂ，ＤＡＥ１Ｔ アンプ選択信号
Ｐ１〜Ｐ４ パイプライン回路

Claims (25)

  1. 第１乃至第３のノードと、それぞれ同期信号により制御される所定数の遅延回路を含む第１のパイプラインと、前記第１のパイプラインの遅延回路の数よりも多い数の遅延回路を含む第２のパイプラインと、複数の制御信号にそれぞれ対応して導通と非導通が制御される第１乃至第４のスイッチと、を含む第１の転送回路、を備え、
    前記第１と第２のノードには、それぞれ対応する第１と第２のデータが入力され、
    第１の前記制御信号で制御される前記第１のスイッチは、前記第１のノードと前記第１のパイプラインの入力端子との間に接続され、
    第２の前記制御信号で制御される前記第２のスイッチは、前記第２のノードと前記第１のパイプラインの入力端子との間に接続され、
    第３の前記制御信号で制御される前記第３のスイッチは、前記第１のノードと前記第２のパイプラインの入力端子との間に接続され、
    第４の前記制御信号で制御される前記第４のスイッチは、前記第２のノードと前記第２のパイプラインの入力端子との間に接続され、
    前記第１と第２のパイプラインのそれぞれの出力端子は、前記第３のノードに接続され、
    第１の動作モード時、前記第１及び第４の制御信号並びに前記第２及び第３の制御信号のいずれか一方が第１のアドレス信号によって選択され、よって並列な前記第１と第２のデータがそれぞれ対応する前記第１と第２のパイプラインを介して直列なデータとして前記第３のノードに順次出力され、
    第２の動作モード時、前記第１の制御信号と第２の制御信号のいずれか一方が前記第１のアドレス信号によって選択され、更に前記第３と第４の制御信号が固定的に非選択され、よって前記第１のデータと第２のデータのいずれか一方が前記第１のパイプラインを介して第３のノードに出力される、ことを特徴とする半導体装置。
  2. 前記第１の動作モード時、前記第１及び第４の制御信号並びに前記第２及び第３の制御信号は前記同期信号に対応して同一な時間に同時に選択され、
    前記第２の動作モード時、前記第１と第２の制御信号のいずれか一方は前記同期信号に対応して選択される、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の動作モード時、前記第２のパイプラインを制御する前記同期信号は非選択に制御される、ことを特徴とする請求項１または２に記載の半導体装置。
  4. 更に、第５と第６の制御信号によりそれぞれ制御され、前記第１と第２のデータをそれぞれ生成する第１と第２のアンプを備え、
    第２の動作モード時、選択された前記第１の制御信号と第２の制御信号のいずれか一方に対応する前記第５と第６の制御信号のいずれか一方が選択される、ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記第１乃至第４の制御信号は、前記第１と第２のデータを選択する１ビットの前記第１のアドレス信号と、前記第１と第２の動作モードを設定する１ビットのモード設定信号と、により生成される、ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記モード設定信号は、前記第１と第２の動作モード時において、前記第１のアドレス信号が選択する前記第１乃至第４の制御信号の組み合わせを変更する、ことを特徴とする請求項５に記載の半導体装置。
  7. 前記モード設定信号は、前記第２の動作モード時、前記第３と第４の制御信号を非選択にする、ことを特徴とする請求項６に記載の半導体装置。
  8. 更に、前記第１の転送回路と同じ回路構成を有する第２の転送回路と、マルチプレクサと、を備え、
    前記第２の転送回路の第１と第２のノードには、それぞれ第３と第４のデータが与えられ、
    前記第１の動作モード時、前記第２の転送回路の第１と第２のパイプラインによってそれぞれ並列な前記第３と第４のデータが直列なデータとして前記第３のノードに順次出力され、
    前記第２の動作モード時、前記第２の転送回路の前記第１のパイプラインによって前記第３のデータと第４のデータのいずれか一方が前記第２の転送回路の第３のノードに出力され、
    前記第１と第２の転送回路のそれぞれの第３のノードは、前記マルチプレクサの複数の入力端子に接続され、
    前記マルチプレクサは、前記第１と第２の転送回路のそれぞれの第３のノードのデータを、第７の制御信号によって交互に出力する、ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  9. 前記第１乃至第４の制御信号は、前記第１と第２のデータを選択する１ビットの前記第１のアドレス信号と、前記第１と第２の動作モードを設定する１ビットのモード設定信号と、により生成され
    前記第７の制御信号は、前記第１及び第３のデータ並びに第２及び第４のデータのいずれか一方を選択する１ビットの第２のアドレス信号によって生成される、ことを特徴とする請求項８に記載の半導体装置。
  10. それぞれ第１乃至第４の出力信号を並列に出力する第１乃至第４のアンプと、
    第１の出力ノードと、前記第１及び第２の出力信号の一方を第１のタイミングで前記第１の出力ノードに転送する第１のパイプライン回路と、前記第１及び第２の出力信号の他方を前記第１のタイミングとは異なる第２のタイミングで前記第１の出力ノードに転送する第２のパイプライン回路とを含む第１の転送回路と、
    第２の出力ノードと、前記第３及び第４の出力信号の一方を第３のタイミングで前記第２の出力ノードに転送する第３のパイプライン回路と、前記第３及び第４の出力信号の他方を前記第３のタイミングとは異なる第４のタイミングで前記第２の出力ノードに転送する第２のパイプライン回路とを含む第２の転送回路と、
    前記第１及び第２の出力ノードからパラレルに出力される信号をシリアルに変換するマルチプレクス回路と、
    少なくとも前記第１及び第２の転送回路の動作を制御する制御回路と、を備え、
    前記制御回路は、
    第１の動作モードにおいては、前記第１乃至第４のパイプライン回路を並列に動作させることによって、前記第１乃至第４の出力信号を前記マルチプレクス回路からシリアルに出力させ、
    第２の動作モードにおいては、前記第１及び第３のパイプライン回路を並列に動作させるとともに、前記第２及び第４のパイプライン回路の動作を停止させることによって、前記第１及び第２の出力信号の一方と前記第３及び第４の出力信号の一方を前記マルチプレクス回路からシリアルに出力させることを特徴とする半導体装置。
  11. 前記第２のタイミングは前記第１のタイミングよりも遅く、前記第４のタイミングは前記第３のタイミングよりも遅いことを特徴とする請求項１０に記載の半導体装置。
  12. 前記第１のタイミングと前記第３のタイミングは同時であり、前記第２のタイミングと前記第４のタイミングは同時であることを特徴とする請求項１０又は１１に記載の半導体装置。
  13. 前記制御回路は、
    前記第１の動作モードにおいては前記第１乃至第４のアンプを並列に動作させ、
    前記第２の動作モードにおいては前記第１及び第２のアンプの一方と前記第３及び第４のアンプの一方を並列に動作させることを特徴とする請求項９乃至１２のいずれか一項に記載の半導体装置。
  14. 前記第１及び第２の出力信号と前記第３及び第４の出力信号は、第１の選択信号の論理レベルによって区別され、
    前記第１及び第３の出力信号と前記第２及び第４の出力信号は、第２の選択信号の論理レベルによって区別されることを特徴とする請求項９乃至１３のいずれか一項に記載の半導体装置。
  15. 前記マルチプレクス回路は、前記第１の選択信号の論理レベルに基づいて、前記第１及び第２の出力ノードからパラレルに出力される出力信号の出力順序を選択することを特徴とする請求項１４に記載の半導体装置。
  16. 前記第１の転送回路は、前記第２の選択信号の論理レベルに基づいて、前記第１及び第２の出力信号を前記第１及び第２のパイプライン回路のいずれに供給するか選択し、
    前記第２の転送回路は、前記第２の選択信号の論理レベルに基づいて、前記第３及び第４の出力信号を前記第３及び第４のパイプライン回路のいずれに供給するか選択することを特徴とする請求項１４又は１５に記載の半導体装置。
  17. 前記制御回路は、前記第２の動作モードにおいては前記第２の選択信号の論理レベルに基づいて、前記第１及び第２のアンプの一方と前記第３及び第４のアンプの一方を並列に動作させることを特徴とする請求項１３乃至１６のいずれか一項に記載の半導体装置。
  18. 前記第１又は第２の動作モードを指定するモード設定回路をさらに備えることを特徴とする請求項１０乃至１７のいずれか一項に記載の半導体装置。
  19. 前記第１の動作モードは、前記第１乃至第４の出力信号をシリアルに出力する動作モードであり、
    前記第２の動作モードは、前記第１及び第３の出力信号又は前記第２及び第４の出力信号をシリアルに出力する動作モードであることを特徴とする請求項１０乃至１８のいずれか一項に記載の半導体装置。
  20. メモリセルアレイと、
    それぞれが、少なくとも１ビットのアドレス信号を含む複数のアドレス信号で構成された第１乃至第３のアドレスグループと、
    前記第１のアドレスグループの第１のアドレス情報に基づいて前記メモリセルアレイから並列に読み出された複数のリードデータをそれぞれ増幅する複数のアンプと、
    前記複数のアンプによって増幅された前記複数のリードデータのうち、前記第２のアドレスグループの第２のアドレス情報に対応する少なくとも第１及び第２のリードデータを含む複数のリードデータを時分割転送する第１の転送回路と、
    前記複数のアンプによって増幅された前記複数のリードデータのうち、前記第２のアドレスグループの第３のアドレス情報に対応する少なくとも第３及び第４のリードデータを含む複数のリードデータを時分割転送する第２の転送回路と、
    少なくとも前記第１及び第２の転送回路から出力される前記複数のリードデータを、前記アドレス信号に含まれる前記第２のアドレスグループのアドレス情報に基づいて順次出力するマルチプレクス回路と、を備え、
    前記第１の転送回路は、第１のパイプライン回路及び前記第１のパイプライン回路よりも段数の多い第２のパイプライン回路を少なくとも含む複数のパイプライン回路と、前記第３のアドレスグループのアドレス情報に基づいて、前記第１及び第２のリードデータを含む複数のリードデータを、それぞれ前記第１及び第２のパイプライン回路を含む複数のパイプライン回路に排他的に供給するスイッチ回路とを含み、
    前記第２の転送回路は、第３のパイプライン回路及び前記第３のパイプライン回路よりも段数の多い第４のパイプライン回路を少なくとも含む複数のパイプライン回路と、前記第３のアドレスグループのアドレス情報に基づいて、前記第３及び第４のリードデータを含む複数のリードデータを、それぞれ前記第３及び第４のパイプライン回路を含む複数のパイプライン回路に排他的に供給するスイッチ回路とを含み、
    第１の動作モードが選択されている場合には、前記第１乃至第４のパイプライン回路が活性化され、
    第２の動作モードが選択されている場合には、前記第１及び第３のパイプライン回路が活性化され、前記第２及び第４のパイプライン回路が非活性化されることを特徴とする半導体装置。
  21. 前記第１の動作モードにおいては前記複数のアンプが並列に動作し、
    前記第２の動作モードにおいては前記複数のアンプの一部が並列に動作することを特徴とする請求項２０に記載の半導体装置。
  22. 前記第２の動作モードにおいては前記複数のアンプのうち、前記第３のアドレスグループのアドレス情報に基づき選択される一部のアンプが並列に動作することを特徴とする請求項２１に記載の半導体装置。
  23. 前記第１の動作モードは、前記複数のリードデータの全部をシリアルに出力する動作モードであり、
    前記第２の動作モードは、前記複数のリードデータの一部をシリアルに出力する動作モードであることを特徴とする請求項２０乃至２２のいずれか一項に記載の半導体装置。
  24. 前記第２のアドレスグループのアドレスは、前記メオリセルアレイに含まれる同時に選択された複数のメモリセルがそれぞれ接続されるビット線を選択するカラムアドレスに含まれる１ビットの第１のアドレス信号であり、
    前記第３のアドレスグループのアドレスは前記カラムアドレスに含まれる１ビットの第２のアドレス信号であり、
    前記第１のアドレスグループのアドレスは前記カラムアドレスに含まれる残りのビットの第３のアドレス信号であることを特徴とする請求項２０乃至２３のいずれか一項に記載の半導体装置。
  25. 前記第１のアドレス信号は前記カラムアドレスのうち最下位ビットであり、
    前記第２のアドレス信号は前記カラムアドレスのうち前記最下位ビットを含めて下位２ビット目であることを特徴とする請求項２４に記載の半導体装置。
JP2009179616A 2009-07-31 2009-07-31 半導体装置 Withdrawn JP2011034629A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009179616A JP2011034629A (ja) 2009-07-31 2009-07-31 半導体装置
US12/627,768 US8259526B2 (en) 2009-07-31 2009-11-30 Semiconductor device performing serial parallel conversion

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009179616A JP2011034629A (ja) 2009-07-31 2009-07-31 半導体装置

Publications (1)

Publication Number Publication Date
JP2011034629A true JP2011034629A (ja) 2011-02-17

Family

ID=43528088

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009179616A Withdrawn JP2011034629A (ja) 2009-07-31 2009-07-31 半導体装置

Country Status (2)

Country Link
US (1) US8259526B2 (ja)
JP (1) JP2011034629A (ja)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06290582A (ja) * 1993-04-02 1994-10-18 Nec Corp 半導体記憶装置
US5731945A (en) * 1995-02-22 1998-03-24 International Business Machines Corporation Multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes
JPH09320261A (ja) * 1996-05-30 1997-12-12 Mitsubishi Electric Corp 半導体記憶装置および制御信号発生回路
JP3788867B2 (ja) 1997-10-28 2006-06-21 株式会社東芝 半導体記憶装置
JP3948141B2 (ja) * 1998-09-24 2007-07-25 富士通株式会社 半導体記憶装置及びその制御方法
JP3993717B2 (ja) * 1998-09-24 2007-10-17 富士通株式会社 半導体集積回路装置
JP2001050177A (ja) 1999-08-03 2001-02-23 Honda Motor Co Ltd ベーンポンプ
JP4684394B2 (ja) 2000-07-05 2011-05-18 エルピーダメモリ株式会社 半導体集積回路装置
JP4756729B2 (ja) 2000-07-31 2011-08-24 エルピーダメモリ株式会社 半導体記憶装置

Also Published As

Publication number Publication date
US8259526B2 (en) 2012-09-04
US20110029762A1 (en) 2011-02-03

Similar Documents

Publication Publication Date Title
US6094375A (en) Integrated circuit memory devices having multiple data rate mode capability and methods of operating same
EP1298667B1 (en) Semiconductor memory device
US6512719B2 (en) Semiconductor memory device capable of outputting and inputting data at high speed
US9281052B2 (en) Semiconductor device having data terminal supplied with plural write data in serial
US8509020B2 (en) Data processing system
JP4370507B2 (ja) 半導体集積回路装置
JP2002093159A (ja) 半導体記憶装置
US8325537B2 (en) Mode register output circuit
US6807108B2 (en) Semiconductor memory device having select circuit
US6963518B2 (en) Semiconductor memory having a pulse generator for generating column pulses
JP2011108300A (ja) 半導体装置及びその制御方法並びに半導体装置を備えたデータ処理システム
US5812492A (en) Control signal generation circuit and semiconductor memory device that can correspond to high speed external clock signal
JP2003059267A (ja) 半導体記憶装置
KR100256467B1 (ko) 고주파 시스템 클럭 신호에 적용될 수 있는 동기형 반도체 기억 장치
US9076503B2 (en) Semiconductor device
JP2002076879A (ja) 半導体装置
JP4740737B2 (ja) マルチ−ポートメモリ素子
KR100666873B1 (ko) 제1 이중 데이터 율 및 제2 이중 데이터 율 겸용싱크로너스 디램
CN107086046B (zh) 存储器件
JP4632121B2 (ja) 半導体記憶装置
JP4819325B2 (ja) 集積回路装置及びその動作方法
US6707740B2 (en) Semiconductor memory
JP2011034629A (ja) 半導体装置
US7447090B2 (en) Semiconductor memory device
KR20080037932A (ko) 고집적 반도체 장치

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20121002