JP2024501843A - 高性能フィルタバンクチャネライザ - Google Patents

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Abstract

【要約】高性能フィルタバンクチャネライザが提供される。一実装例では、ヘテロダイン信号は、入力信号の入力スペクトルを、入力中心と出力中心との間のオフセット分シフトし、高い入力サンプリングレートで動作する。別の実施形態では、チャネライザは、入力信号を受信し、整流する入力整流子と；整流子と通信するMパスポリフェーザフィルタと、ポリフェーザフィルタの出力を処理するMパス逆離散フーリエ変換モジュールとを含み、Mパスポリフェーザフィルタが、時間領域において複数の位相回転を導入することで、チャネライザが実装されたプロセッサの処理量の軽減をもたらす。さらに他の実装形態には、再サンプリングチャネライザ、ハーフバンドフィルタ、およびカスケード接続ハーフバンドフィルタが含まれる。

Description

関連出願
本願は、引用してその全体を明示的に本明細書に援用する2020年12月23日付けの米国特許仮出願第63/129,980号の優先権を主張する。
本開示は、一般に信号処理の分野に関する。より詳細には、本開示は、高性能フィルタバンクチャネライザに関する。
関連技術
Mパスポリフェーズ解析フィルタバンクチャネライザは、非常に注目すべきデジタル信号処理技術である。その最も単純な実現形態である最大デシメーションフィルタバンクは、fs/Mの整数倍数を中心とするM個のスペクトル帯域から、帯域幅とサンプリングレートfs/Mで変換されたスペクトルスパンからM個のベースバンド時系列を出力する。チャネライザの変更は多くあり、それには、チャネライザの中心周波数のオフセットや、M対1からM/2対lまたは3M/4対lへの非最大デシメーションに加え、さまざまなチャネライゼーション後の信号調整オプションなどが含まれる。
フィルタバンクチャネライザは、デジタル信号処理分野において重要な用途と重要性を有する一方で、そのようなチャネライザが実装されているデジタル信号プロセッサや他のデバイスが実行しなければならない計算処理の量を減らすことによって、そのようなチャネライザの性能を向上させることは有益なはずである。そうすれば、そのようなチャネライザの性能と速度が大幅に向上することになろう。したがって、望まれているものは、前述の必要性やその他の必要性に応える高性能フィルタバンクチャネライザである。
本開示は、高性能フィルタバンクチャネライザに関する。一実施形態では、高性能チャネライザであって、ヘテロダイン信号を発生するデジタル直接合成(DDS)モジュールと； DDSモジュールと通信すると共に前記ヘテロダイン信号を入力信号と混合するミキサーと；前記ミキサーと通信するMパスチャネライザであって、前記ミキサーの出力信号を処理して複数の出力チャンネルを生成するMパスチャネライザとを含む高性能チャネライザが提供され、前記ヘテロダイン信号は、前記入力信号の入力スペクトルを、入力中心と出力中心との間のオフセット分シフトする。前記ヘテロダイン信号は、高い入力サンプリングレートで動作する。
別の実施形態では、高性能チャネライザが提供され、これは、入力信号を受信して整流する入力整流子と；前記整流子と通信するMパスポリフェーザフィルタと；ポリフェーザフィルタの出力を処理するMパス逆離散フーリエ変換モジュールとを含み、Mパスポリフェーザフィルタが、時間領域において複数の位相回転を導入することで、チャネライザが実装されたプロセッサの処理量の軽減をもたらす。前記複数の位相回転は、前記チャネライザの入力レートの1/30のレートで挿入されうる。
別の実施形態では、再サンプリングチャネライザが提供され、これは、周波数分割多重(FDM)入力信号を受信して整流するFDM整流子と；前記FDM整流子と通信するM/2パス入力データバッファと；前記入力データバッファと通信するMパスポリフェーザフィルタと；前記Mパスポリフェーザフィルタと通信する循環出力バッファと；前記循環出力バッファと通信するMポイント逆高速フーリエ変換(IFFT)モジュールと、前記MポイントIFFTモジュールと通信すると共に時分割多重(TDM)出力信号を生成するTDM整流子とを含み、前記Mパスポリフェーザフィルタは、fs/Mを上回るサンプリングレートで動作される。
別の実施形態では、ハーフバンドフィルタが提供され、これは、ローパスフィルタの偶数インデックスを含む上側フィルタパスと；偶対称フィルタ係数を含む下側フィルタパスと；前記上側および下側フィルタパスと通信すると共に、前記上側フィルタパスと下側フィルタパスとの間で入力信号を切り替えるスイッチと；前記上側および下側フィルタパスと通信すると共に、前記上側フィルタパスおよび下側フィルタパスの出力を混合するミキサーと、を含む。
さらに別の実施形態では、カスケード接続ハーフバンドフィルタが提供され、これは、入力信号を受信して整流する入力整流子と；前記入力整流子と通信する第1のMパスフィルタと；前記第1のMパスフィルタと通信する第1のMポイント循環バッファと；前記第1のMポイント循環バッファと通信する第1のMポイント逆高速フーリエ変換(IFFT)モジュールと；前記第1のIFFTモジュールと通信する第2のMポイントIFFTモジュールと；前記第2のMポイントIFFTモジュールと通信する第2のMポイント循環バッファと；前記第2のMポイント循環バッファと通信する第2のMパスフィルタと；前記第2のMパスフィルタと通信すると共に出力信号を生成する出力整流子とを含み、前記出力整流子と、前記第1のMパスフィルタと、前記第1のMポイント循環バッファと、前記第1のMポイントIFFTモジュールとが、解析チャネライザを形成し、前記第2のMポイントIFFTモジュールと、前記第2のMポイント循環バッファと、前記第2のMパスフィルタと、前記出力整流子とが合成チャネライザを形成し、当該解析チャネライザが前記合成チャネライザとカスケード接続されている。
本発明の上記特徴は、添付の図面との関連で考慮すれば以下の発明の詳細な説明から明らかになるであろう。
図1は、Mポート整流子と、Mパスポリフェーズフィルタと、Mポイント逆高速フーリエ変換(IFFT)とを含む標準Mパスポリフェーズチャネライザを示す図である。 図2は、30パスの最大デシメーションフィルタバンクに与えられるマルチチャンネル信号のスペクトル記述を示す図である。 図3は、30チャンネル・チャネライザフィルタのスペクトルを、通過帯域リップルへのズームおよび遷移帯域幅と共に示す図である。 図4は、入力信号のスペクトル中心とチャネライザチャンネルのスペクトル中心との複素ヘテロダイン整合を説明する図である。 図5は、Mポート整流子と、Mパスポリフェーズフィルタと、周波数オフセット回転子と、MポイントIFFTとを含む改良型Mパスポリフェーズチャネライザを示す図である。 図6は、Mパス、M/2対1ダウンサンプルポリフェーズ解析フィルタアーキテクチャを示す図である。 図7は、48MHzの出力サンプルレートチャネライザの、最も広い遷移帯域幅(BW)フィルタの周波数応答を示す図である。 図8は、48MHzの出力サンプルレートチャネライザの、より狭い遷移帯域幅(BW)フィルタの周波数応答を示す図である。 図9は、30チャンネル・チャネライザフィルタのスペクトルを、通過帯域リップルへのズームおよびより広い遷移帯域幅と共に示す図である。 図10は、真のハーフバンド有限インパルス応答(FIR)フィルタのスペクトルを、通過帯域リップルへのズームおよび所望の遷移帯域幅と共に示す図である。 図11は、2パスの2対1ダウンサンプル・ハーフバンドフィルタのブロック図である。 図12は、真のハーフバンド無限インパルス応答(IIR)オールパスフィルタのインパルス応答とスペクトルを、通過帯域リップルへのズームおよび所望の遷移帯域幅と共に示す図である。 図13は、解析および合成チャネライザのカスケードを、この対の間のバイナリマスクによって形成されるスーパーチャネル通過帯域と共に示す図である。 図14は、カスケードの解析および合成チャネライザによって形成されるハーフバンドスーパーチャンネルのスペクトル特性を説明する図である。
本開示は、図1-14に関連して以下に詳述する高性能フィルタバンクチャネライザに関する。
その最も一般的な形態では、ポリフェーズ・ダウンサンプリングチャネライザは、等間隔に配置された固定帯域幅のM個の信号を同時にダウンコンバートし、ダウンサンプリングする。図1は、Mポート整流子12と、Mパス分割ローパス・プロトタイプフィルタ14と、Mポイント逆離散フーリエ変換(IDFT)16とを含むチャネライザ構造10を示す。計算効率のため、このIDFTはIFFTアルゴリズムで実装される。この構成では、整流子12は、Mパスフィルタ14のM個の入力ポートにM個の連続したサンプルを供給する。各ポートは、fs/Mでサンプリングされたデータシーケンスを、連続したパスにおいて連続した1サンプル時間遅延オフセットで受信する。サンプリングレートの低下は、入力スペクトルのM倍のスペクトルエイリアシングを引き起こし、この効果は周波数領域で容易に観察される。各エイリアシングされた帯域の時系列は、fs/Mの出力サンプルレートを持つ。各アームにおいて、出力サンプリングレートのM倍数を中心とするすべてのスペクトルバンドは、直流(DC)を中心とするベースバンドのスパンにエイリアシングする。各アームのエイリアス項は、その別個の中心周波数と、各整流子ポートに送られるサンプリングされた時系列の異なる遅延とにより、別個の位相プロファイルを有する。特に、各エイリアス項は、その中心周波数kとパス時間遅延rTsの積に等しい位相シフトを示す。これらの位相シフトは、以下の式(1)に示されており、ここで、fsはポリフェーズフィルタへの入力におけるサンプリングレートであり、その逆数であるTsは入力サンプル間の時間間隔である：
各パスフィルタの時間遅延応答は、それらの出力で形成されるサンプリングデータシーケンスの時刻起点を、単一で共通の出力時刻起点に整合させる。このタスクは、個々の入力時系列に必要な差分時間遅延を適用するMパス分割フィルタのオールパス特性によって達成される。最後に、IFFTブロックはビーム形成に相当する動作を行う。つまり、選択された位相プロファイルを持つ各出力ポートで、時間整合信号のコヒーレント加算を行う。チャネル間隔、チャネル帯域幅、サンプリングレートはすべてfs/Mであることに注目されたい。こうした形式のチャネライザは、最大デシメーションフィルタバンクと呼ばれている。
隣接するチャンネルを抽出して分離するマルチチャンネル・チャネライザとして、信号帯域幅は、チャンネル間隔より小さくなければならない。このこの条件下では、入力チャンネル帯域間にスペクトルギャップが存在する。チャネルフィルタがチャネル帯域間に非ゼロ遷移帯域幅を有するためには、このギャップは必要である。以下に、信号帯域幅とチャンネル間隔、さらに必要なフィルタ特性について説明する。また、チャネライザの遷移帯域幅を増加させ、所望の狭い遷移帯域幅を形成するフィルタをチャネライザの後に設けるオプションについても後述する。これらのフィルタは、低い出力サンプリングレートで動作するため、それらの減少した長さとクロック速度が、実装上の利点をもたらす。
図2は、本明細書で開示するフィルタバンクで処理されるマルチチャンネル入力スペクトルの説明図を示す。この一組の信号を簡単に説明すると、720MHzでサンプリングされた576MHzにわたる24の帯域がある。帯域の中心は直流(DC)に対して対称で、帯域幅は24MHzよりわずかに狭く、24MHzの中心で区切られている。チャンネルフィルタに要求される性能仕様とは、0.1dBリップル帯域幅が23.0MHzで、-50dB阻止帯域帯域幅が24MHzである。ポリフェーズフィルタのパス数とIFFTのサイズは、下記の式(2)に示した関係である、入力サンプリングレートと出力サンプリングレートの比によって決定される：
有限インパルス応答(FIR)フィルタのタップ数を決定する式は方程式(2)で示され、ここで、fsはサンプリングレート、Δfは遷移帯域幅、K(A)は帯域外減衰レベルAに比例するパラメータである。方程式(2)からの推定では、フィルタ長は3273タップに設定される。FIRPMアルゴリズムで設計したところ、この推定値が非常に良好であることが証明された。フィルタ長を30の最も近い倍数より1短くなるように調整したところ、3269タップのフィルタが設計仕様を満たした。30パスポリフェーズフィルタの30アームに分割すると、各アームには109タップが含まれることがわかる：
各パスが、FPGA実装にとって快適な速度である入力レートの1/30にあたる720MHz/30すなわち24MHzで動作するように、チャネライザの30のパスフィルタを実装することができる。この設計をMATLAB(登録商標)でシミュレーションしたので、プロトタイプフィルタのスペクトル応答を図3に示す。小さな問題としては、チャネライザのフィルタ中心が入力信号のチャンネル中心から12MHzオフセットしていることがある。この問題に対する一つの解決策は、入力信号とチャネライザの間に複素ヘテロダインを使用し、入力スペクトルを、入力と出力中心との間で12MHzオフセット分シフトさせることである。高い入力サンプリングレートで動作するこのヘテロダインを図4に示す。具体的には、図4に示すように、チャネライザ20は、ヘテロダイン信号を発生するデジタル直接合成モジュール22と、ヘテロダイン信号を入力信号と混合するミキサー24と、出力チャネルを生成する30パスチャネライザ26とを含む。
回転子シーケンスは、ポリフェーズフィルタによって形成される出力ベクトルの2倍の長さで周期的となっている。回転子ベクトルの中点で符号が変化することに注目し、基数2のFFTのバタフライの下半分がその和を形成するのと同じ方法で、フィルタ出力に回転子を適用する。偶数インデックス付きデータベクトルの重み付き和と奇数インデックス付きデータベクトルの重み付き和を形成し、その差に複素回転子の重みを適用する。チャンネル・スペクトルビン中心をハーフサンプリングレートではなく直流(DC)に保つため、交替(alternate)ベクトル出力は符号を変更する必要がある。
上述したハーフバンド幅の周波数オフセットを組み込んだ改良型チャネライザを図5に示す。示されているように、チャネライザ30は、Mポート(入力)整流子32と、Mパスのポリフェーザフィルタ34と、計算効率のためにIFFTアルゴリズムを用いて実装可能なMポイント逆離散フーリエ変換(IDFT)16とを含む。フィルタ34は、ポリフェーズフィルタ出力とIDFT 16のIFFT入力との間に挿入される位相回転補正を生成する。重要なことに、フィルタ34によって導入される位相回転は、チャネライザ30が実装されたデジタル信号プロセッサ(DSP)または他のプロセッサにとって重要な処理量の軽減をもたらす。周波数シフト位相回転は、高い入力レートで時間領域において適用されるのではなく、ポリフェーズフィルタに挿入され、入力レートの1/30であるIFFTレートで適用される。
ここで、処理量の低減を期待させつつ、設計要件をなお満たすチャネライザの修正について検討する。チャネライザの処理量は、ポリフェーズフィルタ分割に含まれる多数の係数によって支配されている。上述したように、(2)では、サンプリングレートと遷移帯域幅の比が大きいため、この数が大きくなる。遷移帯域幅を大きくすれば、チャネライザの計算処理量を減らすことができる。それを行えば、フィルタ長は短くなるが、設計要件を満たさないフィルタになってしまうはずである。この問題に対するわれわれの対応策は、チャネライザの出力に適用される第2フィルタを使用して、低サンプリングレートのため低コストで狭い遷移帯域幅を形成することである。
チャネライザフィルタの遷移帯域幅を大きくすれば、チャネライザの出力サンプリングレートも大きくしなければならなくなる。ナイキストの定理の修正版を示す。ナイキストの基準は、サンプリングレートが両側帯域幅を超えるべきことは教えてくれるが：「どの程度で？」という疑問は残る。本明細書で開示されたチャネライザは、その疑問に答えるものである。以下の式(4)に示すように、アンチエイリアスフィルタの遷移帯域幅だけ信号の両側帯域幅を越えるはずである。
余分な帯域幅は通常、フィルタのサンプリングレート(fs)を10%から20%増加させる。現代では、サンプリングレートを上げて遷移帯域幅の大幅な増加に対応し、後続のDSPフィルタを使って帯域幅とサンプリングレートを望ましい低い値まで下げる。
Mパスのポリフェーズフィルタバンクをfs/Mを上回るレートで動作させると、アーキテクチャが変化し、このチャネライザは、非最大デシメーションフィルタバンクとして知られるようになる。出力サンプリングレートを上げる量にはいくつかのオプションがある。一般的で実装が簡単なオプションの1つは、サンプリングレートをfs/Mから2fs/Mへ2倍にすることである。この例では、15サンプルをチャネライザに送出することで、出力サンプルレートをfs/30つまり720/30すなわち24 MHzから720/15すなわち48 MHzに上げ、15入力サンプル毎に30出力サンプルを形成する。チャネライザに20サンプルを送出することで、720/20すなわち36 MHzのようにサンプリングレートの増加をより小さくして、20入力サンプル毎に30出力サンプルを形成する他の比率を選択することも可能ではあった。最初の事例ではサンプリングレートは100%増加し、2番目のケースではサンプルレートは50%増加するはずである。最初の事例のオプション空間はかなり広い。最終的にどの選択肢を選ぶにせよ、再サンプルドチャネライザに内部周波数シフトオプションを確実に含めることになる。M/2対1の再サンプリングチャネライザの一般的な構成を図6に示す。再サンプリングチャネライザ(40で示す)は、FDM入力信号を受信して整流すると共に、状態エンジン44によって制御される周波数分割多重(FDM)整流子42と、M/2パス入力データバッファ46と、Mパスポリフェーザフィルタ48と、(同じく状態エンジン44によって制御される)循環出力バッファ50と、MポイントIFFT 52と、時分割多重(TDM)出力信号を生成するTDM整流子54とを含む。ここでの出力サンプリングレートは48MHzである。ポリフェーザフィルタ48はfs/Mを上回るレートで動作される。
図7は、48MHzの出力サンプルレートで使用できる、可能な限り最も広いエイリアスフリーの遷移帯域幅のスペクトル応答を示している。遷移帯域幅を0.5 MHzから12 MHzに広げると、チャネライザフィルタの長さは48分の1に減少する。最も近い整数に切り上げた後は、その長さは、1パスあたり109サンプルから1パスあたり3サンプルになる。この遷移帯域幅フィルタの問題点は、チャンネル化ベースバンドフィルタの帯域外スペクトラム阻止(spectral rejection )を簡単に実証できないことである。従って、実証目的で、図8に示すスペクトル応答を満たすように、遷移帯域幅が6 MHzのチャネライザフィルタを設計する。30パスのチャネライザフィルタは1パスあたり6サンプルとなり、それでも1パスあたり109サンプルから大幅に減少する。
図8に示す仕様を満たすように、30パスのチャネライザを設計した。その設計のスペクトル応答を図9に示す。遷移帯域幅が広くなったことに加えて、ここで見られる最初の大きな違いは、帯域内リップルが1桁小さくなったことである。帯域内リップルのレベルが低減するようにフィルタを設計した理由は、チャンネル化ベースバンド系列が、帯域内リップルレベルをチャネライザリップルに加える第2のフィルタに通過されるからである。次の課題は、後続のハウスクリーニングフィルタである。
ここでの課題は、チャンネル化時系列の遷移帯域幅を望ましい0.5MHzまで低減するカスケードフィルタを設計することである。そのフィルタが、サンプリングレートを48MHzから24MHzに下げるように構成されていれば好ましい。最初に思い浮かぶフィルタのオプションは、真のハーフバンド有限インパルス応答(FIR)フィルタである。このオプションを利用することが、われわれがチャネライザの出力サンプリングレートに48 MHzを選択した理由である。ただし、このハーフバンドフィルタでは、交替出力サンプルでゼロ値を持つような設計にしたい。窓正弦級数(windowed sine series)で、またはFIRPMアルゴリズムを使用してフィルタの奇数インデックスの非ゼロ重みを設計し、偶数インデックスのゼロとセンタータップを挿入するハーフバンド技術で、この目標を達成することができる。前者の設計は、通過帯域と阻止帯域のリップルレベルが一様でないという特徴がある一方で、後者は標準的なFIRPM設計のリップル応答が等しくなる。
われわれはハーフバンド技術を選択し、48MHzのサンプリングレートで、所望の0.5MHz遷移帯域幅と50dBの阻止帯域レベルで動作するハーフバンドフィルタを設計した。これらの要件を満たすために必要なフィルタ長は233タップで、このフィルタのスペクトル特性を図10に示す。このハーフバンドフィルタは、同じ値の帯域内および帯域外リップルレベルを有することに注目されたい。その結果、帯域内リップルは約0.03dBであり、これは-50dBが0からの偏差であるように、単位利得からの同じ偏差である。チャネライザとそのカスケードフィルタを合わせたリップルは、0.1dBの要件を容易に満たしている。図11は、2パスの2対1ダウンサンプル・ハーフバンドフィルタ50のブロック図である。上側パス54は、ローパスフィルタの偶数インデックスを含む。これらは設計プロセスで挿入されたゼロであるため、フィルタ中心サンプルにオフセットされた1つの非ゼロの自明値係数のみを持つ。下側パス56には116個の偶対称フィルタ係数が含まれる。入力信号は、スイッチ52によって上側パス54と下側パス56との間で切り替えられ、上側および下側パス54、56の出力はミキサー58によって混合され、出力信号が生成される。フィルタを折りたたんで重みを分担させる場合、下側パスには58回の乗算が行われる。これらの58回の乗算は、2つのサンプルがフィルタに送られるたびに実行されるため、フィルタの処理量は入力サンプルあたり29回となる。この処理は48MHzのクロック周波数で実行され、15倍高い720MHzの入力クロックを基準とすれば、入力サンプルあたり約2回の乗算に相当する。もちろん、各出力チャンネルに1回ずつ、この処理を24回行っている。
ハーフバンドフィルタの第2のオプションは、直線位相オールパス無限インパルス応答(IIR)フィルタである。われわれは、図11と非常によく似た2対1ダウンサンプリングオプションが実装されたハーフバンドフィルタのIIRバージョンを設計し、シミュレートした。Z2における1次および2次オールパス多項式のカスケードを使用するこのフィルタは、IIRバージョンを実装するためには、1つの係数を持つ1次フィルタ1個および2つの係数を持つ23個の2次フィルタ、つまり、合計47個の係数を必要とした。図12は、このオプションのインパルス応答とスペクトル特性を示す。短い因果律遅延(causality delay)を有する直線位相IIRフィルタのインパルス応答は、非常に興味深い。このフィルタのもう1つの興味深い特性は、帯域内リップルが50 μdBをわずかに下回る極めて低いレベルであることである。FIRハーフバンドフィルタと同様に、IIRバージョンは2つの入力サンプルごとに47回の乗算を実行しており、その結果、入力サンプルあたりの乗算回数は24回未満となって、FIRフィルタオプションに比べてこのフィルタがわずかに勝っている。
ハーフバンドフィルタの第3のオプションは、一対の解析チャネライザと合成チャネライザとのカスケードである。解析シンセサイザーは、入力スペクトルを一組の低サンプリングレート・ベースバンドチャンネルに分割する。解析チャネライザのプロトタイプフィルタはナイキストフィルタであり、隣接するチャンネルが-6dBレベルで交差するように設計されている。これらのベースバンドチャネルがM/2アップサンプリングプロセスによってそれらの元の中心周波数までエイリアシングされるので、合成チャネライザは、これらのベースバンドチャネルの完全な再構成を実行する。帯域フィルタリングオプションは、解析バンクと合成バンクとの間のバイナリマスクによって実行される。阻止帯域は、解析プロセスの出力から合成プロセスに渡されたチャネルによって形成されるスーパーチャネルの形成に参加しないチャネルに対応する。このアーキテクチャは、カスケード接続されたチャネライザを含むハーフバンドフィルタ60を示す図13に示されている。特に、フィルタ60は、入力整流子62と、Mパスフィルタ64と、M/2ポイントシフトを生成するMポイント循環バッファ66と、第1のMポイントIFFT68と、第2のMポイントIFFT70と、M/2ポイントシフトを生成する第2のMポイント循環バッファ72と、第2のMパスフィルタ74と、出力整流子76とを含む。構成要素62-68は解析チャネライザを形成し、構成要素70-76は合成チャネライザを形成する。チャネル遷移がスーパーチャネルの所望の遷移帯域幅と一致するチャネルのパス数を選択する。ここでは40パスのシステムを選択したが、その理由は、48MHzで動作するチャネル幅と間隔は48/40つまり1.2MHzであり、チャネライザの遷移帯域幅はその幅の1/3、つまり0.4MHzから始まるためである。遷移帯域幅は、フィルタの長さと窓メインローブ幅で調整できる。
パス毎に6つのタップを備えた40パスフィルタを設計し、ハーフバンドフィルタをオフセットビンチャネライザにおける20の選択したチャンネルと合成した。そのスペクトル特性を図14に示した。合成されたフィルタの計算負荷は、入力サンプルあたり12回の乗算であり、パスフィルタでは出力サンプルあたり12回の乗算、2つの40ポイントIFFTでは入力サンプルあたり10回の乗算である。出力サンプリングレートを下げるために出力40パスフィルタを20パスフィルタに置き換えると、出力チャネライズの処理量は半分になり、入力サンプル1つあたりの合成処理量は25倍になる。
様々なチャネライザおよびフィルタは、特定用途向け集積回路(ASIC)、デジタル信号プロセッサ(DSP)、プログラマブルゲート配列(ASIC)、マイクロプロセッサなどの任意の適切なプロセッサを使用して、または汎用プロセッサによって実行されるソフトウェアとして実装され得ることに留意されたい。チャネライザおよびフィルタは、無線周波数トランシーバに実装することができ、これには、セルラートランシーバ(例えば、3GPP(登録商標)、4G、5Gなどの1つまたは複数の通信プロトコルをサポートする基地局またはモバイルデバイス)、衛星トランシーバ(例えば、地球局または宇宙空間の衛星)、ワイヤレスネットワーキングトランシーバ(例えば、WiFi基地局またはWiFi対応デバイス)、短距離(例えば、ブルートゥース(登録商標))トランシーバ、またはその他の無線周波数トランシーバが含まれるが、それに限定されない。
有利なことに、本明細書に開示されたチャネライザとフィルタは、非常に長いフィルタ長をもたらす仕様を備えた高サンプリングレートfsでの動作など、一組の厳しい仕様を満たす。幸いにも、Mパスのポリフェーズチャネライザは、Mパスの各々に対してM対1のダウンサンプリングを行う。つまり、各パスは低減されたサンプリングレートfs/Mで動作する。2つのフィルタを実装することができ、その1つは高い入力サンプリングレートで動作するのもので、１つはより低い出力サンプリングレートで動作するものである。この過程で、遷移帯域幅が広い最初のフィルタが、帯域幅とサンプリングレートを低減する。
システムおよび方法を詳細に説明してきたが、上記説明は、その趣旨や範囲を限定することを意図したものではない。本明細書で記載された本開示の実施形態は例示的なものにすぎず、当業者であれば、本開示の趣旨と範囲を逸脱することなく変更や修正が可能であることは理解されよう。そうしたあらゆる変更および修正は、上述したものも含めて本開示の範囲内に入ることが意図されている。特許証によって保護されることを望むものは、次の特許請求の範囲に記載されている。

Claims (20)

  1. 高性能チャネライザであって：
    ヘテロダイン信号を発生するデジタル直接合成(DDS)モジュールと；
    DDSモジュールと通信すると共に前記ヘテロダイン信号を入力信号と混合するミキサーと；
    前記ミキサーと通信するMパスチャネライザであって、前記ミキサーの出力信号を処理して複数の出力チャンネルを生成するMパスチャネライザとを含み、前記ヘテロダイン信号は、前記入力信号の入力スペクトルを、入力中心と出力中心との間のオフセット分シフトする、高性能チャネライザ。
  2. 前記ヘテロダイン信号は高い入力サンプリングレートで動作する、請求項1に記載のチャネライザ。
  3. 前記チャネライザは、特定用途向け集積回路(ASIC)、デジタル信号プロセッサ(DSP)、プログラマブルゲート配列(ASIC)、マイクロプロセッサのうち1つまたは複数を使用して、または汎用プロセッサによって実行されるソフトウェアを使用して実装される、請求項1に記載のチャネライザ。
  4. 前記チャネライザは、セルラートランシーバ、衛星トランシーバ、ワイヤレスネットワーキングトランシーバ、または短距離トランシーバのうち１つまたは複数を含む無線周波数トランシーバに実装される、請求項1に記載のチャネライザ。
  5. 高性能チャネライザであって：
    入力信号を受信して整流する入力整流子と；
    前記整流子と通信するMパスポリフェーザフィルタと；
    前記ポリフェーザフィルタの出力を処理するMパス逆離散フーリエ変換モジュールとを含み、前記Mパスポリフェーザフィルタが、時間領域において複数の位相回転を導入することで、前記チャネライザが実装されたプロセッサの処理量の軽減をもたらす、高性能チャネライザ。
  6. 前記複数の位相回転は、前記チャネライザの入力レートの1/30のレートで挿入される、請求項5に記載のチャネライザ。
  7. 前記チャネライザは、特定用途向け集積回路(ASIC)、デジタル信号プロセッサ(DSP)、プログラマブルゲート配列(ASIC)、マイクロプロセッサのうち1つまたは複数を使用して、または汎用プロセッサによって実行されるソフトウェアを使用して実装される、請求項5に記載のチャネライザ。
  8. 前記チャネライザは、セルラートランシーバ、衛星トランシーバ、ワイヤレスネットワーキングトランシーバ、または短距離トランシーバのうち1つまたは複数を含む無線周波数トランシーバに実装される、請求項5に記載のチャネライザ。
  9. 再サンプリングチャネライザであって：
    周波数分割多重(FDM)入力信号を受信して整流するFDM整流子と；
    前記FDM整流子と通信するM/2パス入力データバッファと；
    前記入力データバッファと通信するMパスポリフェーザフィルタと；
    前記Mパスポリフェーザフィルタと通信する循環出力バッファと；
    前記循環出力バッファと通信するMポイント逆高速フーリエ変換(IFFT)モジュールと、
    前記MポイントIFFTモジュールと通信すると共に時分割多重(TDM)出力信号を生成するTDM整流子とを含み、前記Mパスポリフェーザフィルタは、fs/Mを上回るサンプリングレートで動作される、再サンプリングチャネライザ。
  10. 前記FDM整流子および前記循環出力バッファと通信すると共にそれらを制御する状態エンジンをさらに含む、請求項9に記載のチャネライザ。
  11. 前記チャネライザは、特定用途向け集積回路(ASIC)、デジタル信号プロセッサ(DSP)、プログラマブルゲート配列(ASIC)、マイクロプロセッサのうち1つまたは複数を使用して、または汎用プロセッサによって実行されるソフトウェアを使用して実装される、請求項9に記載のチャネライザ。
  12. 前記チャネライザは、セルラートランシーバ、衛星トランシーバ、ワイヤレスネットワーキングトランシーバ、または短距離トランシーバのうち1つまたは複数を含む無線周波数トランシーバに実装される、請求項9に記載のチャネライザ。
  13. ハーフバンドフィルタであって：
    ローパスフィルタの偶数インデックスを含む上側フィルタパスと；
    偶対称フィルタ係数を含む下側フィルタパスと；
    前記上側および下側フィルタパスと通信すると共に、前記上側フィルタパスと下側フィルタパスとの間で入力信号を切り替えるスイッチと；
    前記上側および下側フィルタパスと通信すると共に、前記上側フィルタパスおよび下側フィルタパスの出力を混合するミキサーと、を含むハーフバンドフィルタ。
  14. 前記フィルタは、特定用途向け集積回路(ASIC)、デジタル信号プロセッサ(DSP)、プログラマブルゲート配列(ASIC)、マイクロプロセッサのうち1つまたは複数を使用して、または汎用プロセッサによって実行されるソフトウェアを使用して実装される、請求項13に記載のフィルタ。
  15. 前記フィルタは、セルラートランシーバ、衛星トランシーバ、ワイヤレスネットワーキングトランシーバ、または短距離トランシーバのうち1つまたは複数を含む無線周波数トランシーバに実装される、請求項13に記載のフィルタ。
  16. カスケード接続ハーフバンドフィルタであって：
    入力信号を受信して整流する入力整流子と；
    前記入力整流子と通信する第1のMパスフィルタと；
    前記第1のMパスフィルタと通信する第1のMポイント循環バッファと；
    前記第1のMポイント循環バッファと通信する第1のMポイント逆高速フーリエ変換(IFFT)モジュールと；
    前記第1のIFFTモジュールと通信する第2のMポイントIFFTモジュールと；
    前記第2のMポイントIFFTモジュールと通信する第2のMポイント循環バッファと；
    前記第2のMポイント循環バッファと通信する第2のMパスフィルタと；
    前記第2のMパスフィルタと通信すると共に出力信号を生成する出力整流子とを含み、
    前記出力整流子と、前記第1のMパスフィルタと、前記第1のMポイント循環バッファと、前記第1のMポイントIFFTモジュールとが、解析チャネライザを形成し、前記第2のMポイントIFFTモジュールと、前記第2のMポイント循環バッファと、前記第2のMパスフィルタと、前記出力整流子とが合成チャネライザを形成し、当該解析チャネライザが前記合成チャネライザとカスケード接続されている、カスケード接続ハーフバンドフィルタ。
  17. 前記解析チャネライザは、前記入力信号を一組の低サンプリングレート・ベースバンドチャンネルに分割し、前記解析チャネライザは、前記ベースバンドチャンネルを再構築する、請求項16に記載のハーフバンドフィルタ。
  18. 前記ベースバンドチャネルは、M/2アップサンプリングプロセスによってそれらの元の中心周波数までエイリアシングされる、請求項17に記載のハーフバンドフィルタ。
  19. 前記フィルタは、特定用途向け集積回路(ASIC)、デジタル信号プロセッサ(DSP)、プログラマブルゲート配列(ASIC)、マイクロプロセッサのうち1つまたは複数を使用して、または汎用プロセッサによって実行されるソフトウェアを使用して実装される、請求項16に記載のハーフバンドフィルタ。
  20. 前記フィルタは、セルラートランシーバ、衛星トランシーバ、ワイヤレスネットワーキングトランシーバ、または短距離トランシーバのうち1つまたは複数を含む無線周波数トランシーバに実装される、請求項16に記載のハーフバンドフィルタ。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4140110A4 (en) * 2020-04-23 2024-05-01 Spectral DSP Corp SYSTEMS AND METHODS FOR SINGLE-CARRIER ORTHOGONAL FREQUENCY DIVISION MULTIPLEXING SHAPED WITH A LOW PEAK POWER TO AVERAGE POWER RATIO
CA3209399A1 (en) * 2021-02-24 2022-09-01 Michael Thomas Pace System and method for a digitally beamformed phased array feed
CN115955379B (zh) * 2022-12-25 2024-06-28 哈尔滨工程大学 一种多尺度可配置的窄过渡带信道化器低复杂度实现方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4641368A (en) * 1982-09-24 1987-02-03 Raytheon Company Radio frequency receiver
JP4652546B2 (ja) * 2000-09-21 2011-03-16 三星電子株式会社 受信機
US10644916B1 (en) * 2002-05-14 2020-05-05 Genghiscomm Holdings, LLC Spreading and precoding in OFDM
US9577608B2 (en) * 2009-08-14 2017-02-21 Qualcomm Incorporated Discrete time lowpass filter
US10623014B2 (en) * 2011-06-27 2020-04-14 Syntropy Systems, Llc Apparatuses and methods for sample rate conversion
US8958469B1 (en) * 2012-05-02 2015-02-17 Fredric J. Harris Digital receiver equalization system
US9485125B2 (en) * 2014-06-16 2016-11-01 Raytheon Company Dynamically reconfigurable channelizer
US10177947B2 (en) * 2015-07-24 2019-01-08 Brian G. Agee Interference-excising diversity receiver adaptation using frame synchronous signal features and attributes
JPWO2020261393A1 (ja) * 2019-06-25 2020-12-30
US11184042B1 (en) * 2020-08-13 2021-11-23 Bae Systems Information And Electronic Systems Integration Inc. Partial band signal reconstruction using arbitrary numbers of synthesis channels

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