KR930007098A - 매우 작은 주파수 간격을 갖는 주파수 합성기 - Google Patents

Abstract

주파수 합성기(Frequency Synthesis)에 관한 것으로, 특히 입력 기준 주파수보다도 매우 작은 주파수 스텝간격을 가지도록 한 개량된 주파수 합성기에 관한 것이다.

상기 개량된 주파수 합성기는 집적 디지탈 합성기(Direct Digital Synthesis: DDS라 함)와 PLL주파수 합성기로 구성된다. 이때 상기 DDS는 입력 클럭마다 위상(phase)데이터를 증가하기 위한 위상 누산기(phase accumulator)와, 위상-진폭 맵핑 테이블(phase to Aiuplitode Mapping table)에 의한 데이터를 저장하고 있는 메모리와, 상기 메모리의 출력 데이터를 아날로그 신호로 변환하는 변환수단과, 상기 변환 수단의(output RF Noise)출력 노이즈를 제거하기 위한 필터로 구성되며, PLL주파수 합성기는 전압 제어 발진기와 전압 제어 발진의 출력을 분주시켜 주는 가변 분주기와, 이 분주된 신호를 기준 주파수와 비교하는 위상 비교기와 이 비교된 신호를 상기 전압 제어 발진기의 제어 전압으로 바꾸어 제공하는 루프 필터로 구성된다.

상기와 같이하여 출력 주파수와 스텝 간격을 기준 주파수의 스텝보다 적게 함으로써 스프리어스를 억제할수 있다.

Description

매우 작은 주파수 간격을 갖는 주파수 합성기

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명에 따른 주파수 합성기의 위상 증가 스텝,

제3도는 본 발명에 따른 주파수 합성기의 회로도.

Claims (5)

1. 매우 작은 주파수 간격을 갖는 주파수 합성기에 있어서, 제1입력단자(50)로 입력되는 위상 제어 데이터(M)와 제2입력단자(52)로 입력되는 위상 증가 데이타(N)를 가산하여 가산된 위상 증가 데이터를 출력하는 위상 누산기(52)와, 위상 진폭 맵핑 테이블에 의한 데이터를 내부메모리(58)에 저장하고 있으며, 상기 위상 누산기(52)로 부터 출력되는 위상 증가 데이터를 입력 클럭(FCLK)에 동기하여 상기 제2단자(52)에 제공함과 동시에 상기 메모리(52)의 어드레스로 입력하여 상기 위상 증가 데이터에 대응한 진폭데이터를 출력하는 위상 진폭 변환부(61)와, 상기 위상-진폭 변환부(61)의 디지털 출력을 스텝형 사인웨이브로 정형하는 파형 정형기(62)와, 상기 파형 정형기(62)의 출력을 저역 필터링하여 노이즈를 제거 기준주파수(Fref)를 출력하는 필터(64)와, 상기 필터(64)로부터 출력되는 기준주파수(Fref)를 상기 제1단자로 입력되는 위상 제어 데이터(M)에 의해 소정 분주하되 상기 기준 주파수(Fref)에 동기 출력하는 PLL주파수 합성기(77)로 구성함을 특징으로 하는 회로.
2. 제1항에 있어서, 위상-진폭 변환부(61)는 상기 위상 누산기(54)의 출력을 입력 클럭 FCLK로 클럭킹 래치하여 상기 제2단자(52)와 상기 메모리(58)의 어드레스로 제공하는 제1래치(56)와, 상기 메모리(50)의 출력 데이터를 상기 클럭(FCLK)로 래치하여 상기 파형 정형기(62)에 동기 전송하는 제2래치(62)로 구성됨을 특징으로 하는 회로.
3. 제2항에 있어서, 입력 제어 전압에 대응한 주파수(Fout)를 발진하여 출력하는 VCO(74)와, 상기 VCO(74)의 출력을 상기 제1입력단자(50)로 입력되는 명령에 따른 분주비로 가변 분주하여 출력하는 가변 분주기(76)와, 상기 필터(64)의 기준주파수(Fref)와 상기 분주기(76)의 출력 주파수를 위상 비교하여 오차 전압을 발생하는 위상 비교기(70)와, 상기 위상 비교기(70)의 출력을 저역 필터링하여 상기 VCO(74)의 제어전압을 제공하는 저역필터(72)로 구성됨을 특징으로 하는 회로.
4. 제2항 또는 제3항에 있어서, 파형정형기(62)는 위상-진폭 변환된 진폭 데이 터를 아날로그 신호로 변환하는 DAC임을 특징으로 하는 회로.
5. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.