JPH11150735A - 信号発生回路 - Google Patents
信号発生回路Info
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- JPH11150735A JPH11150735A JP9313914A JP31391497A JPH11150735A JP H11150735 A JPH11150735 A JP H11150735A JP 9313914 A JP9313914 A JP 9313914A JP 31391497 A JP31391497 A JP 31391497A JP H11150735 A JPH11150735 A JP H11150735A
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- circuit
- controlled oscillator
- voltage controlled
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- Processing Of Color Television Signals (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 スプリアス抑圧性能を改善するとともに、小
さい容量で実現可能なＰＬＬ回路を用いることにが可能
な信号発生回路を提供する。 【解決手段】 ＤＤＳ回路１とデジタルアナログ変換器
２で発生したスプリアス成分をＰＬＬ回路１５を用いて
抑圧する。ＰＬＬ回路１５の位相比較器４の出力を２つ
の経路に分け、一方は利得制御のも介し、他方は１次フ
ィルタを介してＶＣＯの周波数制御を行い、前者をリー
ド、後者をラグフィルタとして機能させる。カラー／白
黒判別により利得と１次フィルタ時定数を切り換えて、
抑圧性能改善と積分容量Ｃの値を小さくできる。
さい容量で実現可能なＰＬＬ回路を用いることにが可能
な信号発生回路を提供する。 【解決手段】 ＤＤＳ回路１とデジタルアナログ変換器
２で発生したスプリアス成分をＰＬＬ回路１５を用いて
抑圧する。ＰＬＬ回路１５の位相比較器４の出力を２つ
の経路に分け、一方は利得制御のも介し、他方は１次フ
ィルタを介してＶＣＯの周波数制御を行い、前者をリー
ド、後者をラグフィルタとして機能させる。カラー／白
黒判別により利得と１次フィルタ時定数を切り換えて、
抑圧性能改善と積分容量Ｃの値を小さくできる。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばデジタル
発振回路の発振信号に含まれるスプリアス等を抑圧する
処理に用いて好適し、テレビジョン受像機における色副
搬送波の再生に適用できる信号発生回路に関する。
発振回路の発振信号に含まれるスプリアス等を抑圧する
処理に用いて好適し、テレビジョン受像機における色副
搬送波の再生に適用できる信号発生回路に関する。
【０００２】
【従来の技術】デジタル処理の普及に伴い、多方式ある
いは多チャンネル放送・受信に、高精度なデジタル発振
技術を適用することが多くなっている。この一例として
テレビジョン（ＴＶ）受像機を例にとって説明すると、
海外のテレビジョン受像機では近接する国々の放送を受
信するため、複数の放送方式に対応している。このよう
な多方式ＴＶ受像機の色信号復調処理部分では、放送方
式毎に色信号の副搬送波周波数が異なるため、例えば特
開平８−１８１６０４号公報「発振回路」（例１）のよ
うな回路を用い、ＴＶ放送毎の色副搬送波に同期したキ
ャリアを再生していた。
いは多チャンネル放送・受信に、高精度なデジタル発振
技術を適用することが多くなっている。この一例として
テレビジョン（ＴＶ）受像機を例にとって説明すると、
海外のテレビジョン受像機では近接する国々の放送を受
信するため、複数の放送方式に対応している。このよう
な多方式ＴＶ受像機の色信号復調処理部分では、放送方
式毎に色信号の副搬送波周波数が異なるため、例えば特
開平８−１８１６０４号公報「発振回路」（例１）のよ
うな回路を用い、ＴＶ放送毎の色副搬送波に同期したキ
ャリアを再生していた。
【０００３】この例１では、ＤＤＳ(Direct Digital Sy
nthesizer)デジタル処理回路を核としており、ＤＤＳ回
路から任意の周波数信号を発生できるものの、原理的に
含まれる不要周波数（スプリアス）成分を抑圧する必要
があった。
nthesizer)デジタル処理回路を核としており、ＤＤＳ回
路から任意の周波数信号を発生できるものの、原理的に
含まれる不要周波数（スプリアス）成分を抑圧する必要
があった。
【０００４】ＤＤＳ回路のデータ系列をアナログ変換処
理で抑圧したものとして、特開平８−１３０７５１号公
報「信号発生回路」（例２）が挙げられる。デジタルデ
ータをアナログ信号に変換するデジタルアナログ変換器
にてアナログ信号化し、その後、電圧制御発振器を備え
たＰＬＬ(Phase-Locked Loop) 回路に通している。ＰＬ
Ｌループにてアナログ信号に電圧制御発振器をロックさ
せ、ループフィルタの帯域制限作用によりスプリアスを
抑圧するものである。さらに、カラー方式判別回路の判
別結果から、カラーと白黒の受信状態により最適な応答
が得られるよう、ループの応答速度を制御している。
理で抑圧したものとして、特開平８−１３０７５１号公
報「信号発生回路」（例２）が挙げられる。デジタルデ
ータをアナログ信号に変換するデジタルアナログ変換器
にてアナログ信号化し、その後、電圧制御発振器を備え
たＰＬＬ(Phase-Locked Loop) 回路に通している。ＰＬ
Ｌループにてアナログ信号に電圧制御発振器をロックさ
せ、ループフィルタの帯域制限作用によりスプリアスを
抑圧するものである。さらに、カラー方式判別回路の判
別結果から、カラーと白黒の受信状態により最適な応答
が得られるよう、ループの応答速度を制御している。
【０００５】ＴＶ用途以外でも、例１のデジタル発振器
と例２のスプリアス抑圧の手法は、ＦＭ放送受信や無線
電話など多々考えられ、例２のような受信状態を検出し
てスプリアス抑圧量とＰＬＬ回路の引き込み範囲を制御
してデジタル発振器のメリットを最大限に引き出す手法
により、安定かつ高品位な受信が可能となる。
と例２のスプリアス抑圧の手法は、ＦＭ放送受信や無線
電話など多々考えられ、例２のような受信状態を検出し
てスプリアス抑圧量とＰＬＬ回路の引き込み範囲を制御
してデジタル発振器のメリットを最大限に引き出す手法
により、安定かつ高品位な受信が可能となる。
【０００６】
【発明が解決しようとする課題】上記した従来の各手法
では、ループフィルタのラグリード周波数は固定であっ
て、利得が制御されるだけであるため、ループの雑音帯
域が利得方向の制御のみによって決まり、十分なスプリ
アス抑圧量をとれない。逆に、スプリアス抑圧量を所望
の値にとると、ループフィルタに大容量を用いることに
なり、ＩＣ内蔵化する場合にコスト大となる。
では、ループフィルタのラグリード周波数は固定であっ
て、利得が制御されるだけであるため、ループの雑音帯
域が利得方向の制御のみによって決まり、十分なスプリ
アス抑圧量をとれない。逆に、スプリアス抑圧量を所望
の値にとると、ループフィルタに大容量を用いることに
なり、ＩＣ内蔵化する場合にコスト大となる。
【０００７】この発明の目的は、スプリアス抑圧性能を
改善できるとともに、小さい積分容量で実現可能なＰＬ
Ｌ回路を用いることにより、ＩＣ化に適しかつデジタル
発振器の性能を十分に引き出すことのできる信号発生回
路を提供することにある。
改善できるとともに、小さい積分容量で実現可能なＰＬ
Ｌ回路を用いることにより、ＩＣ化に適しかつデジタル
発振器の性能を十分に引き出すことのできる信号発生回
路を提供することにある。
【０００８】
【課題を解決するための手段】上記した課題を解決する
ために、この発明の信号発生回路では、テレビジョン信
号を入力し、該信号がカラー方式により異なる色副搬送
波周波数に対応する制御信号および前記テレビジョン信
号がカラーか白黒かの判別信号を生成する判別回路と、
データの大きさが時間軸上所定の波形状に変化するデー
タ列を発生させ、前記判別回路からの制御信号によりデ
ータ列の周波数を可変可能なＤＤＳ回路と、前記データ
列をアナログ信号に変換するアナログ変換回路と、少な
くとも電圧制御発振器と位相比較器を備え、前記アナロ
グ変換信号と前記電圧制御発振器の発振信号を位相比較
した出力を利得制御回路を介して電圧制御発振器の周波
数制御端子に接続する第１の経路、および前記位相比較
出力をループフィルタを介して前記周波数制御端子に接
続する第２の経路により構成したＰＬＬ回路と、前記判
別回路の判別信号に基づいた前記電圧制御発振器の信号
出力を得る手段とからなることを特徴とする。
ために、この発明の信号発生回路では、テレビジョン信
号を入力し、該信号がカラー方式により異なる色副搬送
波周波数に対応する制御信号および前記テレビジョン信
号がカラーか白黒かの判別信号を生成する判別回路と、
データの大きさが時間軸上所定の波形状に変化するデー
タ列を発生させ、前記判別回路からの制御信号によりデ
ータ列の周波数を可変可能なＤＤＳ回路と、前記データ
列をアナログ信号に変換するアナログ変換回路と、少な
くとも電圧制御発振器と位相比較器を備え、前記アナロ
グ変換信号と前記電圧制御発振器の発振信号を位相比較
した出力を利得制御回路を介して電圧制御発振器の周波
数制御端子に接続する第１の経路、および前記位相比較
出力をループフィルタを介して前記周波数制御端子に接
続する第２の経路により構成したＰＬＬ回路と、前記判
別回路の判別信号に基づいた前記電圧制御発振器の信号
出力を得る手段とからなることを特徴とする。
【０００９】また、テレビジョン信号を入力し、該信号
がカラー方式により異なる色副搬送波周波数に対応する
制御信号および前記テレビジョン信号がカラーか白黒か
の判別信号を生成する判別回路と、データの大きさが時
間軸上所定の波形状に変化するデータ列を発生させ、前
記判別回路からの制御信号によりデータ列の周波数を可
変可能なＤＤＳ回路と、前記データ列をアナログ信号に
変換するアナログ変換回路と、電圧制御発振器と第１お
よび第２の位相比較器を備え、前記アナログ信号と前記
電圧制御発振器の発振信号を比較した前記第１の位相比
較器の出力を、利得制御回路を介して前記電圧制御発振
器の周波数制御端子に接続する第１の経路、および前記
アナログ信号と前記電圧制御発振器の発振信号を比較し
た前記第２の位相比較器の出力をループフィルタを介し
て前記電圧制御発振器の周波数制御端子に接続する第２
の経路により構成したＰＬＬ回路と、前記判別回路の判
別信号に基づいた前記電圧制御発振器の信号出力を得る
手段とからなることを特徴とする。
がカラー方式により異なる色副搬送波周波数に対応する
制御信号および前記テレビジョン信号がカラーか白黒か
の判別信号を生成する判別回路と、データの大きさが時
間軸上所定の波形状に変化するデータ列を発生させ、前
記判別回路からの制御信号によりデータ列の周波数を可
変可能なＤＤＳ回路と、前記データ列をアナログ信号に
変換するアナログ変換回路と、電圧制御発振器と第１お
よび第２の位相比較器を備え、前記アナログ信号と前記
電圧制御発振器の発振信号を比較した前記第１の位相比
較器の出力を、利得制御回路を介して前記電圧制御発振
器の周波数制御端子に接続する第１の経路、および前記
アナログ信号と前記電圧制御発振器の発振信号を比較し
た前記第２の位相比較器の出力をループフィルタを介し
て前記電圧制御発振器の周波数制御端子に接続する第２
の経路により構成したＰＬＬ回路と、前記判別回路の判
別信号に基づいた前記電圧制御発振器の信号出力を得る
手段とからなることを特徴とする。
【００１０】上記した各手段によれば、第１の経路はル
ープフィルタを介さないので、オープンループの位相比
較出力特性は周波数軸上平坦であり、ラグリードフィル
タのリード部分を担当する。第２の経路は１次の積分フ
ィルタを介しており、オープンループではラグフィルタ
として動作する。これらを加算して、ラグリード応答を
得ることができ、積分時定数（ラグ周波数）やリード部
分の利得を独立に制御できるので、加算した周波数特性
を任意に設定できる。ＰＬＬ回路の同期状態により、ル
ープ応答特性を切り換えるような場合に、最適な特性の
設計が可能である。フィルタ回路としてはラグの１次フ
ィルタのみであり、単純な容量と抵抗の積であるから、
一般的な高抵抗化の手法を採用して容量を削減できる。
ープフィルタを介さないので、オープンループの位相比
較出力特性は周波数軸上平坦であり、ラグリードフィル
タのリード部分を担当する。第２の経路は１次の積分フ
ィルタを介しており、オープンループではラグフィルタ
として動作する。これらを加算して、ラグリード応答を
得ることができ、積分時定数（ラグ周波数）やリード部
分の利得を独立に制御できるので、加算した周波数特性
を任意に設定できる。ＰＬＬ回路の同期状態により、ル
ープ応答特性を切り換えるような場合に、最適な特性の
設計が可能である。フィルタ回路としてはラグの１次フ
ィルタのみであり、単純な容量と抵抗の積であるから、
一般的な高抵抗化の手法を採用して容量を削減できる。
【００１１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１はこの
発明の第１の実施の形態について説明するためのシステ
ム図である。図１において、データの大きさが時間軸上
鋸歯波状、三角波状あるいは台形波状に変化するデータ
列を発生させ、判別回路からの制御信号によりデータ列
の周波数を可変可能なデジタルデータをＤＤＳ回路１に
より発生させる。このデジタルデータを、デジタルアナ
ログ変換器２を用いてアナログ信号への変換を行い、変
換されたアナログ信号３を位相比較器４の一方の入力端
子に供給する。位相比較器４の他方の入力端子には電圧
制御発振器１１の出力信号１４を供給し、これら信号を
位相比較して制御部７および積分器６に比較結果５を供
給する。積分器６は積分容量Ｃを備え、積分された比較
出力を制御部８に供給する。制御部７，８はともに線形
アンプであり、周波数特性を積極的に制限する素子を含
まない。制御部７，８の出力を加算器９で加算を行い、
電圧制御発振器１１の周波数制御端子に周波数制御信号
１０として供給する。点線で囲む１５は、ＰＬＬ回路に
相当する構成部分を示している。
いて、図面を参照しながら詳細に説明する。図１はこの
発明の第１の実施の形態について説明するためのシステ
ム図である。図１において、データの大きさが時間軸上
鋸歯波状、三角波状あるいは台形波状に変化するデータ
列を発生させ、判別回路からの制御信号によりデータ列
の周波数を可変可能なデジタルデータをＤＤＳ回路１に
より発生させる。このデジタルデータを、デジタルアナ
ログ変換器２を用いてアナログ信号への変換を行い、変
換されたアナログ信号３を位相比較器４の一方の入力端
子に供給する。位相比較器４の他方の入力端子には電圧
制御発振器１１の出力信号１４を供給し、これら信号を
位相比較して制御部７および積分器６に比較結果５を供
給する。積分器６は積分容量Ｃを備え、積分された比較
出力を制御部８に供給する。制御部７，８はともに線形
アンプであり、周波数特性を積極的に制限する素子を含
まない。制御部７，８の出力を加算器９で加算を行い、
電圧制御発振器１１の周波数制御端子に周波数制御信号
１０として供給する。点線で囲む１５は、ＰＬＬ回路に
相当する構成部分を示している。
【００１２】１２はカラー方式判別回路であり、テレビ
ジョン信号を入力し、この信号がカラー方式により異な
る色副搬送波周波数に対応する制御信号１３およびテレ
ビジョン信号がカラーか白黒かの判別信号１６を生成す
る。
ジョン信号を入力し、この信号がカラー方式により異な
る色副搬送波周波数に対応する制御信号１３およびテレ
ビジョン信号がカラーか白黒かの判別信号１６を生成す
る。
【００１３】図２は従来の例１に示したＰＬＬ回路で得
られるオープンループの周波数特性を示している。この
オープンループにおいて、カラー方式判別回路１２は判
別信号１６に基づいてＤＤＳ回路１の発振周波数を切換
えるとともに、制御信号１３に基づいて制御部７の利得
と積分器６の時定数を制御する。
られるオープンループの周波数特性を示している。この
オープンループにおいて、カラー方式判別回路１２は判
別信号１６に基づいてＤＤＳ回路１の発振周波数を切換
えるとともに、制御信号１３に基づいて制御部７の利得
と積分器６の時定数を制御する。
【００１４】図３を用いて図１を続けて説明する。制御
部７の経路にはループフィルタがなく、位相比較された
信号は、帯域制限を受けず、制御部７から図３の一点鎖
線に示すように出力する。制御部８の経路には積分器６
があるので、１次の低域通過特性を持ち、図３の破線に
示すような出力となる。これらを加算すると図３の実線
のようになり、ラグ・リード特性を実現できる。ラグ部
分とリード部分をそれぞれ積分器６の経路と制御部７の
経路に分離したため、特性を独立かつ任意に設定でき
る。
部７の経路にはループフィルタがなく、位相比較された
信号は、帯域制限を受けず、制御部７から図３の一点鎖
線に示すように出力する。制御部８の経路には積分器６
があるので、１次の低域通過特性を持ち、図３の破線に
示すような出力となる。これらを加算すると図３の実線
のようになり、ラグ・リード特性を実現できる。ラグ部
分とリード部分をそれぞれ積分器６の経路と制御部７の
経路に分離したため、特性を独立かつ任意に設定でき
る。
【００１５】この特性の設定について説明する。カラー
方式判別回路１２からの制御信号１３は、図１の回路を
含む全体ループ（図２に示す周波数特性）が入力信号に
同期したか否かを示す信号であり、ＴＶ受像機ではカラ
ーか白黒を示す。白黒状態では未だ図１のＰＬＬ回路１
５がＤＤＳ回路１の出力に同期していない可能性がある
ため、積分器６の時定数を速く、制御部７の利得を高く
設定する。
方式判別回路１２からの制御信号１３は、図１の回路を
含む全体ループ（図２に示す周波数特性）が入力信号に
同期したか否かを示す信号であり、ＴＶ受像機ではカラ
ーか白黒を示す。白黒状態では未だ図１のＰＬＬ回路１
５がＤＤＳ回路１の出力に同期していない可能性がある
ため、積分器６の時定数を速く、制御部７の利得を高く
設定する。
【００１６】このときの設定が図３のようであったとす
る。制御信号１３がカラーを示す状態に変わると、積分
器６の時定数を遅く、制御部７の利得を低く設定する。
このときの状態を図４に示す。制御部７の経路では利得
を低くするが、帯域制限がないので、レベルが下がるだ
けである。積分器６では低域利得を変えずに時定数を遅
くする。すると図４の破線のように帯域が狭まり、制御
部７，８の経路を加算した特性は実線のようになる。
る。制御信号１３がカラーを示す状態に変わると、積分
器６の時定数を遅く、制御部７の利得を低く設定する。
このときの状態を図４に示す。制御部７の経路では利得
を低くするが、帯域制限がないので、レベルが下がるだ
けである。積分器６では低域利得を変えずに時定数を遅
くする。すると図４の破線のように帯域が狭まり、制御
部７，８の経路を加算した特性は実線のようになる。
【００１７】このように、ＡとＢの周波数におけるレベ
ル差とラグ／リード周波数の配置をどちらも可変でき
る。Ａの周波数にスプリアスがあってこれを減衰させた
い場合は制御部８の時定数をさらに遅くしてもよいし、
制御部８の低域利得を可能な限り下げることもできる。
Ｂの周波数に関しては、制御部７の利得を下げれば減衰
できる。
ル差とラグ／リード周波数の配置をどちらも可変でき
る。Ａの周波数にスプリアスがあってこれを減衰させた
い場合は制御部８の時定数をさらに遅くしてもよいし、
制御部８の低域利得を可能な限り下げることもできる。
Ｂの周波数に関しては、制御部７の利得を下げれば減衰
できる。
【００１８】図３および図４は一般的に言うＰＬＬ回路
１５のオープンループ周波数特性であり、所望の特性を
設定するために、制御部７と積分器６をどのように制御
するかは種々考えられる。制御部７の利得は制御しない
場合もあり得るし、従来例と全く同じ動作をさせるには
積分器６の時定数を制御せず、制御部７と制御部８の利
得をどちらもカラー時に下げるようにすればよい。
１５のオープンループ周波数特性であり、所望の特性を
設定するために、制御部７と積分器６をどのように制御
するかは種々考えられる。制御部７の利得は制御しない
場合もあり得るし、従来例と全く同じ動作をさせるには
積分器６の時定数を制御せず、制御部７と制御部８の利
得をどちらもカラー時に下げるようにすればよい。
【００１９】積分器６の時定数は、積分器６がｇｍアン
プのときは、このアンプのトランスコンダクタンスと容
量Ｃの積で、抵抗のときは抵抗値と容量Ｃの積で決まる
ので、高抵抗あるいは微小電流を用いて積分することが
可能となる。このため、従来３００ｐＦ必要だった容量
Ｃを５０ｐＦ程度に小さくでき、コスト削減効果が大き
い。
プのときは、このアンプのトランスコンダクタンスと容
量Ｃの積で、抵抗のときは抵抗値と容量Ｃの積で決まる
ので、高抵抗あるいは微小電流を用いて積分することが
可能となる。このため、従来３００ｐＦ必要だった容量
Ｃを５０ｐＦ程度に小さくでき、コスト削減効果が大き
い。
【００２０】この実施の形態では、スプリアス抑圧性能
を向上させることができるとともに、小さい積分容量で
実現可能なＰＬＬ回路を構成できることにより、ＩＣ化
に有利でかつデジタル発振器の性能を十分に引き出すこ
とができる。
を向上させることができるとともに、小さい積分容量で
実現可能なＰＬＬ回路を構成できることにより、ＩＣ化
に有利でかつデジタル発振器の性能を十分に引き出すこ
とができる。
【００２１】次に図５のシステム図を用いて、この発明
の他の実施の形態について説明する。この実施の形態
は、ＰＬＬ回路１５のうち位相比較と積分を合成して別
回路にしたものであり、図１の同一の機能部分には同一
の符号を付して説明する。
の他の実施の形態について説明する。この実施の形態
は、ＰＬＬ回路１５のうち位相比較と積分を合成して別
回路にしたものであり、図１の同一の機能部分には同一
の符号を付して説明する。
【００２２】すなわち、２つの位相比較器４１，４２を
設け、位相比較器４１の出力を制御部７に、位相比較器
４２の出力に積分容量Ｃを接続して制御部８に供給す
る。制御部７，８の出力を加算器９で合成して電圧制御
発振器１１の周波数制御端子に与え、電圧制御発振器１
１からの発振信号を位相比較器４１，４２に供給する。
カラー方式判別回路１２からの制御信号１３により、制
御部７の利得と位相比較器２の電圧制御発振器１１の出
力信号１４とアナログ信号３とを検波し、これにより得
られたトランスコンダクタンスを制御信号１３で制御す
ると、制御部７の経路の時定数を長くすることができ
る。
設け、位相比較器４１の出力を制御部７に、位相比較器
４２の出力に積分容量Ｃを接続して制御部８に供給す
る。制御部７，８の出力を加算器９で合成して電圧制御
発振器１１の周波数制御端子に与え、電圧制御発振器１
１からの発振信号を位相比較器４１，４２に供給する。
カラー方式判別回路１２からの制御信号１３により、制
御部７の利得と位相比較器２の電圧制御発振器１１の出
力信号１４とアナログ信号３とを検波し、これにより得
られたトランスコンダクタンスを制御信号１３で制御す
ると、制御部７の経路の時定数を長くすることができ
る。
【００２３】この実施の形態でも図１と等価な動作が可
能で、位相比較器４１のバイアス電流を制御すれば、結
果として制御部７は省略でき、位相比較器４１のバイア
ス電流により利得を制御することもできる。
能で、位相比較器４１のバイアス電流を制御すれば、結
果として制御部７は省略でき、位相比較器４１のバイア
ス電流により利得を制御することもできる。
【００２４】図６のシステム図を用いて、この発明の第
３の実施の形態について説明する。この実施の形態は、
図５の実施の形態の変形したものである。すなわち、図
５では位相比較器４１から電圧制御発振器１１までの経
路が独立しており、この電圧制御発振器１１をインジェ
クション・ロック型の電圧制御発振器６１にすることに
より、一体化できる。
３の実施の形態について説明する。この実施の形態は、
図５の実施の形態の変形したものである。すなわち、図
５では位相比較器４１から電圧制御発振器１１までの経
路が独立しており、この電圧制御発振器１１をインジェ
クション・ロック型の電圧制御発振器６１にすることに
より、一体化できる。
【００２５】インジェクション・ロック型の電圧制御発
振器６１は、特開平９−９３０４２号公報に記載されて
いるような弛張発振器でよく用いられる技術で、発振ル
ープ中に信号を注入することにより、発振器が外部制御
手段を必要とせず信号に同期するものである。
振器６１は、特開平９−９３０４２号公報に記載されて
いるような弛張発振器でよく用いられる技術で、発振ル
ープ中に信号を注入することにより、発振器が外部制御
手段を必要とせず信号に同期するものである。
【００２６】変換されたアナログ信号３を電圧制御発振
器６１のインジェクション信号入力端子と位相比較器４
２に入力する。位相比較器４２のもう一方の入力端子に
は電圧制御発振器６１の出力信号１４を接続する。位相
比較器４２の出力は積分容量Ｃを介して制御部８に出力
し、制御部８の出力は電圧制御発振器６１の周波数制御
端子に接続する。カラー方式判別からの制御信号１３に
より、位相比較器４２の積分時定数を制御すると同時
に、電圧制御発振器６１のインジェクションレベル制御
端子に接続して、注入されるアナログ信号３に対する電
圧制御発振器６１の注入量を制御する。白黒時にはイン
ジェクションレベルを大きく、カラー時には小さくすれ
ば、図２と図３の制御部７と同じ効果が得られる。
器６１のインジェクション信号入力端子と位相比較器４
２に入力する。位相比較器４２のもう一方の入力端子に
は電圧制御発振器６１の出力信号１４を接続する。位相
比較器４２の出力は積分容量Ｃを介して制御部８に出力
し、制御部８の出力は電圧制御発振器６１の周波数制御
端子に接続する。カラー方式判別からの制御信号１３に
より、位相比較器４２の積分時定数を制御すると同時
に、電圧制御発振器６１のインジェクションレベル制御
端子に接続して、注入されるアナログ信号３に対する電
圧制御発振器６１の注入量を制御する。白黒時にはイン
ジェクションレベルを大きく、カラー時には小さくすれ
ば、図２と図３の制御部７と同じ効果が得られる。
【００２７】この実施の形態の場合、図５の実施の形態
に比較して、位相比較器４１のループを電圧制御発振器
６１を単体で代用できるので、その分の回路規模を削減
が可能となる。
に比較して、位相比較器４１のループを電圧制御発振器
６１を単体で代用できるので、その分の回路規模を削減
が可能となる。
【００２８】図６の位相比較器４２は図１のように積分
器６を別に用意してもよい。電圧制御発振器６１にイン
ジェクションレベル制御端子を設けず、アナログ信号３
と電圧制御発振器６１の間に制御信号１３より電圧制御
発振器６１へのインジェクションレベルを制御する制御
回路を設けても同じ効果が得られる。このとき、電圧制
御発振器６１の発振信号を制御する制御信号１３は省略
できる。
器６を別に用意してもよい。電圧制御発振器６１にイン
ジェクションレベル制御端子を設けず、アナログ信号３
と電圧制御発振器６１の間に制御信号１３より電圧制御
発振器６１へのインジェクションレベルを制御する制御
回路を設けても同じ効果が得られる。このとき、電圧制
御発振器６１の発振信号を制御する制御信号１３は省略
できる。
【００２９】
【発明の効果】以上説明したように、この発明の信号発
生回路によれば、スプリアス抑圧性能を向上させるとと
もに、小さな内蔵容量で実現できるので、コストと性能
の両面で改善効果大であり、デジタル発振器の性能を十
分に引き出すことができる。
生回路によれば、スプリアス抑圧性能を向上させるとと
もに、小さな内蔵容量で実現できるので、コストと性能
の両面で改善効果大であり、デジタル発振器の性能を十
分に引き出すことができる。
【図１】この発明の第１の実施の形態について説明する
ためのシステム図。
ためのシステム図。
【図２】図１の動作を説明するための周波数特性図。
【図３】図１の動作を説明するための周波数特性図。
【図４】図１の動作を説明するための周波数特性図。
【図５】この発明の第２の実施の形態について説明する
ためのシステム図。
ためのシステム図。
【図６】この発明の第３の実施の形態について説明する
ためのシステム図。
ためのシステム図。
１…ＤＤＳ回路、２…デジタルアナログ変換器、３…ア
ナログ信号、４、４１，４２…位相比較器、５…比較結
果、６…積分器、７，８…制御部、９…加算器、１０…
周波数制御信号、１１，６１…電圧制御発振器、１２…
カラー方式判別回路、１３…制御信号、１４…出力信
号、１５…ＰＬＬ回路、１６…判別信号、Ｃ…容量。
ナログ信号、４、４１，４２…位相比較器、５…比較結
果、６…積分器、７，８…制御部、９…加算器、１０…
周波数制御信号、１１，６１…電圧制御発振器、１２…
カラー方式判別回路、１３…制御信号、１４…出力信
号、１５…ＰＬＬ回路、１６…判別信号、Ｃ…容量。
Claims (6)
- 【請求項１】 テレビジョン信号を入力し、該信号がカ
ラー方式により異なる色副搬送波周波数に対応する制御
信号および前記テレビジョン信号がカラーか白黒かの判
別信号を生成する判別回路と、 データの大きさが時間軸上所定の波形状に変化するデー
タ列を発生させ、前記判別回路からの制御信号によりデ
ータ列の周波数を可変可能なＤＤＳ回路と、 前記データ列をアナログ信号に変換するアナログ変換回
路と、 少なくとも電圧制御発振器と位相比較器を備え、前記ア
ナログ変換信号と前記電圧制御発振器の発振信号を位相
比較した出力を利得制御回路を介して電圧制御発振器の
周波数制御端子に接続する第１の経路、および前記位相
比較出力をループフィルタを介して前記周波数制御端子
に接続する第２の経路により構成したＰＬＬ回路と、 前記判別回路の判別信号に基づいた前記電圧制御発振器
の信号出力を得る手段とからなることを特徴とする信号
発生回路。 - 【請求項２】 前記判別信号により、利得制御回路の利
得かまたはループフィルタの時定数の少なくともどちら
か一方を変化させたことを特徴とする請求項１に記載の
信号発生回路。 - 【請求項３】 発振ループ中に信号を注入するインジェ
クション・ロック型の電圧制御発振器と前記第１の経路
を入れ替え、 前記アナログ変換回路により変換されたアナログ信号を
前記電圧制御発振器のインジェクション入力に供給し、
前記アナログ信号と前記電圧制御発振器の発振信号を位
相比較した出力をループフィルタを介して前記電圧制御
発振器の発振周波数制御端子に接続したことを特徴とす
る請求項１に記載の信号発生回路。 - 【請求項４】 前記電圧制御発振器は、インジェクショ
ン量の利得切換機能を備え、前記判別回路の判別信号に
よりインジェクション信号利得を切り換えたことを特徴
とする請求項３に記載の信号発生回路。 - 【請求項５】 テレビジョン信号を入力し、該信号がカ
ラー方式により異なる色副搬送波周波数に対応する制御
信号および前記テレビジョン信号がカラーか白黒かの判
別信号を生成する判別回路と、 データの大きさが時間軸上所定の波形状に変化するデー
タ列を発生させ、前記判別回路からの制御信号によりデ
ータ列の周波数を可変可能なＤＤＳ回路と、 前記データ列をアナログ信号に変換するアナログ変換回
路と、 電圧制御発振器と第１および第２の位相比較器を備え、
前記アナログ信号と前記電圧制御発振器の発振信号を比
較した前記第１の位相比較器の出力を、利得制御回路を
介して前記電圧制御発振器の周波数制御端子に接続する
第１の経路、および前記アナログ信号と前記電圧制御発
振器の発振信号を比較した前記第２の位相比較器の出力
をループフィルタを介して前記電圧制御発振器の周波数
制御端子に接続する第２の経路により構成したＰＬＬ回
路と、 前記判別回路の判別信号に基づいた前記電圧制御発振器
の信号出力を得る手段とからなることを特徴とする信号
発生回路。 - 【請求項６】 前記第２の位相比較器は検波利得の制御
端子を備え、前記判別信号により感度を切り換えること
を特徴とする請求項５に記載の信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9313914A JPH11150735A (ja) | 1997-11-14 | 1997-11-14 | 信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9313914A JPH11150735A (ja) | 1997-11-14 | 1997-11-14 | 信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150735A true JPH11150735A (ja) | 1999-06-02 |
Family
ID=18047049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9313914A Pending JPH11150735A (ja) | 1997-11-14 | 1997-11-14 | 信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150735A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111528A (ja) * | 2000-09-21 | 2002-04-12 | Samsung Electronics Co Ltd | 受信機 |
| JP2010539809A (ja) * | 2007-09-14 | 2010-12-16 | クゥアルコム・インコーポレイテッド | 無線通信装置におけるシュプール軽減を伴う発振器信号生成 |
-
1997
- 1997-11-14 JP JP9313914A patent/JPH11150735A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111528A (ja) * | 2000-09-21 | 2002-04-12 | Samsung Electronics Co Ltd | 受信機 |
| JP4652546B2 (ja) * | 2000-09-21 | 2011-03-16 | 三星電子株式会社 | 受信機 |
| JP2010539809A (ja) * | 2007-09-14 | 2010-12-16 | クゥアルコム・インコーポレイテッド | 無線通信装置におけるシュプール軽減を伴う発振器信号生成 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040406 |