JP4607291B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、同一の半導体基板に、絶縁ゲートバイポーラトランジスタと制御用回路とが形成されている半導体装置に関するものであって、とくに接合分離技術を用いて絶縁ゲートバイポーラトランジスタ上に制御用回路を形成する際に発生する寄生素子によるラッチアップを防止するための保護素子ないしは保護回路の構造に関するものである。
【０００２】
【従来の技術】
一般に、絶縁ゲートバイポーラトランジスタ（以下、「ＩＧＢＴ（Insulated Gate Bipolar Transistor）という。」が形成されている半導体基板に、回路領域ないしは回路素子等を形成すると、回路特性を低下させる寄生素子が発生する。このため、寄生素子の動作を抑制することができる様々な回路領域ないしは回路素子等の形成手法が試みられてきた。
【０００３】
このような回路領域ないしは回路素子等の形成手法は、例えば回路領域を特殊な基板形成技術等を用いずに接合分離技術を用いて形成する技術分野においては、１９９８年に発行された技術文献「イグニッションコイル駆動用の自己分離された高度ＩＧＢＴ（A Self‐isolated intelligent IGBT for driving ignition
coils［International symposium on Power Semiconductor Drives & Ics，1998］）」に開示されている。この技術文献には、接合分離技術において致命的な問題となる寄生サイリスタの動作による素子破壊に対して、ポリシリコン上に形成されたダイオードと抵抗とを組み合わせた回路を用いることにより、該素子破壊を回避するようにした手段が開示されている。
【０００４】
なお、特開平７−１６９９６３号公報、特開平８−３０６９２４号公報および特開昭６４−５１６６４号公報にも、ＩＧＢＴないしはＭＯＳＦＥＴを備えた半導体装置において、寄生素子の動作を抑制するための技術が開示されている。
【０００５】
図９に、前記技術文献に開示されている従来の寄生サイリスタの動作防止回路を部分的に示す。図９において、Ｐ１は、Ｚ１で示されたＩＧＢＴ（以下、「ＩＧＢＴ・Ｚ１」という。）が形成されている半導体基板上にさらに制御用回路Ｂ１が形成された半導体装置Ｂ２の制御用の入力端子である。Ｐ２は、ＩＧＢＴ・Ｚ１のエミッタ端子であり、制御用回路Ｂ１のアース端子としても機能するものである。Ｐ３は、ＩＧＢＴ・Ｚ１のコレクタ端子である。
【０００６】
入力端子Ｐ１には、抵抗Ｒ１を介して、ツェナーダイオードＤ１のカソードが接続されている。他方、ツェナーダイオードＤ１のアノードは、エミッタ端子Ｐ２に接続されている。また、ツェナーダイオードＤ１のカソードは、抵抗Ｒ２の一端にも接続されている。抵抗Ｒ２の他端は、抵抗Ｒ３の一端とツェナーダイオードＤ８のカソードとに接続されている。抵抗Ｒ３の他端は、制御用回路Ｂ１に接続されている。また、ツェナーダイオードＤ８のアノードは、エミッタ端子Ｐ２に接続されている。
【０００７】
抵抗Ｒ２、Ｒ３およびダイオードＤ１、Ｄ８は、それぞれ、ＩＧＢＴ・Ｚ１が形成された基板上に絶縁膜を介して形成された多結晶シリコン層（以下、「ポリシリコン層」という。）上に形成されている。なお、前記技術文献に記載されたものでは、ＩＧＢＴ・Ｚ１を制御するための制御用回路Ｂ１は、ｎｃｈＭＯＳＦＥＴ（エンハンスメント型およびデプレッション型）で形成されている。
【０００８】
図１０に、かかる従来の半導体装置における、回路素子寄生サイリスタの構造を示す。図１０に示すように、Ｍで示されたｎｃｈＭＯＳＦＥＴ（以下、「ｎｃｈＭＯＳＦＥＴ・Ｍ」という。）の各拡散層と、これらを形成している半導体基板Ｕとの間には、寄生トランジスタＴ１、Ｔ２が形成される。ｎｃｈＭＯＳＦＥＴ・ＭのバックゲートＧに対応するｐ-拡散領域と、このｐ-拡散層に含まれるように形成されたｎ拡散層（ｎｃｈＭＯＳＦＥＴ・ＭのソースＳまたはドレインＡに対応する。）と、半導体基板Ｕのｎ-層とは、それぞれ、ｎｐｎ型寄生トランジスタＴ２のベース、エミッタおよびコレクタとなる。また、半導体基板のｐ層と、その上に形成されたｎ+層およびｎ-層と、ｎｃｈＭＯＳＦＥＴ・ＭのバックゲートＧに対応するp‐拡散層とは、それぞれｐｎｐ型寄生トランジスタＴ１のエミッタ、ベースおよびコレクタとなる。
【０００９】
寄生トランジスタＴ１と寄生トランジスタＴ２とは、寄生トランジスタＴ１のコレクタと寄生トランジスタＴ２のベースとが接続され、かつ寄生トランジスタＴ１のベースと寄生トランジスタＴ２のコレクタとが接続された状態となり、サイリスタを構成する。したがって、このサイリスタがいったんＯＮすると、ＩＧＢＴ・Ｍのコレクタ電位がエミッタ電位よりも低くなるような状態にしない限り、該サイリスタをＯＦＦさせることができなくなる。
【００１０】
このサイリスタがON状態に至るパターンとしては、次の２つのものが予想される。ひとつは、ｎｃｈＭＯＳＦＥＴ・Ｍのソース電位がバックゲート電位よりも低い電位となり、ｎｐｎ型寄生トランジスタＴ２のエミッタ電流を発生させるような場合である。もうひとつは、ｐｎｐ型寄生トランジスタＴ１が、同一基板上に形成されたＩＧＢＴ・ＭのONに伴ってONする場合である。この場合、ｐｎｐ型寄生トランジスタＴ１のコレクタ電流がｎｃｈＭＯＳＦＥＴ・ＭのバックゲートＧに流れて該バックゲートＧに電圧降下を発生させ、これによりｎｃｈＭＯＳＦＥＴ・ＭのソースＳまたはドレインＡよりも高い電位になったときに、前記の状態と同様のラッチアップが発生する。
【００１１】
とくに、入力端子Ｐ１として半導体装置外部とのインターフェイスを設けた場合、入力端子Ｐ１の電位がエミッタ端子Ｐ２の電位よりも低くなる状態が発生する可能性が高い。サージなどの時間としては短いが、瞬時の電流としては大きいストレスが印加されることも予想され、このような場合でもラッチアップが発生する可能性がある。
【００１２】
そこで、図９に示すような入力端子Ｐ１を保護するための保護回路を用いる場合、保護回路を全てポリシリコン上に形成された素子で構成することにより、保護素子と半導体基板との寄生素子発生を防止した上で、回路的な効果でｎｐｎ型寄生トランジスタＴ２に流れるエミッタ電流を抑制して寄生サイリスタがラッチアップしないようにしている。
【００１３】
実際の素子形成においては、制御用回路Ｂ１内に形成されたｎｃｈＭＯＳＦＥＴ・ＭのソースＳまたはドレインＡをエミッタとするｎｐｎ型寄生トランジスタＴ２に対して、必ず直列となるように抵抗Ｒ３が配設される。かくして、抵抗Ｒ３とｎｐｎ型寄生トランジスタＴ２のエミッタとの間の電圧降下が、ツェナーダイオードＤ８の順方向電圧降下により抑制される。同様に、ツェナーダイオードＤ８と抵抗Ｒ３と制御用回路Ｂ１とからなる回路の電流が、直列に接続された抵抗Ｒ２を通るように構成される。かくして、抵抗Ｒ２によって前記回路に発生する電圧降下が、ツェナーダイオードＤ１の順方向電圧降下により抑制される。
【００１４】
上記従来技術においては、ダイオードの順方向電圧降下と、これに並列に接続された回路の直列抵抗での電圧降下の作用とによって、寄生素子を流れる電流が抑制される。したがって、ツェナーダイオードＤ８の順方向電圧降下は、制御用回路Ｂ１内のｎｐｎ型寄生トランジスタＴ２のベース・エミッタ間電圧よりも小さい。このため、ツェナーダイオードＤ１の順方向電圧降下がツェナーダイオードＤ８のそれよりも小さくなければ、寄生サイリスタ動作防止の効果は小さい。ここで、同一の素子を用いてダイオードの順方向電圧降下を小さくするには、ｐｎ接合の面積を大きくしなければならない。このため、回路領域よりもかなり大きいダイオードを形成して、所望の電流耐量を確保するようにしている。
【００１５】
【発明が解決しようとする課題】
上記従来技術においては、回路領域をｎｃｈＭＯＳＦＥＴのみで構成しているので、ｎｐｎ型寄生トランジスタが発生しても、その接合面積は小さい。このため、ベース・エミッタ間電圧が比較的大きくなる。しかしながら、回路形成においてｐｃｈＭＯＳＦＥＴを含む回路領域を形成することを目論む場合、その接合面積はｎｃｈＭＯＳＦＥＴのみの回路よりも大きくなる。したがって、寄生サイリスタを防止するための回路を構成する場合、ｎｃｈＭＯＳＦＥＴのみの回路を構成する場合よりも大きな保護回路が必要となる。このように、保護回路領域が大きくなると、これを搭載する半導体装置も大きくなるため、半導体装置の製造にかかる費用が増大することが懸念される。
【００１６】
本発明は、上記従来の問題を解決するためになされたものであって、コンパクトな構成でもって寄生素子の動作を有効に抑制することができる、同一基板上にＩＧＢＴと制御回路とが形成された半導体装置を提供することを解決すべき課題とする。
【００１７】
【課題を解決するための手段】
上記課題を解決するためになされた本発明にかかる半導体装置は、ＩＧＢＴが形成されている半導体基板上にｐｃｈＭＯＳＦＥＴを形成した場合において、ｐｃｈＭＯＳＦＥＴ形成に必要な拡散領域を用いたダイオードを形成することにより、従来のものよりも小さい面積でラッチアップを防止する回路を構成するようにしたものである。
【００１８】
すなわち、ＩＧＢＴが形成されている半導体基板上にショットキーバリアダイオードを形成して、ポリシリコン上に形成されたツェナーダイオードと組合せて寄生サイリスタラッチアップ防止回路を形成するものである。つまり、ショットキーバリアダイオードを用いることにより、小さい面積で回路領域のｎｐｎ型寄生トランジスタのベース・エミッタ間電圧よりも低い順方向電圧特性を容易に得て、寄生サイリスタラッチアップ防止用の回路を小さくし、従来のものに比べてより安全で廉価な半導体装置を得ることができるように構成したものである。
【００１９】
具体的には、本発明の第１の態様にかかる半導体装置は、（ｉ）同一の半導体基板に、ＩＧＢＴと、制御用の回路領域または回路素子とが形成されている半導体装置であって、半導体基板の上に、該半導体基板の導電型とは異なる導電型の半導体層が設けられ、（ｉｉ）上記半導体層の表面近傍部に、該半導体層の導電型とは異なる導電型の第１の拡散層と、第１の拡散層に包含された、第１の拡散層の導電型とは異なる導電型の第２の拡散層とが形成され、（ｉｉｉ）第２の拡散層の上に、絶縁膜が除去されてなる第１の領域が形成されるとともに、第１の領域内に第１の金属配線層が形成され、（ｉｖ）第２の拡散層に包含されるかまたは重なる、第２の拡散層とは同一導電型の第３の拡散層が形成され、（ｖ）第３の拡散層の上に、絶縁膜が除去されてなる第２の領域が形成されるとともに、第２の領域内に第２の金属配線層が形成され、（ｖｉ）第１および第２の金属配線層を電極とする第１および第２のショットキーバリアダイオードと、上記半導体層上の絶縁膜の上に多結晶シリコンを堆積させることにより形成された第１のツェナーダイオードとを組合せてなる保護用回路が、該半導体装置の少なくとも１つの入力端子に接続され、（ｖｉｉ）前記回路領域または回路素子が、前記保護用回路を経由して前記入力端子に接続されるとともに、ＩＧＢＴのゲートに接続されていて、（ｖｉｉｉ）第１のツェナ−ダイオードのカソードと第１のショットキーバリアダイオードのアノードとが該半導体装置の入力端子に接続され、（ｉｘ）第１のショットキーバリアダイオードのカソードが、第２のショットキーバリアダイオードのカソードと、前記回路領域または回路素子とに接続され、（ｘ）第１のツェナーダイオードのアノードと第２のショットキーバリアダイオードのアノートとが、絶縁ゲートバイポーラトランジスタのエミッタに接続されていることを特徴とするものである。
【００２０】
本発明の第２の態様にかかる半導体装置は、本発明の第１の態様にかかる半導体装置において、第１および第２の金属配線層が、アルミニウムまたは微量の他元素を含むアルミニウムで形成されていることを特徴とするものである。
【００２１】
本発明の第３の態様にかかる半導体装置は、本発明の第１または第２の態様にかかる半導体装置において、第２の拡散層と第１の金属配線層との接合部を取り囲むように、第２の拡散層の導電型とは異なる導電型の第４の拡散層が形成されていることを特徴とするものである。
【００２３】
本発明の第４の態様にかかる半導体装置は、本発明の第１の態様にかかる半導体装置において、該半導体装置の入力端子に抵抗の一端が接続され、該抵抗の他端が、第１のツェナーダイオードのカソードと第１のショットキーバリアダイオードのアノードとに接続されていることを特徴とするものである。
【００２４】
本発明の第５の態様にかかる半導体装置は、本発明の第１の態様にかかる半導体装置において、第２のツェナーダイオードが設けられていて、第２のツェナーダイオードのアノードが第１のツェナーダイオードのアノードに接続され、第２のツェナーダイオードのカソードがＩＧＢＴのエミッタに接続されていることを特徴とするものである。
【００２５】
本発明の第６の態様にかかる半導体装置は、本発明の第１の態様にかかる半導体装置において、該半導体装置への入力端子が複数設けられ、第１のツェナーダイオードと第１および第２のショットキーバリアダイオードとからなる前記回路と同一構成の回路が、少なくとも１つ追加されていることを特徴とするものである。
【００２６】
本発明の第７の態様にかかる半導体装置は、本発明の第３の態様にかかる半導体装置において、第４の拡散層が、ＩＧＢＴを形成する際に用いられる拡散層で形成されていることを特徴とするものである。
【００２７】
本発明の第８の態様にかかる半導体装置は、本発明の第１〜第３の態様のいずれか１つにかかる半導体装置において、第２の拡散層と第１の金属配線層との間に、第１の金属配線層とは異なる金属が拡散または堆積させられてなる金属拡散層が形成されていることを特徴とするものである。
【００２８】
本発明の第９の態様にかかる半導体装置は、本発明の第８の態様にかかる半導体装置において、前記の拡散または堆積させられる金属が白金であることを特徴とするものである。
【００２９】
【発明の実施の形態】
以下、添付の図面を参照しつつ、本発明の実施の形態を具体的に説明する。
実施の形態１．
まず、図１を用いて、本発明の実施の形態１にかかる半導体装置を説明する。
図１において、Ｕ２は、ＩＧＢＴおよび制御用回路を形成するための半導体基板（ｐ）である。Ｕ３は、半導体基板Ｕ２上にエピタキシャル成長により形成されたｎ+層である。Ｕ４は、ｎ+層Ｕ３上にエピタキシャル成長により形成されたｎ-層である。Ｕ１は、半導体基板Ｕ２の裏面に形成された裏面金属層である。
【００３０】
Ｚ１は、半導体基板Ｕ２上に形成されたＩＧＢＴの領域（以下、「ＩＧＢＴ・Ｚ１という。）である。このＩＧＢＴ・Ｚ１は、所定の基本構造の複数の素子を平面状に配置してそれらを並列接続することにより、大きな電流の駆動を行うことができるような構成とされている。Ｄ１はツェナーダイオードである。このツェナーダイオードＤ１は、それぞれ、半導体基板Ｕ２上に酸化膜Ｕ５等の絶縁膜を介して堆積された層状のポリシリコンに不純物拡散を行うことにより形成されたｐ+拡散層Ｕ９と、ｐ-拡散層Ｕ１０と、ｎ+拡散層Ｕ１１とを備えている。これらの拡散層Ｕ９〜Ｕ１１は、半導体基板Ｕ２の表面と平行する方向に接合・形成されている。
【００３１】
Ｍ１はｎｃｈＭＯＳＦＥＴである（以下、「ｎｃｈＭＯＳＦＥＴ・Ｍ１」という。）。このｎｃｈＭＯＳＦＥＴ・Ｍ１は、ｎ-層Ｕ４上に、低濃度の深いｐ-拡散層Ｕ１４の領域に含まれるように高濃度のｐ+拡散層Ｕ１２と高濃度のｎ+拡散層Ｕ８とが形成された構成とされている。Ｍ２は、ｐｃｈＭＯＳＦＥＴである（以下、「ｐｃｈＭＯＳＦＥＴ・Ｍ２」という。）。このｐｃｈＭＯＳＦＥＴ・Ｍ２は、低濃度のｐ-拡散層U１４の領域に含まれるように低濃度のn-拡散層U１５が形成され、このn-拡散層U１５に含まれるようにｐ+拡散層Ｕ１２およびｎ+拡散層U８が形成された構成とされている。
【００３２】
Ｄ２およびＤ３はショットキーバリアダイオードである。これらショットキーバリアダイオードＤ２、Ｄ３は、低濃度のｐ-拡散層Ｕ１４の領域に含まれるように低濃度のｎ-拡散層Ｕ１５が形成され、該ｎ-拡散層Ｕ１５に低濃度のｎ-拡散層U１５が形成され、さらにこのｎ-拡散層U１５に含まれるようにｐ拡散層Ｕ１３およびｎ+拡散層Ｕ８が形成された構成とされている。これらのショットキーバリアダイオードＤ２、Ｄ３は、ｐ+拡散層U８に接続される側の端子がカソードとなり、他方の端子がアノードとなるように形成されている。
【００３３】
図８に、図１に示す半導体装置における、回路素子寄生のサイリスタの構造を示す。図８において、Ｇ１およびＧ２は、それぞれ、ｎｃｈＭＯＳＦＥＴ・Ｍ１およびｐｃｈＭＯＳＦＥＴ・Ｍ２のバックゲートである。Ａ１およびＡ２は、それぞれ、ｎｃｈＭＯＳＦＥＴ・Ｍ１およびｐｃｈＭＯＳＦＥＴ・Ｍ２のドレインである。Ｓ１およびＳ２は、それぞれ、ｎｃｈＭＯＳＦＥＴ・Ｍ１およびｐｃｈＭＯＳＦＥＴ・Ｍ２のソースである。
【００３４】
図８に示すように、この半導体装置では、図１０に示す従来の半導体装置の場合とほぼ同様に、ｎｃｈＭＯＳＦＥＴ・Ｍ１の各拡散層と、これらを形成している半導体基板Ｕ２との間に、寄生トランジスタＴ１、Ｔ２が形成される。また、ｐｃｈＭＯＳＦＥＴ・Ｍ２の各拡散層と、これらを形成している半導体基板Ｕ２との間にも、ｎｃｈＭＯＳＦＥＴ・Ｍ１の場合と同様に、寄生トランジスタＴ３、Ｔ４が形成される。しかしながら、この半導体装置においては、以下に説明するように、コンパクトないしは小面積の構成でもって、これらの寄生トランジスタＴ１〜Ｔ４の動作が有効に抑制されるようになっている。
【００３５】
次に、図２を用いて、本発明の実施の形態１にかかる半導体装置の回路接続構造を説明する。なお、図２において、図９に示す従来の半導体装置と共通する部材等、すなわち同等の構成ないしは機能を有する部材等には、図９の場合と同一の参照記号を付している。
【００３６】
図２に示すように、この回路接続構造においては、ショットキーバリアダイオードＤ２のアノードは入力端子Ｐ１に接続され、カソードは制御用回路Ｂ１ともう１つのショットキーバリアダイオードＤ３のカソードとに接続されている。ショットキーバリアダイオードＤ３のアノードはエミッタ端子Ｐ２に接続されている。制御用回路Ｂ１は、ｎｃｈＭＯＳＦＥＴ・Ｍ１と受動素子、またはｎｃｈＭＯＳＦＥＴ・Ｍ１とｐｃｈＭＯＳＦＥＴ・Ｍ２と受動素子とで構成されている。制御用回路Ｂ１は、その出力端子はＩＧＢＴ・Ｚ１のゲートに接続され、ＩＧＢＴ・Ｚ１の制御を行う構成とされている。
【００３７】
制御用回路Ｂ１と入力端子Ｐ１との間には、従来の半導体装置ないしは回路接続構造の場合とほぼ同様の機能を有する、ツェナーダイオードＤ１とショットキーバリアダイオードＤ２とショットキーバリアダイオードＤ３とからなるダイオード回路が形成されている。この種の回路接続構造において、制御用回路Ｂ１の寄生サイリスタのラッチアップが懸念されるのは、入力端子Ｐ１の電位がＩＧＢＴ・Ｚ１のエミッタ端子Ｐ２の電位よりも低くなった場合であるが、図２に示す回路接続構造においては、制御用回路Ｂ１から入力端子Ｐ１に向かう電流は、ショットキーバリアダイオードＤ２の整流動作のため、流れることができない。
【００３８】
なお、ショットキーバリアダイオードＤ２には、整流動作時の阻止状態においてリーク電流が発生しうる。そこで、このリーク電流に起因する寄生サイリスタのラッチアップの発生を防止するため、ショットキーバリアダイオードＤ３により、制御用回路Ｂ１からショットキーバリアダイオードＤ２を経由して流れる電流をバイパスさせるようにしている。
【００３９】
ショットキーバリアダイオードＤ２、Ｄ３は、その性質上、従来のこの種の半導体装置においてポリシリコン上に形成されているダイオードよりもｐｎ接合の飽和電流が高く、発生する順方向電圧が低くなる。ここで、接合の順方向電圧は次の式１で表すことができる。
Ｖｆ＝（ｋ・Ｔ／ｑ）ｌｎ（Ｉｆ／Ｉｓ）…………………………式１
なお、式１において、Ｖｆは、順方向電流Ｉｆを流したときに発生する電圧降下であり、ボルツマン定数ｋと、絶対温度Ｔ［°Ｋ］と、飽和電流Ｉｓ［Ａ］で求まる。式１からも、飽和電流が高いと順方向電圧降下が小さくなるということが分かる。
【００４０】
また、ポリシリコン上に形成されたダイオードでは、不純物は、堆積して形成されたポリシリコン層の上層から下層にわたって拡散されるので、ｐｎ接合面積は平面的に見た接合長さとポリシリコン層の厚みとによって決まる。
これに対して、ショットキーバリアダイオードＤ２、Ｄ３では、ｎ-拡散層Ｕ１５と金属が接合している領域にｐｎ接合が形成されているため、同じ程度の素子面積であれば、より大きい接合面積を確保することができる。
【００４１】
以上のように、接合そのものの飽和電流が低いことによる効果と、占有する面積に対する接合面積の効率が高いこととに起因して、制御用回路Ｂ１に発生するｎｐｎ型寄生トランジスタのベース・エミッタ間電圧よりも低い順方向電圧を容易に得ることができる。さらに、これに加えて、ショットキーバリアダイオードＤ２の整流作用による流出電流の抑制効果により、従来の回路接続構成よりも容易に高いレベルの寄生サイリスタのラッチアップ耐量を確保することができる。
【００４２】
実施の形態２．
以下、図３を用いて、本発明の実施の形態２を具体的に説明する。しかしながら、この実施の形態２にかかる半導体装置ないしは回路接続構造の大半は、実施の形態１にかかる半導体装置ないしは回路接続構造と共通であるので、説明の重複を避けるため、主として実施の形態１と異なる点を説明する。
【００４３】
前記のとおり、実施の形態１では、入力端子Ｐ１は、ポリシリコン上に形成されたツェナーダイオードＤ１のカソードと、ショットキーバリアダイオードＤ２のアノードとに直接接続されている。これに対して、実施の形態２では、図３に示すように、入力端子Ｐ１は、ポリシリコン上に形成された抵抗Ｒ１を介して、ツェナーダイオードＤ１のカソードおよびショットキーバリアダイオードＤ２のアノードに接続されている。その他の点については、実施の形態１の場合とほぼ同様である。
回路接続構造をこのような構成とすることにより、入力端子Ｐ１とＩＧＢＴ・Ｚ１のエミッタ端子Ｐ２との間に印加することが可能な電圧範囲を広くとることができる。
【００４４】
実施の形態３．
以下、図４を用いて、本発明の実施の形態３を具体的に説明する。しかしながら、この実施の形態３にかかる半導体装置ないしは回路接続構造の大半は、実施の実施の形態２にかかる半導体装置ないしは回路接続構造と共通であるので、説明の重複を避けるため、主として実施の形態２と異なる点を説明する。
【００４５】
前記のとおり、実施の形態２では、入力端子Ｐ１とＩＧＢＴ・Ｚ１のエミッタ端子Ｐ２との間に印加することが可能な電圧範囲を広くとるために、抵抗Ｒ１が挿入されている。これに対して、この実施の形態例３では、図４に示すように、ツェナーダイオードＤ１ともう１つのツェナーダイオードＤ４とが、双方向に接続された回路、すなわち両ツェナーダイオードＤ１、Ｄ４が逆向きに直列接続された回路が用いられている。その他の点については、実施の形態２の場合とほぼ同様である。
【００４６】
これにより、入力端子Ｐ１に、ＩＧＢＴ・Ｚ１のエミッタ端子Ｐ２に対して負の電圧が印加された場合でも、ツェナーダイオードＤ１の逆方向耐圧までは電流が流れることがない。ただし、ショットキーバリアダイオードＤ２の耐圧を超える場合には、電流が急激に増えるので、両ツェナーダイオードＤ１、Ｄ４の耐圧は、ショットキーバリアダイオードＤ２、Ｄ３の耐圧よりも低い値に設定する必要がある。
なお、上記構成に加えて、さらに実施の形態２の場合と同様にポリシリコンで形成された抵抗Ｒ１を挿入して（組合せて）、より広範囲な入力電圧に対応できるようにしてもよい。
【００４７】
実施の形態４．
以下、図５を用いて、本発明の実施の形態４を具体的に説明する。しかしながら、この実施の形態４にかかる半導体装置ないしは回路接続構造の大半は、実施の形態１〜３にかかる半導体装置ないしは回路接続構造と共通であるので、説明の重複を避けるため、主として実施の形態１〜３と異なる点を説明する。
【００４８】
前記のとおり、実施の形態１〜３では、半導体装置には１つの入力端子Ｐ１が設けられているだけである。これに対して、実施の形態４では、図５に示すように、複数の入力端子が設けられている。図５において、Ｐ４は、追加されたもう１つの入力端子である。Ｄ５は、入力端子Ｐ４の追加に伴って追加され、ツェナーダイオードＤ１と同様にポリシリコン上に形成された、さらなるツェナーダイオードである。Ｄ６およびＤ７は、入力端子Ｐ４の追加に伴って追加され、ショットキーバリアダイオードＤ２、Ｄ３と同様に形成された、さらなるショットキーバリアダイオードである。これらの追加の各ダイオードＤ５、Ｄ６、Ｄ７で構成されるさらなる寄生サイリスタラッチアップ防止回路は、既設の寄生サイリスタラッチアップ防止回路と同様に、制御用回路Ｂ１に接続されている。
【００４９】
このように、複数の入力端子Ｐ１、Ｐ４を設ける（入力端子を増やす）ことにより得られる利点としては、制御用回路Ｂ１により行われる制御の機能の向上効果があげられる。例えば、図２〜図４に示すような回路接続構造（実施の形態１〜３）においては、１つの入力端子Ｐ１しか設けられていないので、必然的に制御用回路Ｂ１は、入力端子Ｐ１に与えられる電圧を電源電圧として動作する回路構成とせざるを得ない。この場合、与えられる電圧はゼロ電圧を含め広範囲に変化するため、それらの範囲内において所望の回路特性を得る回路を設計することは極めて難しい。
【００５０】
これに対して、実施の形態４のように複数の入力端子Ｄ１、Ｄ４を設け、例えば電源用の端子として安定化された電源電圧を供給すれば、高機能な回路や精度の高い回路を構成することが容易となる。また、制御を行うための入力信号をより多く取り入れることができ、高機能化を図ることができる。
【００５１】
実施の形態５．
以下、図６を用いて、本発明の実施の形態５を具体的に説明する。しかしながら、この実施の形態５にかかる半導体装置ないしは回路接続構造の大半は、実施の形態１にかかる半導体装置ないしは回路接続構造と共通であるので、説明の重複を避けるため、主として実施の形態１と異なる点を説明する。
【００５２】
実施の形態１では、寄生サイリスタのラッチアップ防止回路に用いられるショットキーバリアダイオードＤ２、Ｄ３は、金属配線層Ｕ６と低濃度のｎ-拡散層Ｕ１５との接合部の周辺に、ガードリングと呼ばれるｐ拡散層Ｕ１３が形成された構造とされている。これに対して、実施の形態５では、図６に示すように、ショットキーバリアダイオードＤ２、Ｄ３の形成を目的とした特別な拡散層形成用の加工を実施するのではなく、他の素子を形成する際に用いられる拡散層を転用することにより、必要なダイオード特性が得られるようにしている。つまり、ショットキーバリアダイオードＤ２、Ｄ３は、他の素子を形成する際に用いられる拡散層で形成されたものである。なお、ガードリングはショットキーバリアダイオードの逆方向耐圧特性を向上させるのに一般的に用いられている技術である。
【００５３】
図６においては、ＩＧＢＴ・Ｚ１を形成する際に必要とされるｐ拡散層Ｕ１６を用いてショットキーバリアダイオードＤ２、Ｄ３を形成している。しかしながら、その他の拡散層、例えばｐ+拡散層Ｕ７やｐ+拡散層Ｕ１２などを用いても、同様のダイオード特性を得ることができる。ただし、ｐ拡散層Ｕ１６は、ＩＧＢＴ・Ｚ１の形成過程においてＭＯＳＦＥＴと同様に、半導体表面に反転層（チヤネル）を形成することを目的として形成されるものであるので、他の拡散層と比べて比較的低濃度で浅い拡散層となっている。これをガードリングとして用いることにより、ガードリング部における寄生素子の影響を小さくすることができる。
【００５４】
このように、ガードリングの形成に必要な工程を他の工程と兼用することにより、半導体装置を製造するのに必要な工程数を削減することができる。このため、より低い加工費用で半導体装置を形成することができる。
【００５５】
実施の形態６．
以下、図７を用いて、本発明の実施の形態６を具体的に説明する。しかしながら、この実施の形態６にかかる半導体装置ないしは回路接続構造の大半は、実施の形態１、５にかかる半導体装置ないしは回路接続構造と共通であるので、説明の重複を避けるため、主として実施の形態１、５と異なる点を説明する。
【００５６】
実施の形態１、５においては、ショットキーバリアダイオードＤ２、Ｄ３を形成する際に、金嘱配線層Ｕ６としてＡＬ（アルミニウム）または微量の他元素（Ｓｉ等）を含むＡＬを用い、これと低濃度のｎ-拡散層Ｕ１５とを接合するようにしている。これに対して、実施の形態６では、ショットキーバリアダイオードＤ２、Ｄ３の接合部で、他の金属拡散を行うようにしている。すなわち、一般にＰｔ等の金属元素をＳｉに拡散させた場合、非常に低い順方向電圧特性のダイオードが得られるといったことが知られている。そこで、実施の形態６では、ダイオードの順方向電圧特性を優先的に考慮し、Ｓｉと金属の接合部分にＰｔなどの金属元素を拡散させるようにしている。
【００５７】
これにより、非常に低い順方向電圧特性のダイオードを得ることができるので、寄生サイリスタのラッチアップ防止効果が高まるとともに、入力端子に与えられた電圧をより少ない損失でもって制御用回路Ｂ１に伝達することができる。
【００５８】
【発明の効果】
本発明の第１の態様にかかる半導体装置においては、例えばＩＧＢＴが形成されている半導体基板上にｐｃｈＭＯＳＦＥＴを形成した場合、ｐｃｈＭＯＳＦＥＴ形成に必要な拡散領域を用いたダイオードを形成することにより、小さい面積でラッチアップを防止する回路を構成することができる。すなわち、ショットキーバリアダイオードを用いることにより、小さい面積で回路領域のｎｐｎ型寄生トランジスタのベース・エミッタ間電圧よりも低い順方向電圧特性を容易に得て、寄生サイリスタラッチアップ防止用の回路を小さくし、より安全で廉価な半導体装置を得ることができる。つまり、寄生サイリスタのラッチアップ防止用回路にショットキーバリアダイオードを用いることにより、従来に比べて小さい占有面積でより高い保護効果を得ることができる。
さらに、第１のツェナーダイオードのカソードと第１のショットキーバリアダイオードのアノードとが入力端子に接続され、第１のショットキーバリアダイオードのカソードが第２のショットキーバリアダイオードのカソードと回路領域または回路素子とに接続され、第１のツェナーダイオードのアノードと第２のショットキーバリアダイオードのアノートとがＩＧＢＴのエミッタに接続されているので、寄生トランジスタの動作をより有効に抑制することができる。
【００５９】
本発明の第２の態様にかかる半導体装置においては、基本的には、本発明の第１の態様にかかる半導体装置の場合と同様の効果が得られる。さらに、金属配線層が、アルミニウムまたは微量の他元素を含むアルミニウムで形成されているので、該金属配線層の形成が容易となり、半導体装置の製造コストが低減される。
【００６０】
本発明の第３の態様にかかる半導体装置においては、基本的には、本発明の第１または第２の態様にかかる半導体装置の場合と同様の効果が得られる。さらに、第４の拡散層が形成されているので、該半導体装置の性能が高められる。
【００６２】
本発明の第４の態様にかかる半導体装置においては、基本的には、本発明の第１の態様にかかる半導体装置の場合と同様の効果が得られる。さらに、入力端子と、第１のツェナーダイオードおよび第１のショットキーバリアダイオードとの間に抵抗が介設されているので、寄生トランジスタの動作を一層有効に抑制することができる。
【００６３】
本発明の第５の態様にかかる半導体装置においては、基本的には、本発明の第１の態様にかかる半導体装置の場合と同様の効果が得られる。さらに、第２のツェナーダイオードのアノードが第１のツェナーダイオードのアノードに接続され、第２のツェナーダイオードのカソードが絶縁ゲートバイポーラトランジスタのエミッタに接続されているので、寄生トランジスタの動作をさらに有効に抑制することができる。
【００６４】
本発明の第６の態様にかかる半導体装置においては、基本的には、本発明の第１の態様にかかる半導体装置の場合と同様の効果が得られる。さらに、入力端子および保護回路が複数設けられているので、該半導体装置が高機能化される。
【００６５】
本発明の第７の態様にかかる半導体装置においては、基本的には、本発明の第３の態様にかかる半導体装置の場合と同様の効果が得られる。さらに、第４の拡散層がＩＧＢＴを形成する際に用いられる拡散層で形成されているので、該半導体装置の製造工程が簡素化され、その製造コストが低減される。
【００６６】
本発明の第８の態様にかかる半導体装置においては、基本的には、本発明の第３の態様にかかる半導体装置の場合と同様の効果が得られる。さらに、第２の拡散層と第１の金属配線層との間に、異なる金属を用いた金属拡散層が形成されているので、寄生トランジスタの動作をさらに有効に抑制することができる。
【００６７】
本発明の第９の態様にかかる半導体装置においては、基本的には、本発明の第８の態様にかかる半導体装置の場合と同様の効果が得られる。さらに、拡散または堆積させられる金属が白金であるので、入力端子に印加された電圧をより少ない損失で回路領域または回路素子に伝達することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１にかかる、同一基板上にＩＧＢＴと制御用回路とが形成された半導体装置の縦断面図である。
【図２】 図１に示す版相対装置の回路構成図である。
【図３】 本発明の実施の形態２にかかる、同一基板上にＩＧＢＴと制御用回路とが形成された半導体装置の回路構成図である。
【図４】 本発明の実施の形態３にかかる、同一基板上にＩＧＢＴと制御用回路とが形成された半導体装置の回路構成図である。
【図５】 本発明の実施の形態４にかかる、同一基板上にＩＧＢＴと制御用回路とが形成された半導体装置の回路構成図である。
【図６】 本発明の実施の形態５にかかる、同一基板上にＩＧＢＴと制御用回路とが形成された半導体装置の縦断面図である。
【図７】 本発明の実施の形態６にかかる、同一基板上にＩＧＢＴと制御用回路とが形成された半導体装置の縦断面図である。
【図８】 本発明にかかる半導体装置の縦断面図であり、該半導体装置に発生する寄生サイリスタの構成を説明している。
【図９】 同一基板上にＩＧＢＴと制御用回路とが形成された従来の半導体装置の回路構成図である。
【図１０】 図９に示す従来の半導体装置の縦断面図であり、該半導体装置に発生する寄生サイリスタの構成を説明している。
【符号の説明】
Ａ１ ドレイン、 Ａ２ ドレイン、 Ｂ１ 制御用回路、 Ｂ２ 半導体装置、 Ｄ１ ツェナーダイオード（ポリシリコン）、 Ｄ２ ショットキーバリアダイオード、 Ｄ３ ショットキーバリアダイオード、 Ｄ４ ツェナーダイオード、 Ｄ５ ツェナーダイオード、 Ｄ６ ショットキーバリアダイオード、 Ｄ７ ショットキーバリアダイオード、 Ｄ８ ツェナーダイオード、 Ｇ１ バックゲート、 Ｇ２ バックゲート、 Ｍ１ ｎｃｈＭＯＳＦＥＴ、 Ｍ２ ｐｃｈＭＯＳＦＥＴ、 Ｐ１ 入力端子、 Ｐ２ エミッタ端子、 Ｐ３ コレクタ端子、 Ｐ４ 入力端子、 Ｒ１ 抵抗、 Ｒ２ 抵抗、 Ｒ３ 抵抗、 Ｓ１ ソース、 Ｓ２ ソース、 Ｔ１ 寄生トランジスタ、 Ｔ２ 寄生トランジスタ、 Ｔ３ 寄生トランジスタ、 Ｔ４ 寄生トランジスタ、 Ｕ１裏面金属層、 Ｕ２ 半導体基板（ｐ）、 Ｕ３ ｎ+層、 Ｕ４ ｎ-層、 Ｕ５ 酸化膜、 Ｕ６ 金属配線層、 Ｕ７ ｐ+拡散層、 Ｕ８ ｎ+拡散層、Ｕ９ ｐ+拡散層（ポリシリコン）、 Ｕ１０ ｐ-拡散層（ポリシリコン）、Ｕ１１ ｎ+拡散層（ポリシリコン）、 Ｕ１２ ｐ+拡散層、 Ｕ１３ ｐ拡散層、 Ｕ１４ ｐ-拡散層、 Ｕ１５ ｎ-拡散層、 Ｕ１６ ｐ拡散層、 Ｕ１７ 金属拡散層、 Ｚ１ ＩＧＢＴ。

Claims (9)

  1. 同一の半導体基板に、絶縁ゲートバイポーラトランジスタと、制御用の回路領域または回路素子とが形成されている半導体装置であって、
    半導体基板の上に、該半導体基板の導電型とは異なる導電型の半導体層が設けられ、
    上記半導体層の表面近傍部に、該半導体層の導電型とは異なる導電型の第１の拡散層と、第１の拡散層に包含された、第１の拡散層の導電型とは異なる導電型の第２の拡散層とが形成され、
    第２の拡散層の上に、絶縁膜が除去されてなる第１の領域が形成されるとともに、第１の領域内に第１の金属配線層が形成され、
    第２の拡散層に包含されるかまたは重なる、第２の拡散層とは同一導電型の第３の拡散層が形成され、
    第３の拡散層の上に、絶縁膜が除去されてなる第２の領域が形成されるとともに、第２の領域内に第２の金属配線層が形成され、
    第１および第２の金属配線層を電極とする第１および第２のショットキーバリアダイオードと、上記半導体層上の絶縁膜の上に多結晶シリコンを堆積させることにより形成された第１のツェナ−ダイオードとを組合せてなる保護用回路が、該半導体装置の少なくとも１つの入力端子に接続され、
    前記回路領域または回路素子が、前記保護用回路を経由して前記入力端子に接続されるとともに、絶縁ゲートバイポーラトランジスタのゲートに接続されていて、
    第１のツェナ−ダイオードのカソードと第１のショットキーバリアダイオードのアノードとが該半導体装置の入力端子に接続され、
    第１のショットキーバリアダイオードのカソードが、第２のショットキーバリアダイオードのカソードと、前記回路領域または回路素子とに接続され、
    第１のツェナーダイオードのアノードと第２のショットキーバリアダイオードのアノートとが、絶縁ゲートバイポーラトランジスタのエミッタに接続されていることを特徴とする半導体装置。
  2. 第１および第２の金属配線層が、アルミニウムまたは微量の他元素を含むアルミニウムで形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 第２の拡散層と第１の金属配線層との接合部を取り囲むように、第２の拡散層の導電型とは異なる導電型の第４の拡散層が形成されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 該半導体装置の入力端子に抵抗の一端が接続され、該抵抗の他端が、第１のツェナーダイオードのカソードと第１のショットキーバリアダイオードのアノードとに接続されていることを特徴とする請求項１に記載の半導体装置。
  5. 第２のツェナーダイオードが設けられていて、
    第２のツェナーダイオードのアノードが第１のツェナ−ダイオードのアノードに接続され、第２のツェナーダイオードのカソードが絶縁ゲートバイポーラトランジスタのエミッタに接続されていることを特徴とする請求項１に記載の半導体装置。
  6. 該半導体装置への入力端子が複数設けられ、第１のツェナーダイオードと第１および第２のショットキーバリアダイオードとからなる前記回路と同一構成の回路が、少なくとも１つ追加されていることを特徴とする請求項１に記載の半導体装置。
  7. 第４の拡散層が、絶縁ゲートバイポーラトランジスタを形成する際に用いられる拡散層で形成されていることを特徴とする請求項３に記載の半導体装置。
  8. 第２の拡散層と第１の金属配線層との間に、第１の金属配線層とは異なる金属が拡散または堆積させられてなる金属拡散層が形成されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  9. 前記の拡散または堆積させられる金属が白金であることを特徴とする請求項８に記載の半導体装置。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004055796A (ja) 2002-07-19 2004-02-19 Mitsubishi Electric Corp 半導体装置
JP4250412B2 (ja) 2002-12-13 2009-04-08 三菱電機株式会社 半導体装置
JP4223375B2 (ja) 2003-11-14 2009-02-12 三菱電機株式会社 半導体装置
JP4455972B2 (ja) 2004-10-08 2010-04-21 三菱電機株式会社 半導体装置
JP4568595B2 (ja) 2004-12-10 2010-10-27 三菱電機株式会社 半導体回路
KR100763848B1 (ko) 2006-07-05 2007-10-05 삼성전자주식회사 쇼트키 다이오드 및 그 제조 방법
JP5103830B2 (ja) * 2006-08-28 2012-12-19 三菱電機株式会社 絶縁ゲート型半導体装置
JP4427561B2 (ja) * 2007-05-29 2010-03-10 株式会社東芝 半導体装置
JP5618963B2 (ja) 2011-10-26 2014-11-05 三菱電機株式会社 半導体装置
JP6098041B2 (ja) * 2012-04-02 2017-03-22 富士電機株式会社 半導体装置
US10411006B2 (en) * 2016-05-09 2019-09-10 Infineon Technologies Ag Poly silicon based interface protection
JP7020280B2 (ja) * 2018-05-01 2022-02-16 日本精工株式会社 ラッチアップ防止回路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58197870A (ja) * 1982-05-14 1983-11-17 Hitachi Ltd 半導体装置
JPS5998552A (ja) * 1982-11-03 1984-06-06 ウエスチングハウス　エレクトリック　コ−ポレ−ション 電界効果形トランジスタ
JPH0888326A (ja) * 1994-09-16 1996-04-02 Nippon Steel Corp 半導体装置の静電気保護構造
JP2000091344A (ja) * 1998-09-16 2000-03-31 Hitachi Ltd 絶縁ゲート型半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4946803A (en) * 1982-12-08 1990-08-07 North American Philips Corp., Signetics Division Method for manufacturing a Schottky-type rectifier having controllable barrier height
JPS59161654A (ja) * 1983-03-04 1984-09-12 松下精工株式会社 空冷ヒ−トポンプ式空気調和装置
JPS6451664A (en) 1987-08-24 1989-02-27 Fujitsu Ltd Semiconductor device
JP3243902B2 (ja) * 1993-09-17 2002-01-07 株式会社日立製作所 半導体装置
DE69327320T2 (de) 1993-09-30 2000-05-31 Cons Ric Microelettronica Integrierte aktive Klammerungsstruktur für den Schutz von Leistungsanordnungen gegen Überspannungen, und Verfahren zu ihrer Herstellung
US5536958A (en) 1995-05-02 1996-07-16 Motorola, Inc. Semiconductor device having high voltage protection capability
US5723916A (en) * 1996-05-17 1998-03-03 Delco Electronics Corporation Electrical load driving device including load current limiting circuitry
JP3040096B2 (ja) * 1998-09-30 2000-05-08 ローム株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58197870A (ja) * 1982-05-14 1983-11-17 Hitachi Ltd 半導体装置
JPS5998552A (ja) * 1982-11-03 1984-06-06 ウエスチングハウス　エレクトリック　コ−ポレ−ション 電界効果形トランジスタ
JPH0888326A (ja) * 1994-09-16 1996-04-02 Nippon Steel Corp 半導体装置の静電気保護構造
JP2000091344A (ja) * 1998-09-16 2000-03-31 Hitachi Ltd 絶縁ゲート型半導体装置およびその製造方法

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