JP3155134B2 - 半導体装置 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
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Description
【0001】
【産業上の利用分野】本発明は半導体装置に関するもの
であり、特にトランジスタの2つの電極間に耐圧手段を
接続した構造を持つディスクリートトランジスタ、MO
Sデバイス、集積回路等の半導体装置に関する。
であり、特にトランジスタの2つの電極間に耐圧手段を
接続した構造を持つディスクリートトランジスタ、MO
Sデバイス、集積回路等の半導体装置に関する。
【0002】
【従来の技術】一般に、入力用トランジスタ等ではサー
ジ電圧に対する保護を図るためにツエナーダイオードを
2つの電極間に接続している。そして、バイポーラ型の
トランジスタでは、図9(イ)に示すように、ベースB
とコレクタC間に、一方、MOSトランジスタでは図9
(ロ)に示すようにゲートGとソースS間に所定の耐電
圧を持ったツエナーダイオードZD、ZD’をそれぞれ
接続している。尚、図9(ロ)ではZDとZD’は互い
に逆極性(バック・ツウ・バック)で接続されている。
ジ電圧に対する保護を図るためにツエナーダイオードを
2つの電極間に接続している。そして、バイポーラ型の
トランジスタでは、図9(イ)に示すように、ベースB
とコレクタC間に、一方、MOSトランジスタでは図9
(ロ)に示すようにゲートGとソースS間に所定の耐電
圧を持ったツエナーダイオードZD、ZD’をそれぞれ
接続している。尚、図9(ロ)ではZDとZD’は互い
に逆極性(バック・ツウ・バック)で接続されている。
【0003】これらのツエナーダイオードはトランジス
タの用途に応じて5V、15V、30V、90V等の如
く、特定の耐電圧を持つように形成される。集積回路で
は、ツエナーダイオードもICチップ内に形成するのが
普通であるが、ディスクリートトランジスタ等でもツエ
ナーダイオードを同一の半導体基板に一体に形成するこ
とが広く行なわれている。
タの用途に応じて5V、15V、30V、90V等の如
く、特定の耐電圧を持つように形成される。集積回路で
は、ツエナーダイオードもICチップ内に形成するのが
普通であるが、ディスクリートトランジスタ等でもツエ
ナーダイオードを同一の半導体基板に一体に形成するこ
とが広く行なわれている。
【0004】
【発明が解決しようとする課題】ところで、半導体装置
をテレビジョン受像機等のセットに組み込んで使用する
場合に、放熱が悪く、熱が半導体装置にこもると、ツエ
ナーダイオードの耐電圧が変化するという不具合が生じ
る。例えば、耐電圧30Vとして設計されたツエナーダ
イオードは温度が高くなると、40Vぐらいの耐電圧と
なるので、30〜35Vのサージ電圧を充分吸収し得な
くなり、セットの動作に不具合を生じさせてしまうこと
になる。
をテレビジョン受像機等のセットに組み込んで使用する
場合に、放熱が悪く、熱が半導体装置にこもると、ツエ
ナーダイオードの耐電圧が変化するという不具合が生じ
る。例えば、耐電圧30Vとして設計されたツエナーダ
イオードは温度が高くなると、40Vぐらいの耐電圧と
なるので、30〜35Vのサージ電圧を充分吸収し得な
くなり、セットの動作に不具合を生じさせてしまうこと
になる。
【0005】本発明はこのような問題を解決し温度変化
に対し耐電圧が殆ど変化しない耐圧手段を備える半導体
装置を提供することを目的とする。
に対し耐電圧が殆ど変化しない耐圧手段を備える半導体
装置を提供することを目的とする。
【0006】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、トランジスタの2つの電極間に該電極間
の耐電圧を図る耐圧手段を接続して成る半導体装置にお
いて、半導体基板の縦方向にトランジスタを形成し、一
方前記耐圧手段として前記半導体基板の横方向に各々の
領域が直接接するように順次形成したP領域と高濃度の
N領域から成る耐電圧5V程度の複数のツエナーダイオ
ードを設け、それらのツエナーダイオードを前記P領域
と前記高濃度のN領域との境界部分を覆うように半導体
基板上に施した金属膜で直列に接続して所定の耐電圧を
得るようにしている。尚、前記半導体基板をN型の基板
としたとき、前記ツエナーダイオードを構成するP領域
およびN領域を、その初段のツエナーダイオードのP領
域が前記トランジスタのP領域と共通に形成され、他の
P領域および高濃度のN領域が前記トランジスタを構成
する領域外に形成されるようにすると、複数のツエナー
ダイオードによるツエナー特性が後述するように急峻と
なる。また、前記ツエナーダイオードをトランジスタの
周囲にリング状に形成すると、ツエナーダイオードの電
流容量が増大する。
め本発明では、トランジスタの2つの電極間に該電極間
の耐電圧を図る耐圧手段を接続して成る半導体装置にお
いて、半導体基板の縦方向にトランジスタを形成し、一
方前記耐圧手段として前記半導体基板の横方向に各々の
領域が直接接するように順次形成したP領域と高濃度の
N領域から成る耐電圧5V程度の複数のツエナーダイオ
ードを設け、それらのツエナーダイオードを前記P領域
と前記高濃度のN領域との境界部分を覆うように半導体
基板上に施した金属膜で直列に接続して所定の耐電圧を
得るようにしている。尚、前記半導体基板をN型の基板
としたとき、前記ツエナーダイオードを構成するP領域
およびN領域を、その初段のツエナーダイオードのP領
域が前記トランジスタのP領域と共通に形成され、他の
P領域および高濃度のN領域が前記トランジスタを構成
する領域外に形成されるようにすると、複数のツエナー
ダイオードによるツエナー特性が後述するように急峻と
なる。また、前記ツエナーダイオードをトランジスタの
周囲にリング状に形成すると、ツエナーダイオードの電
流容量が増大する。
【0007】
【作用】このような構成によると、例えば30Vの耐電
圧は5V耐電圧のツエナーダイオードを6個直列に接続
することで得られ、しかも温度変化によって個々のツエ
ナーダイオードの耐電圧が変化しないので、全体として
の耐電圧も殆ど変化しないのである。つまり、5V耐電
圧のツエナーダイオードでは雪崩効果とトンネル効果が
混在しており、温度が上がると雪崩効果によって耐電圧
が上昇するが、トンネル効果によって耐電圧が下がるの
で、異なる現象に基づく耐電圧の変化が互いにキャンセ
ルされ、耐電圧の温度係数が実質的に零になる。
圧は5V耐電圧のツエナーダイオードを6個直列に接続
することで得られ、しかも温度変化によって個々のツエ
ナーダイオードの耐電圧が変化しないので、全体として
の耐電圧も殆ど変化しないのである。つまり、5V耐電
圧のツエナーダイオードでは雪崩効果とトンネル効果が
混在しており、温度が上がると雪崩効果によって耐電圧
が上昇するが、トンネル効果によって耐電圧が下がるの
で、異なる現象に基づく耐電圧の変化が互いにキャンセ
ルされ、耐電圧の温度係数が実質的に零になる。
【0008】
【実施例】以下、本発明を図面に従って説明する。本発
明を実施した図1において、(イ)はNPN型のトラン
ジスタ1のベースBとコレクタC間に耐電圧5Vのツエ
ナーダイオードZD1、ZD2を直列に接続して耐電圧
10Vの耐圧手段を形成した例を示している。(ロ)は
N型MOSトランジスタのゲートGとソースS間に耐電
圧5VのツエナーダイオードZD1、ZD2、ZD
1’、ZD2’を図示の如く接続して、ZD1とZD2
とで耐電圧10Vの第1耐圧手段3を形成し、ZD1’
とZD2’とで耐電圧10Vの第2耐圧手段4を形成し
て、これら第1、第2耐圧手段3、4をバック・ツウ・
バック型接続とした例を示している。
明を実施した図1において、(イ)はNPN型のトラン
ジスタ1のベースBとコレクタC間に耐電圧5Vのツエ
ナーダイオードZD1、ZD2を直列に接続して耐電圧
10Vの耐圧手段を形成した例を示している。(ロ)は
N型MOSトランジスタのゲートGとソースS間に耐電
圧5VのツエナーダイオードZD1、ZD2、ZD
1’、ZD2’を図示の如く接続して、ZD1とZD2
とで耐電圧10Vの第1耐圧手段3を形成し、ZD1’
とZD2’とで耐電圧10Vの第2耐圧手段4を形成し
て、これら第1、第2耐圧手段3、4をバック・ツウ・
バック型接続とした例を示している。
【0009】この図1の実施例では、10Vの耐電圧を
得る例であるので、ツエナーダイオードを2個直列に接
続しているが、必要とする耐電圧の値によって、その直
列接続されるツエナーダイオードの数は変わる。例え
ば、20Vの耐電圧を得るのであれば、4個のツエナー
ダイオードを直列接続し、30Vの耐電圧を得るのであ
れば、6個のツエナーダイオードを直列接続する。
得る例であるので、ツエナーダイオードを2個直列に接
続しているが、必要とする耐電圧の値によって、その直
列接続されるツエナーダイオードの数は変わる。例え
ば、20Vの耐電圧を得るのであれば、4個のツエナー
ダイオードを直列接続し、30Vの耐電圧を得るのであ
れば、6個のツエナーダイオードを直列接続する。
【0010】このように、本実施例では1つのツエナー
ダイオードに10Vや20V、30Vといった耐電圧を
持たせずに、耐電圧5Vのツエナーダイオードを複数用
いることで、所要の耐電圧を得ることを骨子としている
が、そのようにする利点を説明すると、まず、ダイオー
ドによる耐電圧の温度メカニズムには、次の2つの要因
がある。
ダイオードに10Vや20V、30Vといった耐電圧を
持たせずに、耐電圧5Vのツエナーダイオードを複数用
いることで、所要の耐電圧を得ることを骨子としている
が、そのようにする利点を説明すると、まず、ダイオー
ドによる耐電圧の温度メカニズムには、次の2つの要因
がある。
【0011】半導体中のキャリアの平均自由行程は結
晶温度が高くなると、短くなる。そのため、衝突電離に
必要なエネルギーを得るには、より強い電圧が必要とな
り、耐電圧は上昇する 結晶温度が高くなるとキャリアは価電子帯から伝導帯
へ空乏層を越えて直接遷移し易くなり、耐電圧は下がる
晶温度が高くなると、短くなる。そのため、衝突電離に
必要なエネルギーを得るには、より強い電圧が必要とな
り、耐電圧は上昇する 結晶温度が高くなるとキャリアは価電子帯から伝導帯
へ空乏層を越えて直接遷移し易くなり、耐電圧は下がる
【0012】では雪崩効果が支配的であり、ではト
ンネル効果が支配的である。そして、、の境目はシ
リコン半導体では、耐電圧5V付近であって、耐電圧が
それより高ければが支配的となり、低ければが支配
的となる。換言すれば、耐電圧5V付近では、が混
在するので、温度が高くなると、の雪崩効果によって
耐電圧が上昇しようとし、のトンネル効果によって耐
電圧が下降しようとする。そのため耐電圧の変化は相殺
され、温度係数ΔVZ/T(ΔVZは耐電圧変化分、Tは
温度)が殆ど零となる。
ンネル効果が支配的である。そして、、の境目はシ
リコン半導体では、耐電圧5V付近であって、耐電圧が
それより高ければが支配的となり、低ければが支配
的となる。換言すれば、耐電圧5V付近では、が混
在するので、温度が高くなると、の雪崩効果によって
耐電圧が上昇しようとし、のトンネル効果によって耐
電圧が下降しようとする。そのため耐電圧の変化は相殺
され、温度係数ΔVZ/T(ΔVZは耐電圧変化分、Tは
温度)が殆ど零となる。
【0013】尚、本実施例では、耐電圧5Vのツエナー
ダイオードを使用しているが、上記とが混在する耐
電圧領域(5.0V〜6.0V)であれば、同様に温度係
数は殆ど零であるので、本発明を実施するに際し耐電圧
5Vに拘る必要はなく、前記領域から耐電圧を選べばよ
い。
ダイオードを使用しているが、上記とが混在する耐
電圧領域(5.0V〜6.0V)であれば、同様に温度係
数は殆ど零であるので、本発明を実施するに際し耐電圧
5Vに拘る必要はなく、前記領域から耐電圧を選べばよ
い。
【0014】次に、図1(イ)の半導体装置の構造を図
2を参照して説明する。図2において、N型半導体基板
10にP層11が設けられ、更にそのP層11内にN+
層12が形成されている。ここで、基板10がコレク
タ、P層11がベース、N+層12がエミッタとなって
NPN型トランジスタが構成されている。
2を参照して説明する。図2において、N型半導体基板
10にP層11が設けられ、更にそのP層11内にN+
層12が形成されている。ここで、基板10がコレク
タ、P層11がベース、N+層12がエミッタとなって
NPN型トランジスタが構成されている。
【0015】P層11には更にN+層13を設け、また
P層11の右側に隣接する基板10の表面にイオンイン
プラントによりN+層14を形成する。そして、N+層1
3とP層11の双方にコンタクトするアルミニウム膜1
5を図示の如く施す。P層11とP+層13との間のP
N接合によりツエナーダイオードZD1が形成され、P
層11とN+層14との間のPN接合によりツエナーダ
イオードZD2が形成される。そして、2つのツエナー
ダイオードZD1とZD2はアルミニウム膜15を介し
て接続される。一方、ツエナーダイオードZD2のカソ
ードは基板(従って、コレクタ)に接続されていること
になる。このようにして、図1(イ)の接続構成を持っ
た半導体装置が実現される。
P層11の右側に隣接する基板10の表面にイオンイン
プラントによりN+層14を形成する。そして、N+層1
3とP層11の双方にコンタクトするアルミニウム膜1
5を図示の如く施す。P層11とP+層13との間のP
N接合によりツエナーダイオードZD1が形成され、P
層11とN+層14との間のPN接合によりツエナーダ
イオードZD2が形成される。そして、2つのツエナー
ダイオードZD1とZD2はアルミニウム膜15を介し
て接続される。一方、ツエナーダイオードZD2のカソ
ードは基板(従って、コレクタ)に接続されていること
になる。このようにして、図1(イ)の接続構成を持っ
た半導体装置が実現される。
【0016】尚、図2において、16はSiO2絶縁膜、
17はアルミニウム膜で形成されたベース電極、18は
同様にアルミニウム膜で形成されたエミッタ電極を示し
ている。コレクタ電極としては基板10の裏面が使用さ
れる。19はガードリングである。
17はアルミニウム膜で形成されたベース電極、18は
同様にアルミニウム膜で形成されたエミッタ電極を示し
ている。コレクタ電極としては基板10の裏面が使用さ
れる。19はガードリングである。
【0017】図2は半導体装置を半分に切断して示して
いるが、全体としてはツエナーダイオードZD1、ZD
2がトランジスタの周囲にリング状に形成されている。
このリング形状によってツエナーダイオードの電流容量
は飛躍的に大きくなる。尚、完全なリングでなく、途中
で途切れた形となっていてもよい。いずれにしてもリン
グ状に形成することにより電流容量の増大が図られる。
また、リング状でなくてもトランジスタの周囲に比較的
長く形成することによって電流容量を増大できる。図3
は縦軸に電流I、横軸に電圧Vをとってツエナーダイオ
ードZD1とZD2のトータルのツエナー特性を示して
いる。
いるが、全体としてはツエナーダイオードZD1、ZD
2がトランジスタの周囲にリング状に形成されている。
このリング形状によってツエナーダイオードの電流容量
は飛躍的に大きくなる。尚、完全なリングでなく、途中
で途切れた形となっていてもよい。いずれにしてもリン
グ状に形成することにより電流容量の増大が図られる。
また、リング状でなくてもトランジスタの周囲に比較的
長く形成することによって電流容量を増大できる。図3
は縦軸に電流I、横軸に電圧Vをとってツエナーダイオ
ードZD1とZD2のトータルのツエナー特性を示して
いる。
【0018】ここで、点20でツエナーダイオードZD
2がブレークダウンし、点21で更にツエナーダイオー
ドZD1がブレークダウンする。このようにN+層14
を含むPN接合のブレークダウンがN+層13層を含む
PN接合のブレークダウンより早く起こるが、これは電
圧を上げていくと、まず、ツエナーダイオードZD2が
降伏し、電流はP層11の抵抗を通って流れるわけであ
るが、更に電圧を上げていくとP層11とN+層13の
接合であるツエナーダイオードZD1が降伏し、そちら
に電流が流れることによる。
2がブレークダウンし、点21で更にツエナーダイオー
ドZD1がブレークダウンする。このようにN+層14
を含むPN接合のブレークダウンがN+層13層を含む
PN接合のブレークダウンより早く起こるが、これは電
圧を上げていくと、まず、ツエナーダイオードZD2が
降伏し、電流はP層11の抵抗を通って流れるわけであ
るが、更に電圧を上げていくとP層11とN+層13の
接合であるツエナーダイオードZD1が降伏し、そちら
に電流が流れることによる。
【0019】次に図4はツエナーダイオードZD1のN
+層13をP層11内でなく、直接基板10上にイオン
インプラントにより形成し、更にP層22を形成した実
施例であり、その他の部分は図2と同様である。この図
4の実施例によれば、図5に示す如く2つのPN接合
(従って、ツエナーダイオードZD1、ZD2)は同時
にブレークダウンするので、図3に比しツエナー特性が
急峻となっている。
+層13をP層11内でなく、直接基板10上にイオン
インプラントにより形成し、更にP層22を形成した実
施例であり、その他の部分は図2と同様である。この図
4の実施例によれば、図5に示す如く2つのPN接合
(従って、ツエナーダイオードZD1、ZD2)は同時
にブレークダウンするので、図3に比しツエナー特性が
急峻となっている。
【0020】図6は耐電圧5Vツエナーダイオードを4
個直列に形成して耐電圧20Vとした場合の実施例を示
している。このため基板10上においてP層11とN+
層14との間に3つのP層23、24、25と、2つの
アルミニウム膜26、27が追加されている。
個直列に形成して耐電圧20Vとした場合の実施例を示
している。このため基板10上においてP層11とN+
層14との間に3つのP層23、24、25と、2つの
アルミニウム膜26、27が追加されている。
【0021】図7は図1(ロ)の場合の構造図であり、
基板30に形成されるMOSトランジスタよりも端の部
分に形成されるツエナーダイオード群を示している。基
板30にP層31が形成され、そのP層31内に4個の
N層32〜35が形成されている。N層32はアルミニ
ウム膜36を介してゲート電極Gに接続され、N層35
はアルミニウム膜39を介してソース電極Sに接続され
る。
基板30に形成されるMOSトランジスタよりも端の部
分に形成されるツエナーダイオード群を示している。基
板30にP層31が形成され、そのP層31内に4個の
N層32〜35が形成されている。N層32はアルミニ
ウム膜36を介してゲート電極Gに接続され、N層35
はアルミニウム膜39を介してソース電極Sに接続され
る。
【0022】それ以外にN層33とP層31を共通にコ
ンタクトするアルミニウム膜37と、N層34とP層3
1を共通にコンタクトするアルミニウム膜38とが設け
られている。この図7の半導体装置は平面的に見ると、
図8のようになっており、基板をドレインとし、ソース
電極Sとゲート電極Gが図示の位置に、そして図7に示
すツエナーダイオード群が40〜43で示す4箇所にそ
れぞれ形成されている(電流容量を増大するために図7
の構造を4箇所に設けている)如く、ツエナーダイオー
ドはリング状になっていない。
ンタクトするアルミニウム膜37と、N層34とP層3
1を共通にコンタクトするアルミニウム膜38とが設け
られている。この図7の半導体装置は平面的に見ると、
図8のようになっており、基板をドレインとし、ソース
電極Sとゲート電極Gが図示の位置に、そして図7に示
すツエナーダイオード群が40〜43で示す4箇所にそ
れぞれ形成されている(電流容量を増大するために図7
の構造を4箇所に設けている)如く、ツエナーダイオー
ドはリング状になっていない。
【0023】
【発明の効果】以上説明した通り本発明によれば、耐圧
手段の耐電圧が温度の影響を受けないので、設計した通
りの耐電圧が維持され、信頼性が向上する。また、各構
成要素をリング状に形成することにより電流容量が大き
くなる。
手段の耐電圧が温度の影響を受けないので、設計した通
りの耐電圧が維持され、信頼性が向上する。また、各構
成要素をリング状に形成することにより電流容量が大き
くなる。
【図1】本発明を実施した半導体装置の回路構成を示す
図。
図。
【図2】本発明の第1実施例の構造図。
【図3】そのツエナー特性を示す図。
【図4】本発明の第2実施例の構造図。
【図5】そのツエナー特性を示す図。
【図6】本発明の第3実施例の構造図。
【図7】本発明の第4実施例の構造図。
【図8】そのツエナーダイオードの形成箇所を示す半導
体装置の模式的平面図。
体装置の模式的平面図。
【図9】従来例の回路構成を示す回路図。
1 NPN型バイポーラトランジスタ 2 N型MOSトランジスタ ZD1、ZD2、ZD1’、ZD2’ ツエナーダイオ
ード 10 半導体基板
ード 10 半導体基板
フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 29/78 657 29/866 (58)調査した分野(Int.Cl.7,DB名) H01L 21/331 H01L 21/336 H01L 21/822 H01L 27/04 H01L 27/06 H01L 29/73 H01L 29/78 H01L 29/866
Claims (2)
- 【請求項1】トランジスタの2つの電極間に該電極間の
耐電圧を図る耐圧手段を接続して成る半導体装置におい
て、 半導体基板の縦方向にトランジスタを形成し、一方前記
耐圧手段として前記半導体基板の横方向に各々の領域が
直接接するように順次形成したP領域と高濃度のN領域
から成る耐電圧5V程度の複数のツエナーダイオードを
設け、それらのツエナーダイオードを前記P領域と前記
高濃度のN領域との境界部分を覆うように半導体基板上
に施した金属膜で直列に接続して所定の耐電圧を得るよ
うにしたことを特徴とする半導体装置。 - 【請求項2】前記半導体基板はN型の基板であり、前記
ツエナーダイオードを構成するP領域および高濃度のN
領域は、初段のツエナーダイオードのP領域が前記トラ
ンジスタのP領域と共通に形成され、他のP領域および
高濃度のN領域が前記トランジスタを構成する領域外に
形成されているとともに、前記トランジスタの周囲にリ
ング状に形成されていることを特徴とする請求項1に記
載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26854193A JP3155134B2 (ja) | 1993-10-27 | 1993-10-27 | 半導体装置 |
US08/324,611 US5545914A (en) | 1993-10-27 | 1994-10-18 | Semiconductor device having zener diodes with temperature stability between base and collector regions |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26854193A JP3155134B2 (ja) | 1993-10-27 | 1993-10-27 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07122712A JPH07122712A (ja) | 1995-05-12 |
JP3155134B2 true JP3155134B2 (ja) | 2001-04-09 |
Family
ID=17459965
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26854193A Expired - Fee Related JP3155134B2 (ja) | 1993-10-27 | 1993-10-27 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5545914A (ja) |
JP (1) | JP3155134B2 (ja) |
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US5789785A (en) * | 1995-02-28 | 1998-08-04 | Sgs-Thomson Microelectronics S.R.L. | Device for the protection of an integrated circuit against electrostatic discharges |
DE19526902A1 (de) * | 1995-07-22 | 1997-01-23 | Bosch Gmbh Robert | Monolithisch integrierte planare Halbleiteranordnung |
JP3255147B2 (ja) * | 1998-06-19 | 2002-02-12 | 株式会社デンソー | 絶縁ゲート型トランジスタのサージ保護回路 |
US6345238B1 (en) * | 1998-12-21 | 2002-02-05 | Airpax Corporation, Llc | Linear temperature sensor |
JP4707203B2 (ja) | 1999-09-09 | 2011-06-22 | ローム株式会社 | 半導体装置 |
JP2002032038A (ja) | 2000-05-10 | 2002-01-31 | Sharp Corp | マトリクス型表示装置 |
JP4427561B2 (ja) | 2007-05-29 | 2010-03-10 | 株式会社東芝 | 半導体装置 |
US8816725B2 (en) * | 2012-12-31 | 2014-08-26 | Nxp B.V. | High-voltage electrical switch by series connected semiconductor switches |
CN106206571B (zh) * | 2016-08-31 | 2019-05-28 | 武汉新芯集成电路制造有限公司 | 双向高阻等离子体保护电路及其制造方法 |
CN106384734B (zh) * | 2016-12-07 | 2019-12-03 | 武汉新芯集成电路制造有限公司 | 具有高耐压特性的集成电路等离子体保护结构及形成方法 |
CN112470403B (zh) * | 2018-05-30 | 2024-07-16 | 瑟其福耐斯特有限公司 | 包括晶体管和二极管的电路和器件 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3780322A (en) * | 1971-07-15 | 1973-12-18 | Motorola Inc | Minimized temperature coefficient voltage standard means |
US4030023A (en) * | 1976-05-25 | 1977-06-14 | Rockwell International Corporation | Temperature compensated constant voltage apparatus |
FR2575333B1 (fr) * | 1984-12-21 | 1987-01-23 | Radiotechnique Compelec | Dispositif de protection d'un circuit integre contre les decharges electrostatiques |
JPS62110435A (ja) * | 1985-11-04 | 1987-05-21 | シ−メンス、アクチエンゲゼルシヤフト | 加入者線の過電圧保護用集積回路装置 |
DE3714647C2 (de) * | 1987-05-02 | 1993-10-07 | Telefunken Microelectron | Integrierte Schaltungsanordnung |
JPH02185069A (ja) * | 1988-12-02 | 1990-07-19 | Motorola Inc | 高エネルギー阻止能力及び温度補償された阻止電圧を具備する半導体デバイス |
-
1993
- 1993-10-27 JP JP26854193A patent/JP3155134B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-18 US US08/324,611 patent/US5545914A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5545914A (en) | 1996-08-13 |
JPH07122712A (ja) | 1995-05-12 |
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Date | Code | Title | Description |
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LAPS | Cancellation because of no payment of annual fees |