JP4427561B2 - 半導体装置 - Google Patents
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Description
先ず、本発明の第1の実施形態について説明する。
図1は、本実施形態に係る半導体装置を例示する断面図であり、
図2は、この半導体装置を例示する回路図である。
図2に示すように、半導体装置1においては、電極E1と電極E3との間に電流経路C1及びC2が相互に並列に接続されており、各電流経路においては、1対のダイオードが相互に逆方向に直列接続されているため、電極E1と電極E3との間に印加される電圧が一定値未満であれば、これらの電極間にはいずれの方向にも電流が流れない。
本実施形態に係る半導体装置1においては、2本の電流経路C1及びC2が設けられており、相互に並列に接続されているため、1本の電流経路しか設けない場合と比較して、より多くの電流を流すことができる。また、電流経路C1が電流経路C2の直下域に配置されているため、素子面積を有効に活用することができる。更に、電流経路C1においてより多くの熱が発生する場合があるが、この場合にも、電流経路C1はシリコン基板2内に形成されているため、電流経路C1において発生した熱は、シリコン基板2を介して排出されやすい。このため、半導体装置1は耐熱性が優れている。このように、本実施形態によれば、面積効率が高く保護性能が高い保護素子を備えた半導体装置を実現することができる。
図3は、本実施形態に係る半導体装置を例示する平面図であり、多結晶シリコン膜の上面を示し、
図4は、本実施形態に係る半導体装置を例示する平面図であり、シリコン基板の上面を示し、
図5は、図3及び図4に示すA−A’線による断面図であり、
図6は、図3及び図4に示すB−B’線による断面図であり、
図7は、この半導体装置を例示する斜視断面図であり、
図8は、この半導体装置を例示する斜視断面図であり、多結晶シリコン膜の上面を示し、
図9は、この半導体装置を例示する斜視断面図であり、シリコン基板の上面を示す。
なお、図7乃至図9に示す斜視断面図においては、各図の左側に図5に示すA−A’断面を示し、各図の右側に図6に示すB−B’断面を示している。また、図8は、図7から後述する電極51乃至53及びシリコン酸化膜46を除去した図であり、図9は、図8から後述する多結晶シリコン膜36及びシリコン酸化膜31を除去した図である。
先ず、基板22上にN型シリコン層23をエピタキシャル成長させて、シリコン基板24を作製する。次に、シリコン基板24の上面側からイオン注入法又は拡散法によってアクセプタとなる不純物を導入し、N型シリコン層23の上面の一部にP型領域25を形成する。
上述の如く、半導体装置21においては、電極51と電極53との間に下側電流経路及び上側電流経路が相互に並列に接続されており、各電流経路においては、複数個のダイオードが相互に逆方向に直列接続されている。このため、電極51と電極53との間に電圧が印加されても、各電流経路には必ず逆方向接続されたダイオードが介在しているため、印加される電圧が一定値未満であれば、これらの電極間にはいずれの方向にも電流が流れない。
本実施形態に係る半導体装置21においては、2本の電流経路が相互に並列に接続されているため、1本の電流経路しか設けない場合と比較して、より多くの電流を流すことができる。このとき、下側電流経路は単結晶シリコン中に形成されているため、キャリアの移動度が高く、特に大きな電流が流れる。また、下側電流経路を構成するP型領域25及びその内部に形成された各N型領域は、上側電流経路を構成する多結晶シリコン膜36の直下域に配置されているため、素子面積を有効に活用することができる。このように、本実施形態においては、バルク状の単結晶シリコンからなる下側電流経路と膜状の多結晶シリコンからなる上側電流経路とを3次元的に構成しているため、素子面積を小さく保ちつつ大きなESD耐量を保持することができる。
本実施形態は、縦型NチャネルMOSトランジスタが設けられた半導体装置において、MOSトランジスタと同じシリコン基板に前述の第2の実施形態に係るESD保護素子を形成し、このESD保護素子をMOSトランジスタに接続し、MOSトランジスタの保護素子として使用する実施形態である。
図10は、本実施形態に係る半導体装置を例示する模式的断面図であり、
図11は、この半導体装置を例示する回路図である。
なお、図10におけるESD保護素子を示す部分においては、前述の図5に示すA−A’断面と図6に示すB−B’断面とを展開して模式的に示している。
半導体装置61のゲート端子Gとソース端子Sとの間にESD電力が印加されると、このESD電力は、下側電流経路C21及び上側電流経路C22に分流してソース端子Sに向けて流れる。これにより、MOSトランジスタ62のソース電極75とゲート電極77との間に高い電圧がかかることを防止し、ゲート酸化膜76が破壊されることを防止できる。本実施形態における上記以外の動作は、前述の第2の実施形態と同様である。
本実施形態においては、共通のシリコン基板24に縦型NチャネルMOSトランジスタ62及びESD保護素子63を形成することにより、これらの素子を共通のプロセスで形成することができる。また、ESD保護素子63を縦型NチャネルMOSトランジスタ62の近傍に配置できるため、これらの素子間の配線抵抗を小さくすることができ、サージに対する保護性能を高めることができる。更に、前述の如く、ESD保護素子63を2層構造とすることにより、面積効率を向上させ、半導体装置61の小型化を図ることができる。
前述の第3の実施形態においては、NチャネルMOSトランジスタに対する整合性が良好な保護ダイオード構造を示したが、本第4の実施形態においては、PチャネルMOSトランジスタに対する整合性が良好な保護ダイオード構造を示す。すなわち、本実施形態においては、縦型PチャネルMOSトランジスタを保護対象とする。
図12は、この半導体装置を例示する回路図である。
Claims (5)
- 半導体基板と、
前記半導体基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられた半導体膜と、
前記半導体基板内に形成された第1導電型の第1領域と、
前記半導体基板内に形成され前記第1領域に接する第2導電型の第2領域と、
前記半導体基板内に形成された第1導電型の第3領域と、
前記半導体膜内に形成された第1導電型の第1部分と、
前記半導体膜内に形成され前記第1部分に接する第2導電型の第2部分と、
前記半導体膜内に形成された第1導電型の第3部分と、
前記第1部分に接続された第1電極と、
第2電極と、
前記第3部分に接続された第3電極と、
を備え、
前記第1領域は、
前記第1部分に接続された第1の高濃度領域と、
前記第2領域に接し、前記第2電極に接続された第2の高濃度領域と、
前記第1の高濃度領域と前記第2の高濃度領域との間に配置され、不純物濃度が前記第1の高濃度領域の不純物濃度及び前記第2の高濃度領域の不純物濃度よりも低い低濃度領域と、
を有し、
前記第1領域、前記第2領域及び前記第3領域はこの順に配列されており、前記第1領域から前記第2領域を通過して前記第3領域に至る第1の電流経路が形成されており、
前記第1部分、前記第2部分及び前記第3部分はこの順に配列されており、前記第1部分から前記第2部分を通過して前記第3部分に至る第2の電流経路が形成されており、
前記第1領域は、前記第1部分の直下域の少なくとも一部を含む領域に配置されており、
前記第3領域は、前記第3部分の直下域の少なくとも一部を含む領域に配置され、前記第3部分に接続されていることを特徴とする半導体装置。 - 前記第1領域、前記第2領域及び前記第3領域は相互に同心円状に配置されており、前記第1部分、前記第2部分及び前記第3部分は相互に同心円状に配置されていることを特徴とする請求項1記載の半導体装置。
- 前記第2部分と前記第3部分とは相互に接していることを特徴とする請求項1または2に記載の半導体装置。
- 前記第2部分に接続された第1導電型の第4部分と、
前記第4部分に接続された第2導電型の第5部分と、
をさらに備え、
前記第1部分、前記第2部分、前記第4部分、前記第5部分及び前記第3部分はこの順に配列されていることを特徴とする請求項1または2に記載の半導体装置。 - 前記第2領域と前記第3領域とは相互に接していることを特徴とする請求項1〜4のいずれか1つに記載の半導体装置。
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