JP2002057335A

JP2002057335A - 半導体装置

Info

Publication number: JP2002057335A
Application number: JP2000243096A
Authority: JP
Inventors: Yoshio Shimoida; 良雄下井田; Teruyoshi Mihara; 輝儀三原
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2000-08-10
Filing date: 2000-08-10
Publication date: 2002-02-22
Anticipated expiration: 2020-08-10
Also published as: JP3539368B2

Abstract

(57)【要約】【課題】過電圧に対する保護能力が高く、且つパワー
素子の実効面積が広い半導体装置を提供する。【解決手段】複数のドレインセル６０と、ゲート電極
２８と、隣接するドレインセルの間にゲート電極を介し
て配置された複数の単位セル（置換可能セル）６４とを
同一の半導体基体（半導体支持基板）上に有するパワー
素子部と、半導体基体とは異なる基板上に配置され、ド
レインセルに印加された過電圧を検知して、オフ状態の
パワー素子部をオン状態にする過電圧保護回路とを有
し、複数の単位セルのなかの少なくとも１つは、ドレイ
ンセルとの間でツェナーダイオードを構成するツェナー
セル６２であり、残りの単位セルは、ドレインセルとの
間の抵抗値がゲート電極に印加される電圧により制御さ
れるソースセル６１である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパワー素子またはＬ
ＳＩその他の集積回路をモノリシックに形成した半導体
装置に係り、外部からの過渡的な異常電圧（過電圧）か
らパワー素子を保護する半導体装置に関する。

【０００２】

【従来の技術】従来、パワー素子などを過電圧から保護
する方法の一例として、パワーデバイス・パワーＩＣ
ハンドブック（電気学会高性能高機能パワーデバイス
・パワーＩＣ調査専門委員会編：コロナ社）の２１
６ページの図８．１０７に記載されている方法がある。
同図を本明細書中では図１４に引用している。図１４に
おいて、ＭＯＳＦＥＴ２００のゲート２０５とドレイン
２０３間に、ＭＯＳＦＥＴ２００のドレイン定格電圧以
下の電圧で降伏するツェナーダイオードＤ１が接続され
ている。ドレイン２０３に対して定格電圧を越える過電
圧が印加されると、ツェナーダイオードＤ１がアバラン
シェ降伏し、降伏電流がドレインからゲート抵抗Ｒｇを
介してゲート２０５へ流れる。この結果、ＭＯＳＦＥＴ
２００のゲート電圧がしきい値電圧以上に上昇し、ＭＯ
ＳＦＥＴ２００がオンし、ＭＯＳＦＥＴ２００を過電圧
による破壊から保護する。

【０００３】

【発明が解決しようとする課題】しかしながら従来の半
導体装置においては、ゲートとドレインの間に接続され
るツェナーダイオードは、パワー素子が構成される半導
体チップとはワイヤーを介して接続される構成になって
いた。これは、ツェナーダイオードとパワー素子とを同
一の半導体チップ上に形成すると製造プロセスが増加し
てしまい、また、単体のツェナーダイオードが安価に存
在するため、ツェナーダイオードのチップとパワー素子
のチップを別チップで構成し、ワイヤーで接続すること
が一般的に行われていた。

【０００４】従って、パワー素子のターンオフ時にサー
ジによる過電圧が生じた場合に、ワイヤーを経由してツ
ェナーダイオードへ電流（電圧）が印加されるので、ツ
ェナーダイオードがオンするまでに時間がかかる。この
時間内に、パワー素子自らが耐えられないと、破壊して
しまうという課題があった。

【０００５】本発明はこのような従来技術の問題点を解
決するために成されたものであり、その目的は、過電圧
が印加されてから異なる基板上に形成された過電圧保護
回路が動作するまでの間、パワー素子を過電圧から有効
に保護する半導体装置を提供することである。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明は、複数のドレインセルと、ド
レインセルの周りに配置されたゲート電極と、隣接する
ドレインセルの間にゲート電極を介して配置された複数
の単位セル（置換可能セル）とを同一の半導体基体（半
導体支持基板）上に有するパワー素子部と、半導体基体
とは異なる基板上に配置され、ドレインセルに印加され
た過電圧を検知して、オフ状態のパワー素子部をオン状
態にする過電圧保護回路とを有し、複数の単位セルのな
かの少なくとも１個の単位セルは、ドレイン定格電圧以
下の電圧で降伏するツェナーダイオードを構成するツェ
ナーセルであり、残りの単位セルは、前記ツェナーセル
に接続されたソースセルであるようにした。

【０００７】請求項１の発明によれば、パワー素子部が
オフ状態、つまりドレインセルとソースセル間の抵抗値
が高い状態でドレインセルに過電圧が印加されてから、
過電圧保護回路が動作して過電圧によるエネルギーをソ
ースセルに開放するまでの間、ソースセルと同一の半導
体基体の上に形成されたツェナーダイオードは、過電圧
に対してアバランシェ降伏し、過電圧によるエネルギー
をソースセルに開放する。また、少なくとも１個の単位
セルがツェナーセルであるため、過電圧が印加されてか
ら過電圧保護回路が動作するまでの間、ツェナーセルに
よって過電圧によるエネルギーをソースセルへ逃がすこ
とによって、パワー素子部を保護することができる。

【０００８】請求項２記載の発明は、請求項１記載の発
明において、ツェナーセルは、過電圧が印加されるボン
ディングパッドの近傍に密に配置され、ボンディングパ
ッドから離れた部分に疎に配置されているようにした。

【０００９】請求項２記載の発明によれば、過電圧保護
回路が動作するまでの間に、局所的に過電圧が印加され
る可能性の高いボンディングパッド近傍の温度上昇を防
ぐことができ、パワー素子部を有効に保護することがで
きる。

【００１０】請求項３記載の発明は、請求項１記載の発
明において、ツェナーセルは、総ての単位セルがソース
セルであった場合に過電圧が印加されてからパワー素子
部がオン状態になるまでの間にパワー素子部が破壊にい
たる温度の熱が拡散する範囲内に密に配置され、この範
囲外に疎に配置されているようにした。

【００１１】

【発明の効果】以上説明したように本発明によれば、過
電圧が印加されてから異なる基板上に形成された過電圧
保護回路が動作するまでの間、パワー素子を過電圧から
有効に保護する半導体装置を提供することができる。

【００１２】

【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。図面の記載において、同一あるい
は類似な部分には同一あるいは類似な符号を付してい
る。但し、図面は模式的なものであり、厚みと平面寸法
との関係、各層の厚みの比率等は現実のものとは異なる
ことに留意すべきである。また、図面相互間においても
互いの寸法の関係や比率が異なる部分が含まれているこ
とはもちろんである。

【００１３】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る半導体装置の回路構成図である。
図１に示すように、第１の実施の形態に係る半導体装置
は、負荷４を駆動するパワー素子部１と、パワー素子部
１を駆動するための制御回路部２とが、同一の半導体支
持基板３上にモノリシックに形成された半導体チップを
有する。パワー素子部１は、ラテラル型のＤＭＯＳＦＥ
Ｔ（Double Diffused MOSFET）８と、ＤＭＯＳＦＥＴ８
のソースとドレインの間に接続されたツェナーダイオー
ド６とを有する。以後、ラテラル型のＤＭＯＳＦＥＴ８
を「ＬＤＭＯＳ」と呼ぶ。ＬＤＭＯＳ８は、内部に寄生
ダイオード７を有している。ツェナーダイオード６及び
寄生ダイオード７の順方向は、ともにソースからドレイ
ンへ向けられている。ツェナーダイオード８のアバラン
シェ降伏電圧は、ＬＤＭＯＳ８のドレイン定格電圧以下
である。ＬＤＭＯＳ８のソースは負荷４に接続されてい
る。制御回路部２は、その出力がＬＤＭＯＳ８のゲート
に接続され、ＬＤＭＯＳ８のスイッチング機能を制御す
る。

【００１４】第１の実施の形態に係る半導体装置は、Ｌ
ＤＭＯＳ８のドレインとゲートの間に接続された過電圧
保護回路５をさらに有する。過電圧保護回路５は直列に
接続されたツェナーダイオード９とダイオード１０とか
ら構成されている。ツェナーダイオード９の順方向はゲ
ートからドレインへ向けられ、ダイオード１０の順方向
はドレインからゲートへ向けられている。なお、過電圧
保護回路５の構成は、双方向のツェナーダイオードであ
っても構わない。

【００１５】図２は、図１に示した半導体チップ（パワ
ーＩＣチップ）のチップレイアウトを示す平面図であ
る。図２に示すように、１つの半導体支持基板３の上に
中央の境界線を隔てて、右側にパワー素子部１と左側に
制御回路部２とが配置されている。パワー素子部１に
は、ＬＤＭＯＳ８のドレイン、ソース、ゲートにそれぞ
れ接続されたボンディングパッド（１１、１２、１３）
が配置されている。ボンディングパッド（１１、１２、
１３）には、ボンディングワイヤ（１４、１５、１６）
がそれぞれ接着されている。ドレインのボンディングパ
ッド１１に接着されたボンディングワイヤ１４は過電圧
保護回路５に接続され、ソースのボンディングパッド１
２に接着されたボンディングワイヤ１５は負荷１４に接
続され、ゲートのボンディングパッド１３に接着された
ボンディングワイヤ１６は制御回路部２及び過電圧保護
回路５に接続されている。

【００１６】図３は、図２のチップ中央の境界線にまた
がるＡ−Ａ’切断面に沿った半導体チップの構成を示す
断面図である。図３に示すように、半導体チップは、１
つの半導体支持基板３と、半導体支持基板３の上に形成
された埋め込み酸化膜２０と、埋め込み酸化膜２０の上
に形成された活性層基板２１とを有する。活性層基板２
１は、埋め込み酸化膜２０により半導体支持基板３から
絶縁され、パワー素子部１及び制御回路部２は、活性層
基板２１内に形成されている。つまり、パワー素子部１
及び制御回路部２は、いわゆるＳＯＩ（Silicon on Ins
ulator）基板の上に形成されている。活性層基板２１と
埋め込み酸化膜２０の界面には、ｎ型不純物が高濃度に
添加されたｎ＋埋め込み層２２が形成されている。

【００１７】図３のパワー素子部１においては、ＬＤＭ
ＯＳ８の断面構成が示されている。活性層基板２１の導
電型をｎ型としたドリフト領域２３の上部にｐ型のチャ
ネルウェル領域２４が複数形成され、ｐチャネルウェル
領域２４の上部にｎ^＋型のソース領域２５が形成されて
いる。ｐチャネルウェル領域２４の上部のｎ^＋ソース領
域２５が形成されていない部分には、ｐチャネルウェル
領域２４の電圧を固定するためのウェルコンタクト領域
２６が形成されている。ｎ^＋ソース領域２５に接するｐ
チャネルウェル領域２４の表面部分にチャネルが形成さ
れるように、複数のゲート電極２８がｐチャネルウェル
領域２４の上にゲート酸化膜２７を挟んで形成されてい
る。ｐチャネルウェル領域２４が形成されていないドリ
フト領域２３には、ドリフト領域２３の表面からｎ^＋埋
め込み層２２に達するｎ^＋型のドレインシンカー領域２
９が形成されている。ｎ^＋ドレインシンカー領域２９の
上部には、ドレインコンタクト領域３０が形成されてい
る。隣り合うｎ^＋ドレインシンカー領域２９の間には、
４個のｐチャネルウェル領域２４が形成されている。

【００１８】図３の制御回路部２においては、制御回路
部２を構成する代表的なデバイスの断面構成を示す。制
御回路部２は、主に、ｎ型ＭＯＳＦＥＴ３５と、ｐ型Ｍ
ＯＳＦＥＴ３６と、ｎｐｎバイポーラトランジスタ３７
と、ｐｎｐバイポーラトランジスタ３８とから構成され
ている。ｎ型ＭＯＳＦＥＴ３５は、活性層基板２１の上
部に形成されたｐ型のウェル３９と、ｐウェル３９の上
部に形成されたドレイン領域及びソース領域からなるｎ
^＋拡散領域４０と、ｐウェル３９の上部に形成され、ｐ
ウェル３９の電位を固定するｐ^＋型のウェルコンタクト
４１と、ドレイン領域とソース領域の間のｐウェル３９
の表面にチャネルを形成するためにゲート絶縁膜４６を
介して形成されたゲート電極４５とを有する。

【００１９】ｐ型ＭＯＳＦＥＴ３６は、活性層基板２１
の上部に形成されたｎ型のウェル４２と、ｎウェル４２
の上部に形成されたドレイン領域及びソース領域からな
るｐ ^＋拡散領域４３と、ｎウェル４２の上部に形成さ
れ、ｎウェル４２の電位を固定するｎ^＋型のウェルコン
タクト４４と、ドレイン領域とソース領域の間のｎウェ
ル４２の表面にチャネルを形成するためにゲート絶縁膜
４６を介して形成されたゲート電極４５とを有する。

【００２０】ｎｐｎバイポーラトランジスタ３７は、活
性層基板２１の上部に形成されたｎ型のコレクタ領域
（ｎ型ドリフト領域２３と同じでも構わない）と、コレ
クタ領域の上部に形成されたｐ型のベース領域４７と、
ｐベース領域４７の上部に形成されたｎ^＋エミッタ領域
４８及びｐ^＋ベースコンタクト領域４９と、コレクタ領
域の上部でｐベース領域４７が形成されていない領域に
形成されたｎ^＋コレクタコンタクト領域５０とを有す
る、いわゆる縦型のｎｐｎバイポーラトランジスタであ
る。

【００２１】ｐｎｐバイポーラトランジスタ３８は、ｎ
型のベース領域（ｎ型ドリフト領域２３と同じでも構わ
ない）５１と、ｎベース領域５１の上部に離間して形成
されたｐ^＋型のエミッタ領域５２及びｐ型のコレクタ領
域５３と、ｎベース領域５１の上部でｐ^＋エミッタ領域
５２及びｐコレクタ領域５３が形成されていない領域に
形成されたｎ^＋型のベースコンタクト領域５４とを有す
る、いわゆるラテラル型のｐｎｐバイポーラトランジス
タである。

【００２２】図４は、図２のＢ−Ｂ’切断面に沿ったパ
ワー素子部１の構成を示す断面図である。図４において
は、ＬＤＭＯＳ８及びツェナーダイオード６の断面構成
を示す。図４に示すように、パワー素子部１においても
半導体チップは、１つの半導体支持基板３と埋め込み酸
化膜２０と活性層基板２１とを有し、ＬＤＭＯＳ８及び
ツェナーダイオード６は、活性層基板２１に形成されて
いる。活性層基板２１と埋め込み酸化膜２０の界面に
は、ｎ型不純物が高濃度に添加されたｎ^＋埋め込み層２
２が形成されている。活性層基板２１は、ドレインセル
６０と、ソースセル６１と、ドレインセル６０とソース
セル６１間に配置されたゲート電極２８と、ツェナーセ
ル６２とに分類されている。ＬＤＭＯＳ８は、ドレイン
セル６０と、ソースセル６１と、ゲート電極２８とから
なり、ツェナーダイオード６は、ドレインセル６０と、
ツェナーセル６２とからなる。図４において、両端に１
個づつと中央に１個の計３個のドレインセル６０と、右
端と中央のドレインセル６０の間に４個のソースセル６
１とが配置されている。また、左端と中央のドレインセ
ル６０の間に２個のソースセル６１と、２個のソースセ
ルの間に１個のツェナーセル６２とが配置されている。
さらに、ドレインセル６０、ソースセル６１、ツェナー
セル６２の間にはそれぞれゲート電極２８が配置され、
１個のドレインセル６０及び１個のツェナーセル６２
は、実質的に２個のソースセル６１と１個のゲート電極
２８が占める幅にそれぞれ形成されている。

【００２３】ドレインセル６０には、図３にも示したよ
うに、ドリフト領域２３の表面からｎ^＋埋め込み層２２
に達するｎ^＋ドレインシンカー領域２９が形成されてい
る。ｎ^＋ドレインシンカー領域２９の上部には、ドレイ
ンコンタクト領域３０が形成されている。同様に、ソー
スセル６１には、ｎ型のドリフト領域２３の上部にｐ型
のチャネルウェル領域２４が形成され、ｐチャネルウェ
ル領域２４の上部にｎ ^＋型のソース領域２５が形成され
ている。ｐチャネルウェル領域２４の上部のｎ ^＋ソース
領域２５が形成されていない部分には、ウェルコンタク
ト領域２６が形成されている。そして、ｎ^＋ソース領域
２５に接するｐチャネルウェル領域２４の表面部分にチ
ャネルが形成されるように、ゲート電極２８がｐチャネ
ルウェル領域２４の上にゲート酸化膜２７を挟んで形成
されている。チャネル形成によりｎ^＋ソース領域２５と
ドリフト領域２３が導通され、ドリフト領域２３内のキ
ャリアはｎ^＋埋め込み層２２、ｎ^＋ドレインシンカー領
域２９を介してドレインコンタクト領域３０に集められ
る。

【００２４】ツェナーセル６２には、ｎ型のドリフト領
域２３の上部にｐ型のチャネルウェル領域２４が形成さ
れ、ｐチャネルウェル領域２４の上部にｎ^＋型のソース
領域２５が形成されている。ｐチャネルウェル領域２４
の上部のｎ^＋ソース領域２５が形成されていない部分に
は、ドリフト領域２３の表面からｎ^＋埋め込み層２２に
達するｐ^＋型のシンカー領域６３が形成されている。ｐ
^＋シンカー領域６３とｎ^＋埋め込み層２２の間のｐｎ接
合が、パワー素子部１内のツェナーダイオード６を形成
している。また、図４には示さないが、ｐ^＋シンカー領
域６３とｎ^＋型のソース領域２５の間は、活性層基板２
１の上に形成される配線により接続されている。このよ
うに、１つの半導体支持基板３の上にＬＤＭＯＳ８とツ
ェナーダイオード６が形成されている。

【００２５】図５は、図２の線分Ｂ−Ｂ’の領域におけ
るパワー素子部１の構成を示す拡大図である。また、図
５は、線分Ｂ−Ｂ’を１対角線とする方形状の領域の平
面図である。図４に示したパワー素子部１の断面構成
は、図５に示した平面構成に対応している。図５に示す
ように、方形状の領域の４角部、４辺の中央部、線分Ｂ
−Ｂ’の中央部に、計９個のドレインセル６０がマトリ
ックス状に配置されている。隣接する２個のドレインセ
ル６０の間には４個のソースセルがマトリックス状に配
置されている。左下角部、線分Ｂ−Ｂ’の中央部、左辺
及び下辺の中央部にそれぞれ配置された隣接する４個の
ドレインセルの中央部分には、ソースセル６１の代わり
にツェナーセル６２が配置されている。１個のドレイン
セル６０及び１個のツェナーセル６２は、４個分のソー
スセル６１の面積を有している。ゲート電極は、ドレイ
ンセル６０、ソースセル６１、ツェナーセル６２の間
に、格子状に配置されている。

【００２６】ここで、図５に示すように、隣接する４個
のドレインセル６０の中央部分に配置されるはずの４個
のソースセル６１の代わりに、１個のツェナーセル６２
が置き換えられている。隣接する４個のドレインセル６
０の中央部分に位置する４個のソースセル（置換可能セ
ル）６４は、図５の中に合計４個存在する。つまり、こ
の４個の置換可能セル６４の内、１個の置換可能セル６
４にツェナーセル６２が形成され、他の３個の置換可能
セル６４にソースセル６１が形成されている。また、置
換可能セル６４は、ドレインセル６０と同様にマトリッ
クス状に配置されている。

【００２７】図６は、パワー素子部１における置換可能
セル６４の配置を示す模式図である。図６において、黒
丸及び白丸は共に置換可能セル６４を示す。また、黒丸
はソースセル６１の代わりに置き換えられたツェナーセ
ル６２を示し、白丸は４個のソースセル６１を示す。点
線で囲んだ領域は、１個の置換可能セル６４にツェナー
セル６２が形成され、他の３個の置換可能セル６４にソ
ースセル６１が形成された領域、つまり図５に示した方
形状の領域を示している。図６に示すように、パワー素
子部１における置換可能セル６４は、点線で囲んだ隣接
する４個の置換可能セル６４が縦横方向に繰り返し形成
されている。つまり、パワー素子部１には、図５に示し
た単位構成がマトリックス状に配置されている。したが
って、ソースセル６１が形成されるはずの置換可能セル
６４は、ツェナーセル６２によってまばらに置き換えら
れている。このまばらの程度は、４個の置換可能セル６
４の内で１個のツェナーセル６２、つまり１／４であ
る。

【００２８】第１の実施の形態に係る半導体装置の動作
について説明する。図１において、ＬＤＭＯＳ８がオフ
状態、つまりドレイン−ソース間の抵抗値が高い状態に
ドレインに過渡的に正の過電圧が印加された場合、過電
圧保護回路５内のツェナーダイオード９は降伏して、過
電圧によるサージ電流がゲートに接続された制御回路部
２に流入する。制御回路部２内のゲート抵抗をサージ電
流が流れることで、ＬＤＭＯＳ８のゲート電圧が上昇
し、ＬＤＭＯＳ８がオフ状態からオン状態、つまり、ド
レイン−ソース間の抵抗値が高い状態から低い状態へス
イッチングされ、過電圧によるエネルギーがソースに開
放される。しかし、過電圧保護回路５は、半導体支持基
板３とは異なる基板上に形成され、ボンディングワイヤ
（１４、１５）を介してドレイン、ゲートに接続されて
いる。したがって、ボンディングワイヤ（１４、１５）
の内部抵抗や実装上の寄生容量の影響により、過電圧が
印加されてからＬＤＭＯＳ８がオン状態にスイッチング
されるまでの間、例えば１μｓ程度の間は、過電圧保護
回路５は動作せず、過電圧によるエネルギーは開放され
ない。この１μｓ程度の時間において、ＬＤＭＯＳ８と
同一の半導体支持基板３の上に形成されたツェナーダイ
オード６は、過電圧を検知してアバランシェ降伏し、過
電圧によるエネルギーをソースに開放する。

【００２９】以上説明したように、本発明の第１の実施
の形態によれば、半導体支持基板３とは異なる基板上に
形成された過電圧保護回路５を具備すると共に、ＬＤＭ
ＯＳ８と、ＬＤＭＯＳ８のドレイン−ソース間に接続さ
れたツェナーダイオード６とを同一の半導体支持基板３
上に配置したことにより、過電圧保護回路５が動作する
までの間（約１μｓ）、パワー素子部１自体のアバラン
シェ耐量が向上して、ＬＤＭＯＳ８が破壊にいたること
がなくなる。また、ツェナーダイオード６を形成するツ
ェナーセル６２が、ソースセル６１が配置されるはずの
置換可能セル６４の一部だけにまばらに置き換えられて
いるため、ＬＤＭＯＳ８の実効面積の増大を抑えなが
ら、パワー素子部１自体のアバランシェ耐量を向上する
ことができる。つまり、ＬＤＭＯＳ８の高い電流駆動能
力と高いアバランシェ耐量を両立することができる。

【００３０】ここで、ツェナーセル６２を付与しない従
来のＬＤＭＯＳ８のパワー素子セルのセル数が１００個
だったとすると、本発明では１００個のパワー素子セル
と、１０個のツェナーセル６２を足した１１０個のセル
が必要となるので面積は増えるが総てに対してツェナー
セル６２を付与するわけではないので、チップ面積の増
大を少なく抑えることができる（単位面積当りのオン抵
抗を従来と変えないのであれば、パワー素子のセル数は
変えなければ良い）。

【００３１】なお、図５に示したパワー素子部１を形成
する各セル（６０、６１、６２）の配置、形状、大きさ
は、本発明の実施の形態の一つを示したに過ぎず、本発
明の構成を限定するものではない。例えば、隣接する２
個のドレインセル６０の間に配置されるソースセル６１
は４個である場合に限らず、それ以上あるいはそれ以下
であっても構わない。また、各セル（６０、６１、６
２）の形状は方形状である場合に限らず、円形などの他
の形状であっても構わない。さらに、ドレインセル６
０、ツェナーセル６２の面積は４個分のソースセル６１
である場合に限らず、それそれ以上あるいはそれ以下で
あっても構わない。

【００３２】特に、ツェナーセル６２を４個の隣接する
ドレインセル６０の中央部分に配置したが、それ以外の
部分に配置しても構わない。また、ツェナーセル６２を
４個の置換可能セル６４の内の１個に配置したが、ツェ
ナーセル６２のまばらの程度は、これ以上あるいはこれ
以下であっても構わない。図７は、図６に対してツェナ
ーセル６２のまばらの程度が異なる（小さい）場合の置
換可能セル６４の配置を示す模式図である。図７におい
て、黒丸で示されたツェナーセル６２は、縦４個、横４
個、計１６個の置換可能セル６４の内、１個である。つ
まり、まばらの程度は１／１６であり、図６のツェナー
セル６２は、図７のそれに対して、同じくまばらに分布
しているが、より密に配置されている。なお、図７の点
線で囲んだ部分が、図５の平面構成に対応している。

【００３３】また、第１の実施の形態においては、ＳＯ
Ｉ基板の上にパワー素子としてＬＤＭＯＳ８を形成した
場合について説明したがこれに限定されることはない。
例えば、基板は通常のバルクウェハあるいはエピウェハ
でも構わない。形成されるパワー素子としてはトレンチ
ゲート電極を用いたＵＭＯＳＦＥＴ、あるいは複数のバ
イポーラ型素子を並列接続したものであっても構わな
い。

【００３４】また、ドレインセル６０、ソースセル６
１、及びツェナーセル６２は、それぞれ方形状の形状を
有し、マトリックス状に配置されている場合に限らず、
直線状の形状を有し、ストライプ状に配置されていても
構わない。図８は、セルが直線状の形状を有し、ストラ
イプ状に配置されている場合を示すパワー素子部１の平
面拡大図である。図８に示すように、パワー素子部１を
形成するドレインセル７０、ソースセル７３、ツェナー
セル７２、及びゲート電極２８は、それぞれ直線状の形
状を有し、ストライプ状に配置されている。各セルの配
置順番は、ドレインセル７０−ツェナーセル７２−ドレ
インセル７０−ソースセル７３−ソースセル７３−ソー
スセル７３−ドレインセル７０である。セルとセルの間
にはゲート電極２８がそれぞれ配置されている。

【００３５】図９は、図８のＣ−Ｃ’切断面に沿ったパ
ワー素子部１の構成を示す断面図である。図９において
は、ＬＤＭＯＳ８及びツェナーダイオード６の断面構成
を示す。図９に示すように、半導体チップは、１つの半
導体支持基板３と埋め込み酸化膜２０と活性層基板２１
とを有し、ＬＤＭＯＳ８及びツェナーダイオード６は、
活性層基板２１に形成されている。活性層基板２１と埋
め込み酸化膜２０の界面には、ｎ型不純物が高濃度に添
加されたｎ^＋埋め込み層２２が形成されている。活性層
基板２１は、ドレインセル７０と、ソースセル７３と、
ドレインセル７０とソースセル７３間に配置されたゲー
ト電極２８と、ツェナーセル６２とに分類されている。
ＬＤＭＯＳ８は、ドレインセル７０と、ソースセル７３
と、ゲート電極２８とからなり、ツェナーダイオード６
は、ドレインセル７０と、ツェナーセル７２とからな
る。図９において、両端に１個づつと中央に１個の計３
個のドレインセル７０と、左端と中央のドレインセル７
０の間に３個のソースセル７３とが配置されている。ま
た、右端と中央のドレインセル７０の間に１個のツェナ
ーセル７２が配置されている。さらに、ドレインセル７
０、ソースセル７３、ツェナーセル７２の間にはそれぞ
れゲート電極２８が配置されている。

【００３６】ドレインセル７０には、図４にも示したよ
うに、ドリフト領域２３の表面からｎ^＋埋め込み層２２
に達するｎ^＋ドレインシンカー領域２９が形成されてい
る。ｎ^＋ドレインシンカー領域２９の上部には、ドレイ
ンコンタクト領域３０が形成されている。同様に、ソー
スセル６１には、ｎドリフト領域２３の上部にｐ型のチ
ャネルウェル領域２４が形成され、ｐチャネルウェル領
域２４の上部にｎ^＋型のソース領域２５が形成されてい
る。ｐチャネルウェル領域２４の上部のｎ^＋ソース領域
２５が形成されていない部分には、ウェルコンタクト領
域２６が形成されている。そして、ｎ^＋ソース領域２５
に接するｐチャネルウェル領域２４の表面部分にチャネ
ルが形成されるように、ゲート電極２８がｐチャネルウ
ェル領域２４の上にゲート酸化膜２７を挟んで形成され
ている。チャネル形成によりｎ^＋ソース領域２５とドリ
フト領域２３が導通され、ドリフト領域２３内のキャリ
アはｎ^＋埋め込み層２２、ｎ^＋ドレインシンカー領域２
９を介してドレインコンタクト領域３０に集められる。

【００３７】ツェナーセル７２には、ｎドリフト領域２
３の表面からｎ^＋埋め込み層２２に達するｐ^＋型のシン
カー領域６３が形成されている。ｐ^＋シンカー領域６３
とｎ ^＋埋め込み層２２の間のｐｎ接合が、パワー素子部
１内のツェナーダイオード６を形成している。また、図
９には示さないが、ｐ^＋シンカー領域６３とｎ^＋ソース
領域２５の間は、活性層基板２１の上に形成される配線
により接続されている。

【００３８】以上説明したように、図８及び図９におけ
る置換可能セルは、隣接するドレインセル７０の間の配
置されるはずの３個のソースセル７３であり、この置換
可能セルの一部がツェナーセル７２に置き換えられるこ
とで、ツェナーダイオード６をＬＤＭＯＳ８内にまばら
に配置することができる。したがって、本発明に係る半
導体装置は、各セルがそれぞれ直線状の形状を有し、ス
トライプ状に配置されている場合においても、方形状の
形状を有し、マトリックス状に配置された場合と同様
に、半導体支持基板３とは異なる基板上に形成された過
電圧保護回路が動作するまでの間（約１μｓ）、パワー
素子部１自体のアバランシェ耐量が向上して、ＬＤＭＯ
Ｓ８が破壊にいたることがなくなる。また、ツェナーダ
イオード６を形成するツェナーセル７２が、ソースセル
７３が配置されるはずのセルの一部だけにまばらに置き
換えられているため、ＬＤＭＯＳ８の実効面積の減少を
抑えながら、パワー素子部１自体のアバランシェ耐量を
向上することができる。つまり、ＬＤＭＯＳ８の高い電
流駆動能力と高いアバランシェ耐量を両立することがで
きる。

【００３９】なお、隣接するドレインセル７０の間に、
３個のソースセル７３と、１個のツェナーセル７２とが
配置された場合について示した。つまり、２個の置換可
能セルの内の１個にツェナーセル７２を配置した、まば
らの程度が１／２である場合について説明したが、これ
に限るわけではない。まばらの程度は、これ以上あるい
はこれ以下であっても構わない。また、図８に示したよ
うに、各セルが直線状の形状を有している場合について
説明したがこれに限ることはなく、例えば、総てのセル
が径の異なるリング状の形状を有し、同心上に配置され
ていても構わない。

【００４０】（第２の実施の形態）第１の実施の形態に
おいてパワー素子部１には、置換可能セル６４がツェナ
ーセル６２にまばらに置き換えられている。このまばら
の程度は、パワー素子部１内で均一である。第２の実施
の形態においては、パワー素子部１内でまばらの程度が
異なる、つまりツェナーセル６２の密度が異なる場合に
ついて説明する。

【００４１】本発明の第２の実施の形態に係る半導体装
置は、第１の実施の形態と同様に、図１に示した回路構
成を有する。図１０は、本発明の第２の実施の形態に係
る半導体チップ（パワーＩＣチップ）のチップレイアウ
トを示す平面図である。図１０に示すように、第１の実
施の形態と同様に、１つの半導体支持基板３の上に中央
の境界線を隔てて、右側にパワー素子部１と左側に制御
回路部２とが配置されている。パワー素子部１には、Ｌ
ＤＭＯＳ８のドレイン、ソース、ゲートにそれぞれ接続
されたボンディングパッド（１１、１２、１３）が同一
平面上に配置されている。

【００４２】ドレインのボンディングパッド１１及びソ
ースのボンディングパッド１２の周りには発熱領域（７
５、７６）がそれぞれ形成されている。この発熱領域
（７５、７６）は、総ての置換可能セル６４にソースセ
ル６１が配置された場合に過電圧が印加されてからＬＤ
ＭＯＳ８がオン状態にスイッチングされるまでの期間に
おいて、ＬＤＭＯＳ８が破壊にいたる温度の熱が拡散す
る範囲である。

【００４３】なお、制御回路部２には、図３に示した断
面構造を有するｎＭＯＳトランジスタ３５、ｐＭＯＳト
ランジスタ３６、ｎｐｎバイポーラトランジスタ３７、
及びｐｎｐバイポーラトランジスタ３８が配置され、パ
ワー素子部１には、図４に示した断面構造を有するドレ
インセル６０、ソースセル６１、ツェナーセル６２、及
びゲート電極２８が配置されている。また、ドレインセ
ル６０、ソースセル６１、ツェナーセル６２、及びゲー
ト電極２８は、図５に示したように、それぞれ方形状の
形状を有し、マトリックス状に配置されている。また、
隣接するドレインセル６０の間に４個のソースセル６１
が配置され、隣接する４個のドレインセル６０の中央部
分に位置する置換可能セル６４のうちの一部がツェナー
セル６２に置き換えられている。

【００４４】図１１は、図１０の示した点線で囲んだ領
域７７における置換可能セル６４の配置を示す模式図で
ある。点線で囲んだ領域は、発熱領域７６の境界線を含
む領域であり、図１１に示す点線で区切った右下の領域
が発熱領域７６を示す。また、図６及び図７と同様に、
黒丸及び白丸は共に置換可能セル６４を示し、黒丸がツ
ェナーセル６２を、白丸がソースセル６１をそれぞれ示
す。図１１に示すように、ツェナーセル６２は、発熱領
域７６内に密に配置され、発熱領域７６外は疎に配置さ
れている。具体的には、発熱領域７６内には、４個の置
換可能セル６４のうち、１個の置換可能セル６４がツェ
ナーセル６２に置き換えられ、残りの３個の置換可能セ
ル６４にソースセル６１が配置されている。一方、発熱
領域７６外には、３６個の置換可能セル６４のうち、１
個の置換可能セル６４がツェナーセル６２に置き換えら
れ、残りの３５個の置換可能セル６４にソースセル６１
が配置されている。即ち、ツェナーセル６２のまばらの
程度は、発熱領域７６内が１／４で、発熱領域７６外が
１／３６である。なお、図１１には発熱領域７６の構成
を示したが、発熱領域７５も同様な構成を有する。この
ように、ドレイン、ソースのボンディングパッド（１
１、１２）の近傍の領域とその他の領域で、ツェナーセ
ル６２は同じくまばらに存在しているが、まばらの程度
が異なり、ツェナーセル６２はドレイン、ソースののボ
ンディングパッド（１１、１２）の近傍の領域に集中し
て密に配置されている。ドレイン、ソースのボンディン
グパッド（１１、１２）の近傍の領域は、次に示すよう
な領域であることが考えられる。その領域とは、仮にツ
ェナーセル６２がパワー素子部１内に全く存在しないと
した場合に、ドレインに過電圧が印加されてから過電圧
保護回路５が動作するまでの間にサージ電流により局所
的な発熱があり、その熱が半導体チップ自体を熱的に破
壊してしまう温度に達するようなソースセル６１が存在
するであろう領域である。

【００４５】以上説明したように、過電圧が印加されて
から過電圧保護回路５が動作するまでの間に半導体チッ
プにとって致命的な温度になる熱が伝播する範囲（発熱
領域７６内）にツェナーセル６２を密に配置したこと
で、半導体チップの破壊を防止するために、ツェナーセ
ル６２を有効に活用することができる。また、その他の
部分（発熱領域７６外）にツェナーセル６２を疎に配置
することで、ＬＤＭＯＳ８の実効面積の増大をさらに抑
えることができる。即ち、ＬＤＭＯＳ８のさらに高い電
流駆動能力を維持しながら、安全に動作し得る半導体装
置を提供することができる。

【００４６】なお、本発明の第２の実施の形態において
は、発熱領域（７５、７６）の内外でまばらの密度を不
連続的に変化させた場合を示したが、連続的に変化させ
ても構わない。具体的には、図１２に示すように、主電
流用パッドからの距離が遠くなるにつれ、ツェナーセル
６２の密度をなだらかに減少させても構わない。図１２
は、主電流用パッドからの距離（Ｘ）におけるツェナー
セル６２の密度を示すグラフである。主電流用パッドと
は、負荷４に供給される電力が流れる電極パッドであ
り、ここではドレイン及びソースのボンディングパッド
（１１、１２）が相当する。また、図１３は、主電流用
パッドからの距離（Ｘ）によりツェナーセル６２の密度
が変化する様子を示す置換可能セル６４の模式図であ
る。図１３において、右下端に主電流用パッドが配置さ
れている場合を想定し、縦軸、横軸は共に主電流用パッ
ドからの距離（Ｘ）を示す。図１３に示すように、ツェ
ナーセル６２の配置間隔は、主電流用パッドからの距離
（Ｘ）と共に徐々に広がっている。縦軸、横軸に沿って
ツェナーセル６２の配置間隔を見ると、隣接するツェナ
ーセル６２の間に配置されたソースセル６１の数が１
個、２個、３個、４個と徐々に増えている。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る半導体装置の回路構
成図である。

【図２】本発明の第１の実施の形態に係る半導体チップ
のチップレイアウトを示す平面図である。

【図３】図２のＡ−Ａ’切断面に沿った半導体チップの
構成を示す断面図である。

【図４】図２のＢ−Ｂ’切断面に沿った半導体チップの
構成を示す断面図である。

【図５】図２の線分Ｂ−Ｂ’の領域におけるパワー素子
部の構成を示す平面拡大図である。

【図６】本発明の第１の実施の形態に係り、置換可能セ
ルにおけるツェナーセル及びソースセルの配置を示す模
式図である（その１）。

【図７】本発明の第１の実施の形態に係り、置換可能セ
ルにおけるツェナーセル及びソースセルの配置を示す模
式図である（その２）。

【図８】本発明の第１の実施の形態に係り、直線状の各
セルがストライプ状に配置されたパワー素子部の構成を
示す平面図である。

【図９】図８のＣ−Ｃ’切断面に沿った半導体チップの
構成を示す断面図である。

【図１０】本発明の第２の実施の形態に係る半導体チッ
プのチップレイアウトを示す平面図である。

【図１１】本発明の第２の実施の形態に係り、置換可能
セルにおけるツェナーセル及びソースセルの配置を示す
模式図である（その１）。

【図１２】主電流用パッドからの距離（Ｘ）と置換可能
セル中のツェナーセルの密度との関係を示すグラフであ
る。

【図１３】本発明の第２の実施の形態に係り、置換可能
セルにおけるツェナーセル及びソースセルの配置を示す
模式図である（その２）。

【図１４】従来技術に係るパワー素子を過電圧から保護
する方法を示す回路構成図である。

【符号の説明】

１パワー素子部２制御回路部３半導体支持基板４負荷５過電圧保護回路６ツェナーダイオード７寄生ダイオード８ＬＤＭＯＳ１１、１２、１３ボンディングパッド１４、１５、１６ボンディングワイヤ２０埋め込み酸化膜２１活性層基板２２ｎ^＋埋め込み層２４ｐチャネルウェル領域２５ｎ^＋ソース領域２６ウェルコンタクト領域２７ゲート酸化膜２８ゲート電極２９ｎ^＋ドレインシンカー領域３０ドレインコンタクト領域６０、７０ドレインセル６１、７３ソースセル６２、７２ツェナーセル６４置換可能セル７５、７６発熱領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｈ 21/8222 27/06 １０１Ｄ 27/06 １０１Ｐ３１１ 27/08 １０２Ｆ 21/8234 29/72 27/088 29/78 ６２３Ａ 21/331 29/73 29/786 Ｆターム(参考） 5F003 AP06 AZ03 BA27 BJ12 BJ15 BJ90 BN01 5F038 BH04 BH07 BH15 BH16 EZ12 EZ20 5F048 AC05 AC06 BA01 BA12 BA16 BC02 BE03 BE04 BH02 BH04 CC06 5F082 AA33 BC04 BC09 BC11 5F110 AA22 AA23 BB12 CC02 DD05 DD13 GG36 GG60 NN71

Claims

【特許請求の範囲】

【請求項１】複数のドレインセルと、当該ドレインセ
ルの周りに配置されたゲート電極と、隣接する前記ドレ
インセルの間に前記ゲート電極を介して配置された複数
の単位セルとを同一の半導体基体上に有するパワー素子
部と、前記半導体基体とは異なる基板上に配置され、前記ドレ
インセルに印加された過電圧を検知して、オフ状態の前
記パワー素子部をオン状態にする過電圧保護回路とを有
し、前記複数の単位セルのなかの少なくとも１個の単位セル
は、ドレイン定格電圧以下の電圧で降伏するツェナーダ
イオードを構成するツェナーセルであり、残りの単位セルは、前記ツェナーセルに接続されたソー
スセルであることを特徴とする半導体装置。
【請求項２】前記ツェナーセルは、前記過電圧が印加
されるボンディングパッドの近傍に密に配置され、前記
ボンディングパッドから離れた部分に疎に配置されてい
ることを特徴とする請求項１記載の半導体装置。
【請求項３】前記ツェナーセルは、総ての前記単位セ
ルが前記ソースセルであった場合に前記過電圧が印加さ
れてから前記パワー素子部がオン状態になるまでの間に
当該パワー素子部が破壊にいたる温度の熱が拡散する範
囲内に密に配置され、当該範囲外に疎に配置されている
ことを特徴とする請求項１記載の半導体装置。