JP2002057335A - 半導体装置 - Google Patents
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Abstract
素子の実効面積が広い半導体装置を提供する。 【解決手段】 複数のドレインセル60と、ゲート電極
28と、隣接するドレインセルの間にゲート電極を介し
て配置された複数の単位セル(置換可能セル)64とを
同一の半導体基体(半導体支持基板)上に有するパワー
素子部と、半導体基体とは異なる基板上に配置され、ド
レインセルに印加された過電圧を検知して、オフ状態の
パワー素子部をオン状態にする過電圧保護回路とを有
し、複数の単位セルのなかの少なくとも1つは、ドレイ
ンセルとの間でツェナーダイオードを構成するツェナー
セル62であり、残りの単位セルは、ドレインセルとの
間の抵抗値がゲート電極に印加される電圧により制御さ
れるソースセル61である。
Description
SIその他の集積回路をモノリシックに形成した半導体
装置に係り、外部からの過渡的な異常電圧(過電圧)か
らパワー素子を保護する半導体装置に関する。
する方法の一例として、パワーデバイス・パワーIC
ハンドブック(電気学会 高性能高機能パワーデバイス
・パワーIC 調査専門委員会 編:コロナ社)の21
6ページの図8.107に記載されている方法がある。
同図を本明細書中では図14に引用している。図14に
おいて、MOSFET200のゲート205とドレイン
203間に、MOSFET200のドレイン定格電圧以
下の電圧で降伏するツェナーダイオードD1が接続され
ている。ドレイン203に対して定格電圧を越える過電
圧が印加されると、ツェナーダイオードD1がアバラン
シェ降伏し、降伏電流がドレインからゲート抵抗Rgを
介してゲート205へ流れる。この結果、MOSFET
200のゲート電圧がしきい値電圧以上に上昇し、MO
SFET200がオンし、MOSFET200を過電圧
による破壊から保護する。
導体装置においては、ゲートとドレインの間に接続され
るツェナーダイオードは、パワー素子が構成される半導
体チップとはワイヤーを介して接続される構成になって
いた。これは、ツェナーダイオードとパワー素子とを同
一の半導体チップ上に形成すると製造プロセスが増加し
てしまい、また、単体のツェナーダイオードが安価に存
在するため、ツェナーダイオードのチップとパワー素子
のチップを別チップで構成し、ワイヤーで接続すること
が一般的に行われていた。
ジによる過電圧が生じた場合に、ワイヤーを経由してツ
ェナーダイオードへ電流(電圧)が印加されるので、ツ
ェナーダイオードがオンするまでに時間がかかる。この
時間内に、パワー素子自らが耐えられないと、破壊して
しまうという課題があった。
決するために成されたものであり、その目的は、過電圧
が印加されてから異なる基板上に形成された過電圧保護
回路が動作するまでの間、パワー素子を過電圧から有効
に保護する半導体装置を提供することである。
め、請求項1記載の発明は、複数のドレインセルと、ド
レインセルの周りに配置されたゲート電極と、隣接する
ドレインセルの間にゲート電極を介して配置された複数
の単位セル(置換可能セル)とを同一の半導体基体(半
導体支持基板)上に有するパワー素子部と、半導体基体
とは異なる基板上に配置され、ドレインセルに印加され
た過電圧を検知して、オフ状態のパワー素子部をオン状
態にする過電圧保護回路とを有し、複数の単位セルのな
かの少なくとも1個の単位セルは、ドレイン定格電圧以
下の電圧で降伏するツェナーダイオードを構成するツェ
ナーセルであり、残りの単位セルは、前記ツェナーセル
に接続されたソースセルであるようにした。
オフ状態、つまりドレインセルとソースセル間の抵抗値
が高い状態でドレインセルに過電圧が印加されてから、
過電圧保護回路が動作して過電圧によるエネルギーをソ
ースセルに開放するまでの間、ソースセルと同一の半導
体基体の上に形成されたツェナーダイオードは、過電圧
に対してアバランシェ降伏し、過電圧によるエネルギー
をソースセルに開放する。また、少なくとも1個の単位
セルがツェナーセルであるため、過電圧が印加されてか
ら過電圧保護回路が動作するまでの間、ツェナーセルに
よって過電圧によるエネルギーをソースセルへ逃がすこ
とによって、パワー素子部を保護することができる。
明において、ツェナーセルは、過電圧が印加されるボン
ディングパッドの近傍に密に配置され、ボンディングパ
ッドから離れた部分に疎に配置されているようにした。
回路が動作するまでの間に、局所的に過電圧が印加され
る可能性の高いボンディングパッド近傍の温度上昇を防
ぐことができ、パワー素子部を有効に保護することがで
きる。
明において、ツェナーセルは、総ての単位セルがソース
セルであった場合に過電圧が印加されてからパワー素子
部がオン状態になるまでの間にパワー素子部が破壊にい
たる温度の熱が拡散する範囲内に密に配置され、この範
囲外に疎に配置されているようにした。
電圧が印加されてから異なる基板上に形成された過電圧
保護回路が動作するまでの間、パワー素子を過電圧から
有効に保護する半導体装置を提供することができる。
施の形態を説明する。図面の記載において、同一あるい
は類似な部分には同一あるいは類似な符号を付してい
る。但し、図面は模式的なものであり、厚みと平面寸法
との関係、各層の厚みの比率等は現実のものとは異なる
ことに留意すべきである。また、図面相互間においても
互いの寸法の関係や比率が異なる部分が含まれているこ
とはもちろんである。
1の実施の形態に係る半導体装置の回路構成図である。
図1に示すように、第1の実施の形態に係る半導体装置
は、負荷4を駆動するパワー素子部1と、パワー素子部
1を駆動するための制御回路部2とが、同一の半導体支
持基板3上にモノリシックに形成された半導体チップを
有する。パワー素子部1は、ラテラル型のDMOSFE
T(Double Diffused MOSFET)8と、DMOSFET8
のソースとドレインの間に接続されたツェナーダイオー
ド6とを有する。以後、ラテラル型のDMOSFET8
を「LDMOS」と呼ぶ。LDMOS8は、内部に寄生
ダイオード7を有している。ツェナーダイオード6及び
寄生ダイオード7の順方向は、ともにソースからドレイ
ンへ向けられている。ツェナーダイオード8のアバラン
シェ降伏電圧は、LDMOS8のドレイン定格電圧以下
である。LDMOS8のソースは負荷4に接続されてい
る。制御回路部2は、その出力がLDMOS8のゲート
に接続され、LDMOS8のスイッチング機能を制御す
る。
DMOS8のドレインとゲートの間に接続された過電圧
保護回路5をさらに有する。過電圧保護回路5は直列に
接続されたツェナーダイオード9とダイオード10とか
ら構成されている。ツェナーダイオード9の順方向はゲ
ートからドレインへ向けられ、ダイオード10の順方向
はドレインからゲートへ向けられている。なお、過電圧
保護回路5の構成は、双方向のツェナーダイオードであ
っても構わない。
ーICチップ)のチップレイアウトを示す平面図であ
る。図2に示すように、1つの半導体支持基板3の上に
中央の境界線を隔てて、右側にパワー素子部1と左側に
制御回路部2とが配置されている。パワー素子部1に
は、LDMOS8のドレイン、ソース、ゲートにそれぞ
れ接続されたボンディングパッド(11、12、13)
が配置されている。ボンディングパッド(11、12、
13)には、ボンディングワイヤ(14、15、16)
がそれぞれ接着されている。ドレインのボンディングパ
ッド11に接着されたボンディングワイヤ14は過電圧
保護回路5に接続され、ソースのボンディングパッド1
2に接着されたボンディングワイヤ15は負荷14に接
続され、ゲートのボンディングパッド13に接着された
ボンディングワイヤ16は制御回路部2及び過電圧保護
回路5に接続されている。
がるA−A’切断面に沿った半導体チップの構成を示す
断面図である。図3に示すように、半導体チップは、1
つの半導体支持基板3と、半導体支持基板3の上に形成
された埋め込み酸化膜20と、埋め込み酸化膜20の上
に形成された活性層基板21とを有する。活性層基板2
1は、埋め込み酸化膜20により半導体支持基板3から
絶縁され、パワー素子部1及び制御回路部2は、活性層
基板21内に形成されている。つまり、パワー素子部1
及び制御回路部2は、いわゆるSOI(Silicon on Ins
ulator)基板の上に形成されている。活性層基板21と
埋め込み酸化膜20の界面には、n型不純物が高濃度に
添加されたn+埋め込み層22が形成されている。
OS8の断面構成が示されている。活性層基板21の導
電型をn型としたドリフト領域23の上部にp型のチャ
ネルウェル領域24が複数形成され、pチャネルウェル
領域24の上部にn+型のソース領域25が形成されて
いる。pチャネルウェル領域24の上部のn+ソース領
域25が形成されていない部分には、pチャネルウェル
領域24の電圧を固定するためのウェルコンタクト領域
26が形成されている。n+ソース領域25に接するp
チャネルウェル領域24の表面部分にチャネルが形成さ
れるように、複数のゲート電極28がpチャネルウェル
領域24の上にゲート酸化膜27を挟んで形成されてい
る。pチャネルウェル領域24が形成されていないドリ
フト領域23には、ドリフト領域23の表面からn+埋
め込み層22に達するn+型のドレインシンカー領域2
9が形成されている。n+ドレインシンカー領域29の
上部には、ドレインコンタクト領域30が形成されてい
る。隣り合うn+ドレインシンカー領域29の間には、
4個のpチャネルウェル領域24が形成されている。
部2を構成する代表的なデバイスの断面構成を示す。制
御回路部2は、主に、n型MOSFET35と、p型M
OSFET36と、npnバイポーラトランジスタ37
と、pnpバイポーラトランジスタ38とから構成され
ている。n型MOSFET35は、活性層基板21の上
部に形成されたp型のウェル39と、pウェル39の上
部に形成されたドレイン領域及びソース領域からなるn
+拡散領域40と、pウェル39の上部に形成され、p
ウェル39の電位を固定するp+型のウェルコンタクト
41と、ドレイン領域とソース領域の間のpウェル39
の表面にチャネルを形成するためにゲート絶縁膜46を
介して形成されたゲート電極45とを有する。
の上部に形成されたn型のウェル42と、nウェル42
の上部に形成されたドレイン領域及びソース領域からな
るp +拡散領域43と、nウェル42の上部に形成さ
れ、nウェル42の電位を固定するn+型のウェルコン
タクト44と、ドレイン領域とソース領域の間のnウェ
ル42の表面にチャネルを形成するためにゲート絶縁膜
46を介して形成されたゲート電極45とを有する。
性層基板21の上部に形成されたn型のコレクタ領域
(n型ドリフト領域23と同じでも構わない)と、コレ
クタ領域の上部に形成されたp型のベース領域47と、
pベース領域47の上部に形成されたn+エミッタ領域
48及びp+ベースコンタクト領域49と、コレクタ領
域の上部でpベース領域47が形成されていない領域に
形成されたn+コレクタコンタクト領域50とを有す
る、いわゆる縦型のnpnバイポーラトランジスタであ
る。
型のベース領域(n型ドリフト領域23と同じでも構わ
ない)51と、nベース領域51の上部に離間して形成
されたp+型のエミッタ領域52及びp型のコレクタ領
域53と、nベース領域51の上部でp+エミッタ領域
52及びpコレクタ領域53が形成されていない領域に
形成されたn+型のベースコンタクト領域54とを有す
る、いわゆるラテラル型のpnpバイポーラトランジス
タである。
ワー素子部1の構成を示す断面図である。図4において
は、LDMOS8及びツェナーダイオード6の断面構成
を示す。図4に示すように、パワー素子部1においても
半導体チップは、1つの半導体支持基板3と埋め込み酸
化膜20と活性層基板21とを有し、LDMOS8及び
ツェナーダイオード6は、活性層基板21に形成されて
いる。活性層基板21と埋め込み酸化膜20の界面に
は、n型不純物が高濃度に添加されたn+埋め込み層2
2が形成されている。活性層基板21は、ドレインセル
60と、ソースセル61と、ドレインセル60とソース
セル61間に配置されたゲート電極28と、ツェナーセ
ル62とに分類されている。LDMOS8は、ドレイン
セル60と、ソースセル61と、ゲート電極28とから
なり、ツェナーダイオード6は、ドレインセル60と、
ツェナーセル62とからなる。図4において、両端に1
個づつと中央に1個の計3個のドレインセル60と、右
端と中央のドレインセル60の間に4個のソースセル6
1とが配置されている。また、左端と中央のドレインセ
ル60の間に2個のソースセル61と、2個のソースセ
ルの間に1個のツェナーセル62とが配置されている。
さらに、ドレインセル60、ソースセル61、ツェナー
セル62の間にはそれぞれゲート電極28が配置され、
1個のドレインセル60及び1個のツェナーセル62
は、実質的に2個のソースセル61と1個のゲート電極
28が占める幅にそれぞれ形成されている。
うに、ドリフト領域23の表面からn+埋め込み層22
に達するn+ドレインシンカー領域29が形成されてい
る。n+ドレインシンカー領域29の上部には、ドレイ
ンコンタクト領域30が形成されている。同様に、ソー
スセル61には、n型のドリフト領域23の上部にp型
のチャネルウェル領域24が形成され、pチャネルウェ
ル領域24の上部にn +型のソース領域25が形成され
ている。pチャネルウェル領域24の上部のn +ソース
領域25が形成されていない部分には、ウェルコンタク
ト領域26が形成されている。そして、n+ソース領域
25に接するpチャネルウェル領域24の表面部分にチ
ャネルが形成されるように、ゲート電極28がpチャネ
ルウェル領域24の上にゲート酸化膜27を挟んで形成
されている。チャネル形成によりn+ソース領域25と
ドリフト領域23が導通され、ドリフト領域23内のキ
ャリアはn+埋め込み層22、n+ドレインシンカー領
域29を介してドレインコンタクト領域30に集められ
る。
域23の上部にp型のチャネルウェル領域24が形成さ
れ、pチャネルウェル領域24の上部にn+型のソース
領域25が形成されている。pチャネルウェル領域24
の上部のn+ソース領域25が形成されていない部分に
は、ドリフト領域23の表面からn+埋め込み層22に
達するp+型のシンカー領域63が形成されている。p
+シンカー領域63とn+埋め込み層22の間のpn接
合が、パワー素子部1内のツェナーダイオード6を形成
している。また、図4には示さないが、p+シンカー領
域63とn+型のソース領域25の間は、活性層基板2
1の上に形成される配線により接続されている。このよ
うに、1つの半導体支持基板3の上にLDMOS8とツ
ェナーダイオード6が形成されている。
るパワー素子部1の構成を示す拡大図である。また、図
5は、線分B−B’を1対角線とする方形状の領域の平
面図である。図4に示したパワー素子部1の断面構成
は、図5に示した平面構成に対応している。図5に示す
ように、方形状の領域の4角部、4辺の中央部、線分B
−B’の中央部に、計9個のドレインセル60がマトリ
ックス状に配置されている。隣接する2個のドレインセ
ル60の間には4個のソースセルがマトリックス状に配
置されている。左下角部、線分B−B’の中央部、左辺
及び下辺の中央部にそれぞれ配置された隣接する4個の
ドレインセルの中央部分には、ソースセル61の代わり
にツェナーセル62が配置されている。1個のドレイン
セル60及び1個のツェナーセル62は、4個分のソー
スセル61の面積を有している。ゲート電極は、ドレイ
ンセル60、ソースセル61、ツェナーセル62の間
に、格子状に配置されている。
のドレインセル60の中央部分に配置されるはずの4個
のソースセル61の代わりに、1個のツェナーセル62
が置き換えられている。隣接する4個のドレインセル6
0の中央部分に位置する4個のソースセル(置換可能セ
ル)64は、図5の中に合計4個存在する。つまり、こ
の4個の置換可能セル64の内、1個の置換可能セル6
4にツェナーセル62が形成され、他の3個の置換可能
セル64にソースセル61が形成されている。また、置
換可能セル64は、ドレインセル60と同様にマトリッ
クス状に配置されている。
セル64の配置を示す模式図である。図6において、黒
丸及び白丸は共に置換可能セル64を示す。また、黒丸
はソースセル61の代わりに置き換えられたツェナーセ
ル62を示し、白丸は4個のソースセル61を示す。点
線で囲んだ領域は、1個の置換可能セル64にツェナー
セル62が形成され、他の3個の置換可能セル64にソ
ースセル61が形成された領域、つまり図5に示した方
形状の領域を示している。図6に示すように、パワー素
子部1における置換可能セル64は、点線で囲んだ隣接
する4個の置換可能セル64が縦横方向に繰り返し形成
されている。つまり、パワー素子部1には、図5に示し
た単位構成がマトリックス状に配置されている。したが
って、ソースセル61が形成されるはずの置換可能セル
64は、ツェナーセル62によってまばらに置き換えら
れている。このまばらの程度は、4個の置換可能セル6
4の内で1個のツェナーセル62、つまり1/4であ
る。
について説明する。図1において、LDMOS8がオフ
状態、つまりドレイン−ソース間の抵抗値が高い状態に
ドレインに過渡的に正の過電圧が印加された場合、過電
圧保護回路5内のツェナーダイオード9は降伏して、過
電圧によるサージ電流がゲートに接続された制御回路部
2に流入する。制御回路部2内のゲート抵抗をサージ電
流が流れることで、LDMOS8のゲート電圧が上昇
し、LDMOS8がオフ状態からオン状態、つまり、ド
レイン−ソース間の抵抗値が高い状態から低い状態へス
イッチングされ、過電圧によるエネルギーがソースに開
放される。しかし、過電圧保護回路5は、半導体支持基
板3とは異なる基板上に形成され、ボンディングワイヤ
(14、15)を介してドレイン、ゲートに接続されて
いる。したがって、ボンディングワイヤ(14、15)
の内部抵抗や実装上の寄生容量の影響により、過電圧が
印加されてからLDMOS8がオン状態にスイッチング
されるまでの間、例えば1μs程度の間は、過電圧保護
回路5は動作せず、過電圧によるエネルギーは開放され
ない。この1μs程度の時間において、LDMOS8と
同一の半導体支持基板3の上に形成されたツェナーダイ
オード6は、過電圧を検知してアバランシェ降伏し、過
電圧によるエネルギーをソースに開放する。
の形態によれば、半導体支持基板3とは異なる基板上に
形成された過電圧保護回路5を具備すると共に、LDM
OS8と、LDMOS8のドレイン−ソース間に接続さ
れたツェナーダイオード6とを同一の半導体支持基板3
上に配置したことにより、過電圧保護回路5が動作する
までの間(約1μs)、パワー素子部1自体のアバラン
シェ耐量が向上して、LDMOS8が破壊にいたること
がなくなる。また、ツェナーダイオード6を形成するツ
ェナーセル62が、ソースセル61が配置されるはずの
置換可能セル64の一部だけにまばらに置き換えられて
いるため、LDMOS8の実効面積の増大を抑えなが
ら、パワー素子部1自体のアバランシェ耐量を向上する
ことができる。つまり、LDMOS8の高い電流駆動能
力と高いアバランシェ耐量を両立することができる。
来のLDMOS8のパワー素子セルのセル数が100個
だったとすると、本発明では100個のパワー素子セル
と、10個のツェナーセル62を足した110個のセル
が必要となるので面積は増えるが総てに対してツェナー
セル62を付与するわけではないので、チップ面積の増
大を少なく抑えることができる(単位面積当りのオン抵
抗を従来と変えないのであれば、パワー素子のセル数は
変えなければ良い)。
する各セル(60、61、62)の配置、形状、大きさ
は、本発明の実施の形態の一つを示したに過ぎず、本発
明の構成を限定するものではない。例えば、隣接する2
個のドレインセル60の間に配置されるソースセル61
は4個である場合に限らず、それ以上あるいはそれ以下
であっても構わない。また、各セル(60、61、6
2)の形状は方形状である場合に限らず、円形などの他
の形状であっても構わない。さらに、ドレインセル6
0、ツェナーセル62の面積は4個分のソースセル61
である場合に限らず、それそれ以上あるいはそれ以下で
あっても構わない。
ドレインセル60の中央部分に配置したが、それ以外の
部分に配置しても構わない。また、ツェナーセル62を
4個の置換可能セル64の内の1個に配置したが、ツェ
ナーセル62のまばらの程度は、これ以上あるいはこれ
以下であっても構わない。図7は、図6に対してツェナ
ーセル62のまばらの程度が異なる(小さい)場合の置
換可能セル64の配置を示す模式図である。図7におい
て、黒丸で示されたツェナーセル62は、縦4個、横4
個、計16個の置換可能セル64の内、1個である。つ
まり、まばらの程度は1/16であり、図6のツェナー
セル62は、図7のそれに対して、同じくまばらに分布
しているが、より密に配置されている。なお、図7の点
線で囲んだ部分が、図5の平面構成に対応している。
I基板の上にパワー素子としてLDMOS8を形成した
場合について説明したがこれに限定されることはない。
例えば、基板は通常のバルクウェハあるいはエピウェハ
でも構わない。形成されるパワー素子としてはトレンチ
ゲート電極を用いたUMOSFET、あるいは複数のバ
イポーラ型素子を並列接続したものであっても構わな
い。
1、及びツェナーセル62は、それぞれ方形状の形状を
有し、マトリックス状に配置されている場合に限らず、
直線状の形状を有し、ストライプ状に配置されていても
構わない。図8は、セルが直線状の形状を有し、ストラ
イプ状に配置されている場合を示すパワー素子部1の平
面拡大図である。図8に示すように、パワー素子部1を
形成するドレインセル70、ソースセル73、ツェナー
セル72、及びゲート電極28は、それぞれ直線状の形
状を有し、ストライプ状に配置されている。各セルの配
置順番は、ドレインセル70−ツェナーセル72−ドレ
インセル70−ソースセル73−ソースセル73−ソー
スセル73−ドレインセル70である。セルとセルの間
にはゲート電極28がそれぞれ配置されている。
ワー素子部1の構成を示す断面図である。図9において
は、LDMOS8及びツェナーダイオード6の断面構成
を示す。図9に示すように、半導体チップは、1つの半
導体支持基板3と埋め込み酸化膜20と活性層基板21
とを有し、LDMOS8及びツェナーダイオード6は、
活性層基板21に形成されている。活性層基板21と埋
め込み酸化膜20の界面には、n型不純物が高濃度に添
加されたn+埋め込み層22が形成されている。活性層
基板21は、ドレインセル70と、ソースセル73と、
ドレインセル70とソースセル73間に配置されたゲー
ト電極28と、ツェナーセル62とに分類されている。
LDMOS8は、ドレインセル70と、ソースセル73
と、ゲート電極28とからなり、ツェナーダイオード6
は、ドレインセル70と、ツェナーセル72とからな
る。図9において、両端に1個づつと中央に1個の計3
個のドレインセル70と、左端と中央のドレインセル7
0の間に3個のソースセル73とが配置されている。ま
た、右端と中央のドレインセル70の間に1個のツェナ
ーセル72が配置されている。さらに、ドレインセル7
0、ソースセル73、ツェナーセル72の間にはそれぞ
れゲート電極28が配置されている。
うに、ドリフト領域23の表面からn+埋め込み層22
に達するn+ドレインシンカー領域29が形成されてい
る。n+ドレインシンカー領域29の上部には、ドレイ
ンコンタクト領域30が形成されている。同様に、ソー
スセル61には、nドリフト領域23の上部にp型のチ
ャネルウェル領域24が形成され、pチャネルウェル領
域24の上部にn+型のソース領域25が形成されてい
る。pチャネルウェル領域24の上部のn+ソース領域
25が形成されていない部分には、ウェルコンタクト領
域26が形成されている。そして、n+ソース領域25
に接するpチャネルウェル領域24の表面部分にチャネ
ルが形成されるように、ゲート電極28がpチャネルウ
ェル領域24の上にゲート酸化膜27を挟んで形成され
ている。チャネル形成によりn+ソース領域25とドリ
フト領域23が導通され、ドリフト領域23内のキャリ
アはn+埋め込み層22、n+ドレインシンカー領域2
9を介してドレインコンタクト領域30に集められる。
3の表面からn+埋め込み層22に達するp+型のシン
カー領域63が形成されている。p+シンカー領域63
とn +埋め込み層22の間のpn接合が、パワー素子部
1内のツェナーダイオード6を形成している。また、図
9には示さないが、p+シンカー領域63とn+ソース
領域25の間は、活性層基板21の上に形成される配線
により接続されている。
る置換可能セルは、隣接するドレインセル70の間の配
置されるはずの3個のソースセル73であり、この置換
可能セルの一部がツェナーセル72に置き換えられるこ
とで、ツェナーダイオード6をLDMOS8内にまばら
に配置することができる。したがって、本発明に係る半
導体装置は、各セルがそれぞれ直線状の形状を有し、ス
トライプ状に配置されている場合においても、方形状の
形状を有し、マトリックス状に配置された場合と同様
に、半導体支持基板3とは異なる基板上に形成された過
電圧保護回路が動作するまでの間(約1μs)、パワー
素子部1自体のアバランシェ耐量が向上して、LDMO
S8が破壊にいたることがなくなる。また、ツェナーダ
イオード6を形成するツェナーセル72が、ソースセル
73が配置されるはずのセルの一部だけにまばらに置き
換えられているため、LDMOS8の実効面積の減少を
抑えながら、パワー素子部1自体のアバランシェ耐量を
向上することができる。つまり、LDMOS8の高い電
流駆動能力と高いアバランシェ耐量を両立することがで
きる。
3個のソースセル73と、1個のツェナーセル72とが
配置された場合について示した。つまり、2個の置換可
能セルの内の1個にツェナーセル72を配置した、まば
らの程度が1/2である場合について説明したが、これ
に限るわけではない。まばらの程度は、これ以上あるい
はこれ以下であっても構わない。また、図8に示したよ
うに、各セルが直線状の形状を有している場合について
説明したがこれに限ることはなく、例えば、総てのセル
が径の異なるリング状の形状を有し、同心上に配置され
ていても構わない。
おいてパワー素子部1には、置換可能セル64がツェナ
ーセル62にまばらに置き換えられている。このまばら
の程度は、パワー素子部1内で均一である。第2の実施
の形態においては、パワー素子部1内でまばらの程度が
異なる、つまりツェナーセル62の密度が異なる場合に
ついて説明する。
置は、第1の実施の形態と同様に、図1に示した回路構
成を有する。図10は、本発明の第2の実施の形態に係
る半導体チップ(パワーICチップ)のチップレイアウ
トを示す平面図である。図10に示すように、第1の実
施の形態と同様に、1つの半導体支持基板3の上に中央
の境界線を隔てて、右側にパワー素子部1と左側に制御
回路部2とが配置されている。パワー素子部1には、L
DMOS8のドレイン、ソース、ゲートにそれぞれ接続
されたボンディングパッド(11、12、13)が同一
平面上に配置されている。
ースのボンディングパッド12の周りには発熱領域(7
5、76)がそれぞれ形成されている。この発熱領域
(75、76)は、総ての置換可能セル64にソースセ
ル61が配置された場合に過電圧が印加されてからLD
MOS8がオン状態にスイッチングされるまでの期間に
おいて、LDMOS8が破壊にいたる温度の熱が拡散す
る範囲である。
面構造を有するnMOSトランジスタ35、pMOSト
ランジスタ36、npnバイポーラトランジスタ37、
及びpnpバイポーラトランジスタ38が配置され、パ
ワー素子部1には、図4に示した断面構造を有するドレ
インセル60、ソースセル61、ツェナーセル62、及
びゲート電極28が配置されている。また、ドレインセ
ル60、ソースセル61、ツェナーセル62、及びゲー
ト電極28は、図5に示したように、それぞれ方形状の
形状を有し、マトリックス状に配置されている。また、
隣接するドレインセル60の間に4個のソースセル61
が配置され、隣接する4個のドレインセル60の中央部
分に位置する置換可能セル64のうちの一部がツェナー
セル62に置き換えられている。
域77における置換可能セル64の配置を示す模式図で
ある。点線で囲んだ領域は、発熱領域76の境界線を含
む領域であり、図11に示す点線で区切った右下の領域
が発熱領域76を示す。また、図6及び図7と同様に、
黒丸及び白丸は共に置換可能セル64を示し、黒丸がツ
ェナーセル62を、白丸がソースセル61をそれぞれ示
す。図11に示すように、ツェナーセル62は、発熱領
域76内に密に配置され、発熱領域76外は疎に配置さ
れている。具体的には、発熱領域76内には、4個の置
換可能セル64のうち、1個の置換可能セル64がツェ
ナーセル62に置き換えられ、残りの3個の置換可能セ
ル64にソースセル61が配置されている。一方、発熱
領域76外には、36個の置換可能セル64のうち、1
個の置換可能セル64がツェナーセル62に置き換えら
れ、残りの35個の置換可能セル64にソースセル61
が配置されている。即ち、ツェナーセル62のまばらの
程度は、発熱領域76内が1/4で、発熱領域76外が
1/36である。なお、図11には発熱領域76の構成
を示したが、発熱領域75も同様な構成を有する。この
ように、ドレイン、ソースのボンディングパッド(1
1、12)の近傍の領域とその他の領域で、ツェナーセ
ル62は同じくまばらに存在しているが、まばらの程度
が異なり、ツェナーセル62はドレイン、ソースののボ
ンディングパッド(11、12)の近傍の領域に集中し
て密に配置されている。ドレイン、ソースのボンディン
グパッド(11、12)の近傍の領域は、次に示すよう
な領域であることが考えられる。その領域とは、仮にツ
ェナーセル62がパワー素子部1内に全く存在しないと
した場合に、ドレインに過電圧が印加されてから過電圧
保護回路5が動作するまでの間にサージ電流により局所
的な発熱があり、その熱が半導体チップ自体を熱的に破
壊してしまう温度に達するようなソースセル61が存在
するであろう領域である。
から過電圧保護回路5が動作するまでの間に半導体チッ
プにとって致命的な温度になる熱が伝播する範囲(発熱
領域76内)にツェナーセル62を密に配置したこと
で、半導体チップの破壊を防止するために、ツェナーセ
ル62を有効に活用することができる。また、その他の
部分(発熱領域76外)にツェナーセル62を疎に配置
することで、LDMOS8の実効面積の増大をさらに抑
えることができる。即ち、LDMOS8のさらに高い電
流駆動能力を維持しながら、安全に動作し得る半導体装
置を提供することができる。
は、発熱領域(75、76)の内外でまばらの密度を不
連続的に変化させた場合を示したが、連続的に変化させ
ても構わない。具体的には、図12に示すように、主電
流用パッドからの距離が遠くなるにつれ、ツェナーセル
62の密度をなだらかに減少させても構わない。図12
は、主電流用パッドからの距離(X)におけるツェナー
セル62の密度を示すグラフである。主電流用パッドと
は、負荷4に供給される電力が流れる電極パッドであ
り、ここではドレイン及びソースのボンディングパッド
(11、12)が相当する。また、図13は、主電流用
パッドからの距離(X)によりツェナーセル62の密度
が変化する様子を示す置換可能セル64の模式図であ
る。図13において、右下端に主電流用パッドが配置さ
れている場合を想定し、縦軸、横軸は共に主電流用パッ
ドからの距離(X)を示す。図13に示すように、ツェ
ナーセル62の配置間隔は、主電流用パッドからの距離
(X)と共に徐々に広がっている。縦軸、横軸に沿って
ツェナーセル62の配置間隔を見ると、隣接するツェナ
ーセル62の間に配置されたソースセル61の数が1
個、2個、3個、4個と徐々に増えている。
成図である。
のチップレイアウトを示す平面図である。
構成を示す断面図である。
構成を示す断面図である。
部の構成を示す平面拡大図である。
ルにおけるツェナーセル及びソースセルの配置を示す模
式図である(その1)。
ルにおけるツェナーセル及びソースセルの配置を示す模
式図である(その2)。
セルがストライプ状に配置されたパワー素子部の構成を
示す平面図である。
構成を示す断面図である。
プのチップレイアウトを示す平面図である。
セルにおけるツェナーセル及びソースセルの配置を示す
模式図である(その1)。
セル中のツェナーセルの密度との関係を示すグラフであ
る。
セルにおけるツェナーセル及びソースセルの配置を示す
模式図である(その2)。
する方法を示す回路構成図である。
Claims (3)
- 【請求項1】 複数のドレインセルと、当該ドレインセ
ルの周りに配置されたゲート電極と、隣接する前記ドレ
インセルの間に前記ゲート電極を介して配置された複数
の単位セルとを同一の半導体基体上に有するパワー素子
部と、 前記半導体基体とは異なる基板上に配置され、前記ドレ
インセルに印加された過電圧を検知して、オフ状態の前
記パワー素子部をオン状態にする過電圧保護回路とを有
し、 前記複数の単位セルのなかの少なくとも1個の単位セル
は、ドレイン定格電圧以下の電圧で降伏するツェナーダ
イオードを構成するツェナーセルであり、 残りの単位セルは、前記ツェナーセルに接続されたソー
スセルであることを特徴とする半導体装置。 - 【請求項2】 前記ツェナーセルは、前記過電圧が印加
されるボンディングパッドの近傍に密に配置され、前記
ボンディングパッドから離れた部分に疎に配置されてい
ることを特徴とする請求項1記載の半導体装置。 - 【請求項3】 前記ツェナーセルは、総ての前記単位セ
ルが前記ソースセルであった場合に前記過電圧が印加さ
れてから前記パワー素子部がオン状態になるまでの間に
当該パワー素子部が破壊にいたる温度の熱が拡散する範
囲内に密に配置され、当該範囲外に疎に配置されている
ことを特徴とする請求項1記載の半導体装置。
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JP2008060468A (ja) * | 2006-09-01 | 2008-03-13 | Denso Corp | 半導体装置 |
JP2010287909A (ja) * | 2003-04-11 | 2010-12-24 | Fuji Electric Systems Co Ltd | 半導体装置および降伏電圧の決定方法 |
JPWO2017057358A1 (ja) * | 2015-10-01 | 2018-07-26 | ローム株式会社 | 半導体装置 |
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JP2010287909A (ja) * | 2003-04-11 | 2010-12-24 | Fuji Electric Systems Co Ltd | 半導体装置および降伏電圧の決定方法 |
JP2008060468A (ja) * | 2006-09-01 | 2008-03-13 | Denso Corp | 半導体装置 |
JPWO2017057358A1 (ja) * | 2015-10-01 | 2018-07-26 | ローム株式会社 | 半導体装置 |
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