JP7020280B2 - ラッチアップ防止回路 - Google Patents
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Description
図1は、実施形態1に係るラッチアップ防止回路を適用した構成の一例を示す図である。本実施形態に係るラッチアップ防止回路1の保護対象であるIC2は、電源回路(不図示)から複数の電源電圧(図2に示す例では、第1電源電圧Vdd1、第2電源電圧Vdd2)が印加されて動作する半導体集積回路である。このIC2は、例えば、CMOS(Complementary MOS)で構成されている。IC2の構成により本開示が限定されるものではない。
図4は、実施形態2に係るラッチアップ防止回路を適用した構成の一例を示す図である。なお、上述した実施形態1で説明した構成と同じ構成部には同一の符号を付して重複する説明は省略する。
図6は、実施形態3に係るラッチアップ防止回路を適用した構成の一例を示す図である。なお、上述した実施形態1,2で説明した構成と同じ構成部には同一の符号を付して重複する説明は省略する。
2 IC
11 ダイオード(第1のダイオード)
12 ダイオード(第2のダイオード)
13 ダイオード(第3のダイオード)
14,15 ツェナーダイオード
21 第1電源端子
22 第2電源端子
23 基準電位端子
Claims (9)
- 基準電位に対し、所定の電位差を有する第1電源電圧、及び、当該第1電源電圧よりも低電圧の第2電源電圧が供給されて動作するICのラッチアップ防止回路であって、
前記第1電源電圧が印加される前記ICの第1電源端子にカソードが接続され、前記第2電源電圧が印加される前記ICの第2電源端子にアノードが接続された第1のダイオードを含み、
前記ICは、前記第1電源端子に印加される電圧をV1、前記第2電源端子に印加される電圧をV2としたとき、前記第1電源端子と前記第2電源端子との間の電圧の絶対最大定格として、下記(1)式が規定され、
前記第1のダイオードは、順方向電圧をVFとしたとき、下記(2)式を満たす
ラッチアップ防止回路。
V2≦V1+α・・・(1)
VF<α・・・(2) - 複数の前記第1のダイオードが並列に設けられている
請求項1に記載のラッチアップ防止回路。 - 前記第1のダイオードは、ショットキーバリアダイオードである
請求項1又は2に記載のラッチアップ防止回路。 - 前記第2電源端子にカソードが接続され、前記基準電位にアノードが接続された第2のダイオードを含む
請求項1から3の何れか一項に記載のラッチアップ防止回路。 - 前記第2のダイオードは、ショットキーバリアダイオードである
請求項4に記載のラッチアップ防止回路。 - 前記第2のダイオードは、ツェナーダイオードである
請求項4に記載のラッチアップ防止回路。 - 前記第1電源端子にカソードが接続され、前記基準電位にアノードが接続された第3のダイオードを含む
請求項1から6の何れか一項に記載のラッチアップ防止回路。 - 前記第3のダイオードは、ショットキーバリアダイオードである
請求項7に記載のラッチアップ防止回路。 - 前記第3のダイオードは、ツェナーダイオードである
請求項7に記載のラッチアップ防止回路。
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