JP3853968B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3853968B2 JP3853968B2 JP10412398A JP10412398A JP3853968B2 JP 3853968 B2 JP3853968 B2 JP 3853968B2 JP 10412398 A JP10412398 A JP 10412398A JP 10412398 A JP10412398 A JP 10412398A JP 3853968 B2 JP3853968 B2 JP 3853968B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- well
- concentration impurity
- diffusion portion
- impurity diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は,静電気から入出力回路を保護する機能を備えた半導体装置に関するものである。
【0002】
【従来の技術】
例えば「第6回EOS/ESD信頼性シンポジウム(1996)」のP.53〜59に記載されているように,従来から半導体素子における静電保護回路としては,半導体基板上に直接ラテラルのN+/P/N+のバイポーラトランジスタを形成し,そのバイポーラ動作でおきるスナップバックによって半導体素子外部から注入される静電サージ等を消費することで,静電気から入出力回路を保護するようにしていた。
【0003】
【発明が解決しようとする課題】
ところで最近では,結晶中の欠陥の減少,リーク特性の改善,ラッチアップ耐量の向上に鑑み,Si基板上にエピタキシャル法によって形成された層(以下,「エピ層」という)を有する基板が用いられることが多い。
しかしながら,前記文献においても報告されているように,このエピ層を有する基板上に直接ラテラルのN+/P/N+のバイポーラトランジスタをそのまま形成すると,静電耐量の低下がみられ,内部の入出力回路が破壊されるおそれがあった。
【0004】
本発明はかかる点に鑑みてなされたものであり,基板上にエピ層を有する基板であっても,十分な静電耐量を確保して静電気から入出力回路を保護することができる半導体装置を提供して前記問題を解決することを目的としている。
【0005】
【課題を解決するための手段】
前記目的を達成するため,請求項1によれば,入出力回路に保護用素子を有する半導体装置であって,基板となるウエハは,第1の伝導型の高濃度の不純物を有する基板上に,当該第1の伝導型の低濃度の不純物を有するエピ層が形成され,前記エピ層上に,前記第1の伝導型とは逆の第2の伝導型(第1の伝導型がP型の場合には,N型)のウェルが形成され,前記第2の伝導型のウェル内には,第1の伝導型のウェルが形成され,さらに前記第2の伝導型のウェルは,当該第2の伝導型のウェルに形成された第2の伝導型の高濃度の不純物拡散部を有し,当該第2の伝導型の高濃度の不純物拡散部は電源電圧電位に接続され,前記第1の伝導型のウェルは,当該第1の伝導型のウェルに形成された第2の伝導型の高濃度の不純物拡散部を複数有し,これら第2の伝導型の高濃度の不純物拡散部は絶縁物によって隔離され,前記第2の伝導型の高濃度の不純物拡散部のうちの一はは接地電位に接続され,他の高濃度の他の不純物拡散部は入出力パッドに接続され,前記第2の伝導型の高濃度の不純物拡散部と前記第1の伝導型のウェルとで,ラテラル方向のバイポーラトランジスタを構成してなることを特徴とする,半導体装置が提供される。
【0006】
本発明によれば,基板上に不純物の濃度が低い第1の伝導型のエピ層がある基板であっても,静電保護素子を構成するラテラル方向のバイポーラトランジスタが,当該エピ層上に形成された逆の第2の伝導型のウェル中に形成されているため,第1の伝導型のウェルの不純物濃度を任意に調整できる。したがってエピ層を有する基板であっても,CZ(Czochralski method)系ウエハの場合と同等の静電耐量を確保できる。また静電保護素子を構成するラテラル方向のバイポーラトランジスタの動作に大きく寄与する第1の伝導型のウェルの抵抗は,第2の伝導型のウェルによって基板と分離されているため任意に設定でき,かつ静電保護素子には,ラテラル方向のバイポーラトランジスタを形成しているため第1の伝導型のウェル自体の深さを浅くでき,バイポーラ動作しやすく,第1の伝導型のウェル自体の抵抗も高く設定することができる。
【0007】
そして,入出力パッドから仮に正の静電気が印加された場合,フィールドトランジスタがONするまで電位は上昇し,フィールドトランジスタがONすればドレイン部のインパクトイオン化により,第1の伝導型のウェル中へ基板電流が流れる。この基板電流と第1の伝導型のウェルの抵抗により,チャネル部となる第1の伝導型のウェルの電位が上昇し,その結果ラテラル方向のバイポーラトランジスタが動作し,その大きな電流駆動力で入出力パッドから注入された静電は接地電位へと流れる。したがって,積極的に第1の伝導型のウェルへと電流を注入し,前記ラテラル方向のバイポーラトランジスタの動作をしやすくしているため,従来よりも保護素子の静電耐量の向上を図ることができる。
【0008】
また請求項2の発明は,基板となるウエハのタイプが,第1の伝導型の高濃度の不純物を有する基板上に,当該第1の伝導型とは逆の第2の伝導型の低濃度の不純物を有するエピ層が形成されたものであり,かかる場合でも,請求項1と同様の作用効果が得られる。
【0009】
【発明の実施の形態】
以下,本発明の好ましい実施の形態について説明する。図1は本実施の形態にかかる半導体装置の断面,図2は平面パターンを示している。なお図2中,正方形の中に斜線のシンボルは,コンタクト部分を示している。本実施の形態においては,P+層1上に形成されたP-エピ層2を有するシリコン基板を用いている。そしてこのP-エピ層2中に,Nウェル3が形成され,さらにこのNウェル3は,Pウェル4を内包している。なおP,Nの指数部分に表示される「+」,「−」は,各々高濃度,低濃度を示している。
【0010】
Nウェル3は,N+拡散部5aを介して電源電圧電位Vccに接続されている。Pウェル4は,P+拡散部6aを介して接地電位Vssに接続されており,またP-エピ層2もP+拡散部6bを介して接地電位Vssに接続されている。Pウェル4における前記P+拡散部6aとは,フィールド酸化膜7を介して設けられているN+拡散部5bも接地電位Vssに接続されている。そしてこのN+拡散部5bとは,フィールド酸化膜8を介して設けられている他のN+拡散部cは,入出力パッド9に接続されている。以上の構成により,N+拡散部5b−Pウェル4−N+拡散部5cによってラテラルバイポーラトランジスタTrが構成される。
【0011】
そしてフィールド酸化膜8上には,ゲート電極11が設けられ,さらにこのゲート電極は入出力パッド9に接続されている。したがって,Pウェル4上には,N+拡散部5bをソース,ゲート電極11が設けられているフィールド酸化膜8の部分をゲート,N+拡散部5cをドレインとする,フィールドトランジスタFTが構成される。
【0012】
以上の構成にかかる実施の形態にかかる半導体装置における保護素子の等価回路を示す。図3において,VTrは本実施の形態を構成することで寄生的に形成される,電源電圧電位Vcc−入出力パッド9間に挿入されたNウェル3−Pウェル4−N+拡散部のバーティカル・バイポーラトランジスタであり,Dは電源電圧電位Vcc−接地電位Vss間に挿入されたNウェル3−P-エピ層2のダイオードである。またR1はPウェル4の抵抗である。
【0013】
次のその動作について説明すると,接地電位Vssに対し正の静電サージが入出力パッド9から印加された場合,保護素子となるフィールドトランジスタFTがONするまで電位は上昇する。そしてゲートが開くと,フィールドトランジスタFTがONし,ドレイン部となるN+拡散部5cのインパクトイオン化により,Pウェル4中へ基板電流が流れる。
【0014】
このときの基板電流とPウェル4の抵抗により,チャネル部としてのPウェル4の電位が上昇し,N+拡散部5c−Pウェル4−N+拡散部5aのバイポーラトランジスタTrが動作し,その大きな電流駆動力で入出力パッド9から注入された静電サージは接地電位Vssへ流れる。したがって入出力回路へストレスを加えることなくこれを静電サージから保護することができる。しかも本実施の形態によれば,フィールドトランジスタFTの作用により,積極的にPウェル4へ電流を注入し,N+拡散部5c−Pウェル4−N+拡散部5bのバイポーラトランジスタTrの動作をしやすくしているため,保護素子の静電耐量のさらなる向上を図ることができる。
【0015】
一方接地電位Vssに対して負の静動サージが入出力パッド9から印加された場合には,N+拡散部5b−Pウェル4−N+拡散部5cのラテラルバイポーラトランジスタTrのうち,入出力パッド9と接続しているN+拡散部5cと接地電位Vssと接続しているPウェル4は順方向のバイアスとなり,この接合を通して静電気は接地電位Vssへと流れるので,入出力回路は保護される。
【0016】
なお前記実施の形態では,基板としてP+層1の上に低濃度のP-エピ層2が形成されたウエハを用いたが,これに限らず,P-エピ層が同程度の低濃度のP-層の上に形成されたウエハや,P-エピ層が逆の伝導型のN-層やN+層の上に形成されたウエハであっても,同様に静電耐量の十分大きい半導体装置が提供できる。したがって半導体装置形成上の自由度を高めることが可能である。
【0017】
次に基板上にP-エピ層を有する基板であっても,十分な静電耐量を確保して静電気から入出力回路を保護することができる半導体装置の他の提案例について説明する。
【0018】
図4は,前記実施の形態にかかる半導体装置の保護素子から,フィールドトランジスタの構成要素であるゲート電極11,及びゲート電極11と入出力パッド9との接続を外した例を示している。その他の構成は,前記実施の形態と同様であり,図4,図5に示したにおいて,前記実施の形態にかかる半導体装置と同一の符号で示される構成要素は,同一の構成要素を示している。
【0019】
このような構造を有する半導体装置の例では,接地電位Vssに対して正の静電気が入出力パッド9から印加された場合,図中4のN+部5b−Pウェル4−N+拡散部5cのラテラルバイポーラトランジスタTrの入出力パッド9に接続されているN+拡散部5bと,Pウェル4との間で,N+拡散部5cの電圧がN+拡散部5c/Pウェル4の接合耐圧以上になると,N+拡散部5cからPウェル4へ電流が流れ,この電流値とPウェル4の抵抗の積によって,バイポーラトランジスタTr形成部のPウェル4の電圧が接地電位Vssより上昇する。そしてPウェル4と接地電位Vssに接続しているN+拡散部5b間の電位差がビルトインポテンシャル(Vri)以上になると,ラテラルバイポーラトランジスタTrが動作し,その大きな電流増幅率により入出力パッド9から注入された静電気は接地電位Vssへと流れる。したがって入出力回路へストレスを加えることなくこれを保護することができる。
【0020】
一方接地電位Vssに対して負の静電気が入出力パッド9から印加された場合は,N+拡散部5b−Pウェル4−N+拡散部5cのラテラルバイポーラトランジスタTrのうち,入出力パッド9と接続しているN+拡散部5cと接地電位Vssと接続しているPウェル4は順方向のバイアスとなり,この接合を通して静電気は接地電位Vssへと流れるので,入出力回路は保護される。
【0021】
この図4の例によれば,まず静電保護素子であるラテラルバイポーラトランジスタTrの回路を,P-エピ層2中のNウェル3中のPウェル4に形成したので,P-エピ層2の基板にP+基板を用いたとしてもPウェル4の濃度は任意に調整できる。したがってP+基板を用いたときの熱処理による素子表面近傍の濃度変化を充分に抑えられる設定をすれば,P+基板の上にP-エピ層を有するP-エピウェハを用いたとしても,単なるP-CZウェハを用いた場合と同等の静電耐量を低下させることなく静電保護素子を形成して入出力回路を保護することが可能である。
【0022】
さらに静電保護素子のバイポーラ動作に大きく寄与するPウェル4の抵抗は,このPウェル4がNウェル3でP+基板と分離されているので任意に設定でき,しかも静電保護そしとして機能しているラテラルバイポーラトランジスタTrであるから,Pウェル4の深さを浅くできる。したがってバイポーラ動作しやすくPウェル4の抵抗を高く設定することが可能である。
【0023】
図4の例では,P-エピ層2が形成された基板はP+基板であったが,これに代えてP-エピ層と同程度の濃度を有するP-基板や,P-エピ層とは逆の伝導型のN-もしくはN+基板を用いても同様な効果が得られる。したがって,半導体装置形成上の自由度を高めることができる。
【0024】
さらに他の提案例について説明する。図6は,ラテラル方向のバイポーラトランジスタTrの他に,静電保護素子としてMOSトランジスタMTを採用したものである。
【0025】
すなわち,図6の半導体装置の基板は,前出実施の形態と同様,P+層21上に形成されたP-エピ層22を有するシリコン基板であり,このP-エピ層22中に,Nウェル23が形成され,さらにこのNウェル23は,Pウェル24を内包している。Nウェル23は,N+拡散部25aを介して電源電圧電位Vccに接続されている。Pウェル24は,P+拡散部26aを介して接地電位Vssに接続されており,またP-エピ層22もP+拡散部26bを介して接地電位Vssに接続されている。Pウェル24における,外周側のN+拡散部25bは,接地電位Vssに接続されている。そしてPウェル24における,内周側のN+拡散部25cは,入出力パッド29に接続されている。
【0026】
そして外周側のN+拡散部25bと内周側のN+拡散部25cとの間におけるPウェル24上には,酸化膜27を介して金属部28が接合され,この金属部28は,接地電位Vssに接続されている。したがって,Pウェル24上には,外周側のN+拡散部25bをソース,内周側のN+拡散部25cをドレイン,酸化膜27を介した金属部28の接合部をゲートとするMOSトランジスタMTが構成されている。他方,前記外周側のN+拡散部25bと,Pウェル24と,内周側のN+拡散部25cとで,N+−P+−N+型のバイポーラトランジスタTrが寄生的に形成される。
【0027】
かかる提案例によれば,接地電位Vssに対し正の静電サージが入出力パッド29から印加された場合,保護素子となるMOSトランジスタMTのドレイン部にてバンド間トンネリングによる電流がドレインからPウェル24へ流れ,この電流とPウェル24の抵抗によりチャネル部となっているPウェル24電位が上昇し,前記N+−P−N+型の寄生バイポーラトランジスタTrが動作し,その大きな電流駆動力で入出力パッド29から注入された静電サージは,接地電位Vssへ流れ,入出力回路へストレスを加えることなく保護することができる。接地電位Vssに対して,負の静電サージが印加された場合にも,前出実施の形態と同様,入出力回路の保護が図れる。
【0028】
このように,図6の例では,バイポーラ動作させるPウェル24への電流注入をMOSトランジスタMTのドレイン部のバンド間トンネリングによる電流としたため,バイポーラ動作できるドレイン電圧を低下させることができるという効果が得られる。
【0029】
さらに他の提案例を図7に基づいて説明する。この例では,前記図6で用いた静電保護素子としてのMOSトランジスタに代えて,ダイオードを使用したものである。
【0030】
図7に示された構造の半導体装置の基板は,前出実施の形態と同様,P+層31上に形成されたP-エピ層32を有するシリコン基板であり,このP-エピ層32中に,Nウェル33が形成され,さらにこのNウェル33は,Pウェル34を内包している。Nウェル33は,N+拡散部35aを介して電源電圧電位Vccに接続されている。Pウェル24は,P+拡散部36aを介して接地電位Vssに接続されており,またP-エピ層22もP+拡散部36bを介して接地電位Vssに接続されている。そしてPウェル34におけるN+拡散部35bは,入出力パッド39に接続されている。
【0031】
以上のような構造を有する図7の例では,P-エピ層32中に形成したNウェル33の中のPウェル34に,N+拡散部35b/Pウェル34のダイオードが静電保護素子として形成されている。したがって接地電位Vssに対し正の静電サージが入出力パッド39から印加された場合,N+拡散部35b/Pウェル34の逆接合耐圧まで入出力配線は電位上昇し,耐圧以上の電位になると接合のアバランシェ降伏により電位はクランプされ,静電サージはPウェル34へ流れ,入出力回路は保護される。一方接地電位Vssに対し負の静電サージが入出力パッド39へ印加された場合には,N+拡散部35bからPウェル34へと,順方向電流が流れるので入出力回路は保護される。
【0032】
このように図7の例によれば,基板上に低濃度のP-エピ層32が形成されていても,静電気から半導体素子を保護することが可能であり,しかも静電保護素子には,N+拡散部35b/Pウェル34のダイオードを用いているから,保護素子の構成を簡単にでき,保護素子面積を低減することが可能となっている。
【0033】
なお以上の例では,いずれも基板上にP-エピ層が形成された場合であったが,P型をN型へ,N型をP型へ変更すればN-エピ層がに形成された場合についても適用可能である。
【0034】
【発明の効果】
本発明によれば,基板上にエピ層を有する基板であっても,十分な静電耐量を確保して静電気から半導体素子を保護することができる。しかもフィールドトランジスタが動作した後は,積極的に第2の伝導型のウェルに電流を注入してバイポーラトランジスタの動作を行いやすくしているので,静電耐量の向上を図ることが可能である。
【図面の簡単な説明】
【図1】本発明の実施の形態にかかる半導体装置を模式的に示した断面図である。
【図2】図1の半導体装置の平面のパターンを示す説明図である。
【図3】本発明の実施の形態にかかる半導体装置の静電保護素子の等価回路を示す説明図である。
【図4】他の提案例にかかる半導体装置を模式的に示した断面図である。
【図5】図4の半導体装置の静電保護素子の等価回路を示す説明図である。
【図6】MOSトランジスタを用いた他の提案例にかかる半導体装置を模式的に示した断面図である。
【図7】ダイオードを用いた他の提案例にかかる半導体装置を模式的に示した断面図である。
【符号の説明】
1 P+層
2 P-エピ層
3 Nウェル
4 Pウェル
5a,5b,5c N+拡散部
6a,6b P+拡散部
7,8 フィールド酸化膜
9 入出力パッド
11 ゲート電極
FT フィールドトランジスタ
Tr バイポーラトランジスタ
Vcc 電源電圧電位
Vss 接地電位
Claims (2)
- 入出力回路に保護用素子を有する半導体装置であって,
基板となるウエハは,第1の伝導型の高濃度の不純物を有する基板上に,当該第1の伝導型の低濃度の不純物を有するエピ層が形成され,
前記エピ層上に,前記第1の伝導型とは逆の第2の伝導型のウェルが形成され,前記第2の伝導型のウェル内には,第1の伝導型のウェルが形成され,
さらに前記第2の伝導型のウェルは,当該第2の伝導型のウェルに形成された第2の伝導型の高濃度の不純物拡散部を有し,当該第2の伝導型の高濃度の不純物拡散部は電源電圧電位に接続され,
前記第1の伝導型のウェルは,当該第1の伝導型のウェルに形成された第2の伝導型の高濃度の不純物拡散部を複数有し,これら第2の伝導型の高濃度の不純物拡散部は絶縁物によって隔離され,
前記第2の伝導型の高濃度の不純物拡散部のうちの一の不純物拡散部は接地電位に接続され,他の不純物拡散部は入出力パッドに接続され,
前記第2の伝導型の高濃度の不純物拡散部と前記第1の伝導型のウェルとで,ラテラル方向のバイポーラトランジスタを構成してなり,
さらに前記第2の伝導型の高濃度の不純物拡散部を隔離している絶縁物の上にゲート電極が形成され,当該ゲート電極は前記入出力パッドに接続されると共に,このゲート電極と前記第2の伝導型の高濃度の不純物拡散部とでフィールドトランジスタを構成してなることを特徴とする,半導体装置。 - 入出力回路に保護用素子を有する半導体装置であって,
基板となるウエハは,第1の伝導型の高濃度の不純物を有する基板上に,当該第1の伝導型とは逆の第2の伝導型の低濃度の不純物を有するエピ層が形成され,前記エピ層上に,第1の伝導型のウェルが形成され,
前記第1の伝導型のウェル内には,第2の伝導型のウェルが形成され,
さらに前記第1の伝導型のウェルは,当該第1の伝導型のウェルに形成された第1の伝導型の高濃度の不純物拡散部を有し,当該第1の伝導型の高濃度の不純物拡散部は電源電圧電位に接続され,
前記第2の伝導型のウェルは,当該第2の伝導型のウェルに形成された第1の伝導型の高濃度の不純物拡散部を複数有し,これら第1の伝導型の高濃度の不純物拡散部は絶縁物によって隔離され,
前記第1の伝導型の高濃度の不純物拡散部のうちの一の不純物拡散部は接地電位に接続され,他の不純物拡散部は入出力パッドに接続され,
前記第1の伝導型の高濃度の不純物拡散部と前記第2の伝導型のウェルとで,ラテラル方向のバイポーラトランジスタを構成してなり,
さらに前記第1の伝導型の高濃度の不純物拡散部を隔離している絶縁物の上にゲート電極が形成され,当該ゲート電極は前記入出力パッドに接続されると共に,このゲート電極と前記第1の伝導型の高濃度の不純物拡散部とでフィールドトランジスタを構成してなることを特徴とする,半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10412398A JP3853968B2 (ja) | 1998-03-31 | 1998-03-31 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10412398A JP3853968B2 (ja) | 1998-03-31 | 1998-03-31 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11289050A JPH11289050A (ja) | 1999-10-19 |
JP3853968B2 true JP3853968B2 (ja) | 2006-12-06 |
Family
ID=14372358
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10412398A Expired - Fee Related JP3853968B2 (ja) | 1998-03-31 | 1998-03-31 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3853968B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002313947A (ja) * | 2001-04-12 | 2002-10-25 | Fuji Electric Co Ltd | 半導体装置 |
JP4091785B2 (ja) | 2001-12-13 | 2008-05-28 | 三菱電機株式会社 | 半導体回路 |
KR100628246B1 (ko) * | 2005-08-11 | 2006-09-27 | 동부일렉트로닉스 주식회사 | 이에스디(esd) 보호 회로 및 그 제조 방법 |
JP5147044B2 (ja) * | 2007-01-16 | 2013-02-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR100959438B1 (ko) * | 2007-11-30 | 2010-05-25 | 주식회사 동부하이텍 | 정전기방전 보호소자 및 그 제조방법 |
US8102002B2 (en) * | 2008-12-16 | 2012-01-24 | Analog Devices, Inc. | System and method for isolated NMOS-based ESD clamp cell |
JP2010182727A (ja) * | 2009-02-03 | 2010-08-19 | Renesas Electronics Corp | 半導体装置 |
US9275991B2 (en) * | 2013-02-13 | 2016-03-01 | Analog Devices, Inc. | Apparatus for transceiver signal isolation and voltage clamp |
-
1998
- 1998-03-31 JP JP10412398A patent/JP3853968B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11289050A (ja) | 1999-10-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7034363B2 (en) | Bi-directional EOS/ESD protection device | |
US4987465A (en) | Electro-static discharge protection device for CMOS integrated circuit inputs | |
KR100579780B1 (ko) | 반도제장치 및 그 제조방법 | |
US5615073A (en) | Electrostatic discharge protection apparatus | |
US8022506B2 (en) | SOI device with more immunity from substrate voltage | |
JP2002094063A (ja) | 半導体装置 | |
JP2001320047A (ja) | 半導体装置 | |
JP2003224244A (ja) | 半導体装置 | |
JPH04768A (ja) | Mos型半導体装置 | |
JP2003509866A (ja) | 静電破壊保護を有する半導体装置 | |
JPH03224263A (ja) | Cmos集積回路の静電放電保護構造 | |
JP3853968B2 (ja) | 半導体装置 | |
JP4431761B2 (ja) | Mos型半導体装置 | |
KR101119859B1 (ko) | Mos 트랜지스터 및 이를 구비한 반도체 집적회로 장치 | |
JP2006179632A (ja) | 半導体装置およびその製造方法 | |
JP2000114266A (ja) | 高耐圧ダイオードとその製造方法 | |
KR20060022996A (ko) | 고전압 소자의 정전기 보호장치 | |
JP4479041B2 (ja) | 半導体装置及びその製造方法 | |
JPH11168181A (ja) | 静電放電の保護回路、これを備えるトランジスタおよび半導体素子 | |
JPH0572110B2 (ja) | ||
JP2002057335A (ja) | 半導体装置 | |
JP2009141071A (ja) | 静電気保護用半導体素子 | |
JPH03205877A (ja) | 絶縁ゲート電界効果トランジスタ | |
JPH03174763A (ja) | 半導体装置 | |
JP3409414B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050223 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060830 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060905 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060907 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090915 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100915 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100915 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100915 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110915 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120915 Year of fee payment: 6 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120915 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130915 Year of fee payment: 7 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |