JP4587746B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に電源容量を有する半導体装置に関する。

半導体チップは、電源電位Ｖｄｄ及び基準電位Ｖｓｓの外部端子を有する。これらの２個の外部端子間に個別部品のコンデンサ（容量）を半導体チップの外部の基板上で電源安定化容量として接続することにより、電源電圧の安定化を図っている。近年、半導体装置（半導体チップ）では、微細化が進む一方で、電源安定化容量を半導体装置内に具備し、半導体装置外の部品点数を減らしたいとの要求がでてきている。

また、下記の特許文献１には、電源配線を信号配線間に配置した半導体装置が開示されている。

特開平３−１２０７４３号公報

本発明の目的は、信号配線の信号が電源容量により悪影響を受けることを防止することである。

本発明の一観点によれば、電源電圧を構成する高基準電位端子及び低基準電位端子と、ｐチャネルＭＯＳ電界効果トランジスタのゲートが低基準電位端子に接続され、ソース及びドレインが高基準電位端子に接続される第１のＭＯＳ容量と、ゲートに寄生容量を介して接続され、電源起動時に低基準電位の信号が供給され、電源起動後にコマンドに対応した信号が供給される第１の信号配線とを有する半導体装置が提供される。

第１の信号配線は、寄生容量を介してゲートに接続されている。そのゲートは、低基準電位端子に接続されている。これにより、電源起動時に、第１の信号配線に低基準電位の信号が供給されると、第１の信号配線に低基準電位が安定的に設定されるので、電源起動時の誤動作を防止することができる。また、第１の信号配線をゲートの近くに配置することができるので、半導体装置内の領域を効率的に使用することができる。また、第１のＭＯＳ容量は、電源安定化容量として機能させることができる。

（第１の実施形態）
電源安定化容量（バイパスコンデンサ）は、電源電圧ドロップを低減し安定した電源電圧を半導体装置に供給する目的で半導体装置の電源に接続される。この電源安定化容量を半導体装置外に設けると、外部部品点数が多くなり、コストが高くなる。電源安定化容量を半導体装置内に設けることにより、外部部品点数を減らし、安価な基板モジュールを製造することができる。

この電源安定化容量は、半導体装置の内部論理回路として使用するＭＯＳ（metal-oxide semiconductor）電界効果トランジスタと同等のＭＯＳ電界効果トランジスタを用いてＭＯＳ容量として構成される。電源安定化容量をＭＯＳ容量で構成することにより、半導体製造工程を増やして高価な材質で製造するよりも、安価になる。以下、ＭＯＳ電界効果トランジスタを、単にトランジスタという。

図１（Ａ）〜（Ｃ）は、ｎチャネルＭＯＳ容量（ＭＯＳキャパシタ）の半導体装置の構成例を示す図である。ｎチャネルＭＯＳ容量は、ｎチャネルトランジスタを用いて構成される。図１（Ａ）は半導体装置の表面図であり、図１（Ｂ）は図１（Ａ）の半導体装置を右から見た断面図であり、図１（Ｃ）は図１（Ａ）の半導体装置を下から見た断面図である。

ｐ型基板１００は、例えばシリコン基板である。ソース１０１は、ｐ型基板１００内に設けられるｎ型拡散領域である。ドレイン１０２は、ｐ型基板１００内に設けられるｎ型拡散領域である。ソース１０１及びドレイン１０２間の基板１００の表面には、チャネル領域が設けられる。そのチャネル領域の上には、ゲート絶縁膜１１１を介してゲート１０３が設けられる。ゲート絶縁膜１１１は、例えばシリコン酸化膜である。ゲート１０３は、例えばポリシリコンで形成される。ゲート１０３の上には、絶縁膜１１２を介して配線層（電源配線１０７、１０８及び１０９を含む）が設けられる。電源配線１０７は、ソース配線であり、コンタクト１０４を介してソース１０１に電気的に接続される。電源配線１０８は、ゲート配線であり、コンタクト１０５を介してゲート１０３に電気的に接続される。電源配線１０９は、ドレイン配線であり、コンタクト１０６を介してドレイン１０２に電気的に接続される。

高基準電位Ｖｄｄの端子及び低基準電位Ｖｓｓの端子は、電源電圧を構成する。例えば、高基準電位Ｖｄｄは５Ｖ又は３．３Ｖであり、低基準電位Ｖｓｓは０Ｖ（グランド）である。ソース配線１０７及びドレイン配線１０９は低基準電位Ｖｓｓの端子に接続され、ゲート配線１０８は高基準電位Ｖｄｄの端子に接続される。すなわち、ソース１０１及びドレイン１０２には低基準電位Ｖｓｓが供給され、ゲート１０３には高基準電位Ｖｄｄが供給される。これにより、ソース１０１及びドレイン１０２間にチャネルが形成され、ＭＯＳ容量１１３が形成される。

ＭＯＳ容量１１３は、ゲート１０３とｎ型領域１０１，１０２との間に形成される。ｎ型領域１０１，１０２の電位を基準にして、ゲート１０３の電圧をトランジスタしきい値電圧Ｖｔｈ以上の電源電圧Ｖｄｄにすることにより容量が形成される。

以上のように、ｎチャネルＭＯＳ容量１１３では、ゲート１０３に高基準電位Ｖｄｄを印加し、ソース１０１及びドレイン１０２に低基準電位Ｖｓｓを印加することにより、チャネル領域にチャネルが形成され、ゲート絶縁膜１１１を誘電体とし、ゲート１０３とｎ型拡散領域１０１，１０２を電極としたＭＯＳ容量ができる。その容量値Ｃは、式（１）で与えられる。

Ｃ＝ε×Ｓ／ｔ （１）

ここで、εは、ゲート絶縁膜１１１の誘電率であり、ゲート絶縁膜１１１の比誘電率×真空誘電率で表される。Ｓは、ゲートの面積であり、チャネル幅Ｗ×チャネル長Ｌで表される。ｔは、ゲート絶縁膜１１１の厚さである。

安定した電源電圧を得るには、消費電流にもよるが、ＭＯＳ容量１１３の容量値を概ね１００００［ｐＦ］にしなければならない。これを式（１）に当てはめると、以下のようになる。ここで、ｔ＝１０［ｎｍ］、ε=３４×１０^-12［Ｆ／ｍ］とする。

Ｓ＝Ｃ×ｔ／ε
＝１００００［ｐＦ］×１０［ｎｍ］／（３４×１０^-12［Ｆ／ｍ］）
≒３［ｍｍ²］

例えば現在１２８ＭビットのＤＲＡＭ（dynamic random access memory）の面積がおおよそ３０［ｍｍ²］であるので、ゲート面積Ｓ＝３［ｍｍ²］はＤＲＡＭの面積に対して約１割の面積に相当し、大面積を必要とする。１個のトランジスタでゲート面積Ｓ＝３［ｍｍ²］を実現してもよいが、現実的には、多数のトランジスタを並列に接続してゲート面積Ｓ＝３［ｍｍ²］を実現するのが好ましい。

ゲート面積Ｓは大面積を必要とするので、ゲート１０３の上方の配線層の空き領域１１０を有効活用するのが好ましい。この空き領域１１０に信号配線を配置し、ＭＯＳ容量１１３と信号配線とを同一エリアに配置することで、半導体装置の面積の低減を図ることができる。

図２（Ａ）〜（Ｃ）は、図１（Ａ）〜（Ｃ）のｎチャネルＭＯＳ容量１１３の空き領域１１０に信号配線２０１を設けた半導体装置の構成例を示す図である。図２（Ａ）は半導体装置の表面図であり、図２（Ｂ）は図２（Ａ）の半導体装置を右から見た断面図であり、図２（Ｃ）は図２（Ａ）の半導体装置を下から見た断面図である。

信号配線２０１は、ゲート１０３の上方でゲート１０３に絶縁膜１１２を介して接続される。信号配線２０１は、長距離に渡り配置されるため、ゲート１０３と信号配線２０１との間に大きな寄生容量２０２が付加される。すなわち、信号配線２０１は、寄生容量２０２を介してゲート１０３に接続されることになる。配線層には、電源配線１０７〜１０９及び信号配線２０１が設けられる。ＭＯＳ容量１１３のエリア内において、配線層の空き領域に信号配線２０１を設けることにより、半導体装置の面積を有効活用することができる。信号配線２０１は、ＭＯＳ容量１１３以外の半導体装置内の他の回路の信号配線として用いることができる。

例えば、図４に示すように、上記のｎチャネルＭＯＳ容量１１３は、ゲートが高基準電位Ｖｄｄの端子に接続され、ソース及びドレインが低基準電位Ｖｓｓの端子に接続される。信号配線２０１は、寄生容量２０２を介してＭＯＳ容量１１３のゲート１０３に接続される。すなわち、信号配線２０１は、寄生容量２０２を介して高基準電位Ｖｄｄの端子に接続される。

図３は、電源起動時の信号配線２０１の電圧Ｖ２０１を示す波形図である。ここで、説明の簡単のため、信号配線２０１がフローティング状態であるとして説明する。横軸は時間を示す。電源を起動すると、高基準電位Ｖｄｄは０Ｖから徐々に上昇してやがて一定電位に落ち着く。低基準電位Ｖｓｓは、０Ｖを維持する。信号配線２０１はフローティング状態であるので、本来、電圧が供給されていない。しかし、信号配線２０１は、寄生容量２０２を介して高基準電位Ｖｄｄに接続（容量結合）されるので、その電圧Ｖ２０１は高基準電位Ｖｄｄに追従して上昇して一定値に落ち着く。すなわち、電源起動時、信号配線２０１の電圧Ｖ２０１は、意図せずに、立ち上がってしまう。この現象は、信号配線２０１を使用する回路が誤動作を生じるおそれがある。その回路例を図４に示す。

図４は、電源安定化ＭＯＳ容量１１３及び信号配線２０１を用いた半導体装置例を示す回路図である。この半導体装置は、例えばメモリのライト動作及びリード動作を行うことができる。

信号回路４１１は、電源起動時に、信号配線２０１に低基準電位（ローレベル）Ｖｓｓの信号を供給するために、配線４０１に高基準電位（ハイレベル）Ｖｓｓの信号を供給する。ドライバ４１２は、配線４０１の信号を論理反転増幅して信号配線２０１に出力する。

クロック回路４１３は、フリップフロップ４１５にクロック信号を供給するために、配線４０２にクロック信号を出力する。ドライバ４１４は、配線４０２の信号を論理反転増幅して配線４０３に出力する。

Ｄ型フリップフロップ４１５は、配線４０３のクロック信号の立ち上がりに同期して、信号配線２０１の信号状態を保持して配線４０４を介して動作回路４１６に出力する。クロック信号がその後に立ち下がっても、フリップフロップ４１５はその状態を保持して出力する。動作回路４１６は、配線４０４が高基準電位Ｖｄｄになると動作し、演算を開始する等の半導体装置内の機能を働かせる。すなわち、動作回路４１６は、信号配線２０１に高基準電位Ｖｄｄが供給されることにより動作可能になる。

図５は、図４の寄生容量２０２が仮に存在しない場合の理想的な半導体装置の電源起動時の動作例を示すタイミングチャートである。高基準電位Ｖｄｄ及び低基準電位Ｖｓｓは、図３の上記の説明と同じである。電源起動時、高基準電位Ｖｄｄは０Ｖから徐々に上昇してやがて一定電位に落ち着き、低基準電位Ｖｓｓは０Ｖを維持する。信号回路４１１は電源起動時に配線４０１に高基準電位Ｖｄｄを出力し、ドライバ４１２はその高基準電位Ｖｄｄの出力信号を論理反転して信号配線２０１に出力する。信号配線２０１の電圧Ｖ２０１は、低基準電位Ｖｓｓ（０Ｖ）を維持する。配線４０３の電圧Ｖ４０３は、クロック回路４１３に応じたクロック信号の電圧である。フリップフロップ４１５は、電圧Ｖ４０３の立ち上がりに同期して、電圧Ｖ２０１を保持して配線４０４に電圧Ｖ４０４を出力する。電圧Ｖ４０３の立ち上がり時に、電圧Ｖ２０１は低基準電位Ｖｓｓであるので、電圧Ｖ４０４は低基準電位Ｖｓｓを維持する。動作回路４１６は、電圧Ｖ４０４が低基準電位Ｖｓｓであるので、動作停止する。電源起動時には、高基準電位Ｖｄｄが上昇して一定値に落ち着くまでの電源起動期間は、高基準電位Ｖｄｄが不安定である。この電源起動期間では、動作回路４１６のライト動作及びリード動作等は安定的な動作を行うことができない。そのため、上記のように、電源起動時には、信号回路４１１が電圧Ｖ２０１を低基準電位Ｖｓｓにすることにより、動作回路４１６の動作を停止させることができる。これにより、電源起動期間において、動作回路４１６の不安定動作を防止することができる。

次に、電源起動後の動作について説明する。信号回路４１１は、ライト動作又はリード動作等を行いたいときには、ライトコマンド又はリードコマンド等として、配線４０１に低基準電位Ｖｓｓを出力する。ドライバ４１２は、その出力信号を論理反転して高基準電位Ｖｄｄの電圧Ｖ２０２を出力する。フリップフロップ４１５は、電圧Ｖ４０３の立ち上がりに同期して、電圧Ｖ２０２の状態を保持して電圧Ｖ４０４を出力する。電圧Ｖ４０４は高基準電位Ｖｄｄになるので、動作回路４１６はライト動作又はリード動作等を行うことができる。

図６は、図４の寄生容量２０２が存在する場合の半導体装置の電源起動時の動作例を示すタイミングチャートである。高基準電位Ｖｄｄ及び低基準電位Ｖｓｓは、図５の上記の説明と同じである。電源起動時には、高基準電位Ｖｄｄが一定電位に達していないので、ドライバ４１２の出力能力は不十分である。したがって、図３の上記の説明と同様に、信号配線２０１は、寄生容量２０２を介して高基準電位Ｖｄｄに接続されるので、その電圧Ｖ２０１は高基準電位Ｖｄｄに追従して上昇する。高基準電位Ｖｄｄが一定値まで上昇すると、ドライバ４１２の出力能力が充分になり、電圧Ｖ２０１が低基準電位Ｖｓｓになる。配線４０３のクロック電圧Ｖ４０３は、図５の上記の説明と同じである。

フリップフロップ４１５は、電圧Ｖ４０３の立ち上がりに同期して、電圧Ｖ２０１を保持して配線４０４に電圧Ｖ４０４を出力する。電圧Ｖ４０３の立ち上がり時に、電圧Ｖ２０１はハイレベルであるので、電圧Ｖ４０４は高基準電位Ｖｄｄになる。動作回路４１６は、電圧Ｖ４０４が高基準電位Ｖｄｄであるので、電源起動時であっても動作してしまう。しかし、電源起動期間では、高基準電位Ｖｄｄが一定値に達していないので、動作回路は安定した動作を行うことができずに誤動作を引き起こしてしまう問題が生ずる。

以上のように、電源安定化ＭＯＳ容量１１３の空き領域１１０を有効活用するために、信号配線２０１を設けた場合には、寄生容量２０２の影響で、電源起動時に半導体装置が誤動作を引き起こしてしまう。この問題を解決するための半導体装置を、図７に示す。

図７は、本発明の第１の実施形態による電源安定化ＭＯＳ容量８１３及び信号配線２０１を用いた半導体装置例を示す回路図である。図７の回路は、図４の回路に対して、ｎチャネルＭＯＳ容量１１３の代わりに、ｐチャネルＭＯＳ容量８１３を設けた点が異なる。以下、その異なる点を説明する。ｐチャネルＭＯＳ容量８１３は、ゲートが低基準電位Ｖｓｓに接続され、ソース及びドレインが高基準電位Ｖｄｄに接続される。ｐチャネルＭＯＳ容量８１３は、ｎチャネルＭＯＳ容量１１３と同等の特性を持った容量であり、同サイズで同様に安定した電源電圧を維持することができる。

図８（Ａ）〜（Ｃ）は、図７の電源安定化ＭＯＳ容量８１３及び信号配線２０１の半導体装置の構成例を示す図である。図８（Ａ）は半導体装置の表面図であり、図８（Ｂ）は図８（Ａ）の半導体装置を右から見た断面図であり、図８（Ｃ）は図８（Ａ）の半導体装置を下から見た断面図である。電源安定化ＭＯＳ容量８１３は、ｐチャネルトランジスタを用いたｐチャネルＭＯＳ容量である。

図８（Ａ）〜（Ｃ）の半導体装置が図２（Ａ）〜（Ｃ）の半導体装置と異なる点を説明する。ｐ型基板１００内には、ｎ型拡散領域８０３が設けられる。ｎ型拡散領域８０３内には、ｐ型拡散領域８０１及び８０２が設けられる。ｐ型拡散領域８０１がソースであり、ｐ型拡散領域８０２がドレインである。ｐ型基板１００の表面において、ソース８０１及びドレイン８０２の間にはチャネル領域が形成される。ソース８０１は、コンタクト１０４を介して電源配線１０７に接続される。ドレイン８０２は、コンタクト１０６を介して電源配線１０９に接続される。高基準電位Ｖｄｄの端子は、電源配線１０７及び１０９を介してソース８０１及びドレイン８０２に接続される。低基準電位Ｖｓｓの端子は、電源配線１０８を介してゲート１０３に接続される。これにより、ソース８０１及びドレイン８０２間にチャネルが形成され、ｐチャネルＭＯＳ容量８１３が形成される。ｐチャネルＭＯＳ容量８１３は、ゲート１０３とｐ型領域８０１，８０２との間に形成される。信号配線２０１は、寄生容量２０２を介してゲート１０３に接続される。

図５を参照しながら、図７の回路の動作を説明する。高基準電位Ｖｄｄ及び低基準電位Ｖｓｓは、図５の上記の説明と同じである。信号回路４１１は電源起動時に配線４０１に高基準電位Ｖｄｄを出力し、ドライバ４１２はその高基準電位Ｖｄｄの出力信号を論理反転して信号配線２０１に出力する。信号配線２０１は、寄生容量２０２を介して低基準電位Ｖｓｓに接続されているので、信号配線２０１の電圧Ｖ２０１は、低基準電位Ｖｓｓ（０Ｖ）を維持する。配線４０３の電圧Ｖ４０３は、クロック回路４１３に応じたクロック信号の電圧である。フリップフロップ４１５は、電圧Ｖ４０３の立ち上がりに同期して、電圧Ｖ２０１を保持して配線４０４に電圧Ｖ４０４を出力する。電圧Ｖ４０３の立ち上がり時に、電圧Ｖ２０１は低基準電位Ｖｓｓであるので、電圧Ｖ４０４は低基準電位Ｖｓｓを維持する。動作回路４１６は、電圧Ｖ４０４が低基準電位Ｖｓｓであるので、動作停止する。これにより、電源起動期間において、動作回路４１６の不安定動作を防止することができる。また、信号配線２０１をＭＯＳ容量のゲート１０３の上方に配置することができるので、半導体装置の面積を有効活用することができる。

本実施形態によれば、電源起動時に信号配線２０１に低基準電位Ｖｓｓが供給される回路では、ｐチャネルＭＯＳ容量８１３が電源安定化容量として用いられる。ｐチャネルＭＯＳ容量８１３は、ゲートが低基準電位Ｖｓｓに接続され、ソース及びドレインが高基準電位Ｖｄｄに接続される。信号配線２０１は、電源起動時に低基準電位Ｖｓｓが供給される際に、寄生容量２０２を介して接続されるゲート１０３が低基準電位端子Ｖｓｓに接続されているために、低基準電位Ｖｓｓが安定的に設定され、電源起動時の誤動作を防止することができる。また、信号配線２０１をゲート１０３の近くに配置することができるので、半導体装置内の領域を効率的に使用することができる。また、ＭＯＳ容量８１３は、電源安定化容量として機能させることができる。

（第２の実施形態）
図９は、電源安定化ＭＯＳ容量８１３及び信号配線２０１を用いた他の半導体装置例を示す回路図である。図９の回路が図４の回路と異なる点を説明する。図４の回路では動作回路４１６は電圧Ｖ４０４がハイレベルのときに動作するが、図９の回路では動作回路４１６は電圧Ｖ４０４がローレベルのときに動作する。

図１０は、図９の寄生容量２０２が仮に存在しない場合の理想的な半導体装置の電源起動時の動作例を示すタイミングチャートである。高基準電位Ｖｄｄ及び低基準電位Ｖｓｓは、図５の上記の説明と同じである。コマンド回路４１１は、電源起動時に低基準電位Ｖｓｓを配線４０１に出力する。ドライバ４１２は、その出力信号を論理反転して高基準電位Ｖｄｄを配線２０１に出力する。配線２０１の電圧Ｖ２０１は、高基準電位Ｖｄｄと同じ電圧として時間変化する。電圧Ｖ４０３は、図５の上記の説明と同じである。フリップフロップ４１５は、電圧Ｖ４０３の立ち上がりに同期して、電圧Ｖ２０１を保持して配線４０４に電圧Ｖ４０４を出力する。電圧Ｖ４０３の立ち上がり時に、電圧Ｖ２０１は高基準電位Ｖｄｄであるので、電圧Ｖ４０４は高基準電位Ｖｄｄになる。動作回路４１６は、電圧Ｖ４０４が高基準電位Ｖｄｄであるので、動作停止する。これにより、電源起動期間において、動作回路４１６の不安定動作を防止することができる。

図１１は、図９の寄生容量２０２が存在する場合の半導体装置の電源起動時の動作例を示すタイミングチャートである。高基準電位Ｖｄｄ及び低基準電位Ｖｓｓは、図１０の上記の説明と同じである。電源起動時には、高基準電位Ｖｄｄが一定電位に達していないので、ドライバ４１２の出力能力は不十分である。そして、信号配線２０１は、寄生容量２０２を介して低基準電位Ｖｓｓに接続されるので、その電圧Ｖ２０１は暫く低基準電位Ｖｓｓを維持する。高基準電位Ｖｄｄが充分に高くなると、ドライバ４１２の出力能力が充分になり、電圧Ｖ２０１が徐々に上昇し、やがて高基準電位Ｖｄｄになる。電圧Ｖ４０３は、図１０の上記の説明と同じである。電圧Ｖ４０３の立ち上がり時に、電圧Ｖ２０１はローレベルであるので、電圧Ｖ４０４は低基準電位Ｖｄｄを維持する。動作回路４１６は、電圧Ｖ４０４が低基準電位Ｖｓｓであるので、電源起動時であっても誤って動作してしまう問題が生ずる。

図１２は、本発明の第２の実施形態による電源安定化ＭＯＳ容量１１３及び信号配線２０１を用いた半導体装置例を示す回路図である。図１２の回路は、図９の回路に対して、ｐチャネルＭＯＳ容量８１３の代わりに、ｎチャネルＭＯＳ容量１１３を設けた点が異なる。ｎチャネルＭＯＳ容量１１３は、ゲートが高基準電位Ｖｄｄに接続され、ソース及びドレインが低基準電位Ｖｓｓに接続される。信号配線２０１は、寄生容量２０２を介してＭＯＳ容量１１３のゲートに接続される。ｎチャネルＭＯＳ容量１１３の構成は、図２（Ａ）〜（Ｃ）の構成と同じである。

図１０を参照しながら、図１２の回路の動作を説明する。高基準電位Ｖｄｄ及び低基準電位Ｖｓｓは、上記の説明と同じである。信号配線２０１は、寄生容量２０２を介して高基準電位Ｖｄｄに接続されているので、信号配線２０１の電圧Ｖ２０１は、高基準電位Ｖｄｄに追従して上昇し、やがて高基準電位Ｖｄｄを維持する。電圧Ｖ４０３は、上記の説明と同じである。電圧Ｖ４０３の立ち上がり時に、電圧Ｖ２０１はハイレベルであるので、電圧Ｖ４０４は高基準電位Ｖｄｄになる。動作回路４１６は、電圧Ｖ４０４が高基準電位Ｖｄｄであるので、動作を停止し、電源起動時の誤動作を防止することができる。また、信号配線２０１をＭＯＳ容量１１３のゲート１０３の上方に配置することができるので、半導体装置の面積を有効活用することができる。

本実施形態によれば、電源起動時に信号配線２０１に高基準電位Ｖｄｄが供給される回路では、ｎチャネルＭＯＳ容量１１３が電源安定化容量として用いられる。ｎチャネルＭＯＳ容量１１３は、ゲートが高基準電位Ｖｄｄに接続され、ソース及びドレインが低基準電位Ｖｓｓに接続される。信号配線２０１は、電源起動時に高基準電位Ｖｄｄが供給される際に、寄生容量２０２を介して接続されるゲート１０３が高基準電位端子Ｖｄｄに接続されているために、高基準電位Ｖｄｄが安定的に設定され、電源起動時の誤動作を防止することができる。また、信号配線２０１をゲート１０３の近くに配置することができるので、半導体装置内の領域を効率的に使用することができる。また、ＭＯＳ容量１１３は、電源安定化容量として機能させることができる。

なお、第１の実施形態の図７の回路と第２の実施形態の図１２の回路とを同じ半導体装置内に設けてもよい。

上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態は、例えば以下のように種々の適用が可能である。

（付記１）
電源電圧を構成する高基準電位端子及び低基準電位端子と、
ｐチャネルＭＯＳ電界効果トランジスタのゲートが前記低基準電位端子に接続され、ソース及びドレインが前記高基準電位端子に接続される第１のＭＯＳ容量と、
前記ゲートに寄生容量を介して接続され、電源起動時に前記低基準電位の信号が供給される第１の信号配線と
を有する半導体装置。
（付記２）
前記第１の信号配線は、前記ゲートの上方で前記ゲートに絶縁膜を介して接続される付記１記載の半導体装置。
（付記３）
さらに、前記第１の信号配線に前記高基準電位を供給することにより動作可能になる第１の動作回路を有する付記１記載の半導体装置。
（付記４）
さらに、第１のクロック信号に同期して前記第１の信号配線の信号状態を保持して前記第１の動作回路に出力する第１のフリップフロップを有し、
前記第１の動作回路は、前記第１のフリップフロップから前記高基準電位が供給されると動作可能になる付記３記載の半導体装置。
（付記５）
さらに、電源起動時に前記第１の信号配線に前記低基準電位の信号を供給するための第１の信号回路を有する付記４記載の半導体装置。
（付記６）
さらに、前記第１のフリップフロップに前記第１のクロック信号を供給するための第１のクロック回路を有する付記５記載の半導体装置。
（付記７）
前記第１の信号配線は、電源起動時に前記低基準電位が供給される際に、前記寄生容量を介して接続されるゲートが前記低基準電位端子に接続されているために、前記低基準電位が安定的に設定される付記１記載の半導体装置。
（付記８）
電源電圧を構成する高基準電位端子及び低基準電位端子と、
ｎチャネルＭＯＳ電界効果トランジスタのゲートが前記高基準電位端子に接続され、ソース及びドレインが前記低基準電位端子に接続される第１のＭＯＳ容量と、
前記ゲートに寄生容量を介して接続され、電源起動時に前記高基準電位の信号が供給される第１の信号配線と
を有する半導体装置。
（付記９）
前記第１の信号配線は、前記ゲートの上方で前記ゲートに絶縁膜を介して接続される付記８記載の半導体装置。
（付記１０）
さらに、前記第１の信号配線に前記低基準電位を供給することにより動作可能になる第１の動作回路を有する付記８記載の半導体装置。
（付記１１）
さらに、第１のクロック信号に同期して前記第１の信号配線の信号状態を保持して前記第１の動作回路に出力する第１のフリップフロップを有し、
前記第１の動作回路は、前記第１のフリップフロップから前記低基準電位が供給されると動作可能になる付記１０記載の半導体装置。
（付記１２）
さらに、電源起動時に前記第１の信号配線に前記高基準電位の信号を供給するための第１の信号回路を有する付記１１記載の半導体装置。
（付記１３）
さらに、前記第１のフリップフロップに前記第１のクロック信号を供給するための第１のクロック回路を有する付記１２記載の半導体装置。
（付記１４）
前記第１の信号配線は、電源起動時に前記高基準電位が供給される際に、前記寄生容量を介して接続されるゲートが前記高基準電位端子に接続されているために、前記高基準電位が安定的に設定される付記８記載の半導体装置。
（付記１５）
さらに、ｐチャネルＭＯＳ電界効果トランジスタのゲートが前記低基準電位端子に接続され、ソース及びドレインが前記高基準電位端子に接続される第２のＭＯＳ容量と、
前記第２のＭＯＳ容量のゲートに寄生容量を介して接続され、電源起動時に前記低基準電位の信号が供給される第２の信号配線と
を有する付記８記載の半導体装置。
（付記１６）
前記第２の信号配線は、前記第２のＭＯＳ容量のゲートの上方で前記ゲートに絶縁膜を介して接続される付記１５記載の半導体装置。
（付記１７）
さらに、前記第２の信号配線に前記高基準電位を供給することにより動作可能になる第２の動作回路を有する付記１５記載の半導体装置。
（付記１８）
さらに、第２のクロック信号に同期して前記第２の信号配線の信号状態を保持して前記第２の動作回路に出力する第２のフリップフロップを有し、
前記第２の動作回路は、前記第２のフリップフロップから前記高基準電位が供給されると動作可能になる付記１７記載の半導体装置。
（付記１９）
さらに、電源起動時に前記第２の信号配線に前記低基準電位の信号を供給するための第２の信号回路を有する付記１８記載の半導体装置。
（付記２０）
さらに、前記第２のフリップフロップに前記第２のクロック信号を供給するための第２のクロック回路を有する付記１９記載の半導体装置。
（付記２１）
前記第２の信号配線は、電源起動時に前記低基準電位が供給される際に、前記寄生容量を介して接続されるゲートが前記低基準電位端子に接続されているために、前記低基準電位が安定的に設定される付記１５記載の半導体装置。
（付記２２）
電源電圧を構成する高基準電位端子及び低基準電位端子をレイアウトするステップと、
ｐチャネルＭＯＳ電界効果トランジスタのゲートが前記低基準電位端子に接続され、ソース及びドレインが前記高基準電位端子に接続される第１のＭＯＳ容量をレイアウトするステップと、
前記ゲートに寄生容量を介して接続され、電源起動時に前記低基準電位の信号が供給される第１の信号配線をレイアウトするステップと
を有する半導体装置のレイアウト方法。
（付記２３）
電源電圧を構成する高基準電位端子及び低基準電位端子をレイアウトするステップと、
ｎチャネルＭＯＳ電界効果トランジスタのゲートが前記高基準電位端子に接続され、ソース及びドレインが前記低基準電位端子に接続される第１のＭＯＳ容量をレイアウトするステップと、
前記ゲートに寄生容量を介して接続され、電源起動時に前記高基準電位の信号が供給される第１の信号配線をレイアウトするステップと
を有する半導体装置のレイアウト方法。
（付記２４）
さらに、ｐチャネルＭＯＳ電界効果トランジスタのゲートが前記低基準電位端子に接続され、ソース及びドレインが前記高基準電位端子に接続される第２のＭＯＳ容量をレイアウトするステップと、
前記第２のＭＯＳ容量のゲートに寄生容量を介して接続され、電源起動時に前記低基準電位の信号が供給される第２の信号配線をレイアウトするステップと
を有する付記２３記載の半導体装置のレイアウト方法。

図１（Ａ）〜（Ｃ）はｎチャネルＭＯＳ容量の半導体装置の構成例を示す図である。 図２（Ａ）〜（Ｃ）はｎチャネルＭＯＳ容量の空き領域に信号配線を設けた半導体装置の構成例を示す図である。 電源起動時の信号配線の電圧を示す波形図である。 電源安定化ＭＯＳ容量及び信号配線を用いた半導体装置例を示す回路図である。 図４の寄生容量２０２が仮に存在しない場合の理想的な半導体装置の電源起動時の動作例を示すタイミングチャートである。 図４の寄生容量２０２が存在する場合の半導体装置の電源起動時の動作例を示すタイミングチャートである。 本発明の第１の実施形態による電源安定化ＭＯＳ容量及び信号配線を用いた半導体装置例を示す回路図である。 図８（Ａ）〜（Ｃ）はｐチャネルＭＯＳ容量及び信号配線の半導体装置の構成例を示す図である。 ｐチャネルＭＯＳ容量及び信号配線を用いた他の半導体装置例を示す回路図である。 図９の寄生容量２０２が仮に存在しない場合の理想的な半導体装置の電源起動時の動作例を示すタイミングチャートである。 図９の寄生容量２０２が存在する場合の半導体装置の電源起動時の動作例を示すタイミングチャートである。 本発明の第２の実施形態による電源安定化ＭＯＳ容量及び信号配線を用いた半導体装置例を示す回路図である。

符号の説明

１１３ ｎチャネルＭＯＳ容量
２０１ 信号配線
２０２ 寄生容量
４０１〜４０４ 配線
４１１ 信号回路
４１２ ドライバ
４１３ クロック回路
４１４ ドライバ
４１５ フリップフロップ
４１６ 動作回路
８１３ ｐチャネルＭＯＳ容量

Claims (11)

1. 電源電圧を構成する高基準電位端子及び低基準電位端子と、
   ｐチャネルＭＯＳ電界効果トランジスタのゲートが前記低基準電位端子に接続され、ソース及びドレインが前記高基準電位端子に接続される第１のＭＯＳ容量と、
   前記ゲートに寄生容量を介して接続され、電源起動時に前記低基準電位の信号が供給され、電源起動後にコマンドに対応した信号が供給される第１の信号配線と
   を有する半導体装置。
2. 前記第１の信号配線は、前記ゲートの上方で前記ゲートに絶縁膜を介して接続される請求項１記載の半導体装置。
3. さらに、前記第１の信号配線に前記高基準電位を供給することにより動作可能になる第１の動作回路を有する請求項１又は２記載の半導体装置。
4. 前記第１の信号配線は、電源起動時に前記低基準電位が供給される際に、前記寄生容量を介して接続されるゲートが前記低基準電位端子に接続されているために、前記低基準電位が安定的に設定される請求項１〜３のいずれか１項に記載の半導体装置。
5. 電源電圧を構成する高基準電位端子及び低基準電位端子と、
   ｎチャネルＭＯＳ電界効果トランジスタのゲートが前記高基準電位端子に接続され、ソース及びドレインが前記低基準電位端子に接続される第１のＭＯＳ容量と、
   前記ゲートに寄生容量を介して接続され、電源起動時に前記高基準電位の信号が供給され、電源起動後にコマンドに対応した信号が供給される第１の信号配線と
   を有する半導体装置。
6. 前記第１の信号配線は、前記ゲートの上方で前記ゲートに絶縁膜を介して接続される請求項５記載の半導体装置。
7. さらに、前記第１の信号配線に前記低基準電位を供給することにより動作可能になる第１の動作回路を有する請求項５又は６記載の半導体装置。
8. 前記第１の信号配線は、電源起動時に前記高基準電位が供給される際に、前記寄生容量を介して接続されるゲートが前記高基準電位端子に接続されているために、前記高基準電位が安定的に設定される請求項５〜７のいずれか１項に記載の半導体装置。
9. さらに、ｐチャネルＭＯＳ電界効果トランジスタのゲートが前記低基準電位端子に接続され、ソース及びドレインが前記高基準電位端子に接続される第２のＭＯＳ容量と、
   前記第２のＭＯＳ容量のゲートに寄生容量を介して接続され、電源起動時に前記低基準電位の信号が供給され、電源起動後にコマンドに対応した信号が供給される第２の信号配線と
   を有する請求項５〜８のいずれか１項に記載の半導体装置。
10. 前記第２の信号配線は、前記第２のＭＯＳ容量のゲートの上方で前記ゲートに絶縁膜を介して接続される請求項９記載の半導体装置。
11. 前記コマンドは、リードコマンド又はライトコマンドである請求項１〜１０のいずれか１項に記載の半導体装置。

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