JP3729665B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ダイナミック型ＲＡＭ（以下、「ＤＲＡＭ」という。）を用いた半導体装置に関する。特に、適用されるシステムに応じて最適なページ長やデータ入出力幅を容易に設定する手段を特徴とし、ＤＲＡＭの低電力化や高速化に有効な技術に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭをマクロセル化しマイクロプロセッサやＡＳＩＣ（Application Specific IC ：以下「ロジック」という。）と一つの半導体基盤上に形成する混載化が盛んである。 ＤＲＡＭを混載化することで、外付けでＤＲＡＭを使用する場合に比べ、ＤＲＡＭのピン数に起因する制約が無くなるのでデータ入出力のデータ幅を拡張することができ、ＤＲＡＭとロジックの間のデータ転送速度を飛躍的に拡大できること、また混載化によってＤＲＡＭとロジックの間はメタル配線を用いて短距離の結線で行うことができるので入出力配線の寄生容量を著しく低減でき、低消費電力化が実現できるという利点が良く知られている。
【０００３】
一方ＤＲＡＭの基本動作は、第１の動作期間（以下、「ＲＡＳサイクル」という。）として所定領域のメモリセルのデータを一旦センスアンプを活性化して読み出しそのデータを保持する動作と、第２の動作期間（以下、「ＣＡＳサイクル」という。）としてこのセンスアンプに保持されたデータを所定単位に分割し時系列的に外部に出力または外部から入力されたデータをセンスアンプに書き込む動作と、第３の動作期間（以下、「プリチャージサイクル」という。）として次の動作サイクルに備えてプリチャージ状態に設定する動作で構成される。
【０００４】
実用化されている単体のＤＲＡＭ製品において、高速ページ方式、ＥＤＯ方式、シンクロナス方式等の各種仕様のＤＲＡＭが一般的であるが、全てこのような基本動作に基づいて構成されており、混載化されるＤＲＡＭマクロセルの仕様も、これらの何れかの仕様に基づいて構成される。
【０００５】
さらに混載化されるＤＲＡＭマクロセルでは、適用される半導体装置の仕様に応じて記憶容量や入出力のデータ幅を所定の単位で製品用途に応じて変更することが行われている。
【０００６】
ところで、ＤＲＡＭが混載される半導体装置が使用される分野は多種多様にわたり、ＤＲＡＭに要求される性能も用途に応じて異なる。例えば、グラフィックス系の画像データを処理する様なシステムに適用される場合、１００ＭＨｚ以上の高速クロックを用いデータ転送速度の高速化が要求される。このため、ページモードまたはそれに相当するようなモードで、広いページ長と高速のデータ転送速度が必要となる。
【０００７】
また、携帯機器や民生機器等のシステムに適用される場合、数１０ＭＨｚ程度のクロック周波数によるランダムアクセスモードまたは数ページ程度の比較的短いページ長によるアクセスモードでの使用が主体で、データ転送速度の高速化より低消費電力化が要求される。
【０００８】
ＤＲＡＭのページ動作は、第１の動作期間で活性化されるセンスアンプのデータを第２の動作期間において所定単位毎に次々と読み出す（又は書き込む）動作であり、従ってページ長はその活性化領域が大きいほど長く構成できる。一方、ＤＲＡＭの消費電力はこの活性化されるメモリセル領域とセンスアンプの個数に大きく依存し、活性化領域を小さくするほど消費電力は低減できる。
【０００９】
【発明が解決しようとする課題】
従来のＤＲＡＭを用いた半導体装置においては、第１の動作期間において活性化されるメモリセル領域やセンスアンプ個数は固定されており、さらには各種用途の半導体装置に混載化されることを想定し、機能上の制約が生じないようにページ長は単体のＤＲＡＭ製品と同等に比較的長く設定されていた。このため、低消費電力を第１に要求される携帯機器や民生機器の用途には必要とされない余分な機能を有することになり、充分な低消費電力化を図れていないという課題を有していた。
【００１０】
本発明は、上記課題を克服するべく、ＤＲＡＭマクロセルの適用用途に応じて最適なページ長を容易に設定する手段を備え、低消費電力化を実現できる半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために本発明にかかる半導体装置は、ダイナミック型記憶素子で構成されたメモリセルと、直交するワード線とビット線の交点に接続されたメモリセルが所定個数マトリックス状に配列されたメモリセルアレイと、ビット線の電位を増幅する第１のセンスアンプ回路と、ビット線と平行な方向に配置されるメインビット線と、第１のセンスアンプ回路の出力とメインビット線との間の導通を制御するスイッチ回路で構成されたメモリブロックを基本単位とし、同一列のメインビット線が互いに接続されるように所望の記憶容量分のメモリブロックが配置されたメモリブロックアレイと、メインビット線のデータを増幅する第２のセンスアンプ回路と、第２のセンスアンプ回路の出力データをラッチするラッチ回路と、複数個配置されたメモリブロックのうち一つまたは複数のメモリブロックに属するワード線および第１のセンスアンプ回路を選択指示する第１のデコーダ回路と、複数個配置されたメモリブロックのうち一つのメモリブロックに属するスイッチ回路を選択指示する第２のデコーダ回路と、第１のデコーダ回路および第２のデコーダ回路を制御するアドレスプリデコーダ回路と、第２のデコーダ回路と第２のセンスアンプ回路、およびラッチ回路を制御する制御信号発生回路で構成された半導体装置において、制御信号発生回路が発生するスイッチ回路、第２のセンスアンプ回路、及びラッチ回路の制御信号について、カラム系アドレスの連続した読み出し動作が指示される毎に毎回発生するか、最初の一回のみ発生するか、を選択できる手段を備えることを特徴とする。
【００１６】
かかる構成により、制御信号発生回路が発生するスイッチ回路、第２のセンスアンプ回路、及びラッチ回路の制御信号について、カラム系アドレスの連続した読み出し動作が指示される毎に毎回発生するか、最初の一回のみ発生するか、切り替えることができるので、ページ長を必要としない場合においては、無駄な読み出し動作を省くことができ、省電力化を図ることが可能となる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態にかかる半導体装置について、図面を参照しながら説明する。図１は本発明にかかる半導体装置におけるＤＲＡＭマクロセルのレイアウト概略図である。
【００２０】
図１において、１はＤＲＡＭマクロセルを、２はメモリセルアレイとセンスアンプを一つの基本単位にブロック化したメモリブロックをそれぞれ示しており、２ａはセンスアンプ回路を示している。また、３はロウデコーダを、４はアドレスプリデコーダ回路を、５はメインアンプ回路ブロックを、６は制御信号発生回路を、それぞれ示す。
【００２１】
図１では、メモリブロック２はロウ方向２５６ビット、カラム方向２０４８ビット配列された計５１２Ｋビットのアレイで構成されており、このメモリブロック２を所望の個数配列することで、任意の記憶容量を実現することができる。また、ＤＲＡＭマクロセル１への主要な入出力信号としては、クロック（ＣＬＫ）、ロウアドレスストローブ信号（／ＲＡＳ）、カラムアドレスストローブ信号（／ＣＡＳ）、ライトイネーブル信号（／ＷＥ）、アドレス入力信号（Ａ（ｉ））、データ出力信号（Ｄｏ（ｋ））、データ入力信号（Ｄｉ（ｋ））が挙げられる。なお、“／”は負論理を示す識別子である。図１に示すＤＲＡＭマクロセル１は、記憶容量４Ｍ（メガ）ビット、データ入出力は６４ビットで構成されている。
【００２２】
図２は、ＤＲＡＭマクロセル１におけるメモリブロック２、メインアンプ回路ブロック５、及びロウデコーダ３の一部についての詳細構成図である。図２では、センスアンプ回路２ａは1列に１０２４個配列され、メインビット線ＭＢＬは2個のセンスアンプ回路２ａで１本を共有化されるため終端部を含め１０２５本、メインアンプ１１等の入出力回路は５１２個備えているものとする。なお、説明文中で“＊”表示をしているものは、この５１２個の何れかを示している。
【００２３】
図２において、７はワード線ＷＬおよびビット線ＢＬに接続されたメモリセルを示し、センスアンプ回路２ａはその左右に配置されたビット線対ＢＬ、ＢＬＢで一つのセンスアンプ回路２ａを共有する一般的に知られているシェアード方式で構成されている。
【００２４】
８はＮ型ＭＯＳトランジスタで形成された転送ゲートを、ＭＢＬ（１）、ＭＢＬ（２）、…は第３メタルで形成されるメインビット線を示し、センスアンプ回路２ａの相補出力は転送ゲート８を介して選択されるメインビット線ＭＢＬ（ｉ）、ＭＢＬ（ｉ＋１）に接続される（ｉ＝０〜１０２３）。
【００２５】
９は転送ゲート８の開閉を選択指示する４入力のＡＮＤ回路で構成されたデコーダを示し、その第１の入力は転送ゲート８の開閉タイミングを指示するＭＢＴ信号が接続され、第２および第３の入力は何れのセンスアンプ回路２ａをメインビット線対ＭＢＬ（ｉ）、ＭＢＬ（ｉ＋１）に接続するかを選択指示するアドレスデコード信号ＰＡ（０）〜ＰＡ（３）およびＰＢ（０）〜ＰＢ（３）がプログラム接続され、第４の入力は活性化するメモリブロック２を選択指示するブロック選択信号ＢＬＫ（０）〜ＢＬＫ（７）のうち隣接するメモリブロック２を選択指示するもの同士をＯＲ回路９ａで論理和したものが接続されている。
【００２６】
また、メインアンプ回路ブロック５において、１０はＮ型ＭＯＳトランジスタＱ１で構成されたカラムデコーダ回路を示し、そのゲートにはアドレスデコード信号ＰＡ（０）とＰＡ（２）をＯＲ回路９ｂで論理和した信号とアドレスデコード信号ＰＡ（１）とＰＡ（３）をＯＲ回路９ｂで論理和した信号が交互に接続されている。
【００２７】
１１はカラムデコーダ１０の出力ＭＡ（＊）、ＭＢ（＊）を入力とするメインアンプ回路を、１２はラッチ信号ＤＬＣＨで制御されるラッチ回路を、１３は出力イネーブル信号ＯＥ（ｊ）でその出力が制御されるトライステートバッファを示し、最終的にメモリセル７からの読み出しデータはデータ出力端子Ｄｏ（ｋ）より出力される（ｊ＝０〜７、ｋ＝０〜６３）。
【００２８】
一方、データの書き込みはデータ入力端子Ｄｉｎ（ｋ）より、インバータ１５およびライトイネーブル信号ＷＥ（ｊ）で制御されるトライステートバッファ１４を介してカラムデコーダ１０の出力ＭＡ（＊）、ＭＢ（＊）に接続されている。
【００２９】
なお、本回路の入力信号のうち、ＭＢＴは制御信号発生回路６より供給され、アドレスデコード信号ＰＡ（０）〜ＰＡ（３）およびＰＢ（０）〜ＰＢ（３）、ブロック選択信号ＢＬＫ（０）〜ＢＬＫ（７）はアドレスプリデコーダ回路より供給される。
【００３０】
図３は、メインアンプ回路１１およびラッチ回路１２の詳細回路図である。図３において、１１ａは入力信号のプリチャージ回路を示し、メインビット線プリチャージ信号／ＭＰＲをゲート入力とするＰ型ＭＯＳトランジスタＱ２およびＱ３で構成されている。１１ｂは出力信号のプリチャージ回路を示し、メインアンプイネーブル信号ＭＳＥをゲート入力とするＰ型ＭＯＳトランジスタＱ４およびＱ５で構成されている。１１ｃはアンプ回路を示し、Ｐ型ＭＯＳトランジスタＱ６およびＮ型ＭＯＳトランジスタＱ７、Ｑ８、Ｑ９で構成され、その出力をＰ型ＭＯＳトランジスタＱ６の互いのゲートに接続したクロスカップル型アンプで形成されている。またＮ型トランジスタＱ７のゲートには、カラムデコーダ１０の出力信号ＭＡ（＊）およびＭＢ（＊）が接続され、Ｎ型ＭＯＳトランジスタＱ８のゲートには後述するラッチ回路１２の出力が接続され、Ｎ型ＭＯＳトランジスタＱ９のゲートにはメインアンプイネーブル信号ＭＳＥが接続されている。
【００３１】
ラッチ回路１２は、直列接続されたＰ型ＭＯＳトランジスタＱ１０、Ｑ１１、Ｎ型ＭＯＳトランジスタＱ１２、Ｑ１３で構成されるトライステートインバータと、インバータ１６、１７と、Ｐ型ＭＯＳトランジスタＱ１４およびＮ型ＭＯＳトランジスタＱ１５からなるトランスファゲートで構成されている。ラッチ回路１２はラッチ信号ＤＬＣＨにより制御され、その相補出力はアンプ回路１１ｃのＮ型ＭＯＳトランジスタＱ８に接続され、またその一方の出力Ｍｏｕｔ（＊）は図２に示すトライステートバッファ１３に接続される。なお、本回路の入力信号／ＭＰＲ、ＭＳＥ、ＤＬＣＨはいずれも制御信号発生回路６より供給される。
【００３２】
図４は、アドレスプリデコーダ回路４を構成する回路のうち、その入力回路の詳細回路図である。図４において、１８はセレクタ回路、１９はロード／ホールド型Ｄ−ＦＦ回路、２０および２１はインバータ、２２は“Ｈ”レベルまたは“Ｌ”レベルに固定するプログラム回路を示す。
【００３３】
セレクタ回路１８は、ＲＡＳサイクルにおいてアドレス入力を可能と設定するＲＡＣＦ信号がＡポートに接続され、ＣＡＳサイクルにおいてアドレス入力を可能と設定するＣＡＣＦ信号がＢポートに接続され、セレクタポートＳにはプログラム回路２２の出力が接続され、Ａポート入力またはＢポート入力の一方を出力ポートＹに出力する構成となっている。セレクタ回路１８は、Ｓポートの入力レベルが“Ｌ”レベル設定の時、ＡポートのデータがポートＹに出力され、Ｓポートの入力レベルが“Ｈ”レベル設定の時、ＢポートのデータがポートＹに出力される。
【００３４】
ロード／ホールド型Ｄ−ＦＦ回路１９は、セレクタ回路１８の出力がロード／ホールドポートＬＨに接続され、データ入力ポートＤにはアドレス信号Ａ（ｉ）が接続され、クロックポートＣＫにはクロック信号ＣＬＫが接続され、またその出力はインバータ２０、２１を介して正、負論理信号ＡＰ（ｉ）、ＡＮ（ｉ）が出力される。
【００３５】
プログラム回路２２は、ＤＲＡＭマクロセル１が適用される半導体装置のページ長仕様に応じて、アドレス毎にメタル配線で電源配線またはグランド配線の一方に接続される。なお、本回路の入力信号の内ＲＡＣＦ、ＣＡＣＦ、ＣＬＫは制御信号発生回路６より供給される。
【００３６】
図５から図７は、アドレスプリデコーダ回路４を構成する回路のうち、メインビット線の選択に関係するアドレスプリデコード回路の回路図である。図５は８個のメモリブロック２の何れかを選択指示するブロック選択プリデコーダ回路の回路図であり、図６、図７はメインビット線ＭＢＬ（ｉ）とセンスアンプ回路２ａとを選択指示するアドレスデコード回路の回路図である。何れの回路の出力信号もロウデコーダ３に入力される。
【００３７】
２３、２５、２６はＡＮＤ回路、２４は電源線またはアドレス信号の何れか一方にメタル配線で接続するプログラム回路である。何れのアドレス信号も図４で説明した入力回路の出力が接続される。
【００３８】
図８は、制御信号発生回路６を構成する回路のうち、図２または図３に示したメインアンプブロック５やメインビット線の制御に関係する信号の発生回路である。３０はクロックＣＬＫとイネーブル端子で構成された出力ＭＰＵＬＳＥを生成する基準パルス発生回路、３１は基準パルス発生回路３０の信号をもとに作られるパルス発生回路、３２は／ＲＡＳおよび／ＣＡＳを入力とするＮＯＲ回路、３３はＤ−ＦＦ回路、３４ａ〜３４ｃはインバータ、３５はＮＡＮＤ回路、３６はインバータ回路、３７はＮＯＲ回路３２の出力Ｂまたはインバータ３６の出力Ａのいずれか一方を基準パルス発生回路３０のイネーブル端子にメタルで接続するプログラム回路である。基準パルス発生回路３０はイネーブル端子に“Ｈ”レベルが入力されている期間に入力されたクロックＣＬＫの立ち上がりエッジに同期して所定幅のパルスＭＰＵＬＳＥを発生する構成となっている。
【００３９】
図９はアドレスプリデコーダ回路４を構成する回路のうち、図２に示すトライステートバッファ１３を制御する出力イネーブル信号ＯＥ（０）〜ＯＥ（７）のプリデコード回路の回路図である。２７は４入力のＡＮＤ回路を示し、データ出力のタイミング制御信号ＯＥと、カラム系アドレス信号ＡＮ（１３）〜ＡＮ（１５）、ＡＰ（１３）〜ＡＰ（１５）を入力としている。何れのアドレス信号も図４で説明した入力回路の出力が接続され、タイミング制御信号ＯＥは制御信号発生回路６より供給される。
【００４０】
図１０は、図２に示したトライステートバッファ１３の接続関係図である。ＤＲＡＭマクロセル１は５１２ビット分の並列動作をするトライステートバッファ１３を備えており、６４ビット出力構成に変換するため、隣接するトライステートバッファ１３を８個単位でその出力をメタルで共通接続している。また、出力の各々に図９で説明した出力イネーブル信号ＯＥ（ｊ）が接続されている。
【００４１】
次に、以上のように構成された半導体装置において、その設定方法および動作について図面を参照しながら説明する。図１１は、ＤＲＡＭマクロセル１の読み出し制御方法に関するタイミング図である。
【００４２】
図１１において、ＤＲＡＭマクロセル１はクロックＣＬＫの立ち上がりエッジに同期して動作が制御される。最初に、時間ｔ０においてロウアドレスストローブ／ＲＡＳが“Ｌ”レベル、カラムアドレスストローブ／ＣＡＳが“Ｈ”レベルであることを受け、ロウ系アドレスＡ（ｉ）を取り込む。次に、時間ｔ１においてロウアドレスストローブ／ＲＡＳおよびカラムアドレスストローブ／ＣＡＳがともに“Ｌ”レベルであることを受け、カラム系アドレスＡ（ｉ）を取り込む。その後、同一サイクル内でｔＡ経過後、データ出力端子Ｄｏから該当するアドレスのデータが出力される。次に、時間ｔ２において次のカラム系アドレスが入力されると、同様にｔＡ経過後、それに該当するアドレスのデータが出力される。
【００４３】
以下、設定ページ長内のカラム系アドレス空間でこのページモード動作はくり返し行われる。また、ロウアドレスストローブ／ＲＡＳ、カラムアドレスストローブ／ＣＡＳをともに“Ｈ”に設定すると、クロックＣＬＫの“Ｈ”エッジに同期するタイミングでプリチャージ動作が開始される。
【００４４】
図１２はページ長とアドレスの割り付けの対応関係図である。このＤＲＡＭマクロセル１は記憶容量４Ｍビットで６４ビット構成である為、必要とするアドレスはＡ０〜Ａ１５の１６ビットとなる。
【００４５】
図１２（１）のようにＤＲＡＭを混載する半導体装置がＤＲＡＭマクロセル１に必要とする最大ページ長が８ページ以下の場合、Ａ０〜Ａ１２の１３ビットをＲＡＳサイクルで取り込む（図１１の時間ｔ０のタイミング）設定を行い、Ａ１３〜Ａ１５の３ビットのみをＣＡＳサイクル（図１１の時間ｔ１以降のタイミング）で取り込む。具体的な設定方法は、図４に示すプログラム回路２２の内、Ａ０〜Ａ１２に対応するものに関して“Ｌ”レベル設定をし、Ａ１３〜Ａ１５に対応するものに関して“Ｈ”レベル設定を行う。また図５に示すプログラム回路２４は同図に示されたように全てアドレス信号線ＡＮ（ｊ）、ＡＰ（ｊ）側に設定しておく。また図７示すプログラム回路２４は全て電源線側に設定しておく。また、図８に示すプログラム回路３７は、同図に示す端子Ａ側に設定しておく。
【００４６】
図１２（２）のようにＤＲＡＭを混載する半導体装置がＤＲＡＭマクロセル１に必要とする最大ページ長が９ページ以上３２ページ以下の場合、Ａ０〜Ａ１０の１１ビットをＲＡＳサイクルで取り込む（図１１の時間ｔ０のタイミング）設定を行い、Ａ１１〜Ａ１５の５ビットをＣＡＳサイクル（図１１の時間ｔ１以降のタイミング）で取り込む。具体的な設定方法は、図４に示すプログラム回路２２の内、Ａ０〜Ａ１０に対応するものに関して“Ｌ”レベル設定をし、Ａ１１〜Ａ１５に対応するものに関して“Ｈ”レベル設定を行う。また、図５に示すプログラム回路２４は同図に示されたように全てアドレス信号線ＡＮ（ｊ）、ＡＰ（ｊ）側に設定し、図７に示すプログラム回路２４は全て電源線側に設定しておく。さらに、図８に示すプログラム回路３７は、同図に示す端子Ｂ側に設定しておく。
【００４７】
図１２（３）のようにＤＲＡＭを混載する半導体装置がＤＲＡＭマクロセル１に必要とする最大ページ長が３３ページ以上６４ページ以下の場合、Ａ０〜Ａ９の１０ビットをＲＡＳサイクルで取り込む（図１１の時間ｔ０のタイミング）設定を行い、Ａ１０〜Ａ１５の６ビットをＣＡＳサイクル（図１１の時間ｔ１以降のタイミング）で取り込む。具体的な設定方法は、図４に示すプログラム回路２２の内、Ａ０〜Ａ９に対応するものに関して“Ｌ”レベル設定をし、Ａ１０〜Ａ１５に対応するものに関して“Ｈ”レベル設定を行う。また、図５に示すプログラム回路２４はアドレス信号線ＡＮ（１０）、ＡＰ（１０）は電源線側に設定し、図７に示すプログラム回路２４はＡＮ（９）、ＡＰ（９）のみ電源線側に設定しておく。さらに、図８に示すプログラム回路３７は、同図に示す端子Ｂ側に設定しておく。
【００４８】
図１２（４）のようにＤＲＡＭを混載する半導体装置がＤＲＡＭマクロセル１に必要とする最大ページ長が６５ページ以上１２８ページ以下の場合、Ａ０〜Ａ８の９ビットをＲＡＳサイクルで取り込む（図１１の時間ｔ０のタイミング）設定を行い、Ａ９〜Ａ１５の７ビットをＣＡＳサイクル（図１１の時間ｔ１以降のタイミング）で取り込む。具体的な設定方法は、図４に示すプログラム回路２２の内、Ａ０〜Ａ８に対応するものに関して“Ｌ”レベル設定をし、Ａ９〜Ａ１５に対応するものに関して“Ｈ”レベル設定を行う。また、図５に示すプログラム回路２４は全て電源線側に設定し、図７に示すプログラム回路２４は全てアドレス信号線ＡＮ（ｊ）、ＡＰ（ｊ）側に設定しておく。さらに、図８に示すプログラム回路３７は、同図に示す端子Ｂ側に設定しておく。
【００４９】
ＤＲＡＭマクロセル１は図１で示したように、メモリセルアレイが８ブロック、センスアンプ列が９列で構成されている。図１３は上記各ページ長設定別に、一回の読み出しまたは書き込み動作で活性化される領域の例示図である。
【００５０】
ページ長が８ページまたは３２ページ設定の場合、図１３（１）のように図５に示されたブロック選択プリデコーダ回路の出力信号ＢＬＫ（０）〜ＢＬＫ（７）はアドレス入力に対して１本のみ選択されるので、８ブロックのメモリセルアレイのうち１ブロックと、その両側のセンスアンプ列が２列のみ、即ち２０４８個のセンスアンプ回路２ａが活性化される。
【００５１】
ページ長が６４ページ設定の場合、図１３（２）のように図５に示されたブロック選択プリデコーダ回路の出力信号ＢＬＫ（０）〜ＢＬＫ（７）は、アドレス入力に対して２本選択されるので、８ブロックのメモリセルアレイのうち２ブロックと、その両側のセンスアンプ列が４列、即ち４０９６個のセンスアンプ回路２ａが活性化される。
【００５２】
ページ長が１２８ページ設定の場合、図１３（３）のように図５に示されたブロック選択プリデコーダ回路の出力信号ＢＬＫ（０）〜ＢＬＫ（７）は、アドレス入力に対して４本選択されるので、８ブロックのメモリセルアレイのうち４ブロックと、その両側のセンスアンプ列が８列、即ち８１９２個のセンスアンプ回路２ａが活性化される。
【００５３】
次に、内部信号のタイミング動作を説明する。図１６は、図８に示した基準パルス発生回路３０の動作についてイネーブル端子を端子Ａ側に接続した場合（即ちページ長８ページ設定の場合）と端子Ｂ側に接続した場合（即ちページ長３２ページ以上の設定の場合）について示している。
【００５４】
図１６において、ＮＯＲ回路３２の出力は／ＲＡＳおよび／ＣＡＳがともに“Ｌ”レベルの期間中“Ｈ”レベルが出力される。従って端子Ｂ側に接続された場合、クロックＣＬＫの立ち上がりエッジに同期してその期間中毎回基準パルスＭＰＵＬＳＥは発生される。
【００５５】
一方、Ｄ−ＦＦ回路３３の出力はＮＯＲ回路３２の出力をクロックＣＬＫでサンプリングされた信号であり、さらにはそれをインバータ３４ａ、３４ｂ、３４ｃを介して所定時間遅延した逆相信号となる。インバータ３６の出力は／ＲＡＳおよび／ＣＡＳがともに“Ｌ”レベルに設定されたタイミングから最初にクロックが立ち上がった後の所定期間のみ“Ｈ”レベルが出力される。従って、端子Ａ側に接続された場合、クロックＣＬＫの立ち上がりエッジに同期して１回のみ基準パルスＭＰＵＬＳＥは発生される。
【００５６】
図１４は、ページ長＝８ページに設定した場合のＤＲＡＭマクロセル１の動作について示している。まず、時間ｔ０のタイミングでロウ系のアドレスを取り込み、それに応じてブロック選択信号ＢＬＫ（＊）で指示されるワード線ＷＬおよびセンスアンプ列が活性化されビット線対ＢＬ，ＢＬＢの増幅動作が行われる。
【００５７】
次に、時間ｔ１のタイミングでカラム系のアドレス取り込みとともに、前述したように基準パルス発生回路３０より基準パルスＭＰＵＬＳＥが１回だけ発生され、それに伴って転送ゲート制御信号ＭＢＴ、ラッチ信号ＤＬＣＨ、メインビット線プリチャージ信号／ＭＰＲ、メインアンプイネーブル信号ＭＳＥが以下に説明するタイミング関係でパルス発生回路３１より生成される。
【００５８】
まず、ラッチ信号ＤＬＣＨが“Ｌ”レベルに設定されラッチ回路１２はスルー状態となる。その後メインビット線プリチャージ信号／ＭＰＲは“Ｈ”レベルに設定されメインビット線のプリチャージ動作が終了する。同時に転送ゲート制御信号ＭＢＴが“Ｈ”レベルに設定される。アドレスデコード信号ＰＡ（０）〜ＰＡ（３）およびＰＢ（０）〜ＰＢ（３）はその時点までに確定しているため、その指定アドレスに相当するセンスアンプ２ａとメインビット線ＭＢＬ（ｉ）、ＭＢＬ（ｉ＋１）が接続される。その後メインアンプイネーブル信号ＭＳＥが“Ｈ”レベルに設定され、メインアンプ１１が活性化されセンスアンプ２ａのデータが読み出される。その後ラッチ信号ＤＬＣＨが“Ｈ”レベルに設定されメインアンプ１１で読み出されたデータはラッチされ、その後メインアンプの非活性化、転送ゲートの閉鎖およびメインビット線のプリチャージが行われる。さらには出力イネーブル信号ＯＥ（ｊ）とカラム系アドレスの指示に応じて該当するラッチ回路１２のデータが出力端子Ｄｏ（ｋ）より出力される。
ｔ２以降のタイミングでは、メインアンプ１１等の動作は行われず、ラッチ回路１２でｔ１のサイクルでラッチされているデータを、カラムアドレスＡ１３〜Ａ１５で指示されるトライステートバッファ１３をイネーブルにすることだけで出力される。この設定の場合、最少のセンスアンプ列の活性化と、メインビット線も一回の振幅動作だけであるので、低消費電力化が実現できる。
【００５９】
図１５はページ長＝３２ページ以上に設定した場合のＤＲＡＭマクロセル１の動作について示している。図１４のページ長＝８ページに設定した場合と異なるのは、ロウ系アドレスとカラム系アドレスの割り付けおよびｔ１以降の各サイクルで毎回メインアンプの読み出し動作が行われる点にある。
【００６０】
一般に、ＤＲＡＭを混載する半導体装置は使用されるシステムの用途によって、必要とされる入出力のデータ幅は異なる。図１７は、図２で説明したトライステートバッファ１３の出力部の接続状態を、各種データ幅の場合について示したものである。
【００６１】
図１０で説明したように、６４ビット出力構成の場合は５１２個配列されるトライステートバッファ１３のうち、隣接する８個のトライステートバッファ１３の出力をメタルで共通接続し、この端子をＤＲＡＭマクロセル１の出力端子Ｄｏ（ｋ）とする（ｋ＝０〜６３）。
【００６２】
１２８ビット出力構成の場合は５１２個配列されるトライステートバッファ１３のうち、隣接する４個のトライステートバッファ１３の出力をメタルで共通接続し、この端子をＤＲＡＭマクロセル１の出力端子Ｄｏ（ｋ）とする（ｋ＝０〜１２７）。
【００６３】
２５６ビット出力構成の場合は５１２個配列されるトライステートバッファ１３のうち、隣接する２個のトライステートバッファ１３の出力をメタルで共通接続し、この端子をＤＲＡＭマクロセル１の出力端子Ｄｏ（ｋ）とする（ｋ＝０〜２５５）。
【００６４】
５１２ビット出力構成の場合は５１２個配列されるトライステートバッファ１３の出力をそのままＤＲＡＭマクロセル１の出力端子Ｄｏ（ｋ）とする（ｋ＝０〜５１１）。
【００６５】
図１８は出力イネーブル信号ＯＥ（０）〜ＯＥ（７）のプリデコード回路の回路図を示している。図９で示したプリデコード回路と同一の構成にプログラム回路４０が付加されている。
【００６６】
６４ビット出力構成の場合、同図に示したようにＡＮ（１３）〜ＡＮ（１５）、ＡＰ（１３）〜ＡＰ（１５）側にプログラムする。これによりＯＥ（０）〜ＯＥ（７）の８出力のうち１本のみが選択される。
【００６７】
１２８ビット出力構成の場合、ＡＮ（１５）、ＡＰ（１５）を電源線側にプログラムする。これによりＯＥ（０）〜ＯＥ（３）の４出力のうち１本、ＯＥ（４）〜ＯＥ（７）の４出力のうち１本が選択される。
【００６８】
２５６ビット出力構成の場合、ＡＮ（１４）、ＡＰ（１４）、ＡＮ（１５）、ＡＰ（１５）を電源線側にプログラムする。これによりＯＥ（０）〜ＯＥ（１）の２出力のうち１本、ＯＥ（２）〜ＯＥ（３）の２出力のうち１本、ＯＥ（４）〜ＯＥ（５）の２出力のうち１本、ＯＥ（６）〜ＯＥ（７）の２出力のうち１本が選択される。
【００６９】
５１２ビット出力構成の場合、ＡＮ（１３）〜ＡＮ（１５）、ＡＰ（１３）〜ＡＰ（１５）はいずれも電源線側にプログラムする。これによりＯＥの動きに連動して８本の出力全てが選択される。
【００７０】
なお、プログラム回路２２、２４、４０はメタル配線によって信号線をバイパスする方式としたが、コンタクト接続によるプログラムや、メタル配線の代わりにトランジスタによるスイッチを設ける方式としてもよい。
【００７１】
また図４に示すセレクタ回路１８およびプログラム回路２２は、全てのアドレス入力Ａ０〜Ａ１５に設けているが、必要とされるアドレス入力（ページ長＝８ページの場合にはＡ９〜Ａ１２）のみに設けてもよい。
【００７２】
また、図８においてページ長＝８ページの場合、Ａ端子に接続し基準パルスＭＰＵＬＳＥはＣＡＳサイクルで一回のみ発生されるようにしたが、回路を簡略化する目的やページモード自体を使用しない場合、端子Ｂ側の信号で代用する構成としてもよい。
【００７３】
さらには、図１１等で説明したＤＲＡＭマクロセル１の仕様は、一般的に知られているＥＤＯ方式に類似した方式であるが、シンクロナス方式等や複数のバンクで構成したＤＲＡＭにおいても同様に適用できる。
【００７４】
以上のように本実施の形態によれば、ＤＲＡＭマクロセルの活性化領域およびページ長を自由に設定することができることから、ページ長が必要となる大容量データにおいては、活性化領域を連続して確保することでデータ転送速度の高速化を図ることができ、一方でページ長が必要でない通常のデータの場合には、無駄な活性化領域を生み出すことなく最小限の活性化領域で処理を行うことで省電力化を図ることができる。また、複数のトライステートバッファの出力をメタル接続することで、回路の構成やレイアウトを変えることなく、メタル配線の接続変更のみによって、データ幅を希望値に変更することが可能となる。
【００７５】
【発明の効果】
以上のように本発明にかかる半導体装置によれば、ＤＲＡＭマクロセルの活性化領域とページ長を容易に設定することができ、適用される半導体装置の用途に応じて低消費電力化や高速データ転送速度化が容易に実現できる。 また、本発明にかかる半導体装置によれば、データ幅に応じて回路構成やレイアウト構成を変更することなく、メタル配線の接続変更だけで所望のページ長を容易に実現できる。
【図面の簡単な説明】
【図１】 本発明が適用されたＤＲＡＭマクロセルのレイアウト概略図
【図２】 ＤＲＡＭマクロセルの詳細構成図
【図３】 メインアンプ回路およびラッチ回路の詳細回路図
【図４】 入力回路の詳細回路図
【図５】 アドレスプリデコード回路の回路図
【図６】 アドレスプリデコード回路の回路図
【図７】 アドレスプリデコード回路の回路図
【図８】 メインアンプブロック等の制御信号発生回路図
【図９】 出力イネーブル信号のプリデコード回路の回路図
【図１０】 トライステートバッファの接続図
【図１１】 ＤＲＡＭマクロセルの読み出し制御方法に関するタイミング図
【図１２】 ページ長とアドレスの割り付けの対応関係図
【図１３】 メモリセルアレイおよびセンスアンプ列活性化領域の例示図
【図１４】 ページ長＝８ページの場合のタイミング図
【図１５】 ページ長＝３２ページ以上の場合のタイミング図
【図１６】 基準パルス発生回路のタイミング図
【図１７】 トライステートバッファの出力部の接続状態図
【図１８】 出力イネーブル信号のプリデコード回路の回路図
【符号の説明】
１ ＤＲＡＭマクロセル
２ メモリブロック
２ａ センスアンプ回路
３ ロウデコーダ
４ アドレスプリデコーダ回路
５ メインアンプ回路ブロック
６ 制御信号発生回路
７ メモリセル
８ 転送ゲート
９ デコーダ
１０ カラムデコーダ回路
１１ メインアンプ回路
１２ ラッチ回路
１３、１４ トライステートバッファ
１５、１６、１７、２０、２１、３４ａ、３４ｂ、３４ｃ インバータ
１８ セレクタ回路
１９ ロード／ホールド型Ｄ−ＦＦ回路
２２、２４、３７、４０ プログラム回路
２３、２５、２６、２７ ＡＮＤ回路
３０ 基準パルス発生回路
３１ パルス発生回路
３２ ＮＯＲ回路
３３ Ｄ−ＦＦ回路
３５ ＮＡＮＤ回路
３６ インバータ回路
【発明の属する技術分野】
本発明は、ダイナミック型ＲＡＭ（以下、「ＤＲＡＭ」という。）を用いた半導体装置に関する。特に、適用されるシステムに応じて最適なページ長やデータ入出力幅を容易に設定する手段を特徴とし、ＤＲＡＭの低電力化や高速化に有効な技術に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭをマクロセル化しマイクロプロセッサやＡＳＩＣ（Application Specific IC ：以下「ロジック」という。）と一つの半導体基盤上に形成する混載化が盛んである。 ＤＲＡＭを混載化することで、外付けでＤＲＡＭを使用する場合に比べ、ＤＲＡＭのピン数に起因する制約が無くなるのでデータ入出力のデータ幅を拡張することができ、ＤＲＡＭとロジックの間のデータ転送速度を飛躍的に拡大できること、また混載化によってＤＲＡＭとロジックの間はメタル配線を用いて短距離の結線で行うことができるので入出力配線の寄生容量を著しく低減でき、低消費電力化が実現できるという利点が良く知られている。
【０００３】
一方ＤＲＡＭの基本動作は、第１の動作期間（以下、「ＲＡＳサイクル」という。）として所定領域のメモリセルのデータを一旦センスアンプを活性化して読み出しそのデータを保持する動作と、第２の動作期間（以下、「ＣＡＳサイクル」という。）としてこのセンスアンプに保持されたデータを所定単位に分割し時系列的に外部に出力または外部から入力されたデータをセンスアンプに書き込む動作と、第３の動作期間（以下、「プリチャージサイクル」という。）として次の動作サイクルに備えてプリチャージ状態に設定する動作で構成される。
【０００４】
実用化されている単体のＤＲＡＭ製品において、高速ページ方式、ＥＤＯ方式、シンクロナス方式等の各種仕様のＤＲＡＭが一般的であるが、全てこのような基本動作に基づいて構成されており、混載化されるＤＲＡＭマクロセルの仕様も、これらの何れかの仕様に基づいて構成される。
【０００５】
さらに混載化されるＤＲＡＭマクロセルでは、適用される半導体装置の仕様に応じて記憶容量や入出力のデータ幅を所定の単位で製品用途に応じて変更することが行われている。
【０００６】
ところで、ＤＲＡＭが混載される半導体装置が使用される分野は多種多様にわたり、ＤＲＡＭに要求される性能も用途に応じて異なる。例えば、グラフィックス系の画像データを処理する様なシステムに適用される場合、１００ＭＨｚ以上の高速クロックを用いデータ転送速度の高速化が要求される。このため、ページモードまたはそれに相当するようなモードで、広いページ長と高速のデータ転送速度が必要となる。
【０００７】
また、携帯機器や民生機器等のシステムに適用される場合、数１０ＭＨｚ程度のクロック周波数によるランダムアクセスモードまたは数ページ程度の比較的短いページ長によるアクセスモードでの使用が主体で、データ転送速度の高速化より低消費電力化が要求される。
【０００８】
ＤＲＡＭのページ動作は、第１の動作期間で活性化されるセンスアンプのデータを第２の動作期間において所定単位毎に次々と読み出す（又は書き込む）動作であり、従ってページ長はその活性化領域が大きいほど長く構成できる。一方、ＤＲＡＭの消費電力はこの活性化されるメモリセル領域とセンスアンプの個数に大きく依存し、活性化領域を小さくするほど消費電力は低減できる。
【０００９】
【発明が解決しようとする課題】
従来のＤＲＡＭを用いた半導体装置においては、第１の動作期間において活性化されるメモリセル領域やセンスアンプ個数は固定されており、さらには各種用途の半導体装置に混載化されることを想定し、機能上の制約が生じないようにページ長は単体のＤＲＡＭ製品と同等に比較的長く設定されていた。このため、低消費電力を第１に要求される携帯機器や民生機器の用途には必要とされない余分な機能を有することになり、充分な低消費電力化を図れていないという課題を有していた。
【００１０】
本発明は、上記課題を克服するべく、ＤＲＡＭマクロセルの適用用途に応じて最適なページ長を容易に設定する手段を備え、低消費電力化を実現できる半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために本発明にかかる半導体装置は、ダイナミック型記憶素子で構成されたメモリセルと、直交するワード線とビット線の交点に接続されたメモリセルが所定個数マトリックス状に配列されたメモリセルアレイと、ビット線の電位を増幅する第１のセンスアンプ回路と、ビット線と平行な方向に配置されるメインビット線と、第１のセンスアンプ回路の出力とメインビット線との間の導通を制御するスイッチ回路で構成されたメモリブロックを基本単位とし、同一列のメインビット線が互いに接続されるように所望の記憶容量分のメモリブロックが配置されたメモリブロックアレイと、メインビット線のデータを増幅する第２のセンスアンプ回路と、第２のセンスアンプ回路の出力データをラッチするラッチ回路と、複数個配置されたメモリブロックのうち一つまたは複数のメモリブロックに属するワード線および第１のセンスアンプ回路を選択指示する第１のデコーダ回路と、複数個配置されたメモリブロックのうち一つのメモリブロックに属するスイッチ回路を選択指示する第２のデコーダ回路と、第１のデコーダ回路および第２のデコーダ回路を制御するアドレスプリデコーダ回路と、第２のデコーダ回路と第２のセンスアンプ回路、およびラッチ回路を制御する制御信号発生回路で構成された半導体装置において、制御信号発生回路が発生するスイッチ回路、第２のセンスアンプ回路、及びラッチ回路の制御信号について、カラム系アドレスの連続した読み出し動作が指示される毎に毎回発生するか、最初の一回のみ発生するか、を選択できる手段を備えることを特徴とする。
【００１６】
かかる構成により、制御信号発生回路が発生するスイッチ回路、第２のセンスアンプ回路、及びラッチ回路の制御信号について、カラム系アドレスの連続した読み出し動作が指示される毎に毎回発生するか、最初の一回のみ発生するか、切り替えることができるので、ページ長を必要としない場合においては、無駄な読み出し動作を省くことができ、省電力化を図ることが可能となる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態にかかる半導体装置について、図面を参照しながら説明する。図１は本発明にかかる半導体装置におけるＤＲＡＭマクロセルのレイアウト概略図である。
【００２０】
図１において、１はＤＲＡＭマクロセルを、２はメモリセルアレイとセンスアンプを一つの基本単位にブロック化したメモリブロックをそれぞれ示しており、２ａはセンスアンプ回路を示している。また、３はロウデコーダを、４はアドレスプリデコーダ回路を、５はメインアンプ回路ブロックを、６は制御信号発生回路を、それぞれ示す。
【００２１】
図１では、メモリブロック２はロウ方向２５６ビット、カラム方向２０４８ビット配列された計５１２Ｋビットのアレイで構成されており、このメモリブロック２を所望の個数配列することで、任意の記憶容量を実現することができる。また、ＤＲＡＭマクロセル１への主要な入出力信号としては、クロック（ＣＬＫ）、ロウアドレスストローブ信号（／ＲＡＳ）、カラムアドレスストローブ信号（／ＣＡＳ）、ライトイネーブル信号（／ＷＥ）、アドレス入力信号（Ａ（ｉ））、データ出力信号（Ｄｏ（ｋ））、データ入力信号（Ｄｉ（ｋ））が挙げられる。なお、“／”は負論理を示す識別子である。図１に示すＤＲＡＭマクロセル１は、記憶容量４Ｍ（メガ）ビット、データ入出力は６４ビットで構成されている。
【００２２】
図２は、ＤＲＡＭマクロセル１におけるメモリブロック２、メインアンプ回路ブロック５、及びロウデコーダ３の一部についての詳細構成図である。図２では、センスアンプ回路２ａは1列に１０２４個配列され、メインビット線ＭＢＬは2個のセンスアンプ回路２ａで１本を共有化されるため終端部を含め１０２５本、メインアンプ１１等の入出力回路は５１２個備えているものとする。なお、説明文中で“＊”表示をしているものは、この５１２個の何れかを示している。
【００２３】
図２において、７はワード線ＷＬおよびビット線ＢＬに接続されたメモリセルを示し、センスアンプ回路２ａはその左右に配置されたビット線対ＢＬ、ＢＬＢで一つのセンスアンプ回路２ａを共有する一般的に知られているシェアード方式で構成されている。
【００２４】
８はＮ型ＭＯＳトランジスタで形成された転送ゲートを、ＭＢＬ（１）、ＭＢＬ（２）、…は第３メタルで形成されるメインビット線を示し、センスアンプ回路２ａの相補出力は転送ゲート８を介して選択されるメインビット線ＭＢＬ（ｉ）、ＭＢＬ（ｉ＋１）に接続される（ｉ＝０〜１０２３）。
【００２５】
９は転送ゲート８の開閉を選択指示する４入力のＡＮＤ回路で構成されたデコーダを示し、その第１の入力は転送ゲート８の開閉タイミングを指示するＭＢＴ信号が接続され、第２および第３の入力は何れのセンスアンプ回路２ａをメインビット線対ＭＢＬ（ｉ）、ＭＢＬ（ｉ＋１）に接続するかを選択指示するアドレスデコード信号ＰＡ（０）〜ＰＡ（３）およびＰＢ（０）〜ＰＢ（３）がプログラム接続され、第４の入力は活性化するメモリブロック２を選択指示するブロック選択信号ＢＬＫ（０）〜ＢＬＫ（７）のうち隣接するメモリブロック２を選択指示するもの同士をＯＲ回路９ａで論理和したものが接続されている。
【００２６】
また、メインアンプ回路ブロック５において、１０はＮ型ＭＯＳトランジスタＱ１で構成されたカラムデコーダ回路を示し、そのゲートにはアドレスデコード信号ＰＡ（０）とＰＡ（２）をＯＲ回路９ｂで論理和した信号とアドレスデコード信号ＰＡ（１）とＰＡ（３）をＯＲ回路９ｂで論理和した信号が交互に接続されている。
【００２７】
１１はカラムデコーダ１０の出力ＭＡ（＊）、ＭＢ（＊）を入力とするメインアンプ回路を、１２はラッチ信号ＤＬＣＨで制御されるラッチ回路を、１３は出力イネーブル信号ＯＥ（ｊ）でその出力が制御されるトライステートバッファを示し、最終的にメモリセル７からの読み出しデータはデータ出力端子Ｄｏ（ｋ）より出力される（ｊ＝０〜７、ｋ＝０〜６３）。
【００２８】
一方、データの書き込みはデータ入力端子Ｄｉｎ（ｋ）より、インバータ１５およびライトイネーブル信号ＷＥ（ｊ）で制御されるトライステートバッファ１４を介してカラムデコーダ１０の出力ＭＡ（＊）、ＭＢ（＊）に接続されている。
【００２９】
なお、本回路の入力信号のうち、ＭＢＴは制御信号発生回路６より供給され、アドレスデコード信号ＰＡ（０）〜ＰＡ（３）およびＰＢ（０）〜ＰＢ（３）、ブロック選択信号ＢＬＫ（０）〜ＢＬＫ（７）はアドレスプリデコーダ回路より供給される。
【００３０】
図３は、メインアンプ回路１１およびラッチ回路１２の詳細回路図である。図３において、１１ａは入力信号のプリチャージ回路を示し、メインビット線プリチャージ信号／ＭＰＲをゲート入力とするＰ型ＭＯＳトランジスタＱ２およびＱ３で構成されている。１１ｂは出力信号のプリチャージ回路を示し、メインアンプイネーブル信号ＭＳＥをゲート入力とするＰ型ＭＯＳトランジスタＱ４およびＱ５で構成されている。１１ｃはアンプ回路を示し、Ｐ型ＭＯＳトランジスタＱ６およびＮ型ＭＯＳトランジスタＱ７、Ｑ８、Ｑ９で構成され、その出力をＰ型ＭＯＳトランジスタＱ６の互いのゲートに接続したクロスカップル型アンプで形成されている。またＮ型トランジスタＱ７のゲートには、カラムデコーダ１０の出力信号ＭＡ（＊）およびＭＢ（＊）が接続され、Ｎ型ＭＯＳトランジスタＱ８のゲートには後述するラッチ回路１２の出力が接続され、Ｎ型ＭＯＳトランジスタＱ９のゲートにはメインアンプイネーブル信号ＭＳＥが接続されている。
【００３１】
ラッチ回路１２は、直列接続されたＰ型ＭＯＳトランジスタＱ１０、Ｑ１１、Ｎ型ＭＯＳトランジスタＱ１２、Ｑ１３で構成されるトライステートインバータと、インバータ１６、１７と、Ｐ型ＭＯＳトランジスタＱ１４およびＮ型ＭＯＳトランジスタＱ１５からなるトランスファゲートで構成されている。ラッチ回路１２はラッチ信号ＤＬＣＨにより制御され、その相補出力はアンプ回路１１ｃのＮ型ＭＯＳトランジスタＱ８に接続され、またその一方の出力Ｍｏｕｔ（＊）は図２に示すトライステートバッファ１３に接続される。なお、本回路の入力信号／ＭＰＲ、ＭＳＥ、ＤＬＣＨはいずれも制御信号発生回路６より供給される。
【００３２】
図４は、アドレスプリデコーダ回路４を構成する回路のうち、その入力回路の詳細回路図である。図４において、１８はセレクタ回路、１９はロード／ホールド型Ｄ−ＦＦ回路、２０および２１はインバータ、２２は“Ｈ”レベルまたは“Ｌ”レベルに固定するプログラム回路を示す。
【００３３】
セレクタ回路１８は、ＲＡＳサイクルにおいてアドレス入力を可能と設定するＲＡＣＦ信号がＡポートに接続され、ＣＡＳサイクルにおいてアドレス入力を可能と設定するＣＡＣＦ信号がＢポートに接続され、セレクタポートＳにはプログラム回路２２の出力が接続され、Ａポート入力またはＢポート入力の一方を出力ポートＹに出力する構成となっている。セレクタ回路１８は、Ｓポートの入力レベルが“Ｌ”レベル設定の時、ＡポートのデータがポートＹに出力され、Ｓポートの入力レベルが“Ｈ”レベル設定の時、ＢポートのデータがポートＹに出力される。
【００３４】
ロード／ホールド型Ｄ−ＦＦ回路１９は、セレクタ回路１８の出力がロード／ホールドポートＬＨに接続され、データ入力ポートＤにはアドレス信号Ａ（ｉ）が接続され、クロックポートＣＫにはクロック信号ＣＬＫが接続され、またその出力はインバータ２０、２１を介して正、負論理信号ＡＰ（ｉ）、ＡＮ（ｉ）が出力される。
【００３５】
プログラム回路２２は、ＤＲＡＭマクロセル１が適用される半導体装置のページ長仕様に応じて、アドレス毎にメタル配線で電源配線またはグランド配線の一方に接続される。なお、本回路の入力信号の内ＲＡＣＦ、ＣＡＣＦ、ＣＬＫは制御信号発生回路６より供給される。
【００３６】
図５から図７は、アドレスプリデコーダ回路４を構成する回路のうち、メインビット線の選択に関係するアドレスプリデコード回路の回路図である。図５は８個のメモリブロック２の何れかを選択指示するブロック選択プリデコーダ回路の回路図であり、図６、図７はメインビット線ＭＢＬ（ｉ）とセンスアンプ回路２ａとを選択指示するアドレスデコード回路の回路図である。何れの回路の出力信号もロウデコーダ３に入力される。
【００３７】
２３、２５、２６はＡＮＤ回路、２４は電源線またはアドレス信号の何れか一方にメタル配線で接続するプログラム回路である。何れのアドレス信号も図４で説明した入力回路の出力が接続される。
【００３８】
図８は、制御信号発生回路６を構成する回路のうち、図２または図３に示したメインアンプブロック５やメインビット線の制御に関係する信号の発生回路である。３０はクロックＣＬＫとイネーブル端子で構成された出力ＭＰＵＬＳＥを生成する基準パルス発生回路、３１は基準パルス発生回路３０の信号をもとに作られるパルス発生回路、３２は／ＲＡＳおよび／ＣＡＳを入力とするＮＯＲ回路、３３はＤ−ＦＦ回路、３４ａ〜３４ｃはインバータ、３５はＮＡＮＤ回路、３６はインバータ回路、３７はＮＯＲ回路３２の出力Ｂまたはインバータ３６の出力Ａのいずれか一方を基準パルス発生回路３０のイネーブル端子にメタルで接続するプログラム回路である。基準パルス発生回路３０はイネーブル端子に“Ｈ”レベルが入力されている期間に入力されたクロックＣＬＫの立ち上がりエッジに同期して所定幅のパルスＭＰＵＬＳＥを発生する構成となっている。
【００３９】
図９はアドレスプリデコーダ回路４を構成する回路のうち、図２に示すトライステートバッファ１３を制御する出力イネーブル信号ＯＥ（０）〜ＯＥ（７）のプリデコード回路の回路図である。２７は４入力のＡＮＤ回路を示し、データ出力のタイミング制御信号ＯＥと、カラム系アドレス信号ＡＮ（１３）〜ＡＮ（１５）、ＡＰ（１３）〜ＡＰ（１５）を入力としている。何れのアドレス信号も図４で説明した入力回路の出力が接続され、タイミング制御信号ＯＥは制御信号発生回路６より供給される。
【００４０】
図１０は、図２に示したトライステートバッファ１３の接続関係図である。ＤＲＡＭマクロセル１は５１２ビット分の並列動作をするトライステートバッファ１３を備えており、６４ビット出力構成に変換するため、隣接するトライステートバッファ１３を８個単位でその出力をメタルで共通接続している。また、出力の各々に図９で説明した出力イネーブル信号ＯＥ（ｊ）が接続されている。
【００４１】
次に、以上のように構成された半導体装置において、その設定方法および動作について図面を参照しながら説明する。図１１は、ＤＲＡＭマクロセル１の読み出し制御方法に関するタイミング図である。
【００４２】
図１１において、ＤＲＡＭマクロセル１はクロックＣＬＫの立ち上がりエッジに同期して動作が制御される。最初に、時間ｔ０においてロウアドレスストローブ／ＲＡＳが“Ｌ”レベル、カラムアドレスストローブ／ＣＡＳが“Ｈ”レベルであることを受け、ロウ系アドレスＡ（ｉ）を取り込む。次に、時間ｔ１においてロウアドレスストローブ／ＲＡＳおよびカラムアドレスストローブ／ＣＡＳがともに“Ｌ”レベルであることを受け、カラム系アドレスＡ（ｉ）を取り込む。その後、同一サイクル内でｔＡ経過後、データ出力端子Ｄｏから該当するアドレスのデータが出力される。次に、時間ｔ２において次のカラム系アドレスが入力されると、同様にｔＡ経過後、それに該当するアドレスのデータが出力される。
【００４３】
以下、設定ページ長内のカラム系アドレス空間でこのページモード動作はくり返し行われる。また、ロウアドレスストローブ／ＲＡＳ、カラムアドレスストローブ／ＣＡＳをともに“Ｈ”に設定すると、クロックＣＬＫの“Ｈ”エッジに同期するタイミングでプリチャージ動作が開始される。
【００４４】
図１２はページ長とアドレスの割り付けの対応関係図である。このＤＲＡＭマクロセル１は記憶容量４Ｍビットで６４ビット構成である為、必要とするアドレスはＡ０〜Ａ１５の１６ビットとなる。
【００４５】
図１２（１）のようにＤＲＡＭを混載する半導体装置がＤＲＡＭマクロセル１に必要とする最大ページ長が８ページ以下の場合、Ａ０〜Ａ１２の１３ビットをＲＡＳサイクルで取り込む（図１１の時間ｔ０のタイミング）設定を行い、Ａ１３〜Ａ１５の３ビットのみをＣＡＳサイクル（図１１の時間ｔ１以降のタイミング）で取り込む。具体的な設定方法は、図４に示すプログラム回路２２の内、Ａ０〜Ａ１２に対応するものに関して“Ｌ”レベル設定をし、Ａ１３〜Ａ１５に対応するものに関して“Ｈ”レベル設定を行う。また図５に示すプログラム回路２４は同図に示されたように全てアドレス信号線ＡＮ（ｊ）、ＡＰ（ｊ）側に設定しておく。また図７示すプログラム回路２４は全て電源線側に設定しておく。また、図８に示すプログラム回路３７は、同図に示す端子Ａ側に設定しておく。
【００４６】
図１２（２）のようにＤＲＡＭを混載する半導体装置がＤＲＡＭマクロセル１に必要とする最大ページ長が９ページ以上３２ページ以下の場合、Ａ０〜Ａ１０の１１ビットをＲＡＳサイクルで取り込む（図１１の時間ｔ０のタイミング）設定を行い、Ａ１１〜Ａ１５の５ビットをＣＡＳサイクル（図１１の時間ｔ１以降のタイミング）で取り込む。具体的な設定方法は、図４に示すプログラム回路２２の内、Ａ０〜Ａ１０に対応するものに関して“Ｌ”レベル設定をし、Ａ１１〜Ａ１５に対応するものに関して“Ｈ”レベル設定を行う。また、図５に示すプログラム回路２４は同図に示されたように全てアドレス信号線ＡＮ（ｊ）、ＡＰ（ｊ）側に設定し、図７に示すプログラム回路２４は全て電源線側に設定しておく。さらに、図８に示すプログラム回路３７は、同図に示す端子Ｂ側に設定しておく。
【００４７】
図１２（３）のようにＤＲＡＭを混載する半導体装置がＤＲＡＭマクロセル１に必要とする最大ページ長が３３ページ以上６４ページ以下の場合、Ａ０〜Ａ９の１０ビットをＲＡＳサイクルで取り込む（図１１の時間ｔ０のタイミング）設定を行い、Ａ１０〜Ａ１５の６ビットをＣＡＳサイクル（図１１の時間ｔ１以降のタイミング）で取り込む。具体的な設定方法は、図４に示すプログラム回路２２の内、Ａ０〜Ａ９に対応するものに関して“Ｌ”レベル設定をし、Ａ１０〜Ａ１５に対応するものに関して“Ｈ”レベル設定を行う。また、図５に示すプログラム回路２４はアドレス信号線ＡＮ（１０）、ＡＰ（１０）は電源線側に設定し、図７に示すプログラム回路２４はＡＮ（９）、ＡＰ（９）のみ電源線側に設定しておく。さらに、図８に示すプログラム回路３７は、同図に示す端子Ｂ側に設定しておく。
【００４８】
図１２（４）のようにＤＲＡＭを混載する半導体装置がＤＲＡＭマクロセル１に必要とする最大ページ長が６５ページ以上１２８ページ以下の場合、Ａ０〜Ａ８の９ビットをＲＡＳサイクルで取り込む（図１１の時間ｔ０のタイミング）設定を行い、Ａ９〜Ａ１５の７ビットをＣＡＳサイクル（図１１の時間ｔ１以降のタイミング）で取り込む。具体的な設定方法は、図４に示すプログラム回路２２の内、Ａ０〜Ａ８に対応するものに関して“Ｌ”レベル設定をし、Ａ９〜Ａ１５に対応するものに関して“Ｈ”レベル設定を行う。また、図５に示すプログラム回路２４は全て電源線側に設定し、図７に示すプログラム回路２４は全てアドレス信号線ＡＮ（ｊ）、ＡＰ（ｊ）側に設定しておく。さらに、図８に示すプログラム回路３７は、同図に示す端子Ｂ側に設定しておく。
【００４９】
ＤＲＡＭマクロセル１は図１で示したように、メモリセルアレイが８ブロック、センスアンプ列が９列で構成されている。図１３は上記各ページ長設定別に、一回の読み出しまたは書き込み動作で活性化される領域の例示図である。
【００５０】
ページ長が８ページまたは３２ページ設定の場合、図１３（１）のように図５に示されたブロック選択プリデコーダ回路の出力信号ＢＬＫ（０）〜ＢＬＫ（７）はアドレス入力に対して１本のみ選択されるので、８ブロックのメモリセルアレイのうち１ブロックと、その両側のセンスアンプ列が２列のみ、即ち２０４８個のセンスアンプ回路２ａが活性化される。
【００５１】
ページ長が６４ページ設定の場合、図１３（２）のように図５に示されたブロック選択プリデコーダ回路の出力信号ＢＬＫ（０）〜ＢＬＫ（７）は、アドレス入力に対して２本選択されるので、８ブロックのメモリセルアレイのうち２ブロックと、その両側のセンスアンプ列が４列、即ち４０９６個のセンスアンプ回路２ａが活性化される。
【００５２】
ページ長が１２８ページ設定の場合、図１３（３）のように図５に示されたブロック選択プリデコーダ回路の出力信号ＢＬＫ（０）〜ＢＬＫ（７）は、アドレス入力に対して４本選択されるので、８ブロックのメモリセルアレイのうち４ブロックと、その両側のセンスアンプ列が８列、即ち８１９２個のセンスアンプ回路２ａが活性化される。
【００５３】
次に、内部信号のタイミング動作を説明する。図１６は、図８に示した基準パルス発生回路３０の動作についてイネーブル端子を端子Ａ側に接続した場合（即ちページ長８ページ設定の場合）と端子Ｂ側に接続した場合（即ちページ長３２ページ以上の設定の場合）について示している。
【００５４】
図１６において、ＮＯＲ回路３２の出力は／ＲＡＳおよび／ＣＡＳがともに“Ｌ”レベルの期間中“Ｈ”レベルが出力される。従って端子Ｂ側に接続された場合、クロックＣＬＫの立ち上がりエッジに同期してその期間中毎回基準パルスＭＰＵＬＳＥは発生される。
【００５５】
一方、Ｄ−ＦＦ回路３３の出力はＮＯＲ回路３２の出力をクロックＣＬＫでサンプリングされた信号であり、さらにはそれをインバータ３４ａ、３４ｂ、３４ｃを介して所定時間遅延した逆相信号となる。インバータ３６の出力は／ＲＡＳおよび／ＣＡＳがともに“Ｌ”レベルに設定されたタイミングから最初にクロックが立ち上がった後の所定期間のみ“Ｈ”レベルが出力される。従って、端子Ａ側に接続された場合、クロックＣＬＫの立ち上がりエッジに同期して１回のみ基準パルスＭＰＵＬＳＥは発生される。
【００５６】
図１４は、ページ長＝８ページに設定した場合のＤＲＡＭマクロセル１の動作について示している。まず、時間ｔ０のタイミングでロウ系のアドレスを取り込み、それに応じてブロック選択信号ＢＬＫ（＊）で指示されるワード線ＷＬおよびセンスアンプ列が活性化されビット線対ＢＬ，ＢＬＢの増幅動作が行われる。
【００５７】
次に、時間ｔ１のタイミングでカラム系のアドレス取り込みとともに、前述したように基準パルス発生回路３０より基準パルスＭＰＵＬＳＥが１回だけ発生され、それに伴って転送ゲート制御信号ＭＢＴ、ラッチ信号ＤＬＣＨ、メインビット線プリチャージ信号／ＭＰＲ、メインアンプイネーブル信号ＭＳＥが以下に説明するタイミング関係でパルス発生回路３１より生成される。
【００５８】
まず、ラッチ信号ＤＬＣＨが“Ｌ”レベルに設定されラッチ回路１２はスルー状態となる。その後メインビット線プリチャージ信号／ＭＰＲは“Ｈ”レベルに設定されメインビット線のプリチャージ動作が終了する。同時に転送ゲート制御信号ＭＢＴが“Ｈ”レベルに設定される。アドレスデコード信号ＰＡ（０）〜ＰＡ（３）およびＰＢ（０）〜ＰＢ（３）はその時点までに確定しているため、その指定アドレスに相当するセンスアンプ２ａとメインビット線ＭＢＬ（ｉ）、ＭＢＬ（ｉ＋１）が接続される。その後メインアンプイネーブル信号ＭＳＥが“Ｈ”レベルに設定され、メインアンプ１１が活性化されセンスアンプ２ａのデータが読み出される。その後ラッチ信号ＤＬＣＨが“Ｈ”レベルに設定されメインアンプ１１で読み出されたデータはラッチされ、その後メインアンプの非活性化、転送ゲートの閉鎖およびメインビット線のプリチャージが行われる。さらには出力イネーブル信号ＯＥ（ｊ）とカラム系アドレスの指示に応じて該当するラッチ回路１２のデータが出力端子Ｄｏ（ｋ）より出力される。
ｔ２以降のタイミングでは、メインアンプ１１等の動作は行われず、ラッチ回路１２でｔ１のサイクルでラッチされているデータを、カラムアドレスＡ１３〜Ａ１５で指示されるトライステートバッファ１３をイネーブルにすることだけで出力される。この設定の場合、最少のセンスアンプ列の活性化と、メインビット線も一回の振幅動作だけであるので、低消費電力化が実現できる。
【００５９】
図１５はページ長＝３２ページ以上に設定した場合のＤＲＡＭマクロセル１の動作について示している。図１４のページ長＝８ページに設定した場合と異なるのは、ロウ系アドレスとカラム系アドレスの割り付けおよびｔ１以降の各サイクルで毎回メインアンプの読み出し動作が行われる点にある。
【００６０】
一般に、ＤＲＡＭを混載する半導体装置は使用されるシステムの用途によって、必要とされる入出力のデータ幅は異なる。図１７は、図２で説明したトライステートバッファ１３の出力部の接続状態を、各種データ幅の場合について示したものである。
【００６１】
図１０で説明したように、６４ビット出力構成の場合は５１２個配列されるトライステートバッファ１３のうち、隣接する８個のトライステートバッファ１３の出力をメタルで共通接続し、この端子をＤＲＡＭマクロセル１の出力端子Ｄｏ（ｋ）とする（ｋ＝０〜６３）。
【００６２】
１２８ビット出力構成の場合は５１２個配列されるトライステートバッファ１３のうち、隣接する４個のトライステートバッファ１３の出力をメタルで共通接続し、この端子をＤＲＡＭマクロセル１の出力端子Ｄｏ（ｋ）とする（ｋ＝０〜１２７）。
【００６３】
２５６ビット出力構成の場合は５１２個配列されるトライステートバッファ１３のうち、隣接する２個のトライステートバッファ１３の出力をメタルで共通接続し、この端子をＤＲＡＭマクロセル１の出力端子Ｄｏ（ｋ）とする（ｋ＝０〜２５５）。
【００６４】
５１２ビット出力構成の場合は５１２個配列されるトライステートバッファ１３の出力をそのままＤＲＡＭマクロセル１の出力端子Ｄｏ（ｋ）とする（ｋ＝０〜５１１）。
【００６５】
図１８は出力イネーブル信号ＯＥ（０）〜ＯＥ（７）のプリデコード回路の回路図を示している。図９で示したプリデコード回路と同一の構成にプログラム回路４０が付加されている。
【００６６】
６４ビット出力構成の場合、同図に示したようにＡＮ（１３）〜ＡＮ（１５）、ＡＰ（１３）〜ＡＰ（１５）側にプログラムする。これによりＯＥ（０）〜ＯＥ（７）の８出力のうち１本のみが選択される。
【００６７】
１２８ビット出力構成の場合、ＡＮ（１５）、ＡＰ（１５）を電源線側にプログラムする。これによりＯＥ（０）〜ＯＥ（３）の４出力のうち１本、ＯＥ（４）〜ＯＥ（７）の４出力のうち１本が選択される。
【００６８】
２５６ビット出力構成の場合、ＡＮ（１４）、ＡＰ（１４）、ＡＮ（１５）、ＡＰ（１５）を電源線側にプログラムする。これによりＯＥ（０）〜ＯＥ（１）の２出力のうち１本、ＯＥ（２）〜ＯＥ（３）の２出力のうち１本、ＯＥ（４）〜ＯＥ（５）の２出力のうち１本、ＯＥ（６）〜ＯＥ（７）の２出力のうち１本が選択される。
【００６９】
５１２ビット出力構成の場合、ＡＮ（１３）〜ＡＮ（１５）、ＡＰ（１３）〜ＡＰ（１５）はいずれも電源線側にプログラムする。これによりＯＥの動きに連動して８本の出力全てが選択される。
【００７０】
なお、プログラム回路２２、２４、４０はメタル配線によって信号線をバイパスする方式としたが、コンタクト接続によるプログラムや、メタル配線の代わりにトランジスタによるスイッチを設ける方式としてもよい。
【００７１】
また図４に示すセレクタ回路１８およびプログラム回路２２は、全てのアドレス入力Ａ０〜Ａ１５に設けているが、必要とされるアドレス入力（ページ長＝８ページの場合にはＡ９〜Ａ１２）のみに設けてもよい。
【００７２】
また、図８においてページ長＝８ページの場合、Ａ端子に接続し基準パルスＭＰＵＬＳＥはＣＡＳサイクルで一回のみ発生されるようにしたが、回路を簡略化する目的やページモード自体を使用しない場合、端子Ｂ側の信号で代用する構成としてもよい。
【００７３】
さらには、図１１等で説明したＤＲＡＭマクロセル１の仕様は、一般的に知られているＥＤＯ方式に類似した方式であるが、シンクロナス方式等や複数のバンクで構成したＤＲＡＭにおいても同様に適用できる。
【００７４】
以上のように本実施の形態によれば、ＤＲＡＭマクロセルの活性化領域およびページ長を自由に設定することができることから、ページ長が必要となる大容量データにおいては、活性化領域を連続して確保することでデータ転送速度の高速化を図ることができ、一方でページ長が必要でない通常のデータの場合には、無駄な活性化領域を生み出すことなく最小限の活性化領域で処理を行うことで省電力化を図ることができる。また、複数のトライステートバッファの出力をメタル接続することで、回路の構成やレイアウトを変えることなく、メタル配線の接続変更のみによって、データ幅を希望値に変更することが可能となる。
【００７５】
【発明の効果】
以上のように本発明にかかる半導体装置によれば、ＤＲＡＭマクロセルの活性化領域とページ長を容易に設定することができ、適用される半導体装置の用途に応じて低消費電力化や高速データ転送速度化が容易に実現できる。 また、本発明にかかる半導体装置によれば、データ幅に応じて回路構成やレイアウト構成を変更することなく、メタル配線の接続変更だけで所望のページ長を容易に実現できる。
【図面の簡単な説明】
【図１】 本発明が適用されたＤＲＡＭマクロセルのレイアウト概略図
【図２】 ＤＲＡＭマクロセルの詳細構成図
【図３】 メインアンプ回路およびラッチ回路の詳細回路図
【図４】 入力回路の詳細回路図
【図５】 アドレスプリデコード回路の回路図
【図６】 アドレスプリデコード回路の回路図
【図７】 アドレスプリデコード回路の回路図
【図８】 メインアンプブロック等の制御信号発生回路図
【図９】 出力イネーブル信号のプリデコード回路の回路図
【図１０】 トライステートバッファの接続図
【図１１】 ＤＲＡＭマクロセルの読み出し制御方法に関するタイミング図
【図１２】 ページ長とアドレスの割り付けの対応関係図
【図１３】 メモリセルアレイおよびセンスアンプ列活性化領域の例示図
【図１４】 ページ長＝８ページの場合のタイミング図
【図１５】 ページ長＝３２ページ以上の場合のタイミング図
【図１６】 基準パルス発生回路のタイミング図
【図１７】 トライステートバッファの出力部の接続状態図
【図１８】 出力イネーブル信号のプリデコード回路の回路図
【符号の説明】
１ ＤＲＡＭマクロセル
２ メモリブロック
２ａ センスアンプ回路
３ ロウデコーダ
４ アドレスプリデコーダ回路
５ メインアンプ回路ブロック
６ 制御信号発生回路
７ メモリセル
８ 転送ゲート
９ デコーダ
１０ カラムデコーダ回路
１１ メインアンプ回路
１２ ラッチ回路
１３、１４ トライステートバッファ
１５、１６、１７、２０、２１、３４ａ、３４ｂ、３４ｃ インバータ
１８ セレクタ回路
１９ ロード／ホールド型Ｄ−ＦＦ回路
２２、２４、３７、４０ プログラム回路
２３、２５、２６、２７ ＡＮＤ回路
３０ 基準パルス発生回路
３１ パルス発生回路
３２ ＮＯＲ回路
３３ Ｄ−ＦＦ回路
３５ ＮＡＮＤ回路
３６ インバータ回路
Claims (1)
- ダイナミック型記憶素子で構成されたメモリセルと、
直交するワード線とビット線の交点に接続された前記メモリセルが所定個数マトリックス状に配列されたメモリセルアレイと、
前記ビット線の電位を増幅する第１のセンスアンプ回路と、
前記ビット線と平行な方向に配置されるメインビット線と、
前記第１のセンスアンプ回路の出力と前記メインビット線との間の導通を制御するスイッチ回路で構成されたメモリブロックを基本単位とし、
同一列の前記メインビット線が互いに接続されるように所望の記憶容量分の前記メモリブロックが配置されたメモリブロックアレイと、
前記メインビット線のデータを増幅する第２のセンスアンプ回路と、
前記第２のセンスアンプ回路の出力データをラッチするラッチ回路と、
複数個配置された前記メモリブロックのうち一つまたは複数の前記メモリブロックに属する前記ワード線および前記第１のセンスアンプ回路を選択指示する第１のデコーダ回路と、
複数個配置された前記メモリブロックのうち一つの前記メモリブロックに属する前記スイッチ回路を選択指示する第２のデコーダ回路と、
前記第１のデコーダ回路および前記第２のデコーダ回路を制御するアドレスプリデコーダ回路と、
前記第２のデコーダ回路と前記第２のセンスアンプ回路、および前記ラッチ回路を制御する制御信号発生回路で構成された半導体装置において、
前記制御信号発生回路が発生する前記スイッチ回路、前記第２のセンスアンプ回路、及び前記ラッチ回路の制御信号について、カラム系アドレスの連続した読み出し動作が指示される毎に毎回発生するか、最初の一回のみ発生するか、を選択できる手段を備えることを特徴とした半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33464098A JP3729665B2 (ja) | 1998-11-25 | 1998-11-25 | 半導体装置 |
| US09/433,684 US6181633B1 (en) | 1998-11-25 | 1999-11-04 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33464098A JP3729665B2 (ja) | 1998-11-25 | 1998-11-25 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004363283A Division JP4142635B2 (ja) | 2004-12-15 | 2004-12-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000163952A JP2000163952A (ja) | 2000-06-16 |
| JP3729665B2 true JP3729665B2 (ja) | 2005-12-21 |
Family
ID=18279638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33464098A Expired - Fee Related JP3729665B2 (ja) | 1998-11-25 | 1998-11-25 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6181633B1 (ja) |
| JP (1) | JP3729665B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510496B1 (ko) * | 2002-11-19 | 2005-08-26 | 삼성전자주식회사 | 페이지 길이를 변환할 수 있는 구조를 가지는 반도체메모리 장치 및 상기 반도체 메모리 장치의 페이지 길이변환방법 |
| US7009903B2 (en) * | 2004-05-27 | 2006-03-07 | Hewlett-Packard Development Company, L.P. | Sense amplifying magnetic tunnel device |
| JP4587746B2 (ja) * | 2004-08-30 | 2010-11-24 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US7793037B2 (en) * | 2005-05-31 | 2010-09-07 | Intel Corporation | Partial page scheme for memory technologies |
| JP2007200359A (ja) * | 2007-05-01 | 2007-08-09 | Fujitsu Ltd | 記憶装置、アドレス制御方法及びシステム |
| JP2012242949A (ja) * | 2011-05-17 | 2012-12-10 | Sony Corp | 情報処理装置および方法、記録媒体、並びにプログラム |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384730A (en) * | 1991-05-31 | 1995-01-24 | Thunderbird Technologies, Inc. | Coincident activation of pass transistors in a random access memory |
| JP3235715B2 (ja) * | 1996-06-11 | 2001-12-04 | シャープ株式会社 | 半導体記憶装置 |
| JP3897388B2 (ja) * | 1996-12-27 | 2007-03-22 | シャープ株式会社 | シリアルアクセス方式の半導体記憶装置 |
| JPH11110963A (ja) | 1997-10-02 | 1999-04-23 | Hitachi Ltd | 半導体集積回路装置 |
-
1998
- 1998-11-25 JP JP33464098A patent/JP3729665B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-04 US US09/433,684 patent/US6181633B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000163952A (ja) | 2000-06-16 |
| US6181633B1 (en) | 2001-01-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040624 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041101 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041215 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050915 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051004 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101014 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111014 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121014 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |