JP2006066823A - 半導体装置 - Google Patents
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Abstract
【解決手段】 電源電圧を構成する高基準電位(Vdd)端子及び低基準電位(Vss)端子と、pチャネルMOS電界効果トランジスタのゲートが低基準電位端子に接続され、ソース及びドレインが高基準電位端子に接続される第1のMOS容量(813)と、ゲートに寄生容量(202)を介して接続され、電源起動時に低基準電位の信号が供給される第1の信号配線(201)とを有する半導体装置が提供される。
【選択図】 図7
Description
電源安定化容量(バイパスコンデンサ)は、電源電圧ドロップを低減し安定した電源電圧を半導体装置に供給する目的で半導体装置の電源に接続される。この電源安定化容量を半導体装置外に設けると、外部部品点数が多くなり、コストが高くなる。電源安定化容量を半導体装置内に設けることにより、外部部品点数を減らし、安価な基板モジュールを製造することができる。
=10000[pF]×10[nm]/(34×10-12[F/m])
≒3[mm2]
図9は、電源安定化MOS容量813及び信号配線201を用いた他の半導体装置例を示す回路図である。図9の回路が図4の回路と異なる点を説明する。図4の回路では動作回路416は電圧V404がハイレベルのときに動作するが、図9の回路では動作回路416は電圧V404がローレベルのときに動作する。
電源電圧を構成する高基準電位端子及び低基準電位端子と、
pチャネルMOS電界効果トランジスタのゲートが前記低基準電位端子に接続され、ソース及びドレインが前記高基準電位端子に接続される第1のMOS容量と、
前記ゲートに寄生容量を介して接続され、電源起動時に前記低基準電位の信号が供給される第1の信号配線と
を有する半導体装置。
(付記2)
前記第1の信号配線は、前記ゲートの上方で前記ゲートに絶縁膜を介して接続される付記1記載の半導体装置。
(付記3)
さらに、前記第1の信号配線に前記高基準電位を供給することにより動作可能になる第1の動作回路を有する付記1記載の半導体装置。
(付記4)
さらに、第1のクロック信号に同期して前記第1の信号配線の信号状態を保持して前記第1の動作回路に出力する第1のフリップフロップを有し、
前記第1の動作回路は、前記第1のフリップフロップから前記高基準電位が供給されると動作可能になる付記3記載の半導体装置。
(付記5)
さらに、電源起動時に前記第1の信号配線に前記低基準電位の信号を供給するための第1の信号回路を有する付記4記載の半導体装置。
(付記6)
さらに、前記第1のフリップフロップに前記第1のクロック信号を供給するための第1のクロック回路を有する付記5記載の半導体装置。
(付記7)
前記第1の信号配線は、電源起動時に前記低基準電位が供給される際に、前記寄生容量を介して接続されるゲートが前記低基準電位端子に接続されているために、前記低基準電位が安定的に設定される付記1記載の半導体装置。
(付記8)
電源電圧を構成する高基準電位端子及び低基準電位端子と、
nチャネルMOS電界効果トランジスタのゲートが前記高基準電位端子に接続され、ソース及びドレインが前記低基準電位端子に接続される第1のMOS容量と、
前記ゲートに寄生容量を介して接続され、電源起動時に前記高基準電位の信号が供給される第1の信号配線と
を有する半導体装置。
(付記9)
前記第1の信号配線は、前記ゲートの上方で前記ゲートに絶縁膜を介して接続される付記8記載の半導体装置。
(付記10)
さらに、前記第1の信号配線に前記低基準電位を供給することにより動作可能になる第1の動作回路を有する付記8記載の半導体装置。
(付記11)
さらに、第1のクロック信号に同期して前記第1の信号配線の信号状態を保持して前記第1の動作回路に出力する第1のフリップフロップを有し、
前記第1の動作回路は、前記第1のフリップフロップから前記低基準電位が供給されると動作可能になる付記10記載の半導体装置。
(付記12)
さらに、電源起動時に前記第1の信号配線に前記高基準電位の信号を供給するための第1の信号回路を有する付記11記載の半導体装置。
(付記13)
さらに、前記第1のフリップフロップに前記第1のクロック信号を供給するための第1のクロック回路を有する付記12記載の半導体装置。
(付記14)
前記第1の信号配線は、電源起動時に前記高基準電位が供給される際に、前記寄生容量を介して接続されるゲートが前記高基準電位端子に接続されているために、前記高基準電位が安定的に設定される付記8記載の半導体装置。
(付記15)
さらに、pチャネルMOS電界効果トランジスタのゲートが前記低基準電位端子に接続され、ソース及びドレインが前記高基準電位端子に接続される第2のMOS容量と、
前記第2のMOS容量のゲートに寄生容量を介して接続され、電源起動時に前記低基準電位の信号が供給される第2の信号配線と
を有する付記8記載の半導体装置。
(付記16)
前記第2の信号配線は、前記第2のMOS容量のゲートの上方で前記ゲートに絶縁膜を介して接続される付記15記載の半導体装置。
(付記17)
さらに、前記第2の信号配線に前記高基準電位を供給することにより動作可能になる第2の動作回路を有する付記15記載の半導体装置。
(付記18)
さらに、第2のクロック信号に同期して前記第2の信号配線の信号状態を保持して前記第2の動作回路に出力する第2のフリップフロップを有し、
前記第2の動作回路は、前記第2のフリップフロップから前記高基準電位が供給されると動作可能になる付記17記載の半導体装置。
(付記19)
さらに、電源起動時に前記第2の信号配線に前記低基準電位の信号を供給するための第2の信号回路を有する付記18記載の半導体装置。
(付記20)
さらに、前記第2のフリップフロップに前記第2のクロック信号を供給するための第2のクロック回路を有する付記19記載の半導体装置。
(付記21)
前記第2の信号配線は、電源起動時に前記低基準電位が供給される際に、前記寄生容量を介して接続されるゲートが前記低基準電位端子に接続されているために、前記低基準電位が安定的に設定される付記15記載の半導体装置。
(付記22)
電源電圧を構成する高基準電位端子及び低基準電位端子をレイアウトするステップと、
pチャネルMOS電界効果トランジスタのゲートが前記低基準電位端子に接続され、ソース及びドレインが前記高基準電位端子に接続される第1のMOS容量をレイアウトするステップと、
前記ゲートに寄生容量を介して接続され、電源起動時に前記低基準電位の信号が供給される第1の信号配線をレイアウトするステップと
を有する半導体装置のレイアウト方法。
(付記23)
電源電圧を構成する高基準電位端子及び低基準電位端子をレイアウトするステップと、
nチャネルMOS電界効果トランジスタのゲートが前記高基準電位端子に接続され、ソース及びドレインが前記低基準電位端子に接続される第1のMOS容量をレイアウトするステップと、
前記ゲートに寄生容量を介して接続され、電源起動時に前記高基準電位の信号が供給される第1の信号配線をレイアウトするステップと
を有する半導体装置のレイアウト方法。
(付記24)
さらに、pチャネルMOS電界効果トランジスタのゲートが前記低基準電位端子に接続され、ソース及びドレインが前記高基準電位端子に接続される第2のMOS容量をレイアウトするステップと、
前記第2のMOS容量のゲートに寄生容量を介して接続され、電源起動時に前記低基準電位の信号が供給される第2の信号配線をレイアウトするステップと
を有する付記23記載の半導体装置のレイアウト方法。
201 信号配線
202 寄生容量
401〜404 配線
411 信号回路
412 ドライバ
413 クロック回路
414 ドライバ
415 フリップフロップ
416 動作回路
813 pチャネルMOS容量
Claims (10)
- 電源電圧を構成する高基準電位端子及び低基準電位端子と、
pチャネルMOS電界効果トランジスタのゲートが前記低基準電位端子に接続され、ソース及びドレインが前記高基準電位端子に接続される第1のMOS容量と、
前記ゲートに寄生容量を介して接続され、電源起動時に前記低基準電位の信号が供給される第1の信号配線と
を有する半導体装置。 - 前記第1の信号配線は、前記ゲートの上方で前記ゲートに絶縁膜を介して接続される請求項1記載の半導体装置。
- さらに、前記第1の信号配線に前記高基準電位を供給することにより動作可能になる第1の動作回路を有する請求項1記載の半導体装置。
- 前記第1の信号配線は、電源起動時に前記低基準電位が供給される際に、前記寄生容量を介して接続されるゲートが前記低基準電位端子に接続されているために、前記低基準電位が安定的に設定される請求項1記載の半導体装置。
- 電源電圧を構成する高基準電位端子及び低基準電位端子と、
nチャネルMOS電界効果トランジスタのゲートが前記高基準電位端子に接続され、ソース及びドレインが前記低基準電位端子に接続される第1のMOS容量と、
前記ゲートに寄生容量を介して接続され、電源起動時に前記高基準電位の信号が供給される第1の信号配線と
を有する半導体装置。 - 前記第1の信号配線は、前記ゲートの上方で前記ゲートに絶縁膜を介して接続される請求項5記載の半導体装置。
- さらに、前記第1の信号配線に前記低基準電位を供給することにより動作可能になる第1の動作回路を有する請求項5記載の半導体装置。
- 前記第1の信号配線は、電源起動時に前記高基準電位が供給される際に、前記寄生容量を介して接続されるゲートが前記高基準電位端子に接続されているために、前記高基準電位が安定的に設定される請求項5記載の半導体装置。
- さらに、pチャネルMOS電界効果トランジスタのゲートが前記低基準電位端子に接続され、ソース及びドレインが前記高基準電位端子に接続される第2のMOS容量と、
前記第2のMOS容量のゲートに寄生容量を介して接続され、電源起動時に前記低基準電位の信号が供給される第2の信号配線と
を有する請求項5記載の半導体装置。 - 前記第2の信号配線は、前記第2のMOS容量のゲートの上方で前記ゲートに絶縁膜を介して接続される請求項9記載の半導体装置。
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