KR100282050B1 - 정 전압과 부 전압을 발생시킬 수 있는 차지 펌프 회로및 이것을 구비하는 불휘발성 반도체 기억 장치 - Google Patents

정 전압과 부 전압을 발생시킬 수 있는 차지 펌프 회로및 이것을 구비하는 불휘발성 반도체 기억 장치 Download PDF

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Abstract

부전위 VN, 정전위 VPS를 각각 출력하는 출력 노드 Noutn, Noutp는 미사용 시에 각각 리셋트 회로(52, 70)에 의해 고정 전위가 제공된다. 부전위 발생 시에는 스위치 SW2, SW3이 도통되고, 정전위 발생 시에는 스위치 SW1, SW4가 도통된다. 스위치 SW1, SW3을 통해 내부 노드 N10, N20에 각각 발생 전위의 기준 전위가 제공된다. 전압 발생부(53)에 폴리 다이오드 소자를 사용함으로써 제조 방법을 크게 바꾸지 않고 정부 전압(正負電壓)이 발생 가능한 차지 펌프 회로를 실현할 수 있다.

Description

정 전압과 부 전압을 발생시킬 수 있는 차지 펌프 회로 및 이것을 구비하는 불휘발성 반도체 기억 장치
본 발명은 반도체 장치에 관한 것으로, 특히 외부로부터 공급되는 전원 전위로부터 승압 전위 또는 부전위를 발생시키는 차지 펌프 회로 및 이것을 구비하는 불휘발성 반도체 기억 장치에 관한 것이다.
플래시 메모리 등과 같이, 전기적으로 데이타의 기록, 판독, 소거 등을 행하는 반도체 장치에서는, 외부로부터 공급되는 전원 전위 이외에 복수의 전위를 내부에서 발생시키고, 이들의 전위를 이용하여 데이타의 기록, 판독, 소거 등의 동작을 행하고 있다.
예를 들면, 플래시 메모리에서는, 메모리셀은 1트랜지스터로 구성되어 있고, 드레인이 비트선에 접속되고, 컨트롤 게이트가 워드선에 접속되어 있다. 소거 동작은 메모리셀이 되는 트랜지스터의 컨트롤 게이트에 정의 고전위를 인가하고, 소스 및 P웰에 부의 고전위를 인가함으로써, FN(파울러 노드하임: Fowler-Nordheim) 터널 현상을 이용하여 부유 게이트에 전자를 주입함으로써 행한다.
또한, 기록 동작은 컨트롤 게이트에 부의 고전위를 인가하고, 드레인에 정의 고전위를 인가함으로써, 터널 현상을 이용하여 부유 게이트로부터 전자를 추출함으로써 행한다.
이하, 종래의 플래시 메모리의 각 동작 시에 사용되는 내부전위에 대해 설명한다.
도 44a, 도 44b는 종래의 플래시 메모리에 있어서의 각 모드에서의 메모리셀에 공급되는 전위를 설명하기 위한 도면이다.
도 44a, 도 44b에 도시한 바와 같이, 선택 블럭의 소거 동작에서는, 소스 전위 Vs는 -11V, 컨트롤 게이트 전위 Vcg는 12V, 트랜지스터의 채널이 형성되는 웰 부분(이후 백게이트라 칭함)의 전위 BG는 -11V, 드레인 전위 Vd는 부유(Z)로 된다.
선택 블럭의 기록 동작에서는, 소스 전위 Vs는 부유(Z), 컨트롤 게이트 전위 Vcg는 -11V, 백게이트 전위 BG는 0V, 드레인 전위 Vd는 5∼9V(0. 3V씩 설정)로 된다.
선택 블럭의 과기록 상태를 회복하기 위해 임계치를 정상 범위로 되돌리는 O. P. (Over Program) 복귀 동작에서는, 소스 전위 Vs는 0V, 컨트롤 게이트 전위 Vcg는 6V, 백게이트 전위 BG는 0V, 드레인 전위 Vd는 8V가 된다.
선택 블럭의 판독 동작에서는, 소스 전위 Vs는 0V, 컨트롤 게이트 전위 Vcg는 3V, 백게이트 전위 BG는 0V, 드레인 전위 Vd는 1V 미만으로 된다.
이 때문에, 외부로부터 공급되는 전원 전위가 3V인 경우에만, 이 전원 전위를 이용하여 12V, 5∼9V, 8V, 6V 및 -11V의 전위를 각각 발생시키기 때문에, 플래시 메모리는 내부에 차지 펌프 회로를 포함하는 정전위 발생 회로 및 부전위 발생 회로를 복수 구비하고 있는 것이 통상이다.
도 45는 종래의 플래시 메모리에 있어서의 각 모드에서의 차지 펌프 회로가 발생하는 전위를 설명하기 위한 도면이다.
도 45를 참조하면, 종래의 플래시 메모리는 정전위 VPL, VPM, VPS를 각각 발생시키는 3개의 정전위 발생용 차지 펌프 회로와, 부전위 VN을 발생시키는 부전위 발생용 차지 펌프 회로를 구비하고 있다.
메모리셀의 데이타를 소거할 때에는, 정전위 VPL은 12V로 되고, 부전위 VN은 -11V가 된다. 정전위 VPM, VPS는 사용되지 않는다. 정전위 VPL은 선택된 워드선에 제공되고, 부전위 VN은 메모리셀 트랜지스터가 형성되는 웰 및 메모리셀 트랜지스터의 소스에 제공된다.
메모리셀에 데이타를 기록할 때에는, 정전위 VPL, VPM은 각각 12V, 5∼9V로 되고, 부전위 VN은 -11V가 된다. 정전위 VPS는 사용되지 않는다. 정전위 VPL은 선택된 셀렉트 게이트선에 제공된다. 정전위 VPM은 선택된 메인 비트선에 제공된다. 부전위 VN은 메모리 트랜지스터의 워드선에 제공된다.
O. P. 복귀 시에는, 정전위 VPL, VPM, VPS는 각각 12V, 8V, 6V가 되고, 부전위 VN은 사용되지 않는다. 정전위 VPL은 선택된 셀렉트 게이트선에 제공된다. 정전위 VPM은 선택된 메인 비트선에 제공된다. 정전위 VPS는 메모리 트랜지스터의 워드선에 제공된다.
이상의 설명에서 알 수 있듯이, 정전위 VPS와 부전위 VN은 각 동작에 있어서 동시에는 필요로 되지 않는다. 따라서, 정전위 VPS를 발생시키는 정전위 발생용 차지 펌프 회로와 부전위 VN을 발생시키는 부전위 발생용 차지 펌프 회로에 1개의 회로를 전환시켜 사용할 수 있으면, 차지 펌프 회로 1개만큼의 면적을 삭감시킬 수 있다.
도 46은 특개평7-177729호 공보에 개시되어 있는 종래의 정부 양 전위 발생용 차지 펌프 회로의 구성을 나타낸 회로도이다.
도 46을 참조하면, 종래의 정부 양 전위 발생용 차지 펌프 회로는 게이트에 제어 신호 P-IN을 수신하고, 전원 전위 Vcc와 노드 L 간에 접속되는 P채널 MOS 트랜지스터(816)와, 애노드와 캐소드가 각각 노드 L, A에 접속되는 다이오드(801)와, 애노드와 캐소드가 각각 노드 A, B에 접속되는 다이오드(802)와, 애노드와 캐소드가 각각 노드 B, C에 접속되는 다이오드(803)와, 애노드와 캐소드가 각각 노드 C, D에 접속되는 다이오드(804)와, 애노드와 캐소드가 각각 노드 D, E에 접속되는 다이오드(805)와, 애노드와 캐소드가 각각 노드 E, F에 접속되는 다이오드(806)와, 애노드와 캐소드가 각각 노드 F, M에 접속되는 다이오드(807)와, 게이트에 제어 신호 N -IN을 수신하고, 접지 전위 GND와 노드 M 간에 접속되는 N채널 MOS 트랜지스터(817)를 포함한다.
종래의 정부 양 전위 발생용 차지 펌프 회로는, 또한, 클럭 신호 PH가 제공되는 클럭 노드와 노드 A 간에 접속되는 캐패시터(840)와, 클럭 신호 PH와 상보인 클럭 신호 /PH가 제공되는 상보 클럭 노드와 노드 B 간에 접속되는 캐패시터(841)와, 클럭 노드와 노드 C 간에 접속되는 캐패시터(842)와, 상보 클럭 노드와 노드 D 간에 접속되는 캐패시터(843)와, 클럭 노드와 노드 E 간에 접속되는 캐패시터(844)와, 상보 클럭 노드와 노드 F 간에 접속되는 캐패시터(845)를 포함한다.
다음에, 종래의 정부 양 전위 발생용 차지 펌프 회로의 동작을 간단하게 설명한다. 우선, 정전위 VHP를 발생시키는 경우에는, 제어 신호 P-IN이 활성화되어 P채널 MOS 트랜지스터(816)가 도통하고, 노드 L에 전원 전위 Vcc가 제공된다. 한편, 제어 신호 N-IN은 비활성화되고, N채널 MOS 트랜지스터(817)는 비도통 상태가 된다. 클럭 신호 PH, /PH의 진폭 및 다이오드(801∼807)의 단수에 따른 전압이 차지 펌프 동작에 의해 발생하고, 노드 L과 노드 M 간에는 일정한 전위차가 발생한다. 노드 L에는 전원 전위 Vcc가 제공되어 있으므로, 노드 M의 전위는 전원 전위Vcc보다 높은 일정한 전위로 되어, 정전위 VHP가 얻어진다.
다음에, 부전위 VHN을 발생하는 경우에는, 제어 신호 N-IN이 활성화되어 N채널 MOS 트랜지스터(817)가 도통하고, 노드 M에 접지 전위 GND가 제공된다. 한편, 제어 신호 P-IN은 비활성화되고, P채널 MOS 트랜지스터(816)는 비도통 상태가된다. 클럭 신호 PH, /PH의 진폭 및 다이오드(801∼807)의 단수에 따른 전압이 차지 펌프 동작에 의해 발생하여 노드 L과 노드 M 간에는 일정한 전위차가 발생한다. 노드 M에는 접지 전위 GND가 제공되어 있으므로, 노드 L의 전위는 접지 전위 GND 전위보다 낮은 일정한 전위로 되어, 부전위 VHN이 얻어진다.
도 47은, 도 46에 있어서의 다이오드(801∼807)로서 이용되는 다이오드 소자의 구조를 설명하기 위한 단면도이다.
일반적으로, MOS 트랜지스터를 다이오드로서 사용할 때에는 래치업의 방지를 위해, 정전위 발생용 차지 펌프 회로를 구성하는 경우에는 다이오드 소자로서 N채널 MOS 트랜지스터를 다이오드 접속한 것을 이용하고, 부전위 발생용 차지 펌프 회로를 구성하는 경우에는 다이오드 소자로서 P채널 MOS 트랜지스터를 다이오드 접속한 것을 이용한다.
따라서, 다이오드 소자로서 MOS 트랜지스터를 사용한 것으로는, 정의 전위를 발생시키는 차지 펌프와 부의 전위를 발생시키는 차지 펌프에 있어서 전압 발생부를 공용하는 일은 불가능하다.
그래서, 도 46의 회로를 실현하기 위해, SOI 기판 상에 형성된 PN 접합 다이오드가 이용되고 있다.
도 47을 참조하여, SOI 기판(852)은 실리콘 기판(854) 상에 절연막(856)이 형성된 것이다. 절연막(856) 상에는 PN 접합 다이오드인 다이오드(801∼803)가 형성된다.
다이오드(801)는 P형 불순물 영역(801a)과, N형 불순물 영역(801b)을 포함한다. 다이오드(802)는 P형 불순물 영역(802a)과, N형 불순물 영역(802b)을 포함한다. 다이오드(803)는 P형 불순물 영역(803a)과, N형 불순물 영역(803b)을 포함한다.
P형 불순물 영역(801a)은 전원 전위 Vcc에 결합되고, N형 불순물 영역(801b)은 노드 A에 접속된다. P형 불순물 영역(802a)은 노드 A에 접속되고, N형 불순물 영역(802b)은 노드 B에 접속된다. P형 불순물 영역(803a)은 노드 B에 접속되고, N형 불순물 영역(803b)은 노드 C에 접속된다.
노드 A와 클럭 신호 PH가 제공되는 노드 간에는 캐패시터(840)가 접속되고, 노드 B와 클럭 신호/PH가 제공되는 노드 간에는 캐패시터(842)가 접속된다.
이러한 구조의 다이오드를 이용함으로써 다이오드와 다이오드 간을 전기적으로 분리하여 형성할 수 있기 때문에 정 전압 발생 시와 부 전압 발생 시에 차지 펌프부를 공용할 수 있다.
플래시 메모리에 있어서도 다이내믹 랜덤 억세스 메모리와 마찬가지로 미세화와 함께 메모리셀 사이즈, 주변 회로 등이 해마다 축소화되고 있다. 그러나, 주변 회로 중에서도 특히 차지 펌프 회로는 고전압을 발생시키기 위해 필요한 단수 및 소비 전류를 공급하기 위해 필요한 캐패시터 사이즈를 확보할 필요가 있어, 축소화하기에는 곤란하다.
그 이유를 이하에 설명한다. 메모리셀의 기록/소거 시에 FN 터널 현상을 이용하고 있으므로, 기록/소거 시에 필요한 전압을 낮게 억제하기 위해서는 메모리셀의 터널 산화막을 박막화할 필요가 있다. 그러나, 신뢰성 확보의 면에서 터널 산화막의 박막화에도 한계가 있다. 또한, 캐패시터의 용량을 확보하기 위해서는 일정한 면적이 필요하다.
따라서, 미세화와 더불어 칩 면적에서 차지 펌프 회로가 차지하는 비율이 증가된다고 하는 문제점이 있었다.
또한, 차지 펌프 회로의 면적을 줄이기 위해, 정 전압 발생용 차지 펌프 회로와 부 전압 발생용 차지 펌프 회로를 공용하는 종래의 기술에 있어서는, SOI 기판을 이용하기 때문에 통상의 실리콘 기판을 사용하는 경우에 비해, 제조 비용이 상승된다고 하는 문제점이 있었다.
이 문제를 해결하기 위해, 다이오드로서 폴리실리콘을 이용한 PN 접합형 다이오드(이하, 폴리 다이오드 소자라고 칭함)를 이용한 경우에는, MOS 다이오드를 이용한 경우에 발생되는 문제, 즉, 래치업 등의 문제는 없다. 그러나, 알루미늄 배선이 폴리 다이오드 소자와 직접 전기적으로 접촉하고 있는 등의 구조가 취해지고 있었기 때문에, 잘 알려져 있는 바와 같이, 알루미늄 배선과 폴리 다이오드 소자의 계면에서 반응이 일어나서, 그것에 의해 접촉 저항이 변동되고, 나아가서는, 폴리 다이오드 소자(2)의 특성이 변동된다라고 하는 결점이 있었다. 또한, 종래의 폴리 다이오드 소자의 다른 결점으로서는, 서지 등의 전기적 노이즈에 약하다고 하는 문제점이나 오염에 약하다고 하는 결점이 있었다.
본 발명의 목적은 제조 공정을 종래의 플래시 메모리 등에 사용되는 것과 크게 바꾸지 않으면서도, 성능이 개선된 폴리 다이오드 소자를 이용함으로써, 칩 내에서의 점유 면적을 줄일 수 있는 정전위와 부전위를 발생시킬 수 있는 차지 펌프 회로를 제공하는 것이다.
본 발명의 다른 목적은 제조 공정을 종래의 플래시 메모리 등에 채택되는 것과 크게 바꾸지 않고, 성능이 개선된 폴리 다이오드 소자를 이용함으로써, 정전위와 부전위를 발생시킬 수 있는 차지 펌프 회로를 실현할 수 있고, 칩 면적을 줄일 수있음과 동시에, 차지 펌프에 필요한 캐패시터가 부유 게이트재와 컨트롤 게이트재를 양 전극으로서 용이하게 형성하는 것이 가능해지는 불휘발성 반도체 기억 장치를 제공하는 것이다.
본 발명은 요약하면, 반도체 기판 상에 설치되는 차지 펌프 회로로서, 제1 전원 노드와, 제2 전원 노드와, 펌프부와, 제1 출력 노드와, 제2 출력 노드와, 동작 모드 변환 회로를 구비한다.
제1 전원 노드는 제1 전원 전위를 받는다. 제2 전원 노드는 제1 전원 전위보다 낮은 제2 전원 전위를 받는다. 펌프부는 제1 및 제2 내부 노드를 갖고, 클럭 신호에 의해 구동되어 제2 내부 노드의 전위를 제1 내부 노드의 전위보다 높게 한다. 펌프부는 제1 내부 노드로부터 제2 내부 노드를 향해 순 방향이 되도록 설치되는 제1 폴리 다이오드 소자와, 순방향을 갖고, 제1 폴리 다이오드 소자와 직렬로 접속되는 제2 폴리 다이오드 소자와, 제1 전극이 제1, 제2 폴리 다이오드 소자의 접속 노드에 접속되어 제2 전극에 클럭 신호가 공급되는 캐패시터를 포함한다. 제1 출력 노드는 펌프부에 의해 제2 전원 전위보다 낮은 제1 출력 전위가 공급된다. 제2 출력 노드는 펌프부에 의해 제1 전원 전위보다 높은 제2 출력 전위가 공급된다. 동작 모드 변환 회로는 제1 내부 노드, 제2 내부 노드, 제1 출력 노드 및 제2 출력 노드에의 전위의 공급을 제어한다. 동작 모드 변환 회로는 제1 동작 모드에 있어서는, 제2 전원 전위를 제2 내부 노드에 공급하고, 제1 출력 전위를 제1 내부 노드로부터 제1 출력 노드에 공급하고, 제2 동작 모드에 있어서는, 제1 전원 전위를 제1 내부 노드에 공급하고, 제2 내부 노드로부터 제2 출력 노드에 제2 출력 전위를 공급한다.
본 발명의 다른 양상에 따르면, 반도체 기판 상에 설치되는 불휘발성 반도체기억 장치로서, 불휘발성 반도체 소자와, 차지 펌프 회로를 구비한다.
불휘발성 반도체 소자는 컨트롤 게이트와 부유 게이트를 갖는다. 차지 펌프회로는 기억 및 소거 동작을 위해 불휘발성 반도체 소자에 소정의 전위를 공급한다. 차지 펌프 회로는, 제1 전원 전위를 받는 제1 전원 노드와, 제1 전원 전위보다 낮은 제2 전원 전위를 받는 제2 전원 노드와, 제1 및 제2 내부 노드를 갖고, 클럭신호에 의해 구동되고 제2 내부 노드의 전위를 제1 내부 노드의 전위보다 높게 하는 펌프부를 포함한다. 펌프부는 제1 내부 노드로부터 제2 내부 노드를 향해 순방향이 되도록 설치되는 제1 폴리 다이오드 소자와, 순방향을 갖고, 제1 폴리 다이오드소자와 직렬로 접속되는 제2 폴리 다이오드 소자와, 제1 전극이 제1, 제2 폴리 다이오드 소자의 접속 노드에 접속되고 제2 전극에 클럭 신호가 공급되는 캐패시터를 갖는다. 차지 펌프 회로는 펌프부에 의해 제2 전원 전위보다 낮은 제1 출력 전위가 공급되는 제1 출력 노드와, 펌프부에 의해 제1 전원 전위보다 높은 제2 출력 전위가 공급되는 제2 출력 노드와, 제1 내부 노드, 제2 내부 노드, 제1 출력 노드 및 제2 출력 노드에의 전위의 공급을 제어하는 동작 모드 변환 회로를 더 포함한다. 동작 모드 변환 회로는 제1 동작 모드에 있어서는, 제2 전원 전위를 제2 내부 노드에 공급하고, 제1 출력 전위를 제1 내부 노드로부터 제1 출력 노드에 공급하고, 제2 동작모드에 있어서는, 제1 전원 전위를 제1 내부 노드에 공급하고, 제2 내부 노드로부터 제2 출력 노드에 제2 출력 전위를 공급한다.
따라서, 본 발명의 주된 이점은, 제조 공정을 종래의 플래시 메모리 등에 채택되는 것과 크게 바꾸지 않고, 성능이 개선된 폴리 다이오드 소자를 이용함으로써, 정전위와 부전위를 발생시킬 수 있는 차지 펌프 회로를 실현할 수 있기 때문에, 칩 내에서 차지하는 면적을 줄일 수 있다.
본 발명의 다른 이점은, 불휘발성 반도체 기억 장치에서, 차지 펌프에 필요한 캐패시터를 용이하게 형성할 수 있는 것이다.
도 1은 본 발명의 실시예에 따른 차지 펌프 회로를 구비하는 반도체 장치의 구성을 나타낸 블럭도.
도 2는 도 1에 있어서의 정부 전압 발생 회로(14)의 구성을 설명하기 위한 블럭도.
도 3은 도 2에 있어서의 차지 펌프 회로(40)의 동작을 설명하기 위한 등가 회로도.
도 4는 도 3에 도시한 차지 펌프 회로의 동작 상태와 SW1∼SW4의 ON/OFF 상태와의 대응 관계를 나타낸 도면.
도 5는 도 3에서 도시한 차지 펌프 회로(40)의 회로 구성을 설명하기 위한 회로도.
도 6은 도 5에 도시한 차지 펌프 회로(40)의 동작 상태와 각 제어 입력 신호와의 대응 관계를 나타낸 도면.
도 7은 도 5에 도시한 차지 펌프 회로(40)의 부 전압 VN 발생 시의 동작을 설명하기 위한 동작 파형도.
도 8은 도 5에 도시한 차지 펌프 회로(40)의 정 전압 VPS 발생 시의 동작을 설명하기 위한 동작 파형도.
도 9는 도 5에 있어서의 정 리셋트 회로(70)의 구성을 나타낸 회로도.
도 10은 도 9에 도시한 정 리셋트 회로(70)의 동작을 설명하기 위한 동작 파형도.
도 11은 도 5에 있어서의 부 리셋트 회로(52)의 구성을 나타낸 회로도.
도 12는 도 11에 도시한 부 리셋트 회로(52)의 동작을 설명하기 위한 동작 파형도.
도 13은 도 5에 있어서의 다이오드(54∼60)로서 이용되는 폴리 다이오드 소자의 구조를 나타낸 평면도.
도 14는 도 13에 도시한 폴리 다이오드 소자의 단면을 나타낸 단면도
도 15는 도 13에 도시한 폴리 다이오드 소자의 등가 회로를 나타낸 회로도.
도 16은 도 13에 도시한 폴리 다이오드 소자의 전기적 특성을 나타낸 도면.
도 17은 도 13에 도시한 폴리 다이오드 소자의 전기적 특성을 나타낸 도면.
도 18은 도 13에 도시한 폴리 다이오드 소자의 제조 공정을 설명하기 위한 반도체 장치의 단면도.
도 19는 도 18에 도시한 반도체 장치의 제1 제조 공정에 있어서의 단면도.
도 20은 도 18에 도시한 반도체 장치의 제2 제조 공정에 있어서의 단면도.
도 21은 도 18에 도시한 반도체 장치의 제3 제조 공정에 있어서의 단면도.
도 22는 도 18에 도시한 반도체 장치의 제4 제조 공정에 있어서의 단면도.
도 23은 도 18에 도시한 반도체 장치의 제5 제조 공정에 있어서의 단면도.
도 24는 도 18에 도시한 반도체 장치의 제6 제조 공정에 있어서의 단면도.
도 25는 도 18에 도시한 반도체 장치의 제7 제조 공정에 있어서의 단면도.
도 26은 도 18에 도시한 반도체 장치의 제8 제조 공정에 있어서의 단면도.
도 27은 실시예 1의 변형예 1에서 캐패시터(62∼68)로서 이용되는 용량 소자의 단면을 나타낸 개략도.
도 28은 실시예 1의 변형예 2에서 캐패시터(62∼68)로서 이용되는 용량 소자의 단면을 나타낸 개략도.
도 29는 실시예 1의 변형예 3에서 캐패시터(62∼68)로서 이용되는 용량 소자의 단면을 나타낸 개략도.
도 30은 실시예 1의 변형예 4에서 캐패시터(62∼68)로서 이용되는 용량 소자의 단면을 나타낸 개략도.
도 31은 실시예 1의 변형예 5에서 캐패시터(62∼68)로서 이용되는 용량 소자의 단면을 나타낸 개략도.
도 32는 실시예 1의 변형예 6에 있어서의 차지 펌프 회로부의 배치를 나타낸 개략도.
도 33은 실시예 1의 변형예 7에 있어서의 차지 펌프 회로부의 배치를 나타낸 개략도.
도 34는 실시예 1의 변형예 8에 있어서의 차지 펌프 회로부의 배치를 나타낸 개략도.
도 35는 도 34에 있어서의 X1-X2 단면에서의 구조를 나타낸 개략 단면도.
도 36은 도 34에 있어서의 Y1-Y2 단면에서의 구조를 나타낸 개략 단면도.
도 37은 실시예 1의 변형예 9에 있어서의 차지 펌프 회로부의 배치를 나타낸 개략도.
도 38은 실시예 2에 있어서의 차지 펌프 회로의 구성을 나타낸 회로도.
도 39는 도 38에 도시한 차지 펌프 회로의 동작 상태와 각 제어 입력 신호와의 대응 관계를 나타낸 도면.
도 40은 실시예 3에 있어서의 차지 펌프 회로의 구성을 나타낸 회로도.
도 41은 도 40에 있어서의 접속 회로(544)의 구성을 나타낸 회로도.
도 42는 도 40에 있어서의 접속 회로(542)의 구성을 나타낸 회로도.
도 43은 도 40에 도시한 차지 펌프 회로의 동작 상태와 각 제어 입력 신호와의 대응 관계를 나타낸 도면.
도 44a 및 도 44b는 종래의 플래시 메모리에 있어서의 각 모드에서의 메모리셀에 공급되는 전압을 설명하기 위한 도면.
도 45는 종래의 플래시 메모리에 있어서의 각 모드에서의 차지 펌프 회로가 발생하는 전압을 설명하기 위한 도면.
도 46은 종래의 정부 양 전위 발생용 차지 펌프 회로의 구성을 나타낸 회로도.
도 47은 도 46에 있어서의 다이오드(801∼807)로서 이용되는 다이오드 소자의 구조를 설명하기 위한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 기록/소거 제어 회로
6 : VPL 발생 회로
7 : VPS 발생 회로
8 : VN 발생 회로
11 : 메모리셀 어레이
12 : 로우 디코더
13 : 어드레스 버퍼
14 : 정부전위 발생 회로
15 : 웰 전위 변환 회로
19 : VPM 발생 회로
Q1, Q2 : Y 게이트 트랜지스터
Q3∼Q6 : N채널 MOS 트랜지스터
Q11∼Q18 : 메모리셀
Q7∼Q10 : 셀렉트 게이트
32 : 레지스터
34 : 발진기
40 : 차지 펌프 회로
52 : 부 리셋트 회로
SW1∼SW4, 492∼496 : 스위치
542, 544 : 접속 회로
53 : 전압 발생부
70 : 정 리셋트 회로
54∼60 : 다이오드
62∼68 : 캐패시터
70, 72, 78, 84, il : 인버터
74, 82 : NOR 회로
76, 86, tn0, tn1, tn2 : N채널 MOS 트랜지스터
80, 88, tp0, tp1, tp2 : P채널 MOS 트랜지스터
R1, R2 : 저항
N1∼N20 : 노드
102 : 폴리 다이오드 소자
106 : 부유 게이트
107 : 반도체 기판
112 : 소자 분리 산화막
114 : 층간 절연막
115 : 제1 컨택트홀
116 : 제2 컨택트홀
117: 제1 저항 소자
118 : 제2 저항 소자
119 : 배선층
204, 234 : P웰
210, 226, 228 : N형 불순물 영역
206, 208, 230 : P형 불순물 영역
212, 232 : 게이트 전극
246, 264, 288, 332, 334, 422∼434, 452, 480 : 폴리실리콘 상층 전극
244, 362∼368, 370 : 폴리실리콘 하층 전극
296∼310 : 용량 소자
312∼328 : 다이오드 소자
292, 294 : 웰
346∼360 : P형 영역
362∼368, 370∼377: N형 영역
378∼390 : 알루미늄 배선
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다. 또, 도면 중 동일 부호는 동일 또는 상당 부분을 나타낸다.
[실시예 1]
도 1은 본 발명의 실시예1에 따른 차지 펌프 회로를 구비하는 반도체 장치의 구성을 나타낸 블럭도이다.
도 1에서는, 반도체 장치의 일례로서 플래시 메모리를 나타내고 있고, 설명을 간단하게 하기 위해, 1개의 블럭 내의 메모리셀 어레이는 2×2의 구성으로 간략화하여 나타내고 있다.
기록/소거 제어 회로(1)는 기록 동작 및 소거 동작의 타이밍이나 각 동작 시의 전압의 제어를 행한다. 데이타 입출력 버퍼(2)는 센스 앰프(3)로부터 출력되는 데이타를 데이타 단자 DQr에 출력하고, 또는, 데이타 단자 DQr로부터 입력된 기록 데이타를 기록 회로(4)로 출력한다.
센스 앰프(3)는 Y게이트 트랜지스터 Q1, Q2를 통해 입력된 메모리셀 어레이(11) 내의 메모리셀의 데이타를 증폭하여 데이타 입출력 버퍼(2)로 출력한다.
기록 회로(4)는 데이타 입출력 버퍼(2)로부터 입력된 데이타를 컬럼 래치(17 및 18)에 제공한다. 컬럼 디코더(5)는 어드레스 버퍼(13)로부터의 출력을 받아, Y 게이트 트랜지스터 Q1, Q2를 선택한다. VPM 발생 회로(19)는, 컬럼 래치(17, 18)로 5∼9V의 전압을 공급하고, 이들은, 데이타 "0"에 따라 비트 라인에 5∼9V를 공급한다.
VN 발생 회로(8)는 기록 동작 시에는, 워드선, 로우 디코더(12)에 -11V의 전압을 공급하고, 또한, 소거 동작 시에는, P웰 및 선택 메모리셀의 소스에 -11V의 전압을 공급한다.
셀렉트 게이트 디코더(9)는 어드레스 버퍼(13)로부터의 출력을 받아, 메모리셀 어레이(11) 내의 셀렉트 게이트 Q7∼Q10을 선택한다. 소스선 드라이버(10)는, N채널 MOS 트랜지스터 Q3∼Q6을 포함한다. 소스선 드라이버(10)는 판독 동작 시에 메모리셀의 소스선에 접지 레벨의 전압을 인가하고, 소거 동작 시에 부 전압을 인가한다.
메모리셀 어레이(11)는 메모리셀 Q11∼Q18, 셀렉트 게이트 Q7∼Q10을 포함한다. 메모리셀 어레이(11)에서는, 로우 디코더(12) 및 컬럼 디코더(5)에 의해 선택된 메모리셀에 데이타가 기록되거나, 소거되거나 한다. 로우 디코더(12)는 어드레스 버퍼(13)로부터의 출력을 받아 소정의 워드선을 선택한다. 어드레스 버퍼(13)는 어드레스 단자 Adr로부터 메모리셀 어레이(11) 내의 소정의 메모리셀을 선택하는 어드레스 신호를 받고, 컬럼 어드레스 신호를 컬럼 디코더(5)에 출력하고, 로우 어드레스 신호를 로우 디코더(12)에 출력한다.
웰 전위 전환 회로(15)는 메모리 셀의 소거 시에 P웰에 부의 고전압을 인가하고, 그 밖의 동작 모드 시에 P웰을 접지한다.
트랜스퍼 게이트(16)는 컬럼 래치(17, 18)와 비트선과의 접속을 제어한다. 컬럼 래치(17, 18)는 기록 동작을 래치한다.
VPS 발생 회로(7)는, O. P. 복귀시에 로우 디코더(12)에 6V를 공급한다. 로우 디코더(12)는 이때 워드선에 6V를 공급한다.
VPM 발생 회로(19), VN 발생 회로(8), VPS 발생 회로(7), VPL 발생 회로(6)가 발생하는 전압은, 스위치 회로(20)에 입력되고 각 동작 모드에 따라 로우 디코더(12), 셀렉트 게이트 디코더(9), 컬럼 래치(17, 18), 웰 전위 전환 회로(15)에 제공된다.
도 1에 도시한 반도체 장치는, 동시에 사용되지 않는 VPS 발생 회로(7)와 VN 발생 회로(8)를 공용하여 정부 전압 발생 회로(14)로 하는 점이 종래와 다르다.
도 2는 도 1에 있어서의 정부전위 발생 회로(14)의 구성을 나타낸 블럭도이다. 도 2를 참조하면, 정부전위 발생 회로(14)는 기록/소거 제어 회로(1)의 출력부에 설치된 레지스터(32)로부터 동작 모드 설정 신호 MOD에 따른 제어 신호 VPSRSTE, PUMPE, VNE, VNRSTE를 받아, 정전위 VPS 또는 부전위 VN을 발생한다.
정부전위 발생 회로(14)는 클럭 신호의 근원 신호(source signal)를 발생하는 발진기(34)와, 발진기(34)의 출력과 제어 신호 PUMPE를 받아 클럭 신호 φ를 발생하는 NAND 회로(36)와, 클럭 신호 φ를 받아 반전시켜 클럭 신호 /φ를 발생하는 인버터(38)와, 제어 신호 VPSRSTE, VNE, VNRSTE, INVSTILH와 클럭 신호 φ, /φ를 받아 정전위 VPS 및 부전위 VN을 발생하는 차지 펌프 회로(40)와, 부전위 VN의 전위를 감시하여 제어 신호 INVSTILH를 발생하는 INVSTILH 회로(42)를 포함한다.
도 3은, 도 2에 있어서의 차지 펌프 회로(40)의 동작을 설명하기 위한 등가 회로도이다.
도 3을 참조하면, 차지 펌프 회로(40)는 제어 신호 VNRSTE에 따라서 접지 전위 GND와 부전위 VN을 출력하는 출력 노드 Noutn을 결합하는 부 리셋트 회로(52)와, 출력 노드 Noutn과 노드 N10 간에 접속되는 스위치 SW2와, 전원 전위 Vcc와 노드 N10 간에 접속되는 스위치 SW1과, 내부 노드 N10과 내부 노드 N20 간에 전위차를 발생하는 전압 발생부(53)와, 접지 전위 GND와 노드 N20 간에 접속되는 스위치 SW3과, 제어 신호 VPSRSTE에 따라서 전원 전위 Vcc와 정전위 VPS를 출력하는 출력 노드 Noutp를 결합하는 정 리셋트 회로(70)를 포함한다.
전압 발생부(53)는 애노드와 캐소드가 각각 노드 N10, N12에 접속되는 다이오드(54)와, 애노드와 캐소드가 각각 노드 N12, N14에 접속되는 다이오드(56)와, 애노드와 캐소드가 각각 노드 N16, N18에 접속되는 다이오드(58)와, 애노드와 캐소드가 각각 노드 N18, N20에 접속되는 다이오드(60)와, 클럭 신호 φ가 제공되는 클럭 노드와 노드 N12 간에 접속되는 캐패시터(62)와, 클럭 신호 φ와 상보인 클럭 신호 /φ가 제공되는 상보 클럭 노드와 노드 N14 간에 접속되는 캐패시터(64)와, 클럭 노드와 노드 N16 간에 접속되는 캐패시터(66)와, 상보 클럭 노드와 노드 N18 간에 접속되는 캐패시터(68)를 포함한다.
노드 N14와 노드 N16 간에는 필요로 되는 전압에 따른 단수의 직렬로 접속된 다이오드와, 그 다이오드에 대응하는 캐패시터가 설치된다.
다음에, 차지 펌프 회로(40)의 동작을 간단히 설명한다.
도 4는 도 3에 도시한 차지 펌프 회로의 동작 상태와 SW1∼SW4의 ON/OFF 상태와의 대응 관계를 나타낸 도면이다.
도 3, 도 4를 참조하여, 정전위 VPS를 사용할 때에는, 스위치 SW1이 ON 상태, 스위치 SW2가 OFF 상태로 설정되므로 노드 N10에는 전원 전위 Vcc가 제공된다. 한편, 스위치 SW4가 ON 상태, 스위치 SW3이 OFF 상태로 설정되므로 노드 N20은 출력 노드 Noutp와 접속된다. 또한 부 리셋트 회로(52)는 제어 신호 VNRSTE에 의해 활성화되고 출력 노드 Noutn에는 접지 전위 GND가 제공된다. 정 리셋트 회로(70)는 제어 신호 VPSRSTE에 의해 비활성화되어 출력 노드 Noutp에는 노드 N20의 전위가 제공된다.
클럭 신호 φ, /φ가 입력되면, 클럭 신호 φ, /φ의 진폭 및 다이오드(54∼60)의 단수에 따른 전압이 차지 펌프 동작에 의해 발생하여 노드 N10과 노드 N20 간에는 일정한 전위차가 발생한다. 노드 N10에는 전원 전위 Vcc가 제공되어 있으므로, 노드 N20의 전위는 전원 전위 Vcc보다 높은 일정한 전위로 되어, 정전위 VPS가 얻어진다.
다음에, 부전위 VN을 사용할 때에는, 스위치 SW3이 ON 상태, 스위치 SW4가 OFF 상태로 설정되므로 노드 N20에는 접지 전위 GND가 제공된다. 한편, 스위치 SW2가 ON 상태, 스위치 SW1이 OFF 상태로 설정되므로 노드 N10은 출력 노드 Noutn과 접속된다. 또한 정 리셋트 회로(70)는 제어 신호 VPSRSTE에 의해 활성화되고 출력 노드 Noutp에는 전원 전위 Vcc가 제공된다. 부 리셋트 회로(52)는 제어 신호 VNRSTE에 의해 비활성화되고 출력 노드 Noutn에는 노드 N10의 전위가 제공된다.
클럭 신호 φ, /φ가 입력되면, 클럭 신호 φ, /φ의 진폭 및 다이오드(54∼60)의 단수에 따른 전압이 차지 펌프 동작에 의해 발생하고 노드 N10과 노드 N20 간에는 일정한 전위차가 발생한다. 노드 N20에는 접지 전위 GND가 제공되어 있으므로, 노드 N10의 전위는 접지 전위 GND보다 낮은 일정한 전위로 되어, 부전위 VN이 얻어진다.
도 5는, 도 3에서 도시한 차지 펌프 회로(40)의 회로 구성을 설명하기 위한 회로도이다.
도 5를 참조하면, SW1은 제어 신호 VNE를 받아 반전하는 인버터(78)와, 인버터(78)의 출력 및 제어 신호 INVSTILH를 받는 NOR 회로(82)와, NOR 회로(82)의 출력을 게이트에 받아 인버터(78)의 출력 노드와 출력 노드 Noutn을 접속하는 P채널 MOS 트랜지스터(80)를 포함한다. P채널 MOS 트랜지스터(80)의 백게이트는, 인버터(78)의 출력 노드와 접속되어 있다.
SW2는 제어 신호 VNE를 받아 반전하는 인버터(72)와, 인버터(72)의 출력 및 제어 신호 INVSTILH를 수신하는 NOR 회로(74)와, NOR 회로(74)의 출력을 게이트에 받고 노드 N10과 출력 노드 Noutn을 접속하는 N채널 MOS 트랜지스터(76)를 포함한다. N채널 MOS 트랜지스터(76)의 백게이트는 출력 노드 Noutn과 접속되어 있다.
SW4는 제어 신호 VNE를 게이트에 수신하고, 노드 N20과 출력 노드 Noutp 간에 접속된 P채널 MOS 트랜지스터(88)를 포함한다. P채널 MOS 트랜지스터(88)의 백게이트는, 출력 노드 Noutp와 접속되어 있다.
SW3은 제어 신호 VNE를 받아 반전하는 인버터(84)와, 제어 신호 VNE를 게이트에 받아 인버터(84)의 출력 노드와 출력 노드 Noutn을 접속하는 P채널 MOS 트랜지스터(80)를 포함한다.
다른 구성은 도 3의 경우와 동일하므로 설명은 반복하지 않는다.
도 6은 도 5에 도시한 차지 펌프 회로(40)의 동작 상태와 각 제어 신호와의 대응 관계를 나타낸 도면이다.
도 6을 참조하면, 차지 펌프 회로(40)에 있어서 정전위 VPS가 사용되는 경우의 제어 신호 VNE, INVSTILH, VPSRSTE, VNRSTE는 각각 "L", "L", "L"(비활성), "H"(활성) 레벨로 설정된다.
또한 부전위 VN이 사용되는 경우에는, 제어 신호 VNE, INVSTILH, VPSRSTE, VNRSTE는 각각 "H", "L" → "H", "H" (활성), "L"(비활성) 레벨로 설정된다.
다음에 도 6에서 도시한 설정 조건을 동작 파형도로 나타내어 설명한다.
도 7은 도 5에 도시한 차지 펌프 회로(40)의 부전위 VN 발생 시의 동작을 설명하기 위한 동작 파형도이다.
도 5, 도 7을 참조하여, 시각 t1에 있어서, 부전위 VN을 출력하기 위한 제어 신호 VNE를 "L" 레벨로부터 "H"레벨로 상승시키는 스위치 SW1∼SW4를 부전위 VN 출력용으로 전환한다.
시각 t2에 있어서 제어 신호 VPSRSTE가 "L" 레벨로부터 "H" 레벨로 상승하고, 정 리셋트 회로(70)는 활성화된다. 출력 노드 Noutp의 전위는 전원 전위 Vcc로 되어, 리셋트 상태로 된다.
한편, 제어 신호 VNRSTE는 접지 전위로 유지되고 부 리셋트 회로(52)는 비활성 상태로 되고 출력 노드 Noutn은 리셋트 해제 상태로 되어 있다.
시각 t3에 있어서, 도 2에 나타낸 제어 신호 PUMPE가 활성화되고, 발진기(34)로부터의 근원 신호로부터 생성되는 클럭 신호가 차지 펌프 회로(40)로 입력된다. 클럭 신호 φ, /φ가 입력됨으로써 차지 펌프가 활성화하고 출력 노드 Noutn의 전위는 점차 강하하기 시작한다.
시각 t4에 있어서, 출력 노드 Noutn의 전위인 부전위 VN이 -5V에 도달하면, 도 2의 INVSTILH 회로(42)의 기능에 의해 제어 신호 INVSTILH가 "L"레벨로부터 "H"레벨로 전환된다.
시각 t4로부터 일정 시간 경과하면, 부전위 VN은 일정한 전위로 안정된다.
도 8은, 도 5에 도시한 차지 펌프 회로(40)의 정전위 VPS 발생 시의 동작을 설명하기 위한 동작 파형도이다.
도 5, 도 8을 참조하여, 정전위 VPS 출력 시에 있어서는, 제어 신호 VNE는 접지 전위로 설정되고 스위치 SW1∼SW4는 정전위 VPS 출력용으로 전환된다. 또한, 제어 신호 VPSRSTE는 접지 전위 GND로 설정되고 정 리셋트 회로(70)는 비활성화 상태로 되고 출력 노드 Noutp는 리셋트 해제 상태로 되어 있다.
시각 t1에 있어서, 제어 신호 VNRSTE가 "L"레벨로부터 "H" 레벨로 상승하고, 부 리셋트 회로(52)가 활성화하고 출력 노드 Noutn은 리셋트 상태로 되어 접지 전위 GND에 고정된다.
시각 t2에 있어서, 도 2에 도시한 제어 신호 PUMPE가 활성화되어 클럭 신호가 차지 펌프 회로(40)에 입력된다. 그렇게 하면 출력 노드 Noutp의 전위인 정전위 VPS는 전원 전위 Vcc로부터 점차 상승하기 시작한다. 그리고 일정 시간 경과하면 정전위 VPS는 소정의 전위로 되어 안정된다.
제어 신호 INVSTILH는 이상의 동작 중에는 "L" 레벨인 상태 그대로이다.
도 9는 도 5에 있어서의 정 리셋트 회로(70)의 구성을 나타낸 회로도이다.
도 9를 참조하면, 정 리셋트 회로(70)는 출력 노드 Noutp와 접지 전위 GND 간에 직렬로 접속되는 P채널 MOS 트랜지스터 tp2, 저항 R1, N채널 MOS 트랜지스터 tn0과, 게이트가 노드 N1에 접속되고, 정전위 VPS를 출력하는 출력 노드 Noutp와 전원 전위 Vcc 간에 접속되는 P채널 MOS 트랜지스터 tp1을 포함한다. 노드 N1은 저항 R1과 N채널 MOS 트랜지스터 tn0의 접속 노드이다.
N채널 MOS 트랜지스터 tn0의 게이트 및 P채널 MOS 트랜지스터 tp2의 게이트는 제어 신호 VPSRSTE를 수신한다.
N채널 MOS 트랜지스터 tn0의 백게이트는 접지 전위에 결합되어 있다. P채널 MOS 트랜지스터 tp1, tp2의 백게이트는 함께 출력 노드 Noutp에 접속되어 있다.
도 10은 도 9에 도시한 정 리셋트 회로(70)의 동작을 설명하기 위한 동작 파형도이다.
도 9, 도 10을 참조하면, 시각 t1에서, 제어 신호 VPSRSTE가 상승하면 N채널 MOS 트랜지스터 tn0은 도통 상태가 되고 노드 N1의 전위는 고전위 VPS로부터 0V로 빠르게 강하한다. 그렇게 하면 P채널 MOS 트랜지스터 tp1이 도통 상태가 되고 출력 노드 Noutp의 전위는 VPS로부터 Vcc를 향해 강하하기 시작한다. 출력 노드 Noutp의 전위가 충분히 강하될 때까지는 P채널 MOS 트랜지스터 tp2는 아직 도통 상태에 있으므로, 노드 N2의 전위는 출력 노드의 전위를 따라 내려 간다.
출력 노드 Noutp의 전위가 어느 정도 내려 가면 P채널 MOS 트랜지스터 tp2는 비도통 상태로 되고, 노드 N2의 전위는 접지 전위 GND를 향해 다시 저하한다.
충분한 시간이 경과하면, 출력 노드의 전위는 전원 전위 Vcc에, 노드 N2의 전위는 접지 전위로 되어 각각 안정되고, 출력 노드 Noutp의 리셋트가 걸린 상태로 된다.
도 11은 도 5에 있어서의 부 리셋트 회로(52)의 구성을 나타낸 회로도이다.
도 11을 참조하여, 부 리셋트 회로(52)는 노드 N5에 입력되는 제어 신호 VNRSTE를 수신하여 반전하는 인버터 i1과, 출력 노드 Noutn과 노드 N5 간에 직렬로 접속되는 N채널 MOS 트랜지스터 tn2, 저항 R2, P채널 MOS 트랜지스터 tp0과, 게이트가 노드 N3에 접속되고, 부전위 VN을 출력하는 출력 노드 Noutn과 접지 전위 GND 간에 접속되는 N채널 MOS 트랜지스터 tn1을 포함한다. 노드 N3은 저항 R2와 P채널 MOS 트랜지스터 tp0의 접속 노드이다.
N채널 MOS 트랜지스터 tn2의 게이트에는 인버터 i1의 출력 신호가 제공되어 있다. P채널 MOS 트랜지스터 tp0의 게이트에는 접지 전위 GND가 제공되어 있다.
P채널 MOS 트랜지스터 tp0의 백게이트는 노드 N5에 접속된다. N채널 MOS 트랜지스터 tn1, tn2의 백게이트는 함께 출력 노드 Noutn에 접속되어 있다.
도 12는 도 11에 도시한 부 리셋트 회로(52)의 동작을 설명하기 위한 동작 파형도이다.
도 11, 도 12를 참조하면, 시각 t1에서, 제어 신호 VNRSTE가 상승하면 N5의 전위는 전원 전위 Vcc로 된다. 게이트가 접지되어 있는 P채널 MOS 트랜지스터 tp0은 도통 상태가 되고 노드 N3의 전위는 부전위 VN으로부터 전원 전위 Vcc까지 빠르게 상승한다. 그렇게 하면 N채널 MOS 트랜지스터 tn1이 도통 상태로 되고 출력 노드 Noutn의 전위는 VN으로부터 0V로 오르기 시작한다. 출력 노드 Noutn의 전위가 충분히 상승될 때까지는 N채널 MOS 트랜지스터 tn2는 아직 도통 상태에 있으므로, 노드 N4의 전위는 출력 노드의 전위를 따라 상승한다.
출력 노드 Noutn의 전위가 어느 정도 상승되면 N채널 MOS 트랜지스터 tn2는 비도통 상태로 되고, 노드 N4의 전위는 전원 전위 Vcc를 향해 더욱 상승한다.
충분한 시간이 경과하면, 출력 노드의 전위는 전원 전위 0V로, 노드 N4의 전위는 전원 전위 Vcc로 되어 각각 안정되고, 출력 노드 Noutn의 리셋트가 걸린 상태로 된다.
도 13은 도 5에 있어서의 다이오드(54∼60)로서 이용되는 폴리 다이오드 소자의 구조를 나타낸 평면도이다.
도 14는 도 13에 도시한 폴리 다이오드 소자의 A-A 단면을 나타낸 단면도이다.
도 14를 참조하면, 폴리 다이오드 소자는 P형 불순물 영역(135)과, P형 불순물 영역(135)에 접촉하는 N형 불순물 영역(136)과 N형 불순물 영역(136)보다도 농도가 높은 N형 불순물 영역(137)을 포함한다. 배리어 메탈막(132)과 텅스텐 플러그(133)를 통해, 알루미늄 배선(119)이 P형 불순물 영역(135) 및 N형 불순물 영역(137)에 접속되어 있다.
도 15는 도 13에 도시한 폴리 다이오드 소자의 등가 회로를 나타낸 회로도이다.
도 15를 참조하면, PN 다이오드의 양측에 저항 R을 추가함으로써, 서지 등의 전기 노이즈가 인가된 경우에서도, 다이오드의 전후에 설치된 저항 R에 의한 전압 강하에 의해, 다이오드에 직접 걸리는 전압은 경감되어 파괴되기 어렵게 된다.
도 16, 도 17은, 도 13에 도시된 폴리 다이오드 소자의 전기적 특성을 나타낸 도면이다.
도 16은, 종축 log 스케일의 I(전류) - V(전압) 특성을 나타내고, 도 17은 종축 선형 스케일의 I-V 특성을 나타낸다.
도 18은 도 13에 도시한 폴리 다이오드 소자의 제조 공정을 설명하기 위한 반도체 장치의 단면도이다.
도 18을 참조하여, 반도체 기판(107) 상에 불휘발성 반도체 기억 소자(108)와 메모리셀용 트랜지스터(109)와 주변 PMOS 트랜지스터(110)와 주변 NMOS 트랜지스터(111)와 폴리 다이오드 소자(102)가 설치되어 있다(또, 도면 중, 불휘발성 반도체 기억 소자(108)는 워드선 방향의 단면도를 나타내고 있고, 메모리셀용 트랜지스터(109)는 비트선 방향의 단면도를 나타내고 있다. 이하의 도면에 있어서도 동일하다).
불휘발성 반도체 기억 소자(108)는 N형 폴리실리콘으로 형성된 부유 게이트(106)와, 부유 게이트(106)를 피복하도록 반도체 기판(107) 상에 설치된, 산화막과 질화막의 다층막으로 이루어지는 인터폴리 절연막(111)과, 인터폴리 절연막(111)을 통해서, 부유 게이트(106)를 덮도록 설치된, 그 하층이 N형 폴리실리콘이고, 그 상층이 메탈 실리사이드인 컨트롤 게이트(105)를 포함한다.
폴리 다이오드 소자(102)는 반도체 기판(107)의 주표면에 설치된 소자 분리 산화막(112)을 포함한다. 소자 분리 산화막(112) 상에, P형층과 N형층을 갖는 PN 접합용 폴리실리콘층(113)이 설치되어 있다. PN 접합용 폴리실리콘층(113)을 덮도록, 반도체 기판(107) 상에 층간 절연막(114)이 설치되어 있다. 층간 절연막(114) 중에, P형층을 노출시키는 제1 컨택트홀(115)과, N형층을 노출시키는 제2 컨택트홀(116)이 설치되어 있다.
제1 컨택트홀(115) 내에, P형층에 접속된, 배리어 메탈 및 텅스텐 플러그로 이루어지는 제1 저항 소자(117)가 설치되어 있다. 제2 컨택트홀(116) 내에, N형층에 접속된, 배리어 메탈 및 텅스텐 플러그로 이루어지는 제2 저항 소자(118)가 설치되어 있다. 제1 저항 소자(117)를 통해, P형층에 배선층(119)이 접속되어 있다. 제2 저항 소자(118)를 통해, N형층에 배선층(119)이 접속되어 있다.
제1 저항 소자(117) 및 제2 저항 소자(118)의 존재에 의해, 서지 등의 전기적 노이즈에 강한, 폴리 다이오드 소자가 된다.
이하, 이 폴리 다이오드 소자를 제조하기 위한 공정에 대해 설명한다.
도 19는 도 18에 도시한 반도체 장치의 제1 제조 공정에 있어서의 단면도이다.
도 19를 참조하여, 실리콘 기판(107)의 주표면에 소자 분리 산화막(112)과 P웰과 N웰을 형성한다.
도 20은 도 18에 도시한 반도체 장치의 제2 제조 공정에 있어서의 단면도이다.
도 20을 참조하여, 열산화법에 의해 메모리셀의 터널 산화막(120)을 형성한다. 감압 CVD법에 의해, 인 농도가 대개 1×1020atoms/㎤ 정도(5×1019atoms/㎤∼2×1020atoms/㎤의 범위에서 사용할 수 있음)의 인이 도핑된 N형 다결정 폴리실리콘을, 두께 약 100㎚만큼 퇴적한다(이하, 이것을 부유 게이트재라고 함).
사진 제판을 거쳐서, 부유 게이트재의 에칭을 행하고, 메모리셀 어레이부에서는 부유 게이트재를 비트선 방향으로 스트라이프형으로 가공하고, 부유 게이트(106)를 얻는다. 주변 회로부에서는, 부유 게이트재를, 폴리 다이오드 소자의 모체부(121)의 형상으로 가공한다. 그 밖의 부분의 부유 게이트재는 전부 제거한다.
도 21은, 도 18에 도시한 반도체 장치의 제3 제조 공정에 있어서의 단면도이다
도 21을 참조하여, 부유 게이트(106)를 피복하도록, 반도체 기판(107) 상에 인터폴리 절연막(산화막/질화막/산화막의 3층 구조, 산화막 환산막 두께로 150∼200㎚ 정도: 122)를 형성한다. 그 후, 사진 제판을 거쳐서, 레지스트(123)를 이용하여 모체부(121)를 제외한 주변 회로부의 인터폴리 절연막을 제거한다.
도 22는 도 18에 도시한 반도체 장치의 제4 제조 공정에 있어서의 단면도이다.
도 21, 도 22를 참조하여, 레지스트(123)를 제거 후에, 열산화에 의해 주변 회로용 MOS 트랜지스터용의 게이트 산화막(124)을 형성한다. 그 후, 폴리 다이오드의 모체부(121)에 있어서도, 인터폴리 절연막을 제거한다.
다음에, 컨트롤 게이트재(텅스텐 폴리사이드: 텅스텐 실리사이드/인 도핑 N형 다결정 폴리실리콘=100㎚/100㎚ 막 두께)를 퇴적하고, 사진 제판을 거쳐, 에칭을 행하고, 메모리셀부에 있어서는 컨트롤 게이트(105)를 형성함과 동시에, 주변 회로부에서는 주변 회로용 MOS 트랜지스터 게이트(125)를 형성한다. 폴리 다이오드 소자가 되는 모체부(121) 상에 피착된 컨트롤 게이트재는, 이 때 제거된다.
도 23은 도 18에 도시한 반도체 장치의 제5 제조 공정에 있어서의 단면도이다.
도 22, 도 23을 참조하여, 메모리 셀 내에 있어서, 컨트롤 게이트(105)를 마스크로 하여, 인터폴리 절연막(111)과, 그 하부의 부유 게이트재(106)를 에칭한다. 그 후, 이온 주입에 의해 메모리 셀의 소스·드레인 영역(127)을 형성하고, 이것에 의해 메모리셀을 완성시킨다.
메모리셀부와 NMOS 트랜지스터부를 덮는 레지스트 패턴(128)을 형성하고, 주변 회로용 PMOS 트랜지스터의 P+ 확산층 형성을 위한 P+ 주입(붕소 또는 BF2)시에, 폴리 다이오드 소자가 되는 모체부(121)의 일부 영역에도, BF2이온을, 20KeV, 2∼4×1015atoms/㎠ 정도 주입한다. 주입 영역은 N형으로부터 P형으로 반전하고, PN 접합이 형성된다.
레지스트 패턴(128)을 제거한다.
도 24는 도 18에 도시한 반도체 장치의 제6 제조 공정에 있어서의 단면도이다.
도 24를 참조하여, 메모리셀부 주변 PMOS 트랜지스터부 및 폴리 다이오드 소자가 되는 모체부(121)의 일부를 덮는 레지스트 패턴(129)을, 실리콘 기판(107) 상에 형성한다. 레지스트 패턴(129)을 마스크로 하여, 주변 회로용 NMOS 트랜지스터의 N+ 확산층 형성을 위한 N+ 주입(비소 또는 인) 시에, 폴리 다이오드 소자가 되는 모체부(121)의 일부 영역에, As 이온을, 50KeV, 2∼4×1015atoms/㎠ 정도 주입을 행하고, N형 영역의 가로 방향의 저항을 내린다.
도 25는 도 18에 도시한 반도체 장치의 제7 제조 공정에 있어서의 단면도이다.
도 25를 참조하여, 실리콘 기판(107) 상에 층간 절연막(114)을 형성하고, 사진 제판, 에칭 기술을 통해, 층간 절연막(114) 중에, PMOS 트랜지스터의 소스·드레인의 표면 및 NMOS 트랜지스터의 소스·드레인 영역의 표면 및 폴리 다이오드 소자의 N 표면 및 P 표면을 노출시키는 컨택트홀(131)을 형성한다.
도 26은 도 18에 도시한 반도체 장치의 제8 제조 공정에 있어서의 단면도이다.
도 25, 도 26을 참조하여, 컨택트홀(131)의 저면 및 측벽을 피복하도록, TiSi2/TiN으로 이루어지는 배리어 메탈막(132)을 형성한다. 실리콘 기판(107) 상 전면에, 텅스텐막을 CVD법에 의해 퇴적한다. 얻어진 텅스텐막의 전면을 에칭함으로써 텅스텐 플러그(133)를 컨택트홀(131) 내에 매립한다. 이에 따라, 폴리 다이오드 소자(102)가 완성된다. 계속해서, 알루미늄 배선재를 실리콘 기판(107) 상에 퇴적하고, 사진 제판, 에칭 정도를 거쳐서 알루미늄 배선(119)을 형성하면, 불휘발성 반도체 기억 장치가 완성된다.
또, 상기 실시예에서는, 폴리 다이오드 소자의 재료로서, 부유 게이트재를 이용하였다. 그리고, 폴리 다이오드부의 P+ 전극을 형성하기 위해, 주변 PMOS 트랜지스터의 P+ 이온 주입을 이용하였다. 또한, 폴리 다이오드의 N+ 전극부의 저항을 저감시키기 위해, 주변 NMOS 트랜지스터의 N+ 주입을 이용하였다. 따라서, 폴리 다이오드 소자를 형성하기 위해, 어떠한 여분의 공정도 추가할 필요가 없다.
또한, 이 변형으로서, 다음과 같은 실시예도 가능하다. 폴리 다이오드 소자의 재료로서, 부유 게이트재를 이용한다. P+ 전극 형성을 위해, 주변 PMOS 트랜지스터의 P+ 이온 주입을 이용한다. N+ 전극부의 저항 저감으로서, 메모리셀의 소스·드레인 영역을 형성하기 위한 N+ 이온 주입을 이용한다. 이와 같이 하여도, 폴리 다이오드 소자를 형성할 수 있다. 이 실시예에 있어서도, 폴리 다이오드 소자를 형성하기 위해서, 어떠한 여분의 공정도 추가하지 않으므로, 여분의 비용이 들지 않는다.
또한, NMOS형 메모리셀 트랜지스터의 소스·드레인 영역을 형성하기 위한 N+ 이온 주입과 동시에, 폴리 다이오드 소자의 N+ 전극을 형성하여도 좋다.
[실시예 1의 변형예 1]
도 27은 실시예 1의 변형예 1에 있어서, 도 5에 도시한 캐패시터(62∼68)로서 이용되는 용량 소자의 단면을 나타내는 개략 단면을 나타낸 개략도이다.
도 27을 참조하면, 이 용량 소자는 P기판(202) 상에 설치된 N웰(204) 중에 형성되는 P채널 MOS 트랜지스터이다.
N웰(204) 상에는 P형 불순물 영역(206, 208) 및 N형 불순물 영역(210)이 형성된다. P형 불순물 영역(206과 208)에 끼워지는 영역 상에는 게이트 전극(212)이 설치되어 있다.
P형 불순물 영역(206, 208) 및 N형 불순물 영역(210)에 클럭 신호 φ 또는 /φ가 제공되어 있고, 게이트 전극(212)은 폴리 다이오드 소자의 접속 노드에 접속된다.
도 27과 같은 용량 소자는, 게이트-소스간 전압 Vgs가 정인 경우에는 게이트 산화막 두께(대개 100Å)에 의해 용량치가 정해진다. 또한, 게이트-소스 간 전압 Vgs가 임계치보다 절대치가 큰 부의 경우에도 반전층이 형성되고 게이트 산화막 두께에 의해 용량치가 정해진다. 도 27에서는, P채널 MOS 트랜지스터의 단면도를 나타내었지만 MOS-소스 구조를 갖고 있으면 MOS 트랜지스터가 아니더라도 좋다.
이러한 용량 소자를 이용함으로써, 전극 간에 정 방향의 전압이 걸린 경우이거나 부 방향의 전압이 걸린 경우에도 큰 용량치를 얻을 수 있다.
[실시예 1의 변형예 2]
도 28은 실시예 1의 변형예 2에서 도 5에 도시한 캐패시터(62∼68)로서 이용되는 용량 소자의 단면을 나타내는 개략도이다.
도 28을 참조하면, 실시예 1의 변형예 2에서 이용되는 용량 소자는, P기판(222) 상에 설치된 N웰(224) 내에 더 설치된 P웰(234) 상에 설치되는 N채널 MOS 트랜지스터이다.
P웰(234) 상에는, N형 불순물 영역(226, 228) 및 P형 불순물 영역(230)이 설치된다. N형 불순물 영역(226과 228)에 끼워진 영역 상에는 게이트 전극(232)이 형성되어 있다.
N형 불순물 영역(226, 228, 236) 및 p형 불순물 영역(230)에는 클럭 신호 φ 또는 클럭 신호 /φ가 제공되고, 게이트 전극(232)은 폴리 다이오드 소자의 접속 노드에 접속된다.
도 28과 같은 용량 소자는, 게이트-소스 간 전압 Vgs가 정인 경우에는 반전층이 형성되고 게이트 산화막 두께(대개 100Å)에 의해 용량치가 정해진다. 또한, 게이트- 소스간 전압 Vgs가 임계치보다 절대치가 큰 부의 경우에도 게이트 산화막 두께에 의해 용량치가 정해진다. 도 28에서는, N채널 MOS 트랜지스터의 단면도를 나타내었지만 MOS-소스 구조를 갖고 있으면 MOS 트랜지스터가 아니더라도 좋다.
이와 같은 용량 소자를 이용함으로써, 전극 간에 정 방향의 전압이 걸린 경우에도 부 방향의 전압이 걸린 경우에도 큰 용량치를 얻을 수 있다.
[실시예 1의 변형예 3]
도 29는, 실시예 1의 변형예 3에 있어서 도 5에 도시한 캐패시터(62∼68)로서 이용되는 용량 소자의 단면을 나타낸 개략도이다.
도 29를 참조하면, 실시예 1의 변형예 3에 있어서의 용량 소자는 P기판(242) 상에 설치된 캐패시터이다.
이 캐패시터의 한쪽 전극은 클럭 신호 φ 또는 클럭 신호 /φ가 제공되는 컨트롤 게이트재로 형성된 폴리실리콘 상층 전극(246)이고, 다른쪽의 전극은 폴리 다이오드 소자의 접속 노드에 접속되는 부유 게이트재로 형성된 폴리실리콘 하층 전극(244)이다.
플래시 메모리에 있어서는, 폴리실리콘 하층 전극은 메모리 소자의 부유 게이트로서 이용되며, 폴리실리콘 상층 전극은 메모리 소자의 컨트롤 게이트로서 이용된다. 이 전극 간의 층간 절연막의 막 두께는 매우 얇은 것이므로(약 150Å), 플래시 메모리 중에 있어서는 특히 이러한 캐패시터는 용이하게 설치할 수 있다.
[실시예 1의 변형예 4]
도 30은, 실시예 1의 변형예 4에 있어서 도 5에 도시한 캐패시터(62∼68)로서 이용되는 용량 소자의 단면을 나타낸 개략도이다.
도 30을 참조하면, 실시예 1의 변형예 4에서 이용되는 용량 소자는, 게이트 전극(262) 상에 폴리실리콘 상층 전극(264)을 더욱 설치하는 점에서 도 27에 도시한 용량 소자와 다르다. 또한 상층 전극(264)에는 클럭 신호 φ 또는 클럭 신호 /φ가 제공된다. 다른 부분은 도 27의 용량 소자와 동일하므로 설명은 반복하지 않는다.
실시예 1의 변형예 4에 나타낸 용량 소자는, 실시예 1의 변형예 1에 나타낸 용량 소자와 실시예 1의 변형예 3에 나타낸 용량 소자를 병렬 접속한 용량치를 갖는다. 따라서, 단위 면적당 용량치를 크게 할 수 있으므로 차지 펌프 회로의 면적을 작게 억제할 수 있다.
[실시예 1의 변형예 5]
도 31은, 실시예 1의 변형예 5에서 도 5에 도시한 캐패시터(62∼68)로서 이용되는 용량 소자의 단면을 나타낸 개략도이다.
도 31을 참조하면, 실시예 1의 변형예 5에 있어서의 용량 소자는, 게이트 전극(282)의 상측에 폴리실리콘 상층 전극(288)을 더 설치하는 점이 실시예 1의 변형예 2의 용량 소자와 다르다.
폴리실리콘 상층 전극(288)에는 클럭 신호 φ 또는 클럭 신호 /φ가 제공된다.
다른 점은, 도 28에 도시한 용량 소자와 마찬가지이므로 설명은 반복하지 않는다.
실시예 1의 변형예 5에 나타낸 용량 소자는, 실시예 1의 변형예 2에 나타낸 용량 소자와 실시예 1의 변형예 3에 나타낸 용량 소자를 병렬 접속한 용량치를 갖는다. 따라서, 단위 면적당 용량치를 크게 할 수 있으므로 차지 펌프 회로의 면적을 작게 억제할 수 있다.
[실시예 1의 변형예 6]
도 32는 실시예 1의 변형예 6에 있어서의 차지 펌프 회로부의 배치를 나타낸 개략도이다.
도 32를 참조하면, 용량 소자(296∼310)는 도 5에 도시한 캐패시터(62∼68)에 대응한다. 다이오드 소자(312∼328)는 도 5에 도시한 다이오드(54∼60)에 대응한다. 클럭 신호 φ가 한쪽의 전극에 인가되는 용량 소자(296∼302는)는 동일 웰(292) 내에 설치된다. 한편 클럭 신호 /φ가 한쪽의 전극에 제공되는 용량 소자(304∼310)는 별도의 웰(294) 내에 설치된다. 다이오드 소자(312)의 애노드에는 스위치 SW1과 스위치 SW2가 접속되고, 캐소드에는 용량 소자(296)가 접속되어 있다.
다이오드 소자(314)의 애노드와 캐소드에는 각각 용량 소자(296, 304)가 접속된다. 다이오드 소자(316)의 애노드와 캐소드에는 각각 용량 소자(304, 298)가 접속된다. 다이오드 소자(318)의 애노드와 캐소드에는 각각 용량 소자(298), 용량 소자(306)가 접속된다. 다이오드 소자(320)의 캐소드에는 용량 소자(300)가 접속된다.
다이오드 소자(322)의 애노드와 캐소드에는 각각 용량 소자(300, 308)가 접속된다. 다이오드 소자(324)의 애노드와 캐소드에는 각각 용량 소자(308, 302)가 접속된다. 다이오드 소자(326)의 애노드와 캐소드에는 각각 용량 소자(302, 310)가 접속된다. 다이오드 소자(328)의 애노드에는 용량 소자(310)가 접속된다. 다이오드 소자(328)의 캐소드에는 스위치 SW3, SW4가 접속된다.
이러한 배치를 이용함으로써, 실시예 1의 변형예1, 2, 4, 5의 경우와 같은, 캐패시터로서 MOS 트랜지스터(MOS-소스 구조를 갖고 있으면 트랜지스터에 한정되지 않음)를 사용하는 경우에 있어서는, 동일 상(same phase)의 클럭을 이용하는 캐패시터의 웰을 공유화함으로써 웰 분리에 의한 면적 증가를 억제할 수 있다.
[실시예 1의 변형예 7]
도 33은 실시예 1의 변형예 7에 있어서의 차지 펌프 회로부의 배치를 나타낸 개략도이다.
도 33을 참조하면, 실시예 1의 변형예 7의 차지 펌프 회로부는, 웰의 공유화를 대신하여 클럭 신호 φ가 제공되어 있는 폴리실리콘 상층 전극(332)과 클럭 신호 /φ가 제공되어 있는 폴리실리콘 상층 전극(334)을 복수의 용량 소자로써 공용하고 있는 점이 실시예 1의 변형예 6의 경우와 다르다. 다른 구성은 마찬가지이므로 설명은 반복하지 않는다.
실시예 1의 변형예 7의 차지 펌프 회로부와 같은 구성으로 함으로써, 실시예 1의 변형예 3, 4, 5와 같이 폴리실리콘 상층 전극에 클럭 신호를 제공하는 바와 같은 경우에서는, 용량 소자의 폴리실리콘 상층 전극을 1개로 연결함으로써, 공유화하여 가능한 한 알루미늄 배선에 의한 접속을 하지 않는 레이아웃을 실현하는 것이 가능하다. 이러한 배치를 취함으로써 차지 펌프 회로의 접속 이외에서 사용하기 위한 알루미늄 배선의 자유도를 증가시킬 수 있다.
[실시예 1의 변형예 8]
도 34는, 실시예 1의 변형예 8에 있어서의 차지 펌프 회로부의 배치를 나타낸 개략도이다.
실시예 1의 변형예 8의 경우에는, 실시예 1의 변형예 6의 경우에 있어서, 폴리실리콘 하층 전극의 배치에 특징을 더욱 갖게 한 것이다. 도 34를 참조하면, 실시예 1의 변형예 8의 차지 펌프 회로는 부유 게이트재로 형성된 P형 영역(346∼360)과, 부유 게이트 재로 형성된 N형 영역(362∼368, 370∼377)과, 알루미늄 배선(378∼390)을 포함한다.
P형 영역(346)은 도 5의 스위치 SW1, SW2에 접속된다. P형 영역(346, 348, 350, 352, 354, 356, 358, 360)은 N형 영역(362, 370, 364, 372, 374, 368, 376, 377)과 각각 접하고 있고 그 접촉부는 PN 접합 다이오드로 되어 있다.
N형 영역(362, 370, 364)은 각각 알루미늄 배선(378, 380, 382)에 의해 P형 영역(348, 350, 352)에 접속되어 있다.
N형 영역(366, 374, 368, 376)은 각각 알루미늄 배선(384, 386, 388, 390)에 따라 P형 영역(354, 356, 358, 360)에 접속되어 있다.
도 35는, 도 34에 있어서의 X1-X2 단면에서의 단면 구조를 나타낸 개략도이다.
도 35를 참조하면, P기판(402) 상에 N웰(342)이 설치되고, N웰 중에는 N형 불순물 영역(406, 420)과, P형 불순물 영역(408∼418)이 설치된다. P형 불순물 영역(408, 410)에 끼워지는 영역의 상부에는 폴리실리콘 하층 전극(362)과 폴리실리콘 상층 전극(422)이 설치된다. P형 불순물 영역(410, 412)에 끼워지는 영역의 상부에는 폴리실리콘 하층 전극(364)과 폴리실리콘 상층 전극(426)이 설치되어 있다. P형 불순물 영역(414, 416)에 끼워지는 영역의 상부에는 폴리실리콘 하층 전극(366)과 폴리실리콘 상층 전극(430)이 설치되어 있다. P형 불순물 영역(416, 418)에 끼워지는 영역의 상부에는 폴리실리콘 하층 전극(368)과 폴리실리콘 상층 전극(434)이 설치되어 있다.
N형 불순물 영역(406, 420)을 통해 N웰(342)에는 클럭 신호 φ가 제공된다. 또한 P형 불순물 영역(408∼418) 및 폴리실리콘 상층 전극(422∼434)에도 클럭 신호 φ가 제공되어 있다.
도 36은 도 34에 있어서의 Y1-Y2 단면에서의 단면 구조를 나타낸 개략도이다.
도 36을 참조하여, P기판(402) 상에는 N웰(342, 344)이 형성되어 있다. N웰(342) 중에는 N형 불순물 영역(448, 454)과, P형 불순물 영역(450)이 형성되어 있다. N웰(344)에는 P형 불순물 영역(460)과 N형 불순물 영역(462)이 형성되어 있다. N웰(342, 344) 및 P기판(402)의 상부에 부유 게이트 재로 형성된 N형의 폴리실리콘 하층 전극(362, 370)과, P형의 폴리실리콘 하층 전극(348)이 형성되어 있다. 폴리실리콘 하층 전극(362)의 상부에는 폴리실리콘 상층 전극(452)이 형성되고, 이들이 중첩되는 부분에 캐패시터가 형성된다. 폴리실리콘 하층 전극(370)의 상부에는 폴리실리콘 상층 전극(480)이 형성되고, 이들이 중첩되는 부분에 캐패시터가 형성된다.
N형 불순물 영역(448), P 불순물 영역(450), 폴리실리콘 상층 전극(452)에는 클럭 신호 φ가 제공된다. N형 불순물 영역(462), P 불순물 영역(460), 폴리실리콘 상층 전극(480)에는 클럭 신호 /φ가 제공된다.
폴리실리콘 하층 전극(362)은, 컨택트부(474)에서 알루미늄 배선(378)과 접속된다. 폴리실리콘 하층 전극(348)은 컨택트부(476)에서 알루미늄 배선(378)과 접속된다.
P형의 폴리실리콘 하층 전극(348)은, N형의 폴리실리콘 하층 전극(370)과 접하고 있고, 그 부분은 PN 접합 다이오드로 되어 있다.
실시예 1의 변형예 8에서는, 차지 펌프 회로부가 형성되는 영역의 부유 게이트재를 다이오드 소자와 캐패시터를 접속하는 배선으로서도 이용하고 있으므로, 실시예 1의 변형예 6의 경우보다도 더욱 알루미늄 배선을 거의 사용하지 않아도 되므로, 알루미늄 배선의 자유도를 증가시킬 수 있다.
[실시예 1의 변형예 9]
도 37은, 실시예 1의 변형예 9에 있어서의 차지 펌프 회로부의 배치를 나타낸 개략도이다.
도 37을 참조하면, 실시예 1의 변형예 9에 있어서의 차지 펌프 회로부의 배치는, 클럭 신호 φ, /φ가 각각 제공되는 웰(342, 344)이 아니라, 클럭 신호 φ, /φ가 각각 제공되는 폴리실리콘 상층 전극(482, 484)을 캐패시터 간에서 공유하는 점이 실시예1의 변형예8과 다르다. 다른 부분의 배치는 도 36과 마찬가지이므로 설명은 반복하지 않는다.
실시예 1의 변형예 9에서는, 차지 펌프 회로부가 형성되는 영역의 부유 게이트 재를 다이오드 소자와 캐패시터를 접속하는 배선으로서도 이용하고 있으므로, 실시예 1의 변형예 7의 경우보다도 알루미늄 배선을 거의 사용하지 않아도 되므로, 알루미늄 배선의 자유도를 더욱 증가시킬 수 있다.
[실시예 2]
도 38은, 실시예 2에 있어서의 차지 펌프 회로의 구성을 나타낸 회로도이다.
도 38을 참조하면, 실시예 2의 차지 펌프 회로는 도 5에 도시한 스위치 SW1∼SW4를 대신하여 스위치(492, 494, 498, 496)를 포함한다.
스위치(492)는, 제어 신호 VNE를 수신하여 반전하는 인버터(500)와, 게이트가 접지 전위 GND에 결합되고 인버터(500)의 출력을 노드 N10에 접속하는 P채널 MOS 트랜지스터(502)를 포함한다.
스위치(494)는, 출력 노드 Noutn으로부터 내부 노드 N10을 향해 전류를 흘리는 다이오드(504)와, 제어 신호 VNE와 클럭 신호 φ를 수신하는 NAND 회로(510)와, NAND 회로(510)의 출력을 받아 반전하는 인버터(508)와, 인버터(508)의 출력 노드와 노드 N10 간에 접속된 캐패시터(506)를 포함한다.
스위치(496)는, 내부 노드 N20으로부터 출력 노드 Noutp를 향해 전류를 흘리는 다이오드(512)와, 제어 신호 VNE를 수신하여 반전하는 인버터(519)와, 인버터(519)의 출력과 클럭 신호 /φ를 수신하는 NAND 회로(518)와, NAND 회로(518)의 출력을 받아 반전하는 인버터(516)와, 인버터(516)의 출력 노드와 노드 N20 간에 접속된 캐패시터(514)를 포함한다.
스위치(498)는, 제어 신호 VNE를 게이트에 수신하여 노드 N20을 접지 전위 GND에 접속하는 N채널 MOS 트랜지스터(520)를 포함한다.
다른 구성은 실시예 1의 도 5와 마찬가지이므로 설명은 반복하지 않는다.
도 39는, 도 38에 도시한 차지 펌프 회로의 동작 상태와 각 제어 입력 신호와의 대응 관계를 나타낸 도면이다.
도 38, 도 39를 참조하면, 정전위 VPS를 사용할 때에는, 제어 신호 VNE, VPSRSTE, VNRSTE는 각각 "L"레벨, "L" 레벨(비활성), "H" 레벨(활성)로 설정된다.
인버터(500)의 출력 노드의 전위는, 제어 신호 VNE의 반전 레벨인 전원 전위 Vcc가 된다. P채널 MOS 트랜지스터(502)는 게이트에 접지 전위 GND가 제공되어 있으므로 도통하고 있고, 노드 N10의 전위는 접지 전위 GND로 된다.
출력 노드 Noutn의 전위는, 제어 신호 VNRSTE에서 활성화된 부 리셋트 회로(52)에 의해, 접지 전위 GND에 고정된다. 또한, NAND 회로(510)는 제어 신호 VNE에 의해 비활성화되기 때문에 인버터(508), 캐패시터(506)에는 클럭 신호 φ는 전달되지 않고 노드 N10의 전위는 접지 전위 GND로 안정되어 있다.
한편, 제어 신호 VNE에 의해 N채널 MOS 트랜지스터(520)는 비도통 상태로 되므로 노드 N20은 접지 전위 GND로부터 분리된다. 또한, 제어 신호 VNE를 수신하는 인버터(519)에 의해 NAND 회로(518)가 활성화되고 인버터(516) 및 캐패시터(514)에는 클럭 신호 /φ가 전달된다.
출력 노드 Noutp는, 정 리셋트 회로(70)가 제어 신호 VPSRSTE에 의해 비활성화되기 때문에, 전원 전위 Vcc로부터 분리된다.
클럭 신호 φ, /φ가 제공되는 결과, 다이오드(54∼60, 512) 및 캐패시터(62∼68, 514)의 기능에 의해 출력 노드 Noutp의 전위는 소정의 고전위 VPS가 된다.
다음에, 부전위 VN을 사용할 때에는, 제어 신호 VNE, VPSRSTE, VNRSTE는 각각 "H"레벨, "H" 레벨(활성), "L" 레벨(비활성)로 설정된다.
제어 신호 VNE에 의해 N채널 MOS 트랜지스터(520)는 도통 상태로 되기 때문에 노드 N20의 전위는 접지 전위 GND로 된다. NAND 회로(518)는 제어 신호 VNE를 반전하는 인버터(519)의 출력에 의해 비활성화되기 때문에 인버터(516), 캐패시터(514)에는 클럭 신호 /φ는 전달되지 않고 노드 N20의 전위는 접지 전위 GND로 안정되어 있다.
출력 노드 Noutp의 전위는 제어 신호 VPSRSTE에서 활성화된 정 리셋트 회로(70)에 의해 전원 전위 Vcc에 고정된다.
한편, 인버터(500)의 출력 노드의 전위는, 제어 신호 VNE의 반전 레벨인 접지 전위 GND로 된다. 게이트에 접지 전위 GND가 제공되어 있으므로 P채널 MOS 트랜지스터(502)는 비도통 상태로 된다. 따라서, 노드 N10은 접지 전위 GND와 분리된다.
출력 노드 Noutn은, 부 리셋트 회로(52)가 제어 신호 VNRSTE에 의해 비활성화되기 때문에, 접지 전위 GND로부터 분리된다.
또한, 제어 신호 VNE에 의해 NAND회로(51)가 활성화되고 인버터(508) 및 캐패시터(506)에는 클럭 신호 /φ가 전달된다.
따라서, 클럭 신호 φ, /φ가 제공되는 결과, 다이오드(504, 54∼60) 및 캐패시터(506, 62∼68)의 기능에 의해 출력 노드 Noutn의 전위는 소정의 부전위 VN으로 된다.
또, 실시예 2의 경우에 있어서도 실시예 1에서 설명한 변형예 1∼9와 마찬가지의 변형예를 적용하여 실시하는 것도 가능하다.
[실시예 3]
도 40은, 실시예 3에 있어서의 차지 펌프 회로의 구성을 나타낸 회로도이다.
도 40을 참조하면, 실시예3의 차지 펌프 회로는, 도 5에 도시한 스위치 SW1∼SW4를 대신하여 스위치(532), 접속 회로(542), 스위치(534), 접속 회로(544)를 포함한다.
스위치(532)는, 제어 신호 VNE를 수신하여 반전하는 인버터(536)와, 게이트가 접지 전위 GND에 결합되고 인버터(536)의 출력을 노드 N10에 접속하는 P채널 MOS 트랜지스터(538)를 포함한다.
스위치(534)는, 제어 신호 VNE를 게이트에 수신하여 노드 N20을 접지 전위 GND에 접속하는 N채널 MOS 트랜지스터(540)를 포함한다.
다른 구성은 실시예 1의 도 5와 마찬가지이므로 설명은 반복하지 않는다.
도 41은, 도 40에 있어서의 접속 회로(544)의 구성을 나타낸 회로도이다.
도 41을 참조하면, 접속 회로(544)는 제어 신호 VNE를 수신하여 반전하는 인버터(582)와, 인버터(582)의 출력을 받아 제어 신호 VNE21, VNE22를 출력하는 레벨 시프터(552)와, 인버터(582)의 출력을 받아 제어 신호 VNE3을 출력하는 레벨 시프터(554)와, 제어 신호 VNE21을 게이트에 수신하여 노드 N20과 노드 N30을 접속하는 P채널 MOS 트랜지스터(556)와, 제어 신호 VNE3을 게이트에 수신하여 출력 노드 Noutp와 노드 N30을 접속하는 P채널 MOS 트랜지스터(558)와, 제어 신호 VNE22를 게이트에 수신하여 노드 N30에 접지 전위 GND를 제공하는 N채널 MOS 트랜지스터(560)를 포함한다.
P채널 MOS 트랜지스터(556)의 백게이트는 노드 N20에 접속되어 있다. P채널 MOS 트랜지스터(558)의 백게이트는 출력 노드 Noutp에 접속되어 있다.
레벨 시프터(552)는, 인버터(582)의 출력을 게이트에 받는 N채널 MOS 트랜지스터(568)와, 인버터(582)의 출력을 받아 반전하는 인버터(570)와, 인버터(570)의 출력을 게이트에 받는 N채널 MOS 트랜지스터(564)를 포함한다. N채널 MOS 트랜지스터(568, 564)의 소스는, 각각 접지 전위 GND에 결합되어 있다.
레벨 시프터(552)는, 게이트에 N채널 MOS 트랜지스터(564)의 드레인이 접속되고, 노드 N20과 N채널 MOS 트랜지스터(568)의 드레인 간에 접속되는 P채널 MOS 트랜지스터(566)와, 게이트에 N채널 MOS 트랜지스터(568)의 드레인이 접속되고, 노드 N20과 N채널 MOS 트랜지스터(564)의 드레인 간에 접속되는 P채널 MOS 트랜지스터(562)를 더 포함한다. P채널 MOS 트랜지스터(562)의 백게이트와 P채널 MOS 트랜지스터(566)의 백게이트는 각각 노드 N20에 접속되어 있다.
레벨 시프터(552)는, 제어 신호 VNE와 동상의 제어 신호 VNE22를 N채널 MOS 트랜지스터(560)의 게이트에 제공함과 동시에, N채널 MOS 트랜지스터(568)의 드레인의 전위로서 제어 신호 VNE21, 즉, 제어 신호 VNE와 동상으로 "H" 레벨이 노드 N20의 전위가 되는 신호를 N채널 MOS 트랜지스터(556)의 게이트에 대해 출력한다.
레벨 시프터(554)는, 인버터(582)의 출력을 게이트에 받는 N채널 MOS 트랜지스터(578)와, 인버터(582)의 출력을 받아 반전하는 인버터(580)와, 인버터(580)의 출력을 게이트에 받는 N채널 MOS 트랜지스터(574)를 포함한다. N채널 MOS 트랜지스터(578, 574)의 소스는, 각각 접지 전위 GND에 결합되어 있다.
레벨 시프터(554)는, 게이트에 N채널 MOS 트랜지스터(574)의 드레인이 접속되고, 출력 노드 Noutp와 N채널 MOS 트랜지스터(578)의 드레인 간에 접속되는 P채널 MOS 트랜지스터(576)와, 게이트에 N채널 MOS 트랜지스터(578)의 드레인이 접속되고, 출력 노드 Noutp와 N채널 MOS 트랜지스터(574)의 드레인 간에 접속되는 P채널 MOS 트랜지스터(572)를 더 포함한다. P채널 MOS 트랜지스터(572)의 백게이트와 P채널 MOS 트랜지스터(576)의 백게이트는 각각 출력 노드 Noutp에 접속되어 있다.
레벨 시프터(554)는, N채널 MOS 트랜지스터(578)의 드레인의 전위로서 제어 신호VNE3, 즉, 제어 신호 VNE와 동상으로 "H" 레벨이 각각 출력 노드 Noutp의 전위로 되는 신호를 N채널 MOS 트랜지스터(558)의 게이트에 대해 출력한다.
이러한 구성으로 함으로써, 노드 N20의 전위와 출력 노드 Noutp의 전위가 어떠한 상태에 있는 경우라도 제어 신호 VNE가 "H" 레벨로 되면, P채널 MOS 트랜지스터(556, 558)의 게이트·소스 간 전압 Vgs는 0V로 되기 때문에 확실하게 P채널 MOS 트랜지스터(556, 558)를 비도통 상태로 할 수 있다.
도 42는, 도 40에 있어서의 접속 회로(542)의 구성을 나타낸 회로도이다.
도 42를 참조하면, 접속 회로(542)는 제어 신호 VNE를 수신하여 반전하는 인버터(622)와, 인버터(622)의 출력을 받아 제어 신호 VNE41, VNE42를 출력하는 레벨 시프터(592)와, 인버터(622)의 출력을 받아 제어 신호 VNE5를 출력하는 레벨 시프터(594)와, 제어 신호 VNE41을 게이트에 받아 노드 N10과 노드 N40을 접속하는 N채널 MOS 트랜지스터(596)와, 제어 신호 VNE5를 게이트에 수신하여 출력 노드 Noutn과 노드 N40을 접속하는 N채널 MOS 트랜지스터(598)와, 제어 신호 VNE42를 게이트에 수신하여 노드 N30에 전원 전위 Vcc를 제공하는 P채널 MOS 트랜지스터(600)를 포함한다.
N채널 MOS 트랜지스터(596)의 백게이트는 노드 N10에 접속되어 있다. N채널 MOS 트랜지스터(598)의 백게이트는 출력 노드 Noutn에 접속되어 있다.
레벨 시프터(592)는, 인버터(622)의 출력을 게이트에 받는 P채널 MOS 트랜지스터(608)와, 인버터(622)의 출력을 받아 반전하는 인버터(610)와, 인버터(610)의 출력을 게이트에 받는 P채널 MOS 트랜지스터(604)를 포함한다. P채널 MOS 트랜지스터(608, 604)의 소스는, 각각 전원 전위 Vcc에 결합되어 있다.
레벨 시프터(592)는, 게이트에 P채널 MOS 트랜지스터(604)의 드레인이 접속되고, 노드 N10과 P채널 MOS 트랜지스터(608)의 드레인 간에 접속되는 N채널 MOS 트랜지스터(606)와, 게이트에 P채널 MOS 트랜지스터(608)의 드레인이 접속되고, 노드 N10과 P채널 MOS 트랜지스터(604)의 드레인 간에 접속되는 N채널 MOS 트랜지스터(602)를 더 포함한다. N채널 MOS 트랜지스터(602)의 백게이트와 N채널 MOS 트랜지스터(606)의 백게이트는 각각 노드 N10에 접속되어 있다.
레벨 시프터(592)는, 제어 신호 VNE와 동상의 제어 신호 VNE42를 P채널 MOS 트랜지스터(600)의 게이트에 제공함과 동시에, P채널 MOS 트랜지스터(608)의 드레인의 전위로서 제어 신호 VNE41, 즉, 제어 신호 VNE와 동상으로 "L" 레벨이 노드 N10의 전위가 되는 신호를 P채널 MOS 트랜지스터(596)의 게이트에 대해 출력한다.
레벨 시프터(594)는, 인버터(622)의 출력을 게이트에 받는 P채널 MOS 트랜지스터(614)와, 인버터(622)의 출력을 받아 반전하는 인버터(620)와, 인버터(620)의 출력을 게이트에 받는 P채널 MOS 트랜지스터(618)를 포함한다. P채널 MOS 트랜지스터(614, 618)의 소스는, 각각 전원 전위 Vcc에 결합되어 있다.
레벨 시프터(594)는, 게이트에 P채널 MOS 트랜지스터(618)의 드레인이 접속되고, 노드 Noutn과 P채널 MOS 트랜지스터(614)의 드레인 간에 접속되는 N채널 MOS 트랜지스터(612)와, 게이트에 P채널 MOS 트랜지스터(614)의 드레인이 접속되고, 노드 Noutn과 P채널 MOS 트랜지스터(618)의 드레인 간에 접속되는 N채널 MOS 트랜지스터(616)를 더욱 포함한다. N채널 MOS 트랜지스터(612)의 백게이트와 N채널 MOS 트랜지스터(616)의 백게이트는 각각 출력 노드 Noutn에 접속되어 있다.
레벨 시프터(594)는, P채널 MOS 트랜지스터(614)의 드레인의 전위로서 제어 신호 VNE5, 즉, 제어 신호 VNE와 동상으로 "L" 레벨이 출력 노드 Noutn의 전위로 되는 신호를 P채널 MOS 트랜지스터(598)의 게이트에 대해 출력한다.
이러한 구성으로 함으로써, 노드 N10의 전위와 출력 노드 Noutn의 전위가 어떠한 상태에 있는 경우라도 제어 신호 VNE가 "L" 레벨로 되면, N채널 MOS 트랜지스터(596, 598)의 게이트·소스 간 전압 Vgs는 0V로 되기 때문에 확실하게 N채널 MOS 트랜지스터(596, 598)를 비도통 상태로 할 수 있다.
도 43은, 도 40에 도시한 차지 펌프 회로의 동작 상태와 각 제어 입력 신호와의 대응 관계를 나타낸 도면이다.
도 40, 도 43을 참조하면, 정전위 VPS를 사용할 때에는, 제어 신호 VNE, VPSRSTE, VNRSTE는 각각 "L"레벨, "L" 레벨(비활성), "H" 레벨(활성)로 설정된다.
인버터(536)의 출력 노드의 전위는, 제어 신호 VNE의 반전 레벨인 전원 전위 Vcc로 된다. P채널 MOS 트랜지스터(538)는 게이트에 접지 전위 GND가 제공되어 있으므로 도통되어 있고, 노드 N10의 전위는 전원 전위 Vcc로 된다.
출력 노드 Noutn의 전위는, 제어 신호 VNRSTE에서 활성화된 부 리셋트 회로(52)에 의해, 접지 전위 GND에 고정된다. 또한, 제어 신호 VNE에 따라 접속 회로(542)는 노드 N10과 출력 노드 Noutn을 분리한다.
한편, 제어 신호 VNE에 의해 N채널 MOS 트랜지스터(540)는 비도통 상태로 되기 때문에 노드 N20은 접지 전위 GND로부터 분리된다. 또한, 제어 신호 VNE에 따라서 접속 회로(544)는 노드 N20과 출력 노드 Noutp를 접속한다.
출력 노드 Noutp는, 정 리셋트 회로(70)가 제어 신호 VPSRSTE에 의해 비활성화되기 때문에, 전원 전위 Vcc로부터 분리된다.
클럭 신호 φ, /φ가 제공되는 결과, 다이오드(54∼60) 및 캐패시터(62∼68)의 기능에 의해 출력 노드 Noutp의 전위는 소정의 고전위 VPS가 된다.
다음에, 부전위 VN을 사용할 때에는, 제어 신호 VNE, VPSRSTE, VNRSTE는 각각 "H"레벨, "H" 레벨(활성), "L" 레벨(비활성)로 설정된다.
인버터(536)의 출력 노드의 전위는, 제어 신호 VNE의 반전 레벨인 접지 전위 GND로 된다. 게이트에 접지 전위 GND가 제공되어 있으므로 P채널 MOS 트랜지스터(538)는 비도통 상태로 된다. 따라서, 노드 N10은 접지 전위 GND와 분리된다.
출력 노드 Noutn은, 부 리셋트 회로(52)가 제어 신호 VNRSTE에 의해 비활성화되기 때문에, 접지 전위 GND로부터 분리된다. 또한, 제어 신호 VNE에 따라 접속 회로(542)는 노드 N10과 출력 노드 Noutn을 접속한다.
한편, 제어 신호 VNE에 의해 N채널 MOS 트랜지스터(540)는 도통 상태로 되기 때문에 노드 N20의 전위는 접지 전위 GND로 된다. 또한, 제어 신호 VNE에 따라 접속 회로(544)는 노드 N20과 출력 노드 Noutp를 분리한다.
출력 노드 Noutp의 전위는, 제어 신호 VPSRSTE에서 활성화된 정 리셋트 회로(70)에 의해, 전원 전위 Vcc에 고정된다.
따라서, 클럭 신호 φ, /φ가 제공되는 결과, 다이오드(54∼60) 및 캐패시터(62∼68)의 기능에 의해 출력 노드 Noutn의 전위는 소정의 부전위 VN이 된다.
또, 실시예 3의 경우에 있어서도 실시예 1에서 설명한 변형예1∼9와 마찬가지의 변형예를 적용하여 실시하는 것도 가능하다.
이상의 실시예에 있어서는 플래시 메모리를 예로 들어 설명하였지만, 본 발명은 플래시 메모리에 용도가 한정되는 것이 아니라, 동시에 사용하지 않은 복수의 정 전압, 부전위를 내부에서 발생시키는 차지 펌프 회로를 포함하는 반도체 장치이면 이용하는 것이 가능하다.
상기 개시된 실시예는 모든 점에서 예시적인 것으로서 제한적인 것으로 생각되어서는 안된다. 본 발명의 범위는 상기한 설명이 아니라 특허청구의 범위에 의해 설명되고, 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도된다.
본 발명에 따른 불휘발성 반도체 장치는, 불휘발성 반도체 장치가 발휘하는 효과 외에, 폴리 다이오드 소자와 캐패시터가 일체로 형성될 수 있고 접속에 필요한 금속 배선이 적으므로 차지 펌프 회로부 부근의 배선의 자유도를 크게 할 수 있다.
본 발명에 따른 불휘발성 반도체 장치는, 불휘발성 반도체 장치가 발휘하는 효과 외에, 더욱 큰 용량을 형성할 수 있으므로 차지 펌프 회로부의 면적을 작게 할 수 있다.
본 발명에 따른 불휘발성 반도체 장치는, 불휘발성 반도체 장치가 발휘하는 효과 외에, 용량을 근접하게 배치할 수 있으므로 차지 펌프 회로부의 면적을 작게 할 수 있다.

Claims (3)

  1. 반도체 기판 상에 설치되는 차지 펌프 회로에 있어서,
    제1 전원 전위를 받는 제1 전원 노드와,
    상기 제1 전원 전위보다 낮은 제2 전원 전위를 받는 제2 전원 노드와,
    제1 및 제2 내부 노드를 갖고, 클럭 신호에 의해 구동되고 상기 제2 내부 노드의 전위를 상기 제1 내부 노드의 전위보다 높게 하는 펌프부를 구비하되,
    상기 펌프부는,
    상기 제1 내부 노드로부터 상기 제2 내부 노드를 향해 순방향이 되도록 설치되는 제1 폴리 다이오드 소자와,
    상기 순방향을 갖고, 상기 제1 폴리 다이오드 소자와 직렬로 접속되는 제2 폴리 다이오드 소자와,
    제1 전극이 상기 제1, 제2 폴리 다이오드 소자의 접속 노드에 접속되고 제2 전극에 상기 클럭 신호가 공급되는 캐패시터를 포함하고,
    상기 펌프부에 의해 상기 제2 전원 전위보다 낮은 제1 출력 전위가 공급되는 제1 출력 노드와,
    상기 펌프부에 의해 상기 제1 전원 전위보다 높은 제2 출력 전위가 공급되는 제2 출력 노드와,
    상기 제1 내부 노드와, 상기 제2 내부 노드, 상기 제1 출력 노드 및 상기 제2 출력 노드로의 전위의 공급을 제어하는 동작 모드 전환 회로를 구비하며,
    상기 동작 모드 전환 회로는, 제1 동작 모드에 있어서는 상기 제2 전원 전위를 상기 제2 내부 노드에 공급하고, 상기 제1 출력 전위를 상기 제1 내부 노드로부터 상기 제1 출력 노드에 공급하고, 제2 동작 모드에 있어서는 상기 제1 전원 전위를 상기 제1 내부 노드에 공급하고, 상기 제2 내부 노드로부터 상기 제2 출력 노드에 상기 제2 출력 전위를 공급하는 것을 특징으로 하는 차지 펌프 회로.
  2. 제1항에 있어서,
    상기 반도체 기판 주표면 상에 설치된 절연막을 더 구비하고,
    상기 폴리 다이오드 소자는,
    상기 절연막 상에 설치되는 P형층과 N형층을 갖고,
    상기 폴리 다이오드 소자를 덮도록 상기 반도체 기판의 주표면 상에 설치되고, 상기 P형층을 노출시키는 제1 컨택트홀 및 상기 N형층을 노출시키는 제2 컨택트홀이 형성된 층간 절연막과,
    상기 제1 컨택트홀 내에 설치되고, 상기 P형층에 접속된 제1 저항 소자와,
    상기 제2 컨택트홀 내에 설치되고, 상기 N형층에 접속된 제2 저항 소자와,
    상기 제1 저항 소자를 통해, 상기 P형층에 접속된 제1 배선층과,
    상기 제2 저항 소자를 통해, 상기 N형층에 접속된 제2 배선층을 더 포함하는 것을 특징으로 하는 차지 펌프 회로.
  3. 반도체 기판 상에 설치되는 불휘발성 반도체 기억 장치에 있어서,
    컨트롤 게이트와 부유 게이트를 갖는 불휘발성 반도체 소자와, 기억 및 소거동작을 위해 상기 불휘발성 반도체 소자에 소정의 전위를 공급하는 차지 펌프 회로를 구비하되,
    상기 차지 펌프 회로는,
    제1 전원 전위를 받는 제1 전원 노드와,
    상기 제1 전원 전위보다 낮은 제2 전원 전위를 받는 제2 전원 노드와,
    제1 및 제2 내부 노드를 갖고, 클럭 신호에 의해 구동되고 상기 제2 내부노드의 전위를 상기 제1 내부 노드의 전위보다 높게 하는 펌프부를 포함하며,
    상기 펌프부는,
    상기 제1 내부 노드로부터 상기 제2 내부 노드를 향해 순방향이 되도록 설치되는 제1 폴리 다이오드 소자와,
    상기 순방향을 갖고, 상기 제1 폴리 다이오드 소자와 직렬로 접속되는 제2폴리 다이오드 소자와,
    제1 전극이 상기 제1, 제2 폴리 다이오드 소자의 접속 노드에 접속되고 제2 전극에 상기 클럭 신호가 공급되는 캐패시터를 갖고,
    상기 차지 펌프 회로는,
    상기 펌프부에 의해 상기 제2 전원 전위보다 낮은 제1 출력 전위가 공급되는 제1 출력 노드와,
    상기 펌프부에 의해 상기 제1 전원 전위보다 높은 제2 출력 전위가 공급되는 제2 출력 노드와,
    상기 제1 내부 노드, 상기 제2 내부 노드, 상기 제1 출력 노드 및 상기 제2 출력 노드로의 전위의 공급을 제어하는 동작 모드 변환 회로를 더 포함하고,
    상기 동작 모드 변환 회로는, 제1 동작 모드에 있어서는, 상기 제2 전원 전위를 상기 제2 내부 노드에 공급하고, 상기 제1 출력 전위를 상기 제1 내부 노드로부터 상기 제1 출력 노드에 공급하고, 제2 동작 모드에 있어서는, 상기 제1 전원 전위를 상기 제1 내부 노드에 공급하고, 상기 제2 내부 노드로부터 상기 제2 출력 노드에 상기 제2 출력 전위를 공급하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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