JP2010140563A

JP2010140563A - 半導体集積回路

Info

Publication number: JP2010140563A
Application number: JP2008317000A
Authority: JP
Inventors: Toshiaki Dosaka; 利彰堂坂; Juichi Fukuda; 寿一福田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-12-12
Filing date: 2008-12-12
Publication date: 2010-06-24

Abstract

【課題】メモリセルアレイ部と周辺回路部との電源分離を実施して待機時の消費電力を削減するために付加するワード線キーパー回路によるレイアウト面積の増加を抑制することが可能なLSI を提供する。
【解決手段】SRAM Macroのメモリセルアレイ部１０と周辺回路部との電源分離を実施して待機時の消費電力を削減するために付加するワード線キーパー回路１３を、メモリセルアレイ部のダミー素子領域１４のダミー素子を共用して形成する。
【選択図】図１

Description

本発明は、半導体集積回路(LSI) に係り、特にメモリセルアレイ部と周辺回路部の電源が分離されたLSI におけるワード線キーパー回路に関するもので、例えばスタティック型半導体メモリのマクロ部(SRAM Marco)を搭載したLSI に使用されるものである。

LSI を搭載した携帯電話、デジタルカメラなどの携帯機器では、バッテリー駆動時間を長くするためには、LSI の非動作時（待機時）の消費電力（特にリーク電流）を低減する必要がある。待機時のリーク電流は、LSI のチップ面積が大きくなるほど大きくなる。例えば、SRAM Macroを搭載したLSI においては、チップ面積に対するSRAM Marcoの面積比率が非常に大きく、SRAM Macroのリーク電流の低減が必須となる。待機時のリーク電流を低減するためには、SRAM Macroへの電源供給を遮断することが効果的であるが、メモリの内部データを保持することができない。そのため、特許文献１に示されるように、データを保持するメモリセルアレイ部と周辺回路部の電源を分離し、待機時には周辺回路部のみ電源遮断状態（スリープモード）に設定することでリーク電流を低減する手法が使用される。この場合、待機時には、メモリセルアレイ部へのアクセスを禁止することによってメモリデータを保持するために、特許文献１の図面中のTr."138"のように、ワード線を接地レベルに維持するためのワード線キーパー回路を付加することが必要である。しかし、このようなキーパー回路の追加は、SRAM Macroのロウ数分必要であり、それによってレイアウト面積が増加する。

なお、特許文献２に示されるように、NAND型EEPROMにおいて、セルアレイ領域外のフイールド領域やセルアレイ領域内に配線コンタクト等のために確保される広いフイールド領域にダミー素子領域を設け、メモリセル特性のばらつきを低減するものがある。
米国特許６９２５０２５号明細書特開平４−２３００７７号公報

本発明は前記した従来の問題点を解決すべくなされたもので、メモリセルアレイ部と周辺回路部との電源分離を実施して待機時の消費電力を削減するために付加するワード線キーパー回路によるレイアウト面積の増加を抑制し得る半導体集積回路を提供することを目的とする。

本発明の半導体集積回路の第１の態様は、それぞれ電源が分離されたメモリセルアレイ部と周辺回路部を有し、前記メモリセルアレイ部内の周辺領域にダミー素子が形成され、前記周辺回路部の電源遮断時に前記メモリセルアレイ部のワード線を接地レベルに保つワード線キーパー回路を有する半導体集積回路であって、前記メモリセルアレイ部のワード線毎に前記ダミー素子であるNMOSトランジスタの１個が前記ワード線キーパー回路として共有されていることを特徴とする。

本発明の半導体集積回路の第２の態様は、それぞれ電源が分離されたメモリセルアレイ部と周辺回路部を有し、前記メモリセルアレイ部内の周辺領域にダミー素子が形成され、前記周辺回路部の電源遮断時に前記メモリセルアレイ部のワード線を接地レベルに保つワード線キーパー回路を有する半導体集積回路であって、前記メモリセルアレイ部のワード線毎に前記ダミー素子であるNMOSトランジスタおよびCMOSインバータ回路の各１個が前記ワード線キーパー回路として共有されていることを特徴とする。

本発明によれば、メモリセルアレイ部と周辺回路部との電源分離を実施して待機時の消費電力を削減するために付加するワード線キーパー回路によるレイアウト面積の増加を抑制し得る半導体集積回路を提供することができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るCMOS型LSI におけるレイアウトの一例を概略的に示す平面図である。図２は、図１中のメモリセルアレイ部の一部の領域を取り出してパターンレイアウトの一例を拡大して概略的に示す平面図である。

本実施形態のLSI は、SRAM Macroを搭載しており、このSRAM Macroはメモリセルアレイ部(Memory Array)１０と周辺回路部との電源を分離している。周辺回路部は、ロウアドレスデコーダ(RowDec)２１と、カラムアドレスデコーダや入出力回路を含む入出力回路(IO)２２と、制御回路(Control) ２３などを含む。ここで、メモリセルアレイ部１０に対して供給する電源電位をVDDA, 接地電位をVSSA、周辺回路部に対して供給する電源電位をVDDC, 接地電位をVSSCで示している。なお、接地電位VSSAとVSSCは、必ずしも分離する必要はない。そして、待機時には、周辺回路部のみ電源遮断状態（スリープモード）に設定することでリーク電流（消費電力）を低減するように構成されている。

メモリセルアレイ部１０は、データを保持するメモリセル（Memory Cell 、本例ではSRAMセル）１１のアレイ（セルアレイ領域１０ａ）、ロウ方向に複数のワード線(Word Line)WL、接地線（図示せず）、カラム方向に複数のビット線（BL）および反転ビット線BBL 、電源線１２１などが形成されている。ここで、複数のワード線WLとして、WL0,WL1,WL2,WL3,…を示しており、電源線１２１には前記電源電位VDDAが供給され、接地線は接地電位VSSAである。また、このSRAM Macroでは、メモリセルアレイ部１０内の周辺領域（配線コンタクト等のために確保される広いフイールド領域など）にダミー素子領域１４を設け、メモリセル特性のばらつきを低減している。

メモリセルアレイ部１０内のダミー素子領域１４には、電源線１４１、接地線（図示せず）、後述するモード制御信号を伝達するためのモード制御信号線１４２、ダミー素子であるNMOSトランジスタの領域１４３およびCMOSインバータ回路の領域１４４などが形成されている。ここでは、表示の簡略化のために、NMOSトランジスタの領域１４３およびCMOSインバータ回路の領域１４４は代表的に各１つずつ図示している。

ダミー素子NMOSトランジスタの領域１４３では、SRAMセル１１のNMOSドライバトランジスタやPMOSトランスファトランジスタと同様のパターン形状（大きさ）で形成されており、その下地層のレイアウトはSRAMセルのNMOSドライバトランジスタの下地層のレイアウトと同様のパターン形状を有する。また、CMOSインバータ回路の領域１４４では、CMOSインバータ回路を構成するNMOSドライバトランジスタおよびPMOSロードトランジスタの領域は、それぞれ対応してSRAMセルのNMOSドライバトランジスタおよびPMOSロードトランジスタと同様のパターン形状で形成されており、その下地層のレイアウトは、SRAMセルのCMOSインバータ回路部の下地層のレイアウトと同様のパターン形状で形成されている。

そして、本実施形態では、待機時に、メモリセルアレイ部１０へのアクセスを禁止することによってメモリデータを保持するために、ワード線を接地レベルに維持するためのワード線キーパー回路(Word Line Keeper)をワード線毎に有する。この場合、ワード線キーパー回路として、メモリセルアレイ部１０のワード線毎にダミー素子であるNMOSトランジスタの１個が共通に使用されている。換言すれば、ワード線キーパー回路はダミー素子領域１４に構成されている。この場合、ワード線キーパー回路として共用されるダミー素子は、周辺回路部のロウアドレスデコーダ２１とメモリセルアレイ部１０のセルアレイ１０ａとの間のダミー素子領域１４において、メモリセルアレイ部１０内のフイールド領域の端部領域に配置されたダミー素子であることが好ましい。

図３は、ワード線キーパー回路１３の構成とワード線WL、SRAMセル１１等との接続関係の一例を示す等価回路図である。ワード線キーパー回路１３のNMOSトランジスタ１４５は、ロウアドレスデコーダ２１のワード線駆動出力回路(WL Buffer) ２１１からセルアレイ１０ａに配線されているワード線WLにドレインが接続され、ソースが接地電位VSSAに接続されており、ゲートには待機時にハイレベルになる制御信号（通常モードとスリープモードとを切替えるモード制御信号）がSRAM Macro外部から入力される。

上記構成によれば、待機時には、制御信号のハイレベルによってワード線キーパー回路１３のNMOSトランジスタ１４５がオン状態に制御され、ワード線WLを接地レベルに維持する。これにより、メモリセルアレイ部１０へのアクセスを禁止してメモリデータを保持することが可能になる。ここで、ワード線キーパー回路１３はダミー素子領域１４に構成されているので、SRAM Macroのレイアウト面積の増加を抑制しつつ、電源分離を実施することができる。また、ワード線キーパー回路１３は、メモリセルアレイ部１０内のロウアドレスデコーダ側のフイールド領域の端部領域におけるダミー素子を共有するように形成されていると、待機時の出力レベルが安定し、ワード線WLを接地レベルに安定に維持することができる。また、ワード線キーパー回路１３のNMOSトランジスタの領域１４３の下地層のレイアウトは、SRAMセル１１の下地層のレイアウトと同様のパターン形状で形成されているので、ワード線キーパー回路１３の下地層の加工の安定性を確保することができる。

＜第２の実施形態＞
第２の実施形態では、第１の実施形態と比べて、ワード線キーパー回路は、ダミー素子であるNMOSトランジスタ１４５およびCMOSインバータ回路１４６の各１個が共有され、モード制御信号が不要である点が異なり、そのパターンレイアウトは、第１の実施形態におけるパターンレイアウトと比べて、ダミー素子領域１４のモード制御信号線１４２が省略されている。

図４は、第２の実施形態におけるワード線キーパー回路１３ａの構成とワード線WL、SRAMセル１１等との接続関係の一例を示す等価回路図である。ワード線キーパー回路１３ａにおいて、CMOSインバータ回路１４６は、電源としてメモリセルアレイ部１０のVDDA,VSSAが供給され、入力ノードには周辺回路部の電源電圧VDDCが印加され、出力ノードはNMOSトランジスタ１４５のゲートに接続されている。NMOSトランジスタ１４５は、ワード線WLにドレインが接続され、ソースが接地電位VSSAに接続されている。

上記構成によれば、待機時には、周辺回路部の電源電圧VDDCが接地レベルへ遷移されることによって、ワード線キーパー回路１３ａのCMOSインバータ回路１４６の出力がハイレベルになる。これにより、NMOSトランジスタ１４５が自動的にオン状態に制御され、ワード線WLを接地レベルに維持するので、メモリセルアレイ部１０へのアクセスを禁止してメモリデータを保持することが可能になる。そして、ダミー素子領域１４にワード線キーパー回路１３ａが構成されているので、SRAM Macroのレイアウト面積の増加を抑制しつつ、電源分離を実施することができる。また、ワード線キーパー回路１３ａの下地層の加工の安定性を確保することができる。

なお、CMOSインバータ回路１４６の入力は、周辺回路部の電源電圧VDDCに限らず、待機時にロウレベル（接地レベル）になる制御信号を、第１の実施形態と同様にSRAM Macro外部からダミー素子領域１４のモード制御信号線１４２を介して入力するように変更することも可能である。この場合、CMOSインバータ回路１４６は、入力する制御信号のレベルを反転させ、その出力レベルをNMOSトランジスタのゲートに安定に供給する。

本発明の第１の実施形態に係るCMOS型LSI におけるレイアウトの一例を概略的に示す平面図。図１中のメモリセルアレイ部の一部の領域を取り出してパターンレイアウトの一例を拡大して概略的に示す平面図。図２中のワード線キーパー回路の構成とワード線、メモリセル等との接続関係の一例を示す等価回路図。本発明の第２の実施形態におけるワード線キーパー回路の構成とワード線、メモリセル等との接続関係の一例を示す等価回路図。

符号の説明

１０…メモリセルアレイ部、１０ａ…セルアレイ、１１…SRAMセル、１２１…電源線、１２２…接地線、１３、１３ａ…ワード線キーパー回路、１４…ダミー素子領域、１４１…電源線、１４２…モード制御信号線、１４３…NMOSトランジスタの領域、１４４…CMOSインバータ回路の領域、１４５…NMOSトランジスタ、２１…ロウアドレスデコーダ、２１１…ワード線駆動出力回路、２２…入出力回路、２３…制御回路。

Claims

それぞれ電源が分離されたメモリセルアレイ部と周辺回路部を有し、前記メモリセルアレイ部内の周辺領域にダミー素子が形成され、前記周辺回路部の電源遮断時に前記メモリセルアレイ部のワード線を接地レベルに保つワード線キーパー回路を有する半導体集積回路であって、前記メモリセルアレイ部のワード線毎に前記ダミー素子であるNMOSトランジスタの１個が前記ワード線キーパー回路として共有されていることを特徴とする半導体集積回路。
それぞれ電源が分離されたメモリセルアレイ部と周辺回路部を有し、前記メモリセルアレイ部内の周辺領域にダミー素子が形成され、前記周辺回路部の電源遮断時に前記メモリセルアレイ部のワード線を接地レベルに保つワード線キーパー回路を有する半導体集積回路であって、前記メモリセルアレイ部のワード線毎に前記ダミー素子であるNMOSトランジスタおよびCMOSインバータ回路の各１個が前記ワード線キーパー回路として共有されていることを特徴とする半導体集積回路。
前記ワード線キーパー回路において、前記CMOSインバータ回路の電源は前記メモリセルアレイ部の電源と共有され、前記CMOSインバータ回路の入力は前記周辺回路部の電源が印加され、前記CMOSインバータ回路の出力ノードは前記NMOSトランジスタのゲートに接続されていることを特徴とする請求項２に記載の半導体集積回路。
前記ワード線キーパー回路として使用されているダミー素子は、前記周辺回路部のロウアドレスデコーダと前記メモリセルアレイ部のセルアレイとの間で前記メモリセルアレイ部内のフイールド領域の端部領域に配置されたダミー素子であることを特徴とする請求項１または２に記載の半導体集積回路。
前記メモリセルアレイ部のメモリセルはCMOS型のメモリセルであり、前記ワード線キーパー回路のNMOSトランジスタは、前記メモリセルのドライバトランジスタと同様のパターン形状で形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。