KR20080002686A - 반도체 집적 회로 - Google Patents

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가부시끼가이샤 도시바
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Abstract

본 발명의 반도체 집적 회로는 제1 외부 전원 전압(VCC)을 스텝다운하여 내부 전원 전압(VDDQ)을 생성하는 내부 전원 전압 강하 회로(4), 내부 전원 전압(VDDQ)이 공급되는 입력 회로(1), 제1 외부 전원 전압(VCC)이 공급되고 입력 회로(1)에 접속된 내부 회로(2), 및 제1 외부 전원 전압(VCC)과는 상이한 제2 외부 전원 전압(VCCQ)이 공급되고 상기 내부 회로(2)에 접속된 출력 회로를 포함한다. 제2 외부 전원 전압(VCCQ)은 제1 외부 전원 전압(VCC)과는 분리되어 있고, 제1 외부 전원 전압(VCC)보다 낮다.
반도체, 집적 회로, 전원, 전압, 입력 회로, 내부 회로, 출력 회로

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
도 1은 본 발명의 실시예들의 기본 구성을 도시하는 블록도.
도 2는 본 발명의 제1 실시예에 따른 반도체 집적 회로의 블록도.
도 3은 본 발명의 제2 실시예에 따른 반도체 집적 회로의 블록도.
도 4는 제2 실시예의 적용예에 따른 반도체 집적 회로의 블록도.
도 5는 전압 검출 회로를 도시하는 도면.
도 6은 제2 실시예의 변형예에 따른 반도체 집적 회로의 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1: 입력 회로
2: 내부 회로
3: 출력 회로
4: 내부 전원 전압 강하 회로
7: 검출 회로
본 발명은, 반도체 집적 회로에 관한 것이다. 보다 구체적으로, 본 발명은 반도체 집적 회로의 제1 입력 단계에 관한 것이다.
최근에, 휴대용 전자 장치는 소비 전력을 더욱더 절감하도록 설계되고 있다.
예를 들어, NAND 플래시 메모리와 같은 반도체 메모리가 결합되는 이동 전화 및 이동 단말은 저 전력 소비가 요구되어 왔다.
이러한 이유로, 반도체 메모리를 포함하는 반도체 집적 회로의 전력 소비를 감소시키기 위한 기술이 고려되어 왔다(미국 특허 번호 제5,966,045호 참조).
전력 공급 전압이 반도체 집적 회로의 전력 소비를 낮추기 위해 낮아지면, 반도체 집적 회로에 포함된 구동 회로의 응답 속도가 느려진다는 문제가 발생하게 된다.
이러한 문제를 회피하기 위해서, 일부 반도체 집적 회로는 2개 이상의 외부 전력 단자를 포함하고, 개별적으로 반도체 집적 회로 전원 VCC 및 입/출력 회로 전원 전압 VCCQ를 포함하여 개별 희망 전압을 설정한다.
예를 들어, 전원 전압 VCCQ은 공통 전원으로부터, 입력 및 출력 회로로서 기능하는 입력 버퍼 회로 및 출력 버퍼 회로로 공급된다.
전원 전압 VCCQ이 상술한 바와 같이 입력 및 출력 버퍼 회로에 의해 공유되면, 입력 버퍼 회로는 출력 버퍼 회로의 동작에 의해 야기되는 노이즈에 의해 직접 영향을 받는다.
그 결과, 입력 버퍼 회로의 임계 전압은 변동되고, 이는, 회로 설계 사양에서 결정된 고-레벨 입력 전압(VIH) 및 저-레벨 입력 전압(VIL)에 기초하여 이루어진 신호 레벨이 잘못 결정되도록 한다.
이러한 문제를 회피하기 위해서, 입력 버퍼 회로 전원 전압 및 출력 버퍼 회로 전원 전압을 개별적으로 공급하여, 입력 버퍼 회로 전용의 전원 전압 VCCQ1 및 출력 버퍼 회로 전용의 전원 전압 VCCQ2를 생성하는 방법이 존재한다.
그러나, 이 경우에는 전원 패드(pad) 및 전력 배선의 수가 증가한다.
본 발명의 일 양상에 따르면, 제1 외부 전원 전압을 스텝다운하여 내부 전원 전압을 생성하는 내부 전원 전압 강하 회로, 내부 전원 전압이 공급되는 입력 회로, 상기 제1 외부 전원 전압이 공급되고 상기 입력 회로에 접속된 내부 회로, 및 상기 제1 외부 전원 전압과는 상이한 제2 외부 전원 전압이 공급되고 상기 내부 회로에 접속된 출력 회로를 포함하고, 상기 제1 및 제2 외부 전원 전압은 서로 분리되어 있고, 상기 제2 외부 전원 전압은 상기 제1 외부 전원 전압보다 낮은 반도체 집적 회로가 제공된다.
본 발명의 다른 양상에 따르면, 제1 외부 전원 전압을 스텝다운하여 제1 내부 전원 전압을 생성하는 제1 내부 전원 전압 강하 회로, 상기 제1 내부 전원 전압이 공급되는 입력 회로, 상기 제1 외부 전원 전압을 스텝다운하여 제2 내부 전원 전압을 생성하는 제2 내부 전원 전압 강하 회로, 상기 제2 내부 전원 전압이 공급되고 상기 입력 회로에 접속된 내부 회로, 및 상기 제1 외부 전원 전압과는 상이한 제2 외부 전원 전압이 공급되고 상기 내부 회로에 접속된 출력 회로를 포함하고, 상기 제1 및 제2 외부 전원 전압은 서로 분리되어 있고, 상기 제2 외부 전원 전압은 상기 제1 외부 전원 전압보다 낮은 반도체 집적 회로가 제공된다.
본 발명의 또 다른 양상에 따르면, 제1 외부 전원 전압을 스텝다운하여 제1 내부 전원 전압을 생성하는 제1 내부 전원 전압 강하 회로, 상기 제1 외부 전원 전압을 스텝다운하여 제2 내부 전원 전압을 생성하는 제2 내부 전원 전압 강하 회로, 상기 제2 내부 전원 전압이 공급되는 내부 회로, 상기 제1 외부 전원 전압과는 상이한 제2 외부 전원 전압이 공급되고 상기 내부 회로에 접속된 출력 회로, 상기 제2 외부 전원 전압이 판정 전압 이하인 경우에는 제1 제어 신호를 출력하고, 상기 제2 외부 전원 전압이 상기 판정 전압보다 큰 경우에는 제2 제어 신호를 출력하는 전압 검출 회로, 상기 제1 제어 신호에 의해 활성화되고, 상기 제1 내부 전원 전압이 공급되는 제1 입력 회로, 및 상기 제2 제어 신호에 의해 활성화되고, 상기 제2 내부 전원 전압이 공급되는 제2 입력 회로를 포함하고, 상기 제1 및 제2 외부 전원 전압은 서로 분리되어 있는 반도체 집적 회로가 제공된다.
본 발명의 또 다른 양상에 따르면, 제1 외부 전원 전압을 스텝다운하여 내부 전원 전압을 생성하는 내부 전원 전압 강하 회로, 상기 내부 전원 전압이 공급되는 내부 회로, 상기 제1 외부 전원 전압과는 상이한 제2 외부 전원 전압이 공급되고, 상기 내부 회로에 접속된 출력 회로, 상기 제2 외부 전원 전압이 판정 전압 이하인 경우에는 제1 제어 신호를 출력하고, 상기 제2 외부 전원 전압이 상기 판정 전압보다 높은 경우에는 제2 제어 신호를 출력하는 전압 검출 회로, 상기 제1 제어 신호에 의해 활성화되고, 상기 내부 전원 전압이 공급되는 제1 입력 회로, 및 상기 제2 제어 신호에 의해 활성화되고, 상기 내부 전원 전압이 공급되는 제2 입력 회로를 포함하고, 상기 제1 및 제2 전원 전압은 서로 분리되어 있는 반도체 집적 회로가 제공된다.
이하에서는, 첨부 도면을 참조하여 본 발명의 실시예들이 상세하게 설명될 것이다.
1. 개요
본 발명의 반도체 집적 회로는 2개의 외부 전원 전압을 사용한다. 이들 중 1개는 제1 전력 단자로부터 공급되는 제1 외부 전원 전압이고, 다른 하나는 제2 전력 단자로부터 공급되는 제2 외부 전원 전압이다.
제1 및 제2 외부 전원 전압은 서로 분리되어 있다. 제1 외부 전원 전압은 입력 회로 및 내부 회로를 구동한다. 제2 외부 전원 전압은 출력 회로를 구동한다.
제2 외부 전원 전압은 제1 외부 전원 전압보다 낮다.
제1 외부 전원 전압은 내부 전원 전압 강하 회로를 통해 입력 회로로 공급되고, 입력 회로로 직접 공급되지 않는다.
이때, 제1 외부 전원 전압은 내부 전원 전압 강하 회로에 의해 제1 내부 전원 전압(이하, 입력 회로 전용 전원 전압으로 지칭함)으로 스텝다운된다. 입력 회로 전용 전원 전압은 제2 외부 전원 전압과 거의 동일한 전압값을 갖는다.
입력 회로 전용 전원 전압은 입력 회로에 공급된다.
상술한 바와 같이, 출력 회로의 전원 전압은 낮고, 이는 전력 소비를 낮출 수 있도록 한다.
또한, 입력 회로 및 출력 회로가 서로 분리된 대응하는 전원 전압에 의해 구동되기 때문에, 입력 회로는 출력 회로에 의해 야기되는 노이즈에 의해 영향을 받지 않는다.
결과적으로, 입력 회로 및 출력 회로의 전력 소비는, 입력 회로가 출력 회로에 의해 야기되는 노이즈에 의해 영향을 받지 않게 하면서 감소될 수 있다.
2. 실시예
(1) 기본 구성
도 1은 본 발명의 실시예들에 따른 반도체 집적 회로의 기본 구성을 도시하는 블록도이다.
도 1에 도시된 반도체 집적 회로는 서로 분리된 2개의 외부 전원 전압 VCC, VCCQ로 구동된다.
외부 전원 전압 VCC는, 입력 회로 전용 전원 전압 VDDQ를 생성하는 내부 전원 전압 강하 회로(4)에 의해 스텝다운된다. 입력 회로 전용 전원 전압 VDDQ는 입력 회로(1)에 공급된다.
외부 전원 전압 VCC 또한 내부 회로(2)에 공급된다.
외부 전원 전압 VCCQ는 출력 회로(3)에 공급된다. 외부 전원 전압 VCCQ는 외부 전원 전압 VCC와 분리된다. 저 전력 소비를 달성하기 위해서, 외부 전원 전압 VCCQ의 전압값은 전원 전압 VCC의 전압값보다 낮게 구성된다.
상술한 바와 같이, 입력 회로(1)의 전원 전압 및 출력 회로(3)의 전원 전압은 분리된 전원으로부터 공급된다.
따라서, 출력 회로(3)에 의해 야기되는 노이즈는 입력 회로(1)에 영향을 미치지 않는다.
입력 회로용 전원은 내부 회로와 공유된다. 따라서, 입력 회로만을 위한 새로운 전원이 제공될 필요가 없기 때문에, 입력 회로 전용 전원 패드 등이 부가될 필요가 없다.
결과적으로, 입력 회로 및 출력 회로의 전력 소비는, 입력 회로가 출력 회로에 의해 야기되는 노이즈에 의해 영향을 받지 않게 하면서 감소될 수 있다.
이하, 기본 구성에 기초한 본 발명의 실시예들이 설명될 것이다.
(2) 제1 실시예
도 2는 본 발명의 제1 실시예에 따른 반도체 집적 회로를 도시한다.
입력 버퍼 회로(1A)와 같은 입력 회로는 p-채널 금속 절연물 반도체(MOS;metal-insulator-semiconductor) 트랜지스터(이후에, PMOS 트랜지스터로 지칭됨)(P1) 및 n-채널 MOS 트랜지스터(이후에, NMOS 트랜지스터로 지칭됨)(N1)로 구성된다.
입력 버퍼 회로(1A)는, PMOS 트랜지스터 P1의 게이트 및 NMOS 트랜지스터 N1의 게이트를 접속시키는 입력 단자에 의해 입/출력 공통 패드(5)에 접속된다. 또한, 입력 버퍼 회로(1A)는 PMOS 트랜지스터 P1의 드레인 및 NMOS 트랜지스터 N1의 드레인을 접속시키는 출력 단자에 의해 내부 회로(2)에 접속된다. 제1 실시예에서는 패드(5)가 외부 단자의 수를 줄이기 위해 입력 및 출력 둘 다에 대해 사용되었지만, 공통 패드(5) 대신에 입력 패드 및 출력 패드는 개별적으로 제공될 수 있다.
PMOS 트랜지스터의 소스는 내부 전원 전압 강하 회로(4)에 접속된다. NMOS 트랜지스터 N1의 소스는 접지 전압 VSS가 인가되는 접속 단자에 접속된다.
입력 버퍼 회로(1A)에서, 패드(5)로부터의 입력 신호에 기초한 신호가 내부 회로(2)로 출력된다.
내부 회로(2)는, NAND 플래시 메모리 또는 동적 램(DRAM;dynamic random access memory)과 같은 반도체 메모리가 제공되는 회로이다. 내부 회로(2)는 주로 메모리 셀 어레이부, 감지 증폭기 회로, 및 주변 회로로 구성되고, 주변 회로는 행(row) 디코더 회로, 열(column) 디코더 회로, 및 어드레스 버퍼 회로를 포함한다.
내부 회로(2)는 입력 버퍼 회로(1A)로부터의 신호에 기초하여 처리하고, 그 결과 나온 데이터를 출력 버퍼 회로(3A)로 출력한다.
출력 버퍼 회로(3A)와 같은 출력 회로는 PMOS 트랜지스터 P2 및 NMOS 트랜지스터 N2로 구성된다.
출력 버퍼 회로(3A)는, PMOS 트랜지스터 P2의 게이트와 NMOS 트랜지스터 N2의 게이트를 접속시키는 입력 단자에 의해 내부 회로(2)에 접속된다. 내부 회로(2)로부터 나온 데이터는 출력 버퍼 회로(3A)로 입력된다. PMOS 트랜지스터 P2의 드레인과 NMOS 트랜지스터 N2의 드레인을 접속시키는 출력 단자는 패드(5)에 접속된다.
PMOS 트랜지스터 P2의 소스는 전원 전압 VCCQ에 접속된다. NMOS 트랜지스터 N2의 소스는 접지 전압 VSS가 인가되는 접지 단자에 접속된다.
상기 회로를 구동하는 전원 전압으로서, 2개의 외부 전원 전압 VCC, VCCQ가 사용된다. 이들 2개의 외부 전원 전압은 서로 분리되어, 회로들에 공급된다.
외부 전원 전압 VCC는 내부 회로(2) 및 내부 전원 전압 강하 회로(4)에 공급된다.
내부 전원 전압 강하 회로(4)에 공급되는 외부 전원 전압 VCC는 스텝다운된다. 입력 버퍼 회로 전용의 내부 전원 전압 VDDQ는 PMOS 트랜지스터 P1의 소스로부터 입력 버퍼 회로(1A)로 공급된다.
외부 전원 전압 VCCQ는 PMOS 트랜지스터 P2의 소스로부터 출력 버퍼 회로(3A)로 공급된다. 외부 전원 전압 VCCQ는 외부 전원 전압 VCC 보다 낮은 전압으로 설정되어, 반도체 집적 회로의 전력 소비를 감소시킨다.
전원 전압으로서, 예를 들어, 외부 전원 전압 VCC로서 3V가 사용되고, 내부 전원 전압 VCCQ로서 1.8V가 사용된다.
따라서, 3V의 전원 전압이 내부 회로(2) 및 내부 전원 전압 강하 회로(4)에 공급된다.
1.8V의 전원 전압이 출력 버퍼 회로(3A)에 공급된다. 출력 버퍼 회로(3A)는 외부 전원 전압 VCCQ/2(=0.9V)인 회로 임계 전압으로 구동된다.
입력 회로 전용 내부 전원 전압 VDDQ는 입력 버퍼 회로(1A)에 공급된다.
일반적으로, 입력 버퍼 회로(1A)는, 회로 임계 전압이 입력 회로 전용 내부 전원 전압 VDDQ/2와 동일하게 되도록 설계된다. 회로 임계 전압은 출력 버퍼 회로(3A)의 전압과 동일한 것이 바람직하다.
이 때문에, 외부 전원 전압 VCC는 입력 회로 전용 내부 전원 전압 VDDQ(=1.8V)으로 스텝다운되어, 입력 버퍼 회로(1A)를 구동한다.
도 2의 반도체 집적 회로에서, 내부 전원 전압 강하 회로(4)가 제공되지 않는 경우가 고려된다.
이 경우에, 외부 전원 전압 VCC는 입력 버퍼 회로(1A)에 바로 공급된다.
일반적으로, PMOS 트랜지스터 및 NMOS 트랜지스터의 사이즈는, 입력 버퍼 회로 등의 CMOS 인버터 회로의 회로 임계 전압이 구동 전원 전압의 절반이 되도록 설계된다.
따라서, 입력 버퍼 회로(1A)의 회로 임계 전압은 외부 전원 전압 VCC/2(=1.5V)이다.
본 실시예에서 설명한 바와 같이, 출력 버퍼 회로(3A)에 공급되는 외부 전원 전압 VCCQ는 1.8V로 설정되어, 전력 소비를 감소시킨다. 출력 버퍼 회로(3A)의 회로 임계 전압이 0.9V이기 때문에, 입력 버퍼 회로(1A)의 회로 임계 전압도 0.9V로 설정되는 것이 바람직하다.
외부 전압 VCC(=3V)에서 구동되는 입력 버퍼 회로(1A)의 회로 임계 전압을 0.9V로 설정하기 위해서, NMOS 트랜지스터 N1의 사이즈는 PMOS 트랜지스터 P1의 사이즈보다 크게 설계되어야 한다.
그러나, 이러한 방법에서는, 입력 버퍼 회로(1A)의 상승과 하강 간의 응답 속도의 차가 매우 크다.
외부 전원 전압 VCC가 1.8V로 설정되면, 입력 버퍼 회로(1A)의 회로 임계 전 압이 외부 전원 전압 VCC/2(=0.9V)로 설정될 수 있지만, 내부 회로(2)의 구동 능력은 감소한다.
따라서, 본 실시예에서 설명한 바와 같이, 내부 전원 전압 강하 회로(4)는 외부 전원 전압 VCC(=3V)를 입력 회로 전용 내부 전원 전압 VDDQ=(1.8V)로 스텝다운시켜, 입력 버퍼 회로(1A)를 구동한다.
이를 통해, 입력 버퍼 회로(1A)의 회로 임계 전압은 VDDQ/2(=0.9V)로 용이하게 설정될 수 있다.
상술한 바와 같이, 입력 버퍼 회로(1A)의 전원 전압은 내부 전원 전압 강하 회로(4)를 통해 외부 전원 전압 VCC로부터 공급된다. 출력 버퍼 회로(3A)의 전원 전압은 외부 전원 전압 VCCQ로부터 공급된다.
구체적으로, 입력 버퍼 회로(1A) 및 출력 버퍼 회로(3A)는 2개의 분리된 외부 전원 전압에 의해 구동된다. 그 결과, 입력 버퍼 회로(1A)는 출력 버퍼 회로(3A)가 야기하는 노이즈에 의해 영향을 받지 않는다.
또한, 내부 회로(2)를 구동하는 외부 전원 전압 VCC가 출력 버퍼 회로(3A)를 구동하는 외부 전원 전압 VCCQ로부터 분리되어 있기 때문에, 외부 전원 전압 VCC는 내부 회로의 구동 능력이 감소되는 것을 방지하는 전압으로 설정될 수 있고, 외부 전원 전압 VCCQ는 낮은 전압으로 설정될 수 있다. 따라서, 출력 버퍼 회로(3A)의 전력 소비는 감소될 수 있다.
또한, 입력 버퍼 회로(1A)의 전원 전압이 내부 전원 전압 강하 회로(4)에서 외부 전원 전압 VCC를 스텝다운함으로써 획득되기 때문에, 새로운 전원 패드가 제 공될 필요가 없다.
따라서, 출력 회로의 전력 소비는, 입력 회로가 출력 회로에 의해 야기되는 노이즈에 의해 영향을 받지 않게 하면서 감소될 수 있다.
(3) 제2 실시예
내부 회로가 특히 NAND 플래시 메모리로 구성되는 경우에, 메모리 셀 어레이부가 더 소형화됨에 따라, 내부 회로는 저-전압 구동 및 저 전력 소비의 이점을 제공하도록 요구된다.
제2 실시예에서, 내부 전원 전압 강하 회로는 입력 버퍼 회로뿐만 아니라 내부 회로에도 제공된다. 다음에서는, 외부 전원 전압을 제2 내부 전원 전압으로 스텝다운하고, 내부 회로가 저-전압 구동 및 저 전력 소비에 대응할 수 있도록 하는 반도체 집적 회로가 설명된다.
도 3은 제2 실시예에 따른 반도체 집적 회로의 구성을 도시한다.
입력 버퍼 회로(1A), 내부 회로(2), 및 출력 버퍼 회로(3A)는 각각 제1 실시예와 동일한 구성을 갖는다. 도 3에서, 동일 구성 요소들은 동일 참조 번호로 표시되고, 이들에 대한 설명은 생략될 것이다.
2개의 외부 전원 전압 VCC, VCCQ는 상기 회로를 구동하기 위한 전원 전압으로서 사용된다.
외부 전원 전압 VCC는 내부 전원 전압 강하 회로(4A, 4B)에 공급된다.
내부 전원 전압 강하 회로(4A)에 공급되는 외부 전원 전압 VCC는 입력 회로 전용 내부 전원 전압 VDDQ로 스텝다운된다. 입력 회로 전용 내부 전원 전압 VDDQ 는 내부 버퍼 회로(1A)로 공급된다.
내부 전원 전압 강하 회로(4B)에 공급되는 외부 전원 전압 VCC는 내부 전원 전압 VDD로 스텝다운된다. 내부 전원 전압 VDD는 내부 회로(2)로 공급된다.
외부 전원 전압 VCCQ는 출력 버퍼 회로(3A)로 공급된다.
예를 들어, 외부 전원 전압 VCC로서 3V가 사용되고, 외부 전원 전압 VCCQ로서 1.8V가 사용된다.
외부 전원 전압 VCC는 내부 전원 전압 강하 회로(4A, 4B)에 의해 스텝다운된다.
따라서, 내부 전원 전압 강하 회로(4A)에서 외부 전원 전압 VCC를 스텝다운함으로써 얻어지는 입력 회로 전용 내부 전원 전압 VDDQ(=1.8V)는 입력 버퍼 회로(1A)로 공급된다.
내부 회로(2)에는, 예를 들어, 내부 전원 전압 강하 회로(4B)에서 외부 전원 전압 VCC를 스텝다운함으로써 얻어지는 내부 전원 전압 VDD(=2.7V)가 공급된다.
외부 전원 전압 VCCQ(=1.8V)는 출력 버퍼 회로(3A)로 공급된다.
입력 버퍼 회로(1A) 및 출력 버퍼 회로(3A)는 서로 분리된 대응하는 전원 전압에 의해 구동된다. 결과적으로, 입력 버퍼 회로(1A)는 출력 버퍼 회로(3A)에 의해 야기되는 노이즈에 의해 영향을 받지 않는다.
외부 전원 전압 VCC가 내부 전원 전압 강하 회로(4B)에 의해 스텝다운될 수 있기 때문에, 내부 회로(2)는 저 전압으로 구동될 수 있다.
상술한 바와 같이, 제2 실시예는, 제1 실시예의 효과에 더하여, 내부 회로의 저-전압 구동 및 저 전력 소비에 대응할 수 있다는 효과를 제공할 수 있다.
3. 적용예
본 발명의 적용예에서, 출력 회로는 상이한 전원 전압 사양에 적합하다. 다음에서는, 2개의 입력 회로를 구비하여 전원 전압 사양를 충족시키는 반도체 집적 회로의 회로 구성 및 동작에 대해 설명한다.
(a) 회로 구성
도 4는 상기 적용예에 따른 반도체 집적 회로를 도시한다.
제1 입력 버퍼 회로(1A)는, 제1 및 제2 실시예에서 설명된 입력 버퍼 회로(1A)의 구성 뿐만 아니라, MOS 트랜지스터 T1A 및 T1B를 더 포함한다.
MOS 트랜지스터 T1A의 소스는 내부 전원 전압 강하 회로(4A)에 접속된다. MOS 트랜지스터 T1A의 드레인은 PMOS 트랜지스터 P1의 소스에 접속된다.
MOS 트랜지스터 T1B의 소스는, PMOS 트랜지스터 P1 및 NMOS 트랜지스터 N1의 드레인으로 구성된 출력 단자에 접속된다.
제2 입력 버퍼 회로(1B)는, 제1 및 제2 실시예에서 설명된 입력 버퍼 회로(1A)의 구성뿐만 아니라, MOS 트랜지스터 T2A 및 T2B를 더 포함한다.
MOS 트랜지스터 T2A의 소스는 내부 전원 전압 강하 회로(4B)에 접속된다. MOS 트랜지스터 T2A의 드레인은 PMOS 트랜지스터 P3의 소스에 접속된다.
MOS 트랜지스터 T2B의 소스는 PMOS 트랜지스터 P3 및 NMOS 트랜지스터 N3의 드레인으로 구성된 출력 단자에 접속된다.
제2 버퍼 회로(1B)는, 제1 버퍼 회로(1A)의 내부 전원 전압보다 높은 내부 전원 전압 VDD에 의해 구동된다.
이 적용예에서는, 예를 들어, MOS 트랜지스터 T1A 및 T2A는 p-채널 MOS 트랜지스터이다. MOS 트랜지스터 T1B 및 T2B는 n-채널 트랜지스터이다.
내부 회로(2) 및 출력 버퍼 회로(3A) 각각은 제1 및 제2 실시예에서와 같이 동일한 내부 구성을 갖는다.
내부 회로(2)는 MOS 스위치(6A, 6b)를 통해 제1 및 제2 버퍼 회로(1A, 1B)에 각각 접속된다.
출력 버퍼 회로(3A)는 내부 회로(2)에 접속된 입력 단자 및 패드(5)에 접속된 출력 단자를 구비한다. 출력 버퍼 회로(3A)는 서로 다른 두개의 전원 전압 사양에 따라 구동된다.
상기 회로를 구동하기 위한 전원 전압으로서, 두 개의 외부 전원 전압(VCC, VCCQ)이 사용된다.
외부 전원 전압(VCC)은 제1 내부 전원 전압 강하 회로(4A) 및 제2 입력 전원 전압 강하 회로(4B)에 공급된다.
제1 내부 전원 전압 강하 회로(4A)에 공급되는 외부 전원 전압(VCC)은 제1 입력 버퍼 회로(1A)에 대해서만 내부 전원 전압(VDDq)으로 스텝다운되어, 제1 입력 버퍼 회로(1A)에 공급된다.
제2 내부 전원 전압 강하 회로(4B)에 공급된 외부 전원 전압(VCC)은 내부 회로 전원 전압(VDD)으로 스텝다운된 후, 내부 회로(2) 및 제2 입력 버퍼 회로(1B)에 공급된다.
외부 전원 전압(VCCQ)은 상이한 두 개의 전원 전압 사양에 부합하고 출력 버퍼 회로(3A)에 공급된다.
도 5는 출력 버퍼 회로(3A)의 전원 전압 사양에 따라 구동될 입력 버퍼 회로(1A 또는 1B)를 선택하는 전압 검출 회로를 도시한다.
도 5의 전압 검출 회로에는 외부 전원 전압(VCCQ)이 공급되어, 검출 회로부(7)가 출력 버퍼 회로(3A)의 전원 전압 사양을 결정하도록 한다.
상기 결정 결과를 기초로 한 신호는 제어 신호(A)로서 신호를 출력하는 출력 단자(8A) 뿐만 아니라 인버터(9)를 경유하여 제어 신호(B)로서 신호를 출력하는 출력 단자(8B)에도 공급된다.
출력 단자(8A)는 MOS 트랜지스터(T1A, T1B)에 접속되고, 출력 단자(8B)는 MOS 트랜지스터(T2A, T2B)에 접속된다.
출력 단자(8A, 8B)는 MOS 스위치(6A, 6B)에도 접속된다.
이 후, 전술한 구성을 갖는 반도체 집적 회로의 동작이 설명될 것이다.
(b) 동작
반도체 집적 회로를 구동하기 위한 전원 전압으로서, 예를 들면, 3V를 외부 전원 전압(VCC)으로서 사용하고, 1.8 또는 3V 중 어느 하나를 외부 전원 전압(VCCQ)으로서 사용한다. 외부 전원 전압(VCC) 및 외부 전원 전압(VCCQ)는 서로 분리되는 방식으로 회로에 공급된다.
외부 전원 전압(VCC)는 내부 전원 전압 강하 회로(4A, 4B)에 의해 스텝다운된다.
외부 전원 전압(VCC)은 내부 전원 전압 강하 회로(4A)에 의해 입력 회로 전원 전압(VDDQ)(=1.8V)으로 스텝다운된 후, 제1 버퍼 회로에 공급된다. 또한, 외부 전원 전압(VCC)은 내부 회로(4B)에 의해 내부 전원 전압(VDD)(=2.7V)으로 스텝다운된 후, 제2 입력 버퍼 회로(1B) 및 내부 회로(2)에 공급된다.
또한, 1.8 또는 3V 중 어느 하나가 전원 전압 사양에 따라 외부 전원 전압(VCCQ)으로서 출력 버퍼 회로(3A)에 공급된다.
도 5의 전압 검출 회로에서, 외부 전원 전압(VCCQ)이 높은지 또는 낮은지를 판정하는데 사용되는 판정 전압은, 예를 들면, 2.2V로 설정된다. 판정 전압을 기준으로 사용하여, 제어 신호(A, B)가 제1 및 제2 입력 버퍼 회로(1A, 1B) 및 MOS 스위치(6A, 6B)로 출력된다.
외부 전원 전압(VCCQ)이 2.2V이하일 때, 검출 회로부(7)는, 예를 들면, 로우 레벨 신호를 출력하고, 그 결과 제어 신호(A)는 로우가 되고 제어 신호(B)는 인버터(9)를 통해 하이가 된다. 외부 전원 전압(VCCQ)이 2.2V보다 높은 경우, 검출 회로부(7)는 하이 레벨 신호를 출력하고, 그 결과 제어 신호(A)는 하이가 되고 제어 신호(B)는 로우가 된다.
외부 전원 전압(VCCQ)이 1.8V인 경우, 1.8V의 외부 전원 전압(VCCQ)가 출력 버퍼 회로(3A) 및 검출 회로부(7)에 공급된다.
따라서, 검출 회로부(7)는 외부 전원 전압(VCCQ)이 2.2V이하라고 판정하고, 따라서, 출력 버퍼 회로(3A)는 전원 전압 사양에 따라 1.8V의 외부 전원 전압(VCCQ)를 처리한다.
결과적으로, 로우 제어 신호(A) 및 하이 제어 신호(B)가 단자(8A, 8B)에서 각각 출력된다.
제1 입력 버퍼 회로(1A)에서, 로우 제어 신호(A)의 입력은 PMOS 트랜지스터(T1A)를 턴온하고 NMOS 트랜지스터(T1B)를 턴오프한다.
따라서, 내부 전원 전압 강하 회로(4A)는 입력 버퍼 회로 전용의 내부 전압(VDDQ)(=1.8V)을 제1 입력 버퍼 회로(1A)에 공급하고, 따라서, 제1 입력 버퍼 회로가 구동된다.
제1 입력 버퍼 회로(1A)에 접속된 MOS 스위치(6A)는 제어 신호(A) 및 제어 신호(B)에 의해 턴온되어, 제1 입력 버퍼 회로(1A)로부터의 신호가 내부 회로(2)로 출력되도록 한다.
제2 버퍼 회로(1B)에서, 하이 제어 신호의 입력은 PMOS 트랜지스터(T2A)를 턴오프하고 NMOS 트랜지스터(T2B)를 턴온한다.
따라서, 내부 전원 전압(VDD)은 PMOS 트랜지스터(T2A)가 오프일 때 그 트랜지스터에 의해 컷오프되기 때문에, 제2 버퍼 회로(1B)가 비활성화된다. 출력 노드에서의 부유 용량에 기인한 오동작을 방지하기 위해, 제2 버퍼 회로(1B)는 NMOS 트랜지스터(T2B)가 온일 때 그 트랜지스터에 의해 접지된다.
더욱이, MOS 스위치(6B)도 오프이기 때문에, 제2 입력 버퍼 회로(1B)는 내부 회로(2)와 전기적으로 절연된다.
제1 입력 버퍼 회로(1A)로부터의 신호에 기초한 데이터가 내부 회로(2)에서 출력 버퍼 회로(3A)로 출력된다.
내부 회로(2)로부터의 데이터에 기초한 출력 신호는 출력 버퍼 회로(3A)로부터 패드(5)를 경유하여 외부로 출력된다.
외부 전원 전압(VCCQ)이 3V인 경우, 3V의 외부 전원 전압(VCCQ)는 출력 버퍼 회로(3A) 및 검출 회로부(7)에 공급된다.
따라서, 검출 회로부(7)는 외부 전원 전압(VCCQ)이 2.2V보다 높은지를 판정하고, 따라서 출력 버퍼 회로(3A)는 전원 전압 사양에 따라 3V의 외부 전원 전압(VCCQ)을 처리한다.
결과적으로, 하이 레벨 제어 신호(A) 및 로우 제어 신호(B)는 단자(8A, 8B)에서 각각 출력된다.
제1 입력 버퍼 회로(1A)에서, 하이 레벨 제어 신호(A)는 PMOS 트랜지스터(T1A)를 턴오프하고 NMOS 트랜지스터(T1B)를 턴온한다.
따라서, 내부 회로 전용의 전원 전압(VDDQ)은 PMOS 트랜지스터(T1A)가 오프일 때 그 트랜지스터에 의해 컷오프되기 때문에, 제1 버퍼 회로(1A)가 비활성화된다.
출력 노드에서의 부유 용량에 기인한 오동작을 방지하기 위해, 제1 버퍼 회로(1A)는 NMOS 트랜지스터(T1B)가 온일 때 그 트랜지스터에 의해 접지된다.
또한, 제1 입력 버퍼 회로(1A)에 접속된 MOS 스위치(6A)가 턴온되기 때문에, 제1 입력 버퍼 회로(1A)는 내부 회로(2)와 전기적으로 절연된다.
제2 입력 버퍼 회로(1B)에서, 로우 제어 신호(B)의 입력은 PMOS 트랜지스터(T2A)를 턴온시키고 NMOS 트랜지스터(T2B)를 턴오프시킨다.
따라서, 내부 전원 전압 강하 회로(4B)는 내부 전원 전압(VDDQ)(=2.7V)을 제2 입력 버퍼 회로(1B)에 공급하고, 따라서, 제2 입력 버퍼 회로가 활성화된다.
더욱이, 제2 입력 버퍼 회로(1B)에 접속된 MOS 스위치(6B)가 턴온되기 때문에, 제2 입력 버퍼 회로(1B)로부터의 신호가 내부 회로(2)로 출력된다.
제2 입력 버퍼 회로(1B)로부터의 신호에 기초한 데이터는 내부 회로(2)로부터 출력 버퍼 회로(3A)로 출력된다.
그 후, 내부 회로(2)로부터의 데이터에 기초한 출력 신호가 출력 버퍼 회로(3A)로부터 패드(5)를 경유하여 외부로 출력된다.
이러한 적용예에서, 제1 및 제2 입력 버퍼 회로(1A, 1B) 간 스위칭은 도 5의 전압 검출 회로를 사용하여 행해지지만, 본 발명은 그러한 스위칭 방법에 한정되는 것은 아니다. 제1 및 제2 입력 버퍼 회로 중 하나가 활성화되고 다른 하나가 활성화되는 경우라면 다른 적당한 방법을 사용할 수 있다.
예를 들면, 웨이퍼 처리의 배선 처리에서, 알루미늄 배선이 외부 전원 전압(VCC) 또는 제1 및 제2 입력 버퍼 회로(1A, 1B)의 접지 전압(1B)에 접속된다. 이와 같은 접속으로, 입력 버퍼 회로(1A, 1B)는 외부 전원 전압(VCCQ)의 크기에 따라 비활성화될 수 있고, 이에 의해 입력 버퍼 회로 간을 스위칭할 수 있다.
특히, 외부 전원 전압(VCCQ)이 전원 전압 사양에 따라 1.8V인 경우, MOS 트랜지스터(T1A, T1B)의 제어 단자(A)에 접속된 알루미늄 배선은 접지 전압(VSS) 단자에 접속된다. 또한, MOS 트랜지스터(T2A, T2B)의 제어 신호(B)에 접속된 알루미늄 배선은 외부 전원 전압(VCC) 단자에 접속된다.
외부 전원 전압(VCCQ)이 전원 전압 사양에 따라 3V인 경우, 제어 신호(A) 단자에 접속된 알루미늄 배선은 외부 전원 전압(VCC) 단자에 접속되고, 제어 신호(B)에 접속된 알루미늄 배선은 접지 전압(VSS) 단자에 접속된다.
또한, 예를 들면, 본딩 프로세스에서, 반도체 집적 회로에 사전에 제공된 본딩 패드는 패키지의 외부 전원 전압(VCC) 단자 또는 접지 전압(VSS)에 배선으로 접속된다.
이러한 접속으로, 입력 버퍼 회로(1A, 1B)는 외부 전원 전압(VCCQ)의 크기에 따라 비활성화될 수 있고, 이에 의해 입력 버퍼 회로 간을 스위칭할 수 있다.
특히, 외부 전원 전압(VCCQ)가 전원 전압 사양에 따라 1.8V인 경우, MOS 트랜지스터(T1A, T1B)의 제어 신호(A) 단자에 제공된 패드는 접지 전압(VSS) 단자에 배선으로 접속된다. 더욱이, MOS 트랜지스터(T2A, T2B)의 제어 신호(B) 단자에 제공된 패드는 외부 전원 전압(VCC) 단자에 배선으로 접속된다.
외부 전원 전압(VCCQ)이 전원 전압 사양에 따라 3V인 경우, 제어 신호(A) 단자에 제공된 패드는 외부 전원 전압(VCC) 단자에 배선으로 접속되고, 제어 신호(B)에 제공된 패드는 접지 전압(VSS) 단자에 배선으로 접속된다.
또한, 상기 회로에 판독 전용 메모리(ROM)가 제공되고, "1" 및 "0"이 외부 전원 전압(VCCQ)의 크기에 대응하는 데이터로서 미리 저장된다. 이를 기초로, 제1 및 제2 입력 버퍼 회로 간의 스위칭이 행해질 수 있다.
전술한 바와 같이, 적용예의 반도체 집적 회로에서, 출력 회로들의 전원 전압 사양들 간 차이를 처리하는 두 개의 입력 회로가 제공되는 경우라 할지라도, 출 력 회로에 기이한 노이즈의 영향에 제1 및 제2 입력 회로가 영향받지 않도록 하면서도 입력 및 출력 회로의 전력 소모를 감소시킬 수 있다.
또한, 외부 전원 전압(VCCQ)의 전원 전압 사양이 서로 다른 두 개의 제품이 동일 칩 상에 실현될 수 있다.
상기 적용예에서는 출력 회로가 두 개의 전원 전압에 부합하는 것으로 하였지만, 세 개 이상의 전원 전압에도 부합하도록 설계할 수 있다.
이 경우에, 구성은, 각각의 전원 전압에 대응하는 회로 임계 전압에 대한 입력 회로가 제공되도록 하고, 입력 회로들 간의 스위칭은 출력 회로의 전원 전압에 따라 행해지도록 한다.
4. 수정예
상기 실시예의 수정예에서, 출력 버퍼 회로는 상기 적용예에서와 같이 상이한 두 개의 전원 전압 사양에 부합한다. 회로 임계 전압이 상이한 두 개의 입력 버퍼 회로가 제공된다. 그러나, 이러한 수정예에서는 내부 회로와 같이 두개의 입력 버퍼 회로가 동일한 전원 전압으로 구동되는 경우를 설명할 것이다.
도 6은 수정예에 따른 반도체 집적 회로를 도시한다.
제1 입력 버퍼 회로(1A)는, 수정예의 NMOS 트랜지스터(N1)가 병렬로 접속된 복수의 NMOS 트랜지스터(N11 내지 N1n)으로 구성된다는 것을 제외하고는 상기 적용예의 구성과 기본적으로 동일하다.
제2 입력 버퍼 회로(1B), 내부 회로(2) 및 출력 버퍼 회로(3A) 각각은 상기 적용예과 동일한 구성을 갖는다. 동일 구성 요소에는 동일 참조 부호로 지시하고, 이들의 설명은 생략할 것이다.
전압 검출 회로는 도 5에 도시된 바와 같이 동일한 구성을 갖는다.
내부 전원 전압 강하 회로(4)는 제1 입력 버퍼 회로(1A), 제2 입력 버퍼 회로(1B) 및 내부 회로(2)에 접속된다.
상기 회로를 구동하기 위한 전원 전압으로서, 다음 두 개의 전원 전압이 사용된다: 외부 전원 전압(VCC) 및 외부 전원 전압(VCCQ).
전원 전압(VCC)은 내부 전원 전압 강하 회로(4)에 의해 내부 전원 전압(VDD)로 스텝다운된다.
내부 전원 전압(VDD)은 제1 및 제2 입력 버퍼 회로(1A, 1B)와 내부 회로(2)에 공급된다. 즉, 제1 및 제2 입력 버퍼 회로(1A, 1B)와 내부 회로(2)는 동일한 전원 전압으로 구동된다.
상이한 두 개의 전원 전압 사양에 부합하는 외부 전원 전압(VCCQ)은 출력 버퍼 회로(3A)에 공급된다.
예를 들면, 전원 전압 사양에 따라, 외부 전원 전압(VCC)로서 3V를 사용하고, 외부 전원 전압(VCCQ)로서 1.8 또는 3V를 사용한다.
외부 전원 전압(VCC)는 내부 전원 전압 강하 회로(4)에 의해 내부 전원 전압(VDD)(=2.7V)으로 스텝다운된다. 내부 전원 전압(VDD)는 제1 및 제2 입력 버퍼 회로(1A, 1B)와 내부 회로(2)에 공급된다.
외부 전원 전압(VCCQ)의 전원 전압 사양이 3V에 대한 것인지 아니면 1.8V에 대한 것인지는 상기 적용예에서 동일한 방식으로 도 5의 전압 검출 회로에 의해 판 정된다.
출력 버퍼 회로(3A)가 외부 전원 전압(VCCQ)(=1.8V)로 구동되는 경우, 제1 입력 버퍼 회로(1A)가 활성화되고 제2 입력 버퍼 회로(1B)가 비활성화된다.
이때, 출력 버퍼 회로(3A)의 회로 임계 전압은 외부 전원 전압 VCCQ/2 (=0.9V)이다.
내부 전원 전압(VDD)(=2.7V)은 그 전압에서 구동되는 제1 입력 버퍼 회로(1A)에 공급된다.
전원 전압에서 구동되는 제1 입력 버퍼 회로(1A)의 회로 임계 전압을 0.9V로 설정하기 위해, NMOS 트랜지스터(N1)의 크기는 PMOS 트랜지스터(P1, T1A)보다 더 크게 설계한다.
NMOS 트랜지스터(N1)의 크기를 증가시키는 방법은 병렬로 접속된 복수의 NMOS 트랜지스터(N11 내지 N1n)인 NMOS 트랜지스터(N1)를 병렬로 접속시키는 것이다. 이것은 NMOS 트랜지스터(N1)의 유효 크기를 증가시키는 방법을 달성시킨다.
외부 전원 전압(VCC)이 3V인 경우에, 제2 입력 버퍼 회로(1B)가 활성화된다.
이때, 출력 버퍼 회로(3A)의 회로 임계 전압은 외부 전원 전압 VCCQ/2 (=1.5V)이다.
2.7V의 내부 전원 전압은 제2 입력 버퍼 회로(1B)에 공급된다. 제2 입력 버퍼 회로(1B)의 회로 임계 전압을 1.5V로 설정하기 위해, PMOS 트랜지스터(P3)와 PMOS 트랜지스터(T2A)의 크기는 NMOS 트랜지스터(N3)보다 크게 설계한다.
전술한 바와 같이, 제1 및 제2 입력 버퍼 회로(1A, 1B)는 내부 회로(2)와 공 유된 전원 전압(VDD)으로 구동된다. 따라서, 제1 및 제2 입력 버퍼 회로(1A, 1B)의 회로 임계 전압은 입력 버퍼 회로(1A, 1B)를 구성하는 PMOS 트랜지스터 및 NMOS 트랜지스터의 크기를 조정함으로써 출력 버퍼 회로(3A)의 회로 임계 전압과 동일하게 할 수 있다.
이 경우에도, 출력 회로에 기인한 노이즈의 영향에 의해 입력 회로가 영향받지 않도록 하면서 입력 및 출력 회로의 소비 전력을 감소시킬 수 있다.
본 발명은 제1 및 제2 실시예, 적용예 및 수정예에 설명된 잇점에 부가하여 다음의 잇점을 갖는다.
본 발명은 제1 실시예의 내부 전원 전압 강하 회로(4)에서 생성된 내부 전원 전압(VDDQ) 및 제2 실시예와 적용예의 제1 내부 전원 전압 강하 회로(4A)에서 생성된 제1 내부 전원 전압(VDDQ)이 제2 외부 전원 전압(VCCQ)의 전압값과 거의 동일하다는 것을 특징으로 한다.
본 발명의 실시예에 따라, 출력 회로에 기인한 노이즈의 영향에 의해 입력 회로가 영향받지 않도록 하면서 입력 및 출력 회로의 전력 소모는 감소시킬 수 있다.
부가의 장점 및 수정은 당업자에게는 용이하게 달성할 수 있을 것이다. 따라서, 광의의 본 발명은 본 명세서에 도시된 설명된 특정 상세 및 예시적 실시예에 제한되는 것은 아니다. 따라서, 첨부된 청구범위 및 그 등가물에 의해 본 발명의 사상 및 범위가 정의되므로, 본 발명의 사상 및 범위를 벗어 나지 않고 다양한 수 정을 가할 수 있다.

Claims (20)

  1. 반도체 집적 회로로서,
    제1 외부 전원 전압을 스텝다운하여 내부 전원 전압을 생성하는 내부 전원 전압 강하 회로,
    내부 전원 전압이 공급되는 입력 회로,
    상기 제1 외부 전원 전압이 공급되고 상기 입력 회로에 접속된 내부 회로, 및
    상기 제1 외부 전원 전압과는 상이한 제2 외부 전원 전압이 공급되고 상기 내부 회로에 접속된 출력 회로
    를 포함하고,
    상기 제1 및 제2 외부 전원 전압은 서로 분리되어 있고, 상기 제2 외부 전원 전압은 상기 제1 외부 전원 전압보다 낮은
    반도체 집적 회로.
  2. 제1항에 있어서,
    상기 내부 전원 전압과 상기 제2 외부 전원 전압은 전압값이 동일한 반도체 집적 회로.
  3. 제1항에 있어서,
    상기 내부 회로는 반도체 메모리인 반도체 집적 회로.
  4. 제1항에 있어서,
    상기 입력 회로 및 상기 출력 회로에 접속된 입력-출력 공통 패드를 더 포함하는 반도체 집적 회로.
  5. 반도체 집적 회로로서,
    제1 외부 전원 전압을 스텝다운하여 제1 내부 전원 전압을 생성하는 제1 내부 전원 전압 강하 회로,
    상기 제1 내부 전원 전압이 공급되는 입력 회로,
    상기 제1 외부 전원 전압을 스텝다운하여 제2 내부 전원 전압을 생성하는 제2 내부 전원 전압 강하 회로,
    상기 제2 내부 전원 전압이 공급되고 상기 입력 회로에 접속된 내부 회로, 및
    상기 제1 외부 전원 전압과는 상이한 제2 외부 전원 전압이 공급되고 상기 내부 회로에 접속된 출력 회로
    를 포함하고,
    상기 제1 및 제2 외부 전원 전압은 서로 분리되어 있고, 상기 제2 외부 전원 전압은 상기 제1 외부 전원 전압보다 낮은
    반도체 집적 회로.
  6. 제5항에 있어서,
    상기 제1 내부 전원 전압과 상기 제2 외부 전압 전압은 전압값이 동일한 반도체 집적 회로.
  7. 제5항에 있어서,
    상기 제1 내부 전원 전압은 상기 제2 내부 전원 전압보다 낮은 반도체 집적 회로.
  8. 제5항에 있어서,
    상기 내부 회로는 반도체 메모리인 반도체 집적 회로.
  9. 반도체 집적 회로로서,
    제1 외부 전원 전압을 스텝다운하여 제1 내부 전원 전압을 생성하는 제1 내부 전원 전압 강하 회로,
    상기 제1 외부 전원 전압을 스텝다운하여 제2 내부 전원 전압을 생성하는 제2 내부 전원 전압 강하 회로,
    상기 제2 내부 전원 전압이 공급되는 내부 회로,
    상기 제1 외부 전원 전압과는 상이한 제2 외부 전원 전압이 공급되고 상기 내부 회로에 접속된 출력 회로,
    상기 제2 외부 전원 전압이 판정 전압 이하인 경우에는 제1 제어 신호를 출력하고, 상기 제2 외부 전원 전압이 상기 판정 전압보다 큰 경우에는 제2 제어 신호를 출력하는 전압 검출 회로,
    상기 제1 제어 신호에 의해 활성화되고, 상기 제1 내부 전원 전압이 공급되는 제1 입력 회로, 및
    상기 제2 제어 신호에 의해 활성화되고, 상기 제2 내부 전원 전압이 공급되는 제2 입력 회로
    를 포함하고,
    상기 제1 및 제2 외부 전원 전압은 서로 분리되어 있는
    반도체 집적 회로.
  10. 제9항에 있어서,
    상기 제2 외부 전원 전압은 상기 제1 외부 전원 전압보다 낮은 반도체 집적 회로.
  11. 제9항에 있어서,
    상기 제1 내부 전원 전압과 상기 제2 외부 전원 전압은 전압값이 동일한 반도체 집적 회로.
  12. 제9항에 있어서,
    상기 제1 내부 전원 전압은 상기 제2 내부 전원 전압보다 낮은 반도체 집적 회로.
  13. 제9항에 있어서,
    상기 제1 입력 회로의 회로 임계 전압은 상기 제2 입력 회로의 회로 임계 전압보다 낮은 반도체 집적 회로.
  14. 제9항에 있어서,
    상기 내부 회로는 반도체 메모리인 반도체 집적 회로.
  15. 반도체 집적 회로로서,
    제1 외부 전원 전압을 스텝다운하여 내부 전원 전압을 생성하는 내부 전원 전압 강하 회로,
    상기 내부 전원 전압이 공급되는 내부 회로,
    상기 제1 외부 전원 전압과는 상이한 제2 외부 전원 전압이 공급되고, 상기 내부 회로에 접속된 출력 회로,
    상기 제2 외부 전원 전압이 판정 전압 이하인 경우에는 제1 제어 신호를 출력하고, 상기 제2 외부 전원 전압이 상기 판정 전압보다 높은 경우에는 제2 제어 신호를 출력하는 전압 검출 회로,
    상기 제1 제어 신호에 의해 활성화되고, 상기 내부 전원 전압이 공급되는 제 1 입력 회로, 및
    상기 제2 제어 신호에 의해 활성화되고, 상기 내부 전원 전압이 공급되는 제2 입력 회로
    를 포함하고,
    상기 제1 및 제2 전원 전압은 서로 분리되어 있는
    반도체 집적 회로.
  16. 제15항에 있어서,
    상기 제2 외부 전원 전압은 상기 제1 외부 전원 전압보다 낮은 반도체 집적 회로.
  17. 제15항에 있어서,
    상기 제1 입력 회로의 회로 임계 전압은 상기 제2 입력 회로의 회로 임계 전압보다 낮은 반도체 집적 회로.
  18. 제15항에 있어서,
    상기 제1 입력 회로는 p형 MOS 트랜지스터와 n형 MOS 트랜지스터로 구성되고, 상기 n형 MOS 트랜지스터의 크기는 상기 p형 MOS 트랜지스터의 크기보다 큰 반도체 집적 회로.
  19. 제15항에 있어서,
    상기 제2 입력 회로는 p형 MOS 트랜지스터와 n형 MOS 트랜지스터로 구성되고, 상기 p형 MOS 트랜지스터의 크기는 상기 n형 MOS 트랜지스터의 크기보다 큰 반도체 집적 회로.
  20. 제15항에 있어서,
    상기 내부 회로는 반도체 메모리인 반도체 집적 회로.
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