JP4647143B2 - 半導体集積回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 67
- 239000000758 substrate Substances 0.000 claims description 127
- 230000008859 change Effects 0.000 description 13
- 101000738901 Homo sapiens PMS1 protein homolog 1 Proteins 0.000 description 11
- 102100037482 PMS1 protein homolog 1 Human genes 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 101000587820 Homo sapiens Selenide, water dikinase 1 Proteins 0.000 description 8
- 101000701815 Homo sapiens Spermidine synthase Proteins 0.000 description 8
- 102100030413 Spermidine synthase Human genes 0.000 description 8
- 230000007423 decrease Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 101000836906 Homo sapiens Signal-induced proliferation-associated protein 1 Proteins 0.000 description 6
- 102100027163 Signal-induced proliferation-associated protein 1 Human genes 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 101100190847 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PMP3 gene Proteins 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 101100365087 Arabidopsis thaliana SCRA gene Proteins 0.000 description 3
- 101100240651 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NMA1 gene Proteins 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の消費電流を低減する技術に関する。
【０００２】
【従来の技術】
近時、トランジスタ構造の微細化によるゲート耐圧の低下および低消費電力化の要求に応えるため、半導体集積回路の電源電圧（動作電圧）は、低くなってきている。トランジスタの動作速度は、電源電圧が低いほど低下してしまう。トランジスタの高速動作を維持するためには、電源電圧の低下に合わせてトランジスタの閾値電圧を下げる必要がある。
また、閾値電圧が低くなるに従い、トランジスタのゲート・ソース間電圧を0Vにしても流れるサブスレッショルドリーク電流が増加する。このため、トランジスタの高速動作を維持するために閾値電圧を下げると、半導体集積回路のスタンバイ電流が増加してしまう。
【０００３】
特開平５−２１０９７６号公報には、回路ブロック内のトランジスタのソース電極と電源線との間にスイッチングトランジスタを配置した例が開示されている。スイッチングトランジスタをスタンバイ時にオフすることで、トランジスタの閾値電圧を下げた場合にもスタンバイ電流の増加が防止される。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記技術では、回路ブロック内にデータを一時的に保持するラッチがある場合、スイッチングトランジスタにより電源の供給が遮断されるため、ラッチに保持されているデータが破壊されてしまうという問題があった。データの破壊を防ぐには、ラッチを含む回路ブロックを、スイッチングトランジスタを介さずに直接電源線に接続する必要があった。この結果、これ等回路ブロックについては、スタンバイ時のサブスレッショルドリーク電流を防止できず、スタンバイ電流を十分に減らすことができないという問題があった。
【０００５】
一方、特開昭６０−１０６５６号公報および特開平６−８９５７４号公報には、トランジスタの基板電圧を、半導体集積回路の非動作状態（スタンバイ状態）と動作状態で変化させる例が開示されている。より詳細には、上記公報では、非動作期間に基板トランジスタの閾値電圧を高くすることで、リーク電流を少なくしている。そして、動作期間にトランジスタの閾値電圧を低くすることで、駆動能力を高くし、トランジスタの動作速度を向上している。
【０００６】
しかしながら、従来、スタンバイ状態から動作状態への切り換え、および動作状態からスタンバイ状態への切り換えを、それぞれ最適に行う技術については開示されていない。半導体集積回路では、スタンバイ状態から動作状態に移行する際、基板電圧を短時間に所定の電圧に変化させ、内部回路をできるだけ早く動作可能な状態にすることが望ましい。また、動作状態からスタンバイ状態に移行する際、消費電流を最小限にして基板電圧を所定の電圧に変化させることが望ましい。しかしながら、そのような技術は開示されていない。
【０００７】
本発明の目的は、トランジスタに供給される電圧を、スタンバイ状態と動作状態とで最適に制御し、消費電流を削減することにある。特に、スタンバイ状態から動作状態への切り換え、および動作状態からスタンバイ状態への切り換えを、それぞれ最適に行うことで、消費電流を削減することにある。
【０００８】
【課題を解決するための手段】
請求項１の半導体集積回路では、第１トランジスタは、トランジスタを含む回路ブロックの動作時にオンし、トランジスタの基板を第１基板電圧線に接続する。第２トランジスタは、回路ブロックの非動作時にオンし、トランジスタの基板を第２基板電圧線に接続する。第２トランジスタのオン抵抗は、第１トランジスタのオン抵抗より高い。また、回路ブロックにおける非動作時のトランジスタのソース・基板間電圧は、動作時のトランジスタのソース・基板間電圧より大きく設定される。
【０００９】
この半導体集積回路では、非動作時に基板電圧が深くなるため、回路ブロックのトランジスタの閾値電圧（絶対値）は、動作時に比べ高くなる。したがって、サブスレッショルドリーク電流を減らすことができ、スタンバイ電流を減らすことができる。第２トランジスタのオン抵抗が高いため、半導体集積回路が動作状態から非動作状態に切り替わる際に、トランジスタの基板電圧は、緩やかに第１基板電圧から第２基板電圧に変化する。基板電圧の充放電電流を分散できるため、動作状態から非動作状態に移行する際の消費電流を抑えることができ、非動作時のスタンバイ電流をさらに低減できる。特に、動作状態から非動作状態に移行する際のピーク電流を減らすことができる。
【００１０】
一方、半導体集積回路の動作時には、基板電圧が浅くなるため、回路ブロックのトランジスタの閾値電圧（絶対値）は、非動作時に比べ低くなる。したがって、トランジスタを高速に動作でき、半導体集積回路を高速に動作できる。第１トランジスタのオン抵抗が低いため、半導体集積回路が非動作状態から動作状態に切り替わる際に、トランジスタの基板電圧は、迅速に第２基板電圧から第１基板電圧に変化する。基板電圧が短時間に所定の電圧に変化するため、回路ブロックを迅速に動作可能な状態にできる。
【００１１】
請求項２の半導体集積回路では、第１トランジスタのゲート幅Ｗ１とチャネル長Ｌ１との比Ｗ１／Ｌ１は、第２トランジスタのゲート幅Ｗ２とチャネル長Ｌ２との比Ｗ２／Ｌ２より大きい。このように、第１および第２トランジスタのサイズを変えることで、オン抵抗を簡易かつ正確に調整できる。
請求項３の半導体集積回路は、独立に動作する複数の回路ブロックを有している。第１および第２トランジスタは、各回路ブロックに対応してそれぞれ形成されている。非動作中の回路ブロックにおけるトランジスタの基板には、第２トランジスタを介して第２基板電圧が供給される。動作中の回路ブロックにおけるトランジスタの基板には、第１トランジスタを介して第１基板電圧が供給される。このように、各回路ブロックの動作状態に応じてトランジスタの基板電圧を設定できるため、消費電流をさらに減らすことができる。
【００１２】
請求項４の半導体集積回路では、第３トランジスタは、非動作中の複数の回路ブロックの基板を互いに接続する。例えば、ある回路ブロックが動作状態から非動作状態に切り替わる際に、その回路ブロックのトランジスタの基板は、この回路ブロックに対応する第２トランジスタだけでなく、他の非動作中の回路ブロックに対応する第２トランジスタおよび第３トランジスタを介して、第２基板電圧に接続される。換言すれば、既に非動作中の回路ブロックに対応する第２トランジスタは、非動作状態へ切り替わる回路ブロックの基板電圧を変化させるために利用される。このように、第２トランジスタを複数の回路ブロックで共有できるため、回路ブロックの基板電圧を迅速に所定の電圧に設定できる。
【００１３】
請求項５の半導体集積回路では、電源線は、回路ブロック内の各回路に電源電圧を供給する。第４トランジスタは、回路ブロックの動作時に基板と電源線とを接続する。このため、半導体集積回路が非動作状態から動作状態に切り替わる際に、回路ブロック内のトランジスタの基板電圧は、第１トランジスタだけでなく、第４トランジスタを介して所定の値に設定される。この結果、基板電圧をさらに短時間に所定の電圧に変化させることができ、回路ブロックを迅速に動作可能な状態にできる。
【００１４】
請求項６の半導体集積回路では、第１および第４トランジスタのゲートは、同じ制御信号で制御される。このため、信号線の本数を減らすことができ、信号線のレイアウト面積を減らすことができる。
請求項７の半導体集積回路では、第５トランジスタは、トランジスタを含む回路ブロックの動作時にオンし、トランジスタのソースを第１電源線に接続する。第６トランジスタは、回路ブロックの非動作時にオンし、トランジスタのソースを第１電源線の電圧より低い第２電源線に接続する。第６トランジスタのオン抵抗は、第５トランジスタのオン抵抗より高い。
【００１５】
この半導体集積回路では、非動作時に回路ブロックのトランジスタのソースは、第２電源線に接続される。このため、トランジスタのソース・ドレイン間電圧（絶対値）は、動作時に比べ低くなる。したがって、トランジスタのリーク電流を減らすことができ、スタンバイ電流を減らすことができる。第６トランジスタのオン抵抗が高いため、半導体集積回路が動作状態から非動作状態に切り替わる際に、トランジスタのソース電圧は、緩やかに下降する。トランジスタのソースから第２電源線への電流を分散できるため、動作状態から非動作状態に移行する際の消費電流を抑えることができ、非動作時のスタンバイ電流をさらに低減できる。特に、動作状態から非動作状態に移行する際のピーク電流を減らすことができる。
【００１６】
一方、半導体集積回路の動作時には、回路ブロックのトランジスタのソースは、第１電源線に接続される。このため、トランジスタのソース・ドレイン間電圧（絶対値）は、非動作時に比べ高くなる。したがって、トランジスタを高速に動作でき、半導体集積回路を高速に動作できる。第５トランジスタのオン抵抗が低いため、半導体集積回路が非動作状態から動作状態に切り替わる際に、トランジスタの基板電圧は、迅速に上昇する。電源電圧が短時間に所定の電圧に変化するため、回路ブロックを迅速に動作可能な状態にできる。
【００１７】
請求項８の半導体集積回路では、前記第５トランジスタのゲート幅Ｗ３とチャネル長Ｌ３との比Ｗ３／Ｌ３は、前記第６トランジスタのゲート幅Ｗ４とチャネル長Ｌ４との比Ｗ４／Ｌ４より大きい。このように、第５および第６トランジスタのサイズを変えることで、オン抵抗を簡易かつ正確に調整できる。
請求項９の半導体集積回路では、独立に動作する複数の回路ブロックを有している。第５および第６トランジスタは、各回路ブロックに対応してそれぞれ形成されている。非動作中の回路ブロックにおけるトランジスタのソースは、第６トランジスタを介して第２電源線に接続される。動作中の回路ブロックにおけるトランジスタのソースは、第５トランジスタを介して第１電源線に接続される。このように、各回路ブロックの動作状態に応じてトランジスタのソースに供給される電源電圧を設定できるため、消費電流をさらに減らすことができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体集積回路の第１の実施形態の要部を示している。この実施形態は、請求項１ないし請求項３に対応している。この半導体集積回路は、シリコン基板上にCMOSプロセスを使用してクロック同期式のDRAMとして形成されている。図１は、DRAMの周辺回路におけるpMOSトランジスタのレイアウト領域を示している。ここで、周辺回路とは、メモリセルアレイを動作させるためのロジック回路である。DRAMは、図示した以外にもnMOSトランジスタのレイアウト領域を有している。これ等pMOSトランジスタおよびnMOSトランジスタにより、入出力回路、制御回路等が構成されている。
【００１９】
DRAMのpMOSトランジスタ領域には、独立に動作する複数の回路ブロック１０ａ、１０ｂ、...が形成されている。回路ブロック１０ａ、１０ｂには、電源電圧（2.0V）を供給する電源線VPが配線されている。電源線VPは、回路ブロック１０ａ、１０ｂ内のpMOSトランジスタのソースに接続されている。回路ブロック１０ａ、１０ｂの構成は同じであるため、以下、図の左側の回路ブロック１０ａについて説明する。
【００２０】
回路ブロック１０ａの基板は、図中に×印で示したコンタクトを介して配線１２ａに接続されている。配線１２ａは、pMOSトランジスタPMA0（第１トランジスタ）のドレインおよびpMOSトランジスタPMS0（第２トランジスタ）のドレインに接続されている。pMOSトランジスタPMA0のソースは、第１基板電圧（2.0V）を供給する第１基板電圧線VPAに接続されている。pMOSトランジスタPMS0のソースは、第２基板電圧（3.0V）を供給する第２基板電圧線VPSに接続されている。
【００２１】
pMOSトランジスタPMA0のゲートは、スイッチング信号SPA0で制御されている。
スイッチング信号SPA0は、回路ブロック１０ａの動作時に低レベルに変化し、pMOSトランジスタPMA0をオンさせる。pMOSトランジスタPMS0のゲートは、スイッチング信号SPS0で制御されている。スイッチング信号SPS0は、回路ブロック１０ａの非動作時（スタンバイ時）に低レベルに変化し、pMOSトランジスタPMS0をオンさせる。
【００２２】
図の右側の回路ブロック１０ｂにおいて、pMOSトランジスタPMA1のゲートは、スイッチング信号SPA1で制御され、pMOSトランジスタPMS1のゲートは、スイッチング信号SPS1で制御されている。スイッチング信号SPA1は、回路ブロック１０ｂの動作時に低レベルに変化し、pMOSトランジスタPMA1をオンさせる。スイッチング信号SNA1は、回路ブロック１０ｂの非動作時（スタンバイ時）に低レベルに変化し、pMOSトランジスタPMS1をオンさせる。すなわち、回路ブロック１０ｂの基板は、配線１２ｂを介して第１基板電圧線VPAまたは第２基板電圧線VPSに接続される。
【００２３】
このように、回路ブロック１０ａ、１０ｂの基板は、独立に動作可能なpMOSトランジスタPMA0、PMA1、PMS0、PMS1を介して基板電圧線VPA、VPSに接続されている。このため、回路ブロック１０ａ、１０ｂの基板電圧は、各ブロックの動作に応じて独立に設定することができる。
図２は、図１に示した回路ブロック１０ａのレイアウトを示している。なお、特に図示しないが、他の回路ブロック（１０ｂ等）のレイアウトも図２と同様である。図中、破線は、拡散層領域を表し、実線は、アルミニウム等からなる第１配線層領域を表し、一点鎖線は、アルミニウム等からなる第２配線層領域を表している。拡散層は、シリコン基板中に形成され、第１配線層は、シリコン基板上に絶縁膜を介して形成され、第２配線層は、第１配線層上に絶縁膜を介して形成されている。
【００２４】
pMOSトランジスタPMA0のゲート幅Ｗ１とチャネル長Ｌ１との比Ｗ１／Ｌ１（トランジスタサイズ）は、pMOSトランジスタPMS0のゲート幅Ｗ２とチャネル長Ｌ２との比Ｗ２／Ｌ２の約４倍に形成されている。すなわち、pMOSトランジスタPMS0のオン抵抗は、pMOSトランジスタPMA0のオン抵抗のほぼ４倍である。pMOSトランジスタPMA0、PMS0のオン抵抗を、トランジスタサイズにより設定することで、オン抵抗は、簡易かつ正確に調整される。なお、この実施形態では、チャネル長Ｌ１、Ｌ２は互いに等しい。回路ブロック内のpMOSトランジスタのソースは、図中×印で示したコンタクトにより電源線VPに接続されている。
【００２５】
図３は、図２のＡ−Ａ’線に沿う断面を示している。図中"p+"は、高濃度のｐ形拡散層、"n+"は、高濃度のｎ形拡散層、"n-"は、低濃度のｎ形拡散層を示している。配線１２ａは、pMOSトランジスタPMA0、PMS0のいずれかを介して、第１基板電圧線VPAまたは第２基板電圧線VPSに接続されている。配線１２ａはコンタクトホールおよびｎ形拡散層を介してpMOSトランジスタの基板（ｎウェル領域）に接続されている。コンタクトホールと基板との界面は、シリサイド化され抵抗が下げられている。なお、配線１２ａは、アルミニウムでなく、低抵抗のポリシリコンで形成してもよい。
【００２６】
図４は、回路ブロック１０ａの基板の等価回路を示している。トランジスタの基板は、基板抵抗が高く、基板容量が大きいため、pMOSトランジスタPMA0（またはPMS0）がオフしたときに、基板電圧が急激に変化することはない。
図５は、上述したDRAMの動作の概要を示している。この実施形態では、回路ブロックが動作する期間は３クロックサイクルにされ、動作期間の間に任意のクロックサイクルのスタンバイ期間が挿入される。この例では、回路ブロック１０ａ、１０ｂは、動作状態またはスタンバイ状態に同時に切り換えられる。
【００２７】
まず、回路ブロックの動作開始時に、DRAM内部でアクティブ信号ACTVが発生する（図５（ａ））。スイッチング信号SPA0、SPA1およびスイッチング信号SPS0、SPS1は、アクティブ信号ACTVに同期して、それぞれ低レベルおよび高レベルに変化する。（図５（ｂ）、（ｃ））スイッチング信号SPA0、SPA1の低レベルおよびスイッチング信号SPS0、SPS1の高レベルにより、トランジスタの基板電圧は、第２基板電圧VPSから第１基板電圧VPAに向けて変化する（図５（ｄ））。
【００２８】
ここで、回路ブロック内の回路の動作を開始するための動作信号OPは、アクティブ信号ACTVの活性化から期間TA0後に活性化される（図５（ｅ））。回路ブロック内の回路を正常に動作させるために、基板電圧は、動作信号OPが活性化される前に第１基板電圧VPAに変化していなくてはならない。このため、図１に示したpMOSトランジスタPMA0、PMA1の駆動能力は、期間TA0に合わせて設定されている。
【００２９】
回路の動作期間には、基板電圧が浅くなるため、回路ブロック１０ａ、１０ｂのpMOSトランジスタの閾値電圧は、スタンバイ時に比べ低くなる。この結果、トランジスタは、高速に動作し、DRAMのアクセス時間等を短縮できる。
次に、回路動作が完了し、回路ブロックはスタンバイ状態（非動作状態）になる。このとき、DRAM内部でスタンバイ信号STBYが発生する（図５（ｆ））。スイッチング信号SPA0、SPA1およびスイッチング信号SPS0、SPS1は、スタンバイ信号STBYに同期して、それぞれ高レベルおよび低レベルに変化する（図５（ｇ）、（ｈ））。スイッチング信号SPA0、SPA1の高レベルおよびスイッチング信号SPS0、SPS1の低レベルにより、トランジスタの基板電圧は、第１基板電圧VPAから第２基板電圧VPSに向けて変化する（図５（ｉ））。
【００３０】
スタンバイ期間には、基板電圧が深くなるため、回路ブロック１０ａ（または１０ｂ）内のpMOSトランジスタの閾値電圧は、動作時に比べ高くなる。この結果、サブスレッショルドリーク電流が減り、スタンバイ電流を減らすことができる。電源電圧は、スタンバイ期間にも回路ブロックに供給されるため、回路ブロックにラッチ回路を含む場合にも、保持されているデータが破壊することはない。
【００３１】
また、スタンバイ期間には、トランジスタは動作しないため、基板電圧を迅速に第２基板電圧VPSに変化させる必要はない。このため、図１に示したpMOSトランジスタPMS0、PMS1の駆動能力は、pMOSトランジスタPMA0、PMA1の駆動能力より小さくてもよい。このように、動作状態から非動作状態に切り替わる際に、基板電圧を徐々に所定の電圧VPSにし、基板の充放電電流を分散することで、切り替わり時の消費電流（ピーク電流）は、従来に比べ小さくなる。すなわち、スタンバイ電流をさらに小さくできる。また、第２基板電圧VPSを生成する基板電圧生成回路の回路規模は小さくてよい。
【００３２】
なお、回路ブロック１０ａ、１０ｂの基板電圧を、各ブロックの動作に応じてそれぞれ独立に設定することで、さらに消費電流を減らすことができる。
以上、本実施形態では、回路ブロックの動作時にトランジスタを高速に動作でき、回路ブロックの非動作時にスタンバイ電流を低減できる。さらに、回路ブロックが動作状態から非動作状態に切り替わる際に、基板電圧を徐々に変化させたので、切り換え時の消費電流を抑え、非動作時のスタンバイ電流をさらに低減できる。また、回路ブロックが非動作状態から動作状態に切り替わる際に、基板電圧を迅速に変化させたので、回路ブロックを迅速に動作可能な状態にできる。
【００３３】
pMOSトランジスタPMS0、PMA0、PMS1、PMA1のオン抵抗を、トランジスタサイズにより設定したので、オン抵抗を簡易かつ正確に調整できる。
pMOSトランジスタPMS0、PMA0、PMS1、PMA1を独立に動作する回路ブロックに対応してそれぞれ形成したので、各回路ブロックの動作状態に応じてトランジスタの基板電圧を設定でき、消費電流をさらに減らすことができる。
【００３４】
図６は、本発明の半導体集積回路の第２の実施形態を示している。この実施形態は、請求項１ないし請求項３に対応している。第１の実施形態と同一の要素については、詳細な説明を省略する。この半導体集積回路は、シリコン基板上にCMOSプロセスを使用してクロック同期式のDRAMとして形成されている。図６は、DRAMの周辺回路におけるnMOSトランジスタのレイアウト領域を示している。DRAMは、図示した以外にもpMOSトランジスタのレイアウト領域を有している。
【００３５】
DRAMのnMOSトランジスタ領域には、独立に動作する複数の回路ブロック１４ａ、１４ｂ、...が形成されている。回路ブロック１４ａ、１４ｂには、電源電圧（接地電圧=0V）を供給する電源線VSSが配線されている。電源線VSSは、回路ブロック１４ａ、１４ｂ内のnMOSトランジスタのソースに接続されている。回路ブロック１４ａ、１４ｂの構成は同じであるため、以下、図の左側の回路ブロック１４ａについて説明する。
【００３６】
回路ブロック１４ａの基板は、図中に×印で示したコンタクトを介して配線１６ａに接続されている。配線１６ａは、nMOSトランジスタNMA0（第１トランジスタ）のドレインおよび、nMOSトランジスタNMS0（第２トランジスタ）のドレインに接続されている。nMOSトランジスタNMA0のソースは、第１基板電圧（0V）を供給する第１基板電圧線VNAに接続されている。nMOSトランジスタNMS0のソースは、第２基板電圧（-0.5V）を供給する第２基板電圧線VNSに接続されている。
【００３７】
nMOSトランジスタNMA0のゲートは、スイッチング信号SNA0で制御されている。スイッチング信号SNA0は、回路ブロック１４ａの動作時に高レベルに変化し、nMOSトランジスタNMA0をオンさせる。nMOSトランジスタNMS0のゲートは、スイッチング信号SNS0で制御されている。スイッチング信号SNS0は、回路ブロック１４ａの非動作時（スタンバイ時）に高レベルに変化し、nMOSトランジスタNMS0をオンさせる。
【００３８】
図の右側の回路ブロック１４ｂにおいて、nMOSトランジスタNMA1のゲートは、スイッチング信号SNA1で制御され、nMOSトランジスタNMS1のゲートは、スイッチング信号SNS1で制御されている。スイッチング信号SNA1は、回路ブロック１４ｂの動作時に高レベルに変化し、nMOSトランジスタNMA1をオンさせる。スイッチング信号SNS1は、回路ブロック１４ｂの非動作時（スタンバイ時）に高レベルに変化し、nMOSトランジスタNMS1をオンさせる。すなわち、回路ブロック１４ｂの基板は、配線１６ｂを介して第１基板電圧線VNAまたは第２基板電圧線VNSに接続される。
【００３９】
このように、回路ブロック１４ａ、１４ｂの基板は、独立に動作可能なnMOSトランジスタを介して基板電圧線に接続されている。このため、回路ブロック１４ａ、１４ｂの基板電圧は、各ブロックの動作に応じて独立に設定することができる。
図７は、図６に示した回路ブロック１４ａのレイアウトを示している。なお、特に図示しないが、他の回路ブロック（１４ｂ等）のレイアウトも図７と同様である。
【００４０】
nMOSトランジスタNMA0のゲート幅Ｗ１とチャネル長Ｌ１との比Ｗ１／Ｌ１（トランジスタサイズ）は、nMOSトランジスタNMS0のゲート幅Ｗ２とチャネル長Ｌ２との比Ｗ２／Ｌ２の約４倍に形成されている。すなわち、nMOSトランジスタNMS0のオン抵抗は、nMOSトランジスタNMA0のオン抵抗のほぼ４倍である。なお、この実施形態では、チャネル長Ｌ１、Ｌ２は互いに等しい。回路ブロック１４ａ内のnMOSトランジスタのソースは、図中×印で示したコンタクトにより電源線VSSに接続されている。
【００４１】
図８は、図７のＡ−Ａ’線に沿う断面を示している。図中"p-"は、低濃度のｐ形拡散層を示している。配線１６ａは、nMOSトランジスタNMA0、NMS0のいずれかを介して、第１基板電圧線VNAまたは第２基板電圧線VNSに接続されている。配線１６ａはコンタクトホールおよびｐ形拡散層を介してnMOSトランジスタの基板（ｐウェル領域）に接続されている。
【００４２】
図９は、上述したDRAMの動作の概要を示している。第１の実施形態（図５）と同様の動作については、同じ符号を付け詳細な説明を省略する。
回路ブロックの動作時に、スイッチング信号SNA0、SNA1およびスイッチング信号SNS0、SNS1が、それぞれ低レベルおよび高レベルに変化し（図９（ｂ）、（ｃ））、トランジスタの基板電圧は、第２基板電圧VNSから第１基板電圧VNAに向けて変化する（図９（ｄ））。そして、回路ブロックの基板は、第１の実施形態と同様、動作信号OPが活性化する前に第１基板電圧VNAになる。
【００４３】
次に、回路動作が完了し、回路ブロックはスタンバイ状態（非動作状態）になる。スイッチング信号SNA0、SNA1およびスイッチング信号SNS0、SNS1が、それぞれ高レベルおよび低レベルに変化し（図９（ｇ）、（ｈ））、トランジスタの基板電圧は、第１基板電圧VNAから第２基板電圧VNSに向けて変化する（図９（ｉ））。動作状態から非動作状態に切り替わる際に、基板電圧は、徐々に所定の電圧VNSになるため、切り替わり時の消費電流（ピーク電流）は、従来に比べ小さくなる。
【００４４】
なお、第１の実施形態と同様、回路ブロック１４ａ、１４ｂの基板電圧を、各ブロックの動作に応じてそれぞれ独立に設定することで、さらに消費電流を減らすことができる。この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図１０は、本発明の半導体集積回路の第３の実施形態を示している。この実施形態は、請求項１ないし請求項４に対応している。第１の実施形態と同一の要素については、同一の符号を付し詳細な説明を省略する。この実施形態のDRAMは、第１の実施形態（図１）にpMOSトランジスタMS10（第３トランジスタ）を追加して構成されている。その他の構成は、第１の実施形態と同じである。
【００４５】
pMOSトランジスタMS10のソース、ドレインは、それぞれ配線１２ａ、１２ｂに接続されている。すなわち、ブロック１０ａ、１０ｂ内のpMOSトランジスタの基板は、pMOSトランジスタMS10を介して互いに接続されている。pMOSトランジスタMS10のゲートは、イコライズ信号EQにより制御されている。イコライズ信号EQは、例えば、スイッチング信号SPS0、SPS1のAND論理（負論理）で生成される。すなわち、イコライズ信号EQは、回路ブロック１０ａ、１０ｂがともに非動作状態（スタンバイ状態）のときに低レベルに変化し、pMOSトランジスタMS10をオンさせる。
【００４６】
この実施形態は、回路ブロック１０ａ、１０ｂの一方が動作中で、他方が非動作中の場合において、動作中の回路ブロックが非動作状態に移行するときに特有の効果を有する。以下、一例として、回路ブロック１０ｂが非動作中に、回路ブロック１０ａが動作状態から非動作状態に切り替わる例について説明する。
まず、非動作中の回路ブロック１０ｂの基板には、pMOSトランジスタPMS1を介して第２基板電圧VPSが供給されている。すなわち、スイッチング信号SPS1の低レベルにより、pMOSトランジスタPMS1はオンしている。次に、回路ブロック１０ａが動作状態から非動作状態に切り替わる。このとき、スイッチング信号SPS0は低レベルに変化し、回路ブロック１０ａの基板には、pMOSトランジスタPMS0を介して第２基板電圧VPSが供給される。スイッチング信号SPS0、SPS1がともに低レベルになるためイコライズ信号EQが活性化され、pMOSトランジスタPMS10がオンする。このため、回路ブロック１０ａの基板には、pMOSトランジスタPMS0だけでなく、隣接する回路ブロック１０ｂに対応するpMOSトランジスタPMS1を介して第２基板電圧VPSが供給される。
【００４７】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、pMOSトランジスタPMS0、PMS1を複数の回路ブロックで共有することで、動作状態から非動作状態に移行する際に、回路ブロックの基板を迅速に所定の電圧VPSに設定できる。
図１１は、本発明の半導体集積回路の第４の実施形態を示している。この実施形態は、請求項１ないし請求項６に対応している。第１および第３の実施形態と同一の要素については、同一の符号を付し詳細な説明を省略する。この実施形態のDRAMは、第３の実施形態（図１０）に、さらにpMOSトランジスタMA10、MA11（第４トランジスタ）を追加して構成されている。その他の構成は、第３の実施形態と同じである。
【００４８】
pMOSトランジスタMA10は、回路ブロック１０ａに対応して形成されている。pMOSトランジスタMA10のソースおよびドレインは、それぞれ配線１２ａおよび電源線VPに接続されている。pMOSトランジスタMA10のゲートは、pMOSトランジスタMA0を制御するスイッチング信号SA0により制御されている。pMOSトランジスタMA11は、回路ブロック１０ｂに対応して形成されている。pMOSトランジスタMA11のソースおよびドレインは、それぞれ配線１２ｂおよび電源線VPに接続されている。pMOSトランジスタMA11のゲートは、pMOSトランジスタMA1を制御するスイッチング信号SA1により制御されている。
【００４９】
例えば、回路ブロック１０ａが非動作状態から動作状態に移行する際に、pMOSトランジスタMPA0、MA10が同時にオンする。このため、回路ブロック１０ａ内のトランジスタの基板は、pMOSトランジスタMPA0だけでなくpMOSトランジスタMA10を介して2.0Vに変化する。第１基板電圧線VAだけでなく、電源線VPを利用して、基板電圧を変化させるため、基板電圧は、第１の実施形態よりさらに迅速に変化する。
【００５０】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、回路ブロックが非動作状態から動作状態に移行する際に、回路ブロックをより迅速に動作可能な状態にできる。また、pMOSトランジスタMA10、MA11を既にある信号線を利用して制御できるため、信号線の本数を減らすことができ、信号線のレイアウト面積を減らすことができる。
【００５１】
図１２は、本発明の半導体集積回路の第５の実施形態を示している。この実施形態は、請求項１ないし請求項３、請求項７ないし請求項９に対応している。第１の実施形態と同一の要素については、同一の符号を付し詳細な説明を省略する。
この実施形態のDRAMは、第１の実施形態（図１）に、さらにpMOSトランジスタPM10、PM11（第５トランジスタ）、PM20、PM21（第６トランジスタ）を追加して構成されている。その他の構成は、第３の実施形態と同じである。
【００５２】
pMOSトランジスタPM10のソースおよびドレインは、それぞれ第１電源線VP1（2.0V）および回路ブロック１０ａの電源線１８ａに接続されている。pMOSトランジスタPM10のゲートは、スイッチング信号SP10により制御されている。pMOSトランジスタPM11のソースおよびドレインは、それぞれ第１電源線VP1および回路ブロック１０ｂの電源線１８ｂに接続されている。pMOSトランジスタPM11のゲートは、スイッチング信号SP11により制御されている。pMOSトランジスタPM20のソースおよびドレインは、それぞれ第２電源線VP2（1.5V）および回路ブロック１０ａの電源線１８ａに接続されている。pMOSトランジスタPM20のゲートは、スイッチング信号SP20により制御されている。pMOSトランジスタPM21のソースおよびドレインは、それぞれ第１電源線VP2および回路ブロック１０ｂの電源線１８ｂに接続されている。pMOSトランジスタPM21のゲートは、スイッチング信号SP21により制御されている。
【００５３】
スイッチング信号SP10、SP11は、回路ブロック１０ａ、１０ｂの動作中にそれぞれ低レベルに変化し、pMOSトランジスタPM10、PM11をオンさせる。スイッチング信号SP20、SP21は、それぞれ回路ブロック１０ａ、１０ｂの非動作中に低レベルに変化し、pMOSトランジスタPM20、PM21をオンさせる。このように、スイッチング信号SP10、SP11、SP20、SP21は、それぞれ独立に制御される。
【００５４】
図１３は、図１２に示した回路ブロック１０ａおよびその周囲のレイアウトを示している。なお、特に図示しないが、他の回路ブロック（１０ｂ等）およびその周囲のレイアウトも図１３と同様である。上述した図２と同じ要素については詳細な説明を省略する。
pMOSトランジスタPM10のゲート幅Ｗ３とチャネル長Ｌ３との比Ｗ３／Ｌ３（トランジスタサイズ）は、pMOSトランジスタPM20のゲート幅Ｗ４とチャネル長Ｌ４との比Ｗ４／Ｌ４の約３倍に形成されている。すなわち、pMOSトランジスタPM10のオン抵抗は、pMOSトランジスタPM20のオン抵抗のほぼ３倍である。pMOSトランジスタPM10、PM20のオン抵抗を、トランジスタサイズにより設定することで、オン抵抗は、簡易かつ正確に調整される。なお、チャネル長Ｌ３とＬ４は、互いに等しい。
【００５５】
この実施形態では、例えば、回路ブロック１０ａの動作中に、回路ブロック１０ａ内のpMOSトランジスタのソースに第１電源電圧VP1（2.0V）が供給され、回路ブロック１０ａの非動作中に、その回路ブロック１０ａ内のpMOSトランジスタのソースに第２電源電圧VP2（1.5V）が供給される。このため、pMOSトランジスタのソース・ドレイン間電圧は、回路ブロック１０ａの動作時に大きくなり、回路ブロックの非動作時に小さくなる。したがって、pMOSトランジスタは、回路ブロック１０ａの動作時に高速に動作し、回路ブロックの非動作時にリーク電流が少なくなる。
【００５６】
また、pMOSトランジスタPM10のオン抵抗が小さいため、回路ブロック１０ａが動作状態から非動作状態に切り替わる際に、回路ブロック１０ａ内のpMOSトランジスタのソース電圧は、迅速に第１電源電圧VP1に変化する。このため、回路ブロック１０ａは、すぐに動作可能な状態になる。同様に、pMOSトランジスタPM20のオン抵抗が高いため、回路ブロック１０が動作状態から非動作状態に切り替わる際に、回路ブロック１０ａ内のpMOSトランジスタのソース電圧は、比較的緩やかに第２電源電圧VP2に変化する。このため、動作状態から非動作状態に切り換わる際に流れる電源電流（ピーク電流）が分散され、非動作時のスタンバイ電流が低減される。
【００５７】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、回路ブロックの非動作時に、トランジスタのリーク電流を減らすことができ、スタンバイ電流を減らすことができる。動作状態から非動作状態に切り替わる際に、トランジスタのソース電圧は、緩やかに下降する。このため、切り換え時のピーク電流を最小限にでき、非動作時のスタンバイ電流をさらに低減できる。
【００５８】
また、回路ブロックの動作時に、トランジスタを高速に動作できる。非動作状態から動作状態に切り替わる際に、トランジスタのソース電圧は、迅速に上昇する。このため、回路ブロックをすぐに動作可能な状態にできる。
pMOSトランジスタPM10、PM11、PM20、PM21のオン抵抗を、トランジスタサイズにより設定したので、オン抵抗を簡易かつ正確に調整できる。
【００５９】
pMOSトランジスタPM10、PM11、PM20、PM21を独立に動作する回路ブロックに対応してそれぞれ形成したので、各回路ブロックの動作状態に応じてトランジスタのソースに供給される電源電圧を設定でき、消費電流をさらに減らすことができる。
なお、上述した第３ないし第５の実施形態では、本発明をpMOSトランジスタを含む回路ブロックの制御に適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をnMOSトランジスタを含む回路ブロックの制御に適用してもよい。
【００６０】
上述した実施形態では、本発明をDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をマイクロコンピュータ、システムLSI等の半導体集積回路に適用してもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００６１】
【発明の効果】
請求項１の半導体集積回路では、半導体集積回路の非動作時に、サブスレッショルドリーク電流を減らすことができ、スタンバイ電流を減らすことができる。動作状態から非動作状態に切り替わる際の消費電流を抑えることができ、非動作時のスタンバイ電流をさらに低減できる。特に、動作状態から非動作状態に切り替わる際のピーク電流を減らすことができる。
また、半導体集積回路の動作時に、トランジスタを高速に動作でき、半導体集積回路を高速に動作できる。半導体集積回路が非動作状態から動作状態に切り替わる際に、回路ブロックを迅速に動作可能な状態にできる。
【００６２】
請求項２の半導体集積回路では、第１および第２トランジスタのサイズを変えることで、オン抵抗を簡易かつ正確に調整できる。
請求項３の半導体集積回路では、各回路ブロックの動作状態に応じてトランジスタの基板電圧を設定できるため、消費電流をさらに減らすことができる。
請求項４の半導体集積回路では、回路ブロックの基板電圧を迅速に所定の電圧に設定できる。
【００６３】
請求項５の半導体集積回路では、半導体集積回路が非動作状態から動作状態に切り替わる際に、基板電圧をさらに短時間に所定の電圧に変化させることができ、回路ブロックを迅速に動作可能な状態にできる。
請求項６の半導体集積回路では、信号線の本数を減らすことができ、信号線のレイアウト面積を減らすことができる。
【００６４】
請求項７の半導体集積回路では、半導体集積回路の非動作時に、トランジスタのリーク電流を減らすことができ、スタンバイ電流を減らすことができる。半導体集積回路が動作状態から非動作状態に切り替わる際に、消費電流を抑えることができ、非動作時のスタンバイ電流をさらに低減できる。特に、動作状態から非動作状態に移行する際のピーク電流を減らすことができる。
【００６５】
また、半導体集積回路の動作時に、トランジスタを高速に動作でき、半導体集積回路を高速に動作できる。半導体集積回路が非動作状態から動作状態に切り替わる際に、回路ブロックを迅速に動作可能な状態にできる。
請求項８の半導体集積回路では、第５および第６トランジスタのサイズを変えることで、オン抵抗を簡易かつ正確に調整できる。
【００６６】
請求項９の半導体集積回路では、各回路ブロックの動作状態に応じてトランジスタのソースに供給される電源電圧を設定できるため、消費電流をさらに減らすことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の要部を示すブロック図である。
【図２】図１の回路ブロックの詳細を示すレイアウト図である。
【図３】図２のＡ−Ａ’線に沿う断面図である。
【図４】図１の回路ブロックにおける基板の等価回路図である。
【図５】第１の実施形態の動作を示すタイミング図である。
【図６】本発明の第２の実施形態の要部を示すブロック図である。
【図７】図６の回路ブロックの詳細を示すレイアウト図である。
【図８】図７のＡ−Ａ’線に沿う断面図である。
【図９】第２の実施形態の動作を示すタイミング図である。
【図１０】本発明の第３の実施形態の要部を示すブロック図である。
【図１１】本発明の第４の実施形態の要部を示すブロック図である。
【図１２】本発明の第５の実施形態の要部を示すブロック図である。
【図１３】図１２の回路ブロックの詳細を示すレイアウト図である。
【符号の説明】
１０ａ、１０ｂ 回路ブロック
１２ａ、１２ｂ 配線
１４ａ、１４ｂ 回路ブロック
１６ａ、１６ｂ 配線
１８ａ、１８ｂ 配線
MS10 pMOSトランジスタ（第３トランジスタ）
MA10、MA11 pMOSトランジスタ（第４トランジスタ）
NMA0、NMA1 nMOSトランジスタ（第１トランジスタ）
NMS0、NMS1 nMOSトランジスタ（第２トランジスタ）
PMA0、PMA1 pMOSトランジスタ（第１トランジスタ）
PMS0、PMS1 pMOSトランジスタ（第２トランジスタ）
PM10、PM11 pMOSトランジスタ（第５トランジスタ）
PM20、PM21 pMOSトランジスタ（第６トランジスタ）
VP 電源線
VP1 第１電源線
VP2 第２電源線
VPA 第１基板電圧線
VPS 第２基板電圧線
【発明の属する技術分野】
本発明は、半導体集積回路の消費電流を低減する技術に関する。
【０００２】
【従来の技術】
近時、トランジスタ構造の微細化によるゲート耐圧の低下および低消費電力化の要求に応えるため、半導体集積回路の電源電圧（動作電圧）は、低くなってきている。トランジスタの動作速度は、電源電圧が低いほど低下してしまう。トランジスタの高速動作を維持するためには、電源電圧の低下に合わせてトランジスタの閾値電圧を下げる必要がある。
また、閾値電圧が低くなるに従い、トランジスタのゲート・ソース間電圧を0Vにしても流れるサブスレッショルドリーク電流が増加する。このため、トランジスタの高速動作を維持するために閾値電圧を下げると、半導体集積回路のスタンバイ電流が増加してしまう。
【０００３】
特開平５−２１０９７６号公報には、回路ブロック内のトランジスタのソース電極と電源線との間にスイッチングトランジスタを配置した例が開示されている。スイッチングトランジスタをスタンバイ時にオフすることで、トランジスタの閾値電圧を下げた場合にもスタンバイ電流の増加が防止される。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記技術では、回路ブロック内にデータを一時的に保持するラッチがある場合、スイッチングトランジスタにより電源の供給が遮断されるため、ラッチに保持されているデータが破壊されてしまうという問題があった。データの破壊を防ぐには、ラッチを含む回路ブロックを、スイッチングトランジスタを介さずに直接電源線に接続する必要があった。この結果、これ等回路ブロックについては、スタンバイ時のサブスレッショルドリーク電流を防止できず、スタンバイ電流を十分に減らすことができないという問題があった。
【０００５】
一方、特開昭６０−１０６５６号公報および特開平６−８９５７４号公報には、トランジスタの基板電圧を、半導体集積回路の非動作状態（スタンバイ状態）と動作状態で変化させる例が開示されている。より詳細には、上記公報では、非動作期間に基板トランジスタの閾値電圧を高くすることで、リーク電流を少なくしている。そして、動作期間にトランジスタの閾値電圧を低くすることで、駆動能力を高くし、トランジスタの動作速度を向上している。
【０００６】
しかしながら、従来、スタンバイ状態から動作状態への切り換え、および動作状態からスタンバイ状態への切り換えを、それぞれ最適に行う技術については開示されていない。半導体集積回路では、スタンバイ状態から動作状態に移行する際、基板電圧を短時間に所定の電圧に変化させ、内部回路をできるだけ早く動作可能な状態にすることが望ましい。また、動作状態からスタンバイ状態に移行する際、消費電流を最小限にして基板電圧を所定の電圧に変化させることが望ましい。しかしながら、そのような技術は開示されていない。
【０００７】
本発明の目的は、トランジスタに供給される電圧を、スタンバイ状態と動作状態とで最適に制御し、消費電流を削減することにある。特に、スタンバイ状態から動作状態への切り換え、および動作状態からスタンバイ状態への切り換えを、それぞれ最適に行うことで、消費電流を削減することにある。
【０００８】
【課題を解決するための手段】
請求項１の半導体集積回路では、第１トランジスタは、トランジスタを含む回路ブロックの動作時にオンし、トランジスタの基板を第１基板電圧線に接続する。第２トランジスタは、回路ブロックの非動作時にオンし、トランジスタの基板を第２基板電圧線に接続する。第２トランジスタのオン抵抗は、第１トランジスタのオン抵抗より高い。また、回路ブロックにおける非動作時のトランジスタのソース・基板間電圧は、動作時のトランジスタのソース・基板間電圧より大きく設定される。
【０００９】
この半導体集積回路では、非動作時に基板電圧が深くなるため、回路ブロックのトランジスタの閾値電圧（絶対値）は、動作時に比べ高くなる。したがって、サブスレッショルドリーク電流を減らすことができ、スタンバイ電流を減らすことができる。第２トランジスタのオン抵抗が高いため、半導体集積回路が動作状態から非動作状態に切り替わる際に、トランジスタの基板電圧は、緩やかに第１基板電圧から第２基板電圧に変化する。基板電圧の充放電電流を分散できるため、動作状態から非動作状態に移行する際の消費電流を抑えることができ、非動作時のスタンバイ電流をさらに低減できる。特に、動作状態から非動作状態に移行する際のピーク電流を減らすことができる。
【００１０】
一方、半導体集積回路の動作時には、基板電圧が浅くなるため、回路ブロックのトランジスタの閾値電圧（絶対値）は、非動作時に比べ低くなる。したがって、トランジスタを高速に動作でき、半導体集積回路を高速に動作できる。第１トランジスタのオン抵抗が低いため、半導体集積回路が非動作状態から動作状態に切り替わる際に、トランジスタの基板電圧は、迅速に第２基板電圧から第１基板電圧に変化する。基板電圧が短時間に所定の電圧に変化するため、回路ブロックを迅速に動作可能な状態にできる。
【００１１】
請求項２の半導体集積回路では、第１トランジスタのゲート幅Ｗ１とチャネル長Ｌ１との比Ｗ１／Ｌ１は、第２トランジスタのゲート幅Ｗ２とチャネル長Ｌ２との比Ｗ２／Ｌ２より大きい。このように、第１および第２トランジスタのサイズを変えることで、オン抵抗を簡易かつ正確に調整できる。
請求項３の半導体集積回路は、独立に動作する複数の回路ブロックを有している。第１および第２トランジスタは、各回路ブロックに対応してそれぞれ形成されている。非動作中の回路ブロックにおけるトランジスタの基板には、第２トランジスタを介して第２基板電圧が供給される。動作中の回路ブロックにおけるトランジスタの基板には、第１トランジスタを介して第１基板電圧が供給される。このように、各回路ブロックの動作状態に応じてトランジスタの基板電圧を設定できるため、消費電流をさらに減らすことができる。
【００１２】
請求項４の半導体集積回路では、第３トランジスタは、非動作中の複数の回路ブロックの基板を互いに接続する。例えば、ある回路ブロックが動作状態から非動作状態に切り替わる際に、その回路ブロックのトランジスタの基板は、この回路ブロックに対応する第２トランジスタだけでなく、他の非動作中の回路ブロックに対応する第２トランジスタおよび第３トランジスタを介して、第２基板電圧に接続される。換言すれば、既に非動作中の回路ブロックに対応する第２トランジスタは、非動作状態へ切り替わる回路ブロックの基板電圧を変化させるために利用される。このように、第２トランジスタを複数の回路ブロックで共有できるため、回路ブロックの基板電圧を迅速に所定の電圧に設定できる。
【００１３】
請求項５の半導体集積回路では、電源線は、回路ブロック内の各回路に電源電圧を供給する。第４トランジスタは、回路ブロックの動作時に基板と電源線とを接続する。このため、半導体集積回路が非動作状態から動作状態に切り替わる際に、回路ブロック内のトランジスタの基板電圧は、第１トランジスタだけでなく、第４トランジスタを介して所定の値に設定される。この結果、基板電圧をさらに短時間に所定の電圧に変化させることができ、回路ブロックを迅速に動作可能な状態にできる。
【００１４】
請求項６の半導体集積回路では、第１および第４トランジスタのゲートは、同じ制御信号で制御される。このため、信号線の本数を減らすことができ、信号線のレイアウト面積を減らすことができる。
請求項７の半導体集積回路では、第５トランジスタは、トランジスタを含む回路ブロックの動作時にオンし、トランジスタのソースを第１電源線に接続する。第６トランジスタは、回路ブロックの非動作時にオンし、トランジスタのソースを第１電源線の電圧より低い第２電源線に接続する。第６トランジスタのオン抵抗は、第５トランジスタのオン抵抗より高い。
【００１５】
この半導体集積回路では、非動作時に回路ブロックのトランジスタのソースは、第２電源線に接続される。このため、トランジスタのソース・ドレイン間電圧（絶対値）は、動作時に比べ低くなる。したがって、トランジスタのリーク電流を減らすことができ、スタンバイ電流を減らすことができる。第６トランジスタのオン抵抗が高いため、半導体集積回路が動作状態から非動作状態に切り替わる際に、トランジスタのソース電圧は、緩やかに下降する。トランジスタのソースから第２電源線への電流を分散できるため、動作状態から非動作状態に移行する際の消費電流を抑えることができ、非動作時のスタンバイ電流をさらに低減できる。特に、動作状態から非動作状態に移行する際のピーク電流を減らすことができる。
【００１６】
一方、半導体集積回路の動作時には、回路ブロックのトランジスタのソースは、第１電源線に接続される。このため、トランジスタのソース・ドレイン間電圧（絶対値）は、非動作時に比べ高くなる。したがって、トランジスタを高速に動作でき、半導体集積回路を高速に動作できる。第５トランジスタのオン抵抗が低いため、半導体集積回路が非動作状態から動作状態に切り替わる際に、トランジスタの基板電圧は、迅速に上昇する。電源電圧が短時間に所定の電圧に変化するため、回路ブロックを迅速に動作可能な状態にできる。
【００１７】
請求項８の半導体集積回路では、前記第５トランジスタのゲート幅Ｗ３とチャネル長Ｌ３との比Ｗ３／Ｌ３は、前記第６トランジスタのゲート幅Ｗ４とチャネル長Ｌ４との比Ｗ４／Ｌ４より大きい。このように、第５および第６トランジスタのサイズを変えることで、オン抵抗を簡易かつ正確に調整できる。
請求項９の半導体集積回路では、独立に動作する複数の回路ブロックを有している。第５および第６トランジスタは、各回路ブロックに対応してそれぞれ形成されている。非動作中の回路ブロックにおけるトランジスタのソースは、第６トランジスタを介して第２電源線に接続される。動作中の回路ブロックにおけるトランジスタのソースは、第５トランジスタを介して第１電源線に接続される。このように、各回路ブロックの動作状態に応じてトランジスタのソースに供給される電源電圧を設定できるため、消費電流をさらに減らすことができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体集積回路の第１の実施形態の要部を示している。この実施形態は、請求項１ないし請求項３に対応している。この半導体集積回路は、シリコン基板上にCMOSプロセスを使用してクロック同期式のDRAMとして形成されている。図１は、DRAMの周辺回路におけるpMOSトランジスタのレイアウト領域を示している。ここで、周辺回路とは、メモリセルアレイを動作させるためのロジック回路である。DRAMは、図示した以外にもnMOSトランジスタのレイアウト領域を有している。これ等pMOSトランジスタおよびnMOSトランジスタにより、入出力回路、制御回路等が構成されている。
【００１９】
DRAMのpMOSトランジスタ領域には、独立に動作する複数の回路ブロック１０ａ、１０ｂ、...が形成されている。回路ブロック１０ａ、１０ｂには、電源電圧（2.0V）を供給する電源線VPが配線されている。電源線VPは、回路ブロック１０ａ、１０ｂ内のpMOSトランジスタのソースに接続されている。回路ブロック１０ａ、１０ｂの構成は同じであるため、以下、図の左側の回路ブロック１０ａについて説明する。
【００２０】
回路ブロック１０ａの基板は、図中に×印で示したコンタクトを介して配線１２ａに接続されている。配線１２ａは、pMOSトランジスタPMA0（第１トランジスタ）のドレインおよびpMOSトランジスタPMS0（第２トランジスタ）のドレインに接続されている。pMOSトランジスタPMA0のソースは、第１基板電圧（2.0V）を供給する第１基板電圧線VPAに接続されている。pMOSトランジスタPMS0のソースは、第２基板電圧（3.0V）を供給する第２基板電圧線VPSに接続されている。
【００２１】
pMOSトランジスタPMA0のゲートは、スイッチング信号SPA0で制御されている。
スイッチング信号SPA0は、回路ブロック１０ａの動作時に低レベルに変化し、pMOSトランジスタPMA0をオンさせる。pMOSトランジスタPMS0のゲートは、スイッチング信号SPS0で制御されている。スイッチング信号SPS0は、回路ブロック１０ａの非動作時（スタンバイ時）に低レベルに変化し、pMOSトランジスタPMS0をオンさせる。
【００２２】
図の右側の回路ブロック１０ｂにおいて、pMOSトランジスタPMA1のゲートは、スイッチング信号SPA1で制御され、pMOSトランジスタPMS1のゲートは、スイッチング信号SPS1で制御されている。スイッチング信号SPA1は、回路ブロック１０ｂの動作時に低レベルに変化し、pMOSトランジスタPMA1をオンさせる。スイッチング信号SNA1は、回路ブロック１０ｂの非動作時（スタンバイ時）に低レベルに変化し、pMOSトランジスタPMS1をオンさせる。すなわち、回路ブロック１０ｂの基板は、配線１２ｂを介して第１基板電圧線VPAまたは第２基板電圧線VPSに接続される。
【００２３】
このように、回路ブロック１０ａ、１０ｂの基板は、独立に動作可能なpMOSトランジスタPMA0、PMA1、PMS0、PMS1を介して基板電圧線VPA、VPSに接続されている。このため、回路ブロック１０ａ、１０ｂの基板電圧は、各ブロックの動作に応じて独立に設定することができる。
図２は、図１に示した回路ブロック１０ａのレイアウトを示している。なお、特に図示しないが、他の回路ブロック（１０ｂ等）のレイアウトも図２と同様である。図中、破線は、拡散層領域を表し、実線は、アルミニウム等からなる第１配線層領域を表し、一点鎖線は、アルミニウム等からなる第２配線層領域を表している。拡散層は、シリコン基板中に形成され、第１配線層は、シリコン基板上に絶縁膜を介して形成され、第２配線層は、第１配線層上に絶縁膜を介して形成されている。
【００２４】
pMOSトランジスタPMA0のゲート幅Ｗ１とチャネル長Ｌ１との比Ｗ１／Ｌ１（トランジスタサイズ）は、pMOSトランジスタPMS0のゲート幅Ｗ２とチャネル長Ｌ２との比Ｗ２／Ｌ２の約４倍に形成されている。すなわち、pMOSトランジスタPMS0のオン抵抗は、pMOSトランジスタPMA0のオン抵抗のほぼ４倍である。pMOSトランジスタPMA0、PMS0のオン抵抗を、トランジスタサイズにより設定することで、オン抵抗は、簡易かつ正確に調整される。なお、この実施形態では、チャネル長Ｌ１、Ｌ２は互いに等しい。回路ブロック内のpMOSトランジスタのソースは、図中×印で示したコンタクトにより電源線VPに接続されている。
【００２５】
図３は、図２のＡ−Ａ’線に沿う断面を示している。図中"p+"は、高濃度のｐ形拡散層、"n+"は、高濃度のｎ形拡散層、"n-"は、低濃度のｎ形拡散層を示している。配線１２ａは、pMOSトランジスタPMA0、PMS0のいずれかを介して、第１基板電圧線VPAまたは第２基板電圧線VPSに接続されている。配線１２ａはコンタクトホールおよびｎ形拡散層を介してpMOSトランジスタの基板（ｎウェル領域）に接続されている。コンタクトホールと基板との界面は、シリサイド化され抵抗が下げられている。なお、配線１２ａは、アルミニウムでなく、低抵抗のポリシリコンで形成してもよい。
【００２６】
図４は、回路ブロック１０ａの基板の等価回路を示している。トランジスタの基板は、基板抵抗が高く、基板容量が大きいため、pMOSトランジスタPMA0（またはPMS0）がオフしたときに、基板電圧が急激に変化することはない。
図５は、上述したDRAMの動作の概要を示している。この実施形態では、回路ブロックが動作する期間は３クロックサイクルにされ、動作期間の間に任意のクロックサイクルのスタンバイ期間が挿入される。この例では、回路ブロック１０ａ、１０ｂは、動作状態またはスタンバイ状態に同時に切り換えられる。
【００２７】
まず、回路ブロックの動作開始時に、DRAM内部でアクティブ信号ACTVが発生する（図５（ａ））。スイッチング信号SPA0、SPA1およびスイッチング信号SPS0、SPS1は、アクティブ信号ACTVに同期して、それぞれ低レベルおよび高レベルに変化する。（図５（ｂ）、（ｃ））スイッチング信号SPA0、SPA1の低レベルおよびスイッチング信号SPS0、SPS1の高レベルにより、トランジスタの基板電圧は、第２基板電圧VPSから第１基板電圧VPAに向けて変化する（図５（ｄ））。
【００２８】
ここで、回路ブロック内の回路の動作を開始するための動作信号OPは、アクティブ信号ACTVの活性化から期間TA0後に活性化される（図５（ｅ））。回路ブロック内の回路を正常に動作させるために、基板電圧は、動作信号OPが活性化される前に第１基板電圧VPAに変化していなくてはならない。このため、図１に示したpMOSトランジスタPMA0、PMA1の駆動能力は、期間TA0に合わせて設定されている。
【００２９】
回路の動作期間には、基板電圧が浅くなるため、回路ブロック１０ａ、１０ｂのpMOSトランジスタの閾値電圧は、スタンバイ時に比べ低くなる。この結果、トランジスタは、高速に動作し、DRAMのアクセス時間等を短縮できる。
次に、回路動作が完了し、回路ブロックはスタンバイ状態（非動作状態）になる。このとき、DRAM内部でスタンバイ信号STBYが発生する（図５（ｆ））。スイッチング信号SPA0、SPA1およびスイッチング信号SPS0、SPS1は、スタンバイ信号STBYに同期して、それぞれ高レベルおよび低レベルに変化する（図５（ｇ）、（ｈ））。スイッチング信号SPA0、SPA1の高レベルおよびスイッチング信号SPS0、SPS1の低レベルにより、トランジスタの基板電圧は、第１基板電圧VPAから第２基板電圧VPSに向けて変化する（図５（ｉ））。
【００３０】
スタンバイ期間には、基板電圧が深くなるため、回路ブロック１０ａ（または１０ｂ）内のpMOSトランジスタの閾値電圧は、動作時に比べ高くなる。この結果、サブスレッショルドリーク電流が減り、スタンバイ電流を減らすことができる。電源電圧は、スタンバイ期間にも回路ブロックに供給されるため、回路ブロックにラッチ回路を含む場合にも、保持されているデータが破壊することはない。
【００３１】
また、スタンバイ期間には、トランジスタは動作しないため、基板電圧を迅速に第２基板電圧VPSに変化させる必要はない。このため、図１に示したpMOSトランジスタPMS0、PMS1の駆動能力は、pMOSトランジスタPMA0、PMA1の駆動能力より小さくてもよい。このように、動作状態から非動作状態に切り替わる際に、基板電圧を徐々に所定の電圧VPSにし、基板の充放電電流を分散することで、切り替わり時の消費電流（ピーク電流）は、従来に比べ小さくなる。すなわち、スタンバイ電流をさらに小さくできる。また、第２基板電圧VPSを生成する基板電圧生成回路の回路規模は小さくてよい。
【００３２】
なお、回路ブロック１０ａ、１０ｂの基板電圧を、各ブロックの動作に応じてそれぞれ独立に設定することで、さらに消費電流を減らすことができる。
以上、本実施形態では、回路ブロックの動作時にトランジスタを高速に動作でき、回路ブロックの非動作時にスタンバイ電流を低減できる。さらに、回路ブロックが動作状態から非動作状態に切り替わる際に、基板電圧を徐々に変化させたので、切り換え時の消費電流を抑え、非動作時のスタンバイ電流をさらに低減できる。また、回路ブロックが非動作状態から動作状態に切り替わる際に、基板電圧を迅速に変化させたので、回路ブロックを迅速に動作可能な状態にできる。
【００３３】
pMOSトランジスタPMS0、PMA0、PMS1、PMA1のオン抵抗を、トランジスタサイズにより設定したので、オン抵抗を簡易かつ正確に調整できる。
pMOSトランジスタPMS0、PMA0、PMS1、PMA1を独立に動作する回路ブロックに対応してそれぞれ形成したので、各回路ブロックの動作状態に応じてトランジスタの基板電圧を設定でき、消費電流をさらに減らすことができる。
【００３４】
図６は、本発明の半導体集積回路の第２の実施形態を示している。この実施形態は、請求項１ないし請求項３に対応している。第１の実施形態と同一の要素については、詳細な説明を省略する。この半導体集積回路は、シリコン基板上にCMOSプロセスを使用してクロック同期式のDRAMとして形成されている。図６は、DRAMの周辺回路におけるnMOSトランジスタのレイアウト領域を示している。DRAMは、図示した以外にもpMOSトランジスタのレイアウト領域を有している。
【００３５】
DRAMのnMOSトランジスタ領域には、独立に動作する複数の回路ブロック１４ａ、１４ｂ、...が形成されている。回路ブロック１４ａ、１４ｂには、電源電圧（接地電圧=0V）を供給する電源線VSSが配線されている。電源線VSSは、回路ブロック１４ａ、１４ｂ内のnMOSトランジスタのソースに接続されている。回路ブロック１４ａ、１４ｂの構成は同じであるため、以下、図の左側の回路ブロック１４ａについて説明する。
【００３６】
回路ブロック１４ａの基板は、図中に×印で示したコンタクトを介して配線１６ａに接続されている。配線１６ａは、nMOSトランジスタNMA0（第１トランジスタ）のドレインおよび、nMOSトランジスタNMS0（第２トランジスタ）のドレインに接続されている。nMOSトランジスタNMA0のソースは、第１基板電圧（0V）を供給する第１基板電圧線VNAに接続されている。nMOSトランジスタNMS0のソースは、第２基板電圧（-0.5V）を供給する第２基板電圧線VNSに接続されている。
【００３７】
nMOSトランジスタNMA0のゲートは、スイッチング信号SNA0で制御されている。スイッチング信号SNA0は、回路ブロック１４ａの動作時に高レベルに変化し、nMOSトランジスタNMA0をオンさせる。nMOSトランジスタNMS0のゲートは、スイッチング信号SNS0で制御されている。スイッチング信号SNS0は、回路ブロック１４ａの非動作時（スタンバイ時）に高レベルに変化し、nMOSトランジスタNMS0をオンさせる。
【００３８】
図の右側の回路ブロック１４ｂにおいて、nMOSトランジスタNMA1のゲートは、スイッチング信号SNA1で制御され、nMOSトランジスタNMS1のゲートは、スイッチング信号SNS1で制御されている。スイッチング信号SNA1は、回路ブロック１４ｂの動作時に高レベルに変化し、nMOSトランジスタNMA1をオンさせる。スイッチング信号SNS1は、回路ブロック１４ｂの非動作時（スタンバイ時）に高レベルに変化し、nMOSトランジスタNMS1をオンさせる。すなわち、回路ブロック１４ｂの基板は、配線１６ｂを介して第１基板電圧線VNAまたは第２基板電圧線VNSに接続される。
【００３９】
このように、回路ブロック１４ａ、１４ｂの基板は、独立に動作可能なnMOSトランジスタを介して基板電圧線に接続されている。このため、回路ブロック１４ａ、１４ｂの基板電圧は、各ブロックの動作に応じて独立に設定することができる。
図７は、図６に示した回路ブロック１４ａのレイアウトを示している。なお、特に図示しないが、他の回路ブロック（１４ｂ等）のレイアウトも図７と同様である。
【００４０】
nMOSトランジスタNMA0のゲート幅Ｗ１とチャネル長Ｌ１との比Ｗ１／Ｌ１（トランジスタサイズ）は、nMOSトランジスタNMS0のゲート幅Ｗ２とチャネル長Ｌ２との比Ｗ２／Ｌ２の約４倍に形成されている。すなわち、nMOSトランジスタNMS0のオン抵抗は、nMOSトランジスタNMA0のオン抵抗のほぼ４倍である。なお、この実施形態では、チャネル長Ｌ１、Ｌ２は互いに等しい。回路ブロック１４ａ内のnMOSトランジスタのソースは、図中×印で示したコンタクトにより電源線VSSに接続されている。
【００４１】
図８は、図７のＡ−Ａ’線に沿う断面を示している。図中"p-"は、低濃度のｐ形拡散層を示している。配線１６ａは、nMOSトランジスタNMA0、NMS0のいずれかを介して、第１基板電圧線VNAまたは第２基板電圧線VNSに接続されている。配線１６ａはコンタクトホールおよびｐ形拡散層を介してnMOSトランジスタの基板（ｐウェル領域）に接続されている。
【００４２】
図９は、上述したDRAMの動作の概要を示している。第１の実施形態（図５）と同様の動作については、同じ符号を付け詳細な説明を省略する。
回路ブロックの動作時に、スイッチング信号SNA0、SNA1およびスイッチング信号SNS0、SNS1が、それぞれ低レベルおよび高レベルに変化し（図９（ｂ）、（ｃ））、トランジスタの基板電圧は、第２基板電圧VNSから第１基板電圧VNAに向けて変化する（図９（ｄ））。そして、回路ブロックの基板は、第１の実施形態と同様、動作信号OPが活性化する前に第１基板電圧VNAになる。
【００４３】
次に、回路動作が完了し、回路ブロックはスタンバイ状態（非動作状態）になる。スイッチング信号SNA0、SNA1およびスイッチング信号SNS0、SNS1が、それぞれ高レベルおよび低レベルに変化し（図９（ｇ）、（ｈ））、トランジスタの基板電圧は、第１基板電圧VNAから第２基板電圧VNSに向けて変化する（図９（ｉ））。動作状態から非動作状態に切り替わる際に、基板電圧は、徐々に所定の電圧VNSになるため、切り替わり時の消費電流（ピーク電流）は、従来に比べ小さくなる。
【００４４】
なお、第１の実施形態と同様、回路ブロック１４ａ、１４ｂの基板電圧を、各ブロックの動作に応じてそれぞれ独立に設定することで、さらに消費電流を減らすことができる。この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図１０は、本発明の半導体集積回路の第３の実施形態を示している。この実施形態は、請求項１ないし請求項４に対応している。第１の実施形態と同一の要素については、同一の符号を付し詳細な説明を省略する。この実施形態のDRAMは、第１の実施形態（図１）にpMOSトランジスタMS10（第３トランジスタ）を追加して構成されている。その他の構成は、第１の実施形態と同じである。
【００４５】
pMOSトランジスタMS10のソース、ドレインは、それぞれ配線１２ａ、１２ｂに接続されている。すなわち、ブロック１０ａ、１０ｂ内のpMOSトランジスタの基板は、pMOSトランジスタMS10を介して互いに接続されている。pMOSトランジスタMS10のゲートは、イコライズ信号EQにより制御されている。イコライズ信号EQは、例えば、スイッチング信号SPS0、SPS1のAND論理（負論理）で生成される。すなわち、イコライズ信号EQは、回路ブロック１０ａ、１０ｂがともに非動作状態（スタンバイ状態）のときに低レベルに変化し、pMOSトランジスタMS10をオンさせる。
【００４６】
この実施形態は、回路ブロック１０ａ、１０ｂの一方が動作中で、他方が非動作中の場合において、動作中の回路ブロックが非動作状態に移行するときに特有の効果を有する。以下、一例として、回路ブロック１０ｂが非動作中に、回路ブロック１０ａが動作状態から非動作状態に切り替わる例について説明する。
まず、非動作中の回路ブロック１０ｂの基板には、pMOSトランジスタPMS1を介して第２基板電圧VPSが供給されている。すなわち、スイッチング信号SPS1の低レベルにより、pMOSトランジスタPMS1はオンしている。次に、回路ブロック１０ａが動作状態から非動作状態に切り替わる。このとき、スイッチング信号SPS0は低レベルに変化し、回路ブロック１０ａの基板には、pMOSトランジスタPMS0を介して第２基板電圧VPSが供給される。スイッチング信号SPS0、SPS1がともに低レベルになるためイコライズ信号EQが活性化され、pMOSトランジスタPMS10がオンする。このため、回路ブロック１０ａの基板には、pMOSトランジスタPMS0だけでなく、隣接する回路ブロック１０ｂに対応するpMOSトランジスタPMS1を介して第２基板電圧VPSが供給される。
【００４７】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、pMOSトランジスタPMS0、PMS1を複数の回路ブロックで共有することで、動作状態から非動作状態に移行する際に、回路ブロックの基板を迅速に所定の電圧VPSに設定できる。
図１１は、本発明の半導体集積回路の第４の実施形態を示している。この実施形態は、請求項１ないし請求項６に対応している。第１および第３の実施形態と同一の要素については、同一の符号を付し詳細な説明を省略する。この実施形態のDRAMは、第３の実施形態（図１０）に、さらにpMOSトランジスタMA10、MA11（第４トランジスタ）を追加して構成されている。その他の構成は、第３の実施形態と同じである。
【００４８】
pMOSトランジスタMA10は、回路ブロック１０ａに対応して形成されている。pMOSトランジスタMA10のソースおよびドレインは、それぞれ配線１２ａおよび電源線VPに接続されている。pMOSトランジスタMA10のゲートは、pMOSトランジスタMA0を制御するスイッチング信号SA0により制御されている。pMOSトランジスタMA11は、回路ブロック１０ｂに対応して形成されている。pMOSトランジスタMA11のソースおよびドレインは、それぞれ配線１２ｂおよび電源線VPに接続されている。pMOSトランジスタMA11のゲートは、pMOSトランジスタMA1を制御するスイッチング信号SA1により制御されている。
【００４９】
例えば、回路ブロック１０ａが非動作状態から動作状態に移行する際に、pMOSトランジスタMPA0、MA10が同時にオンする。このため、回路ブロック１０ａ内のトランジスタの基板は、pMOSトランジスタMPA0だけでなくpMOSトランジスタMA10を介して2.0Vに変化する。第１基板電圧線VAだけでなく、電源線VPを利用して、基板電圧を変化させるため、基板電圧は、第１の実施形態よりさらに迅速に変化する。
【００５０】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、回路ブロックが非動作状態から動作状態に移行する際に、回路ブロックをより迅速に動作可能な状態にできる。また、pMOSトランジスタMA10、MA11を既にある信号線を利用して制御できるため、信号線の本数を減らすことができ、信号線のレイアウト面積を減らすことができる。
【００５１】
図１２は、本発明の半導体集積回路の第５の実施形態を示している。この実施形態は、請求項１ないし請求項３、請求項７ないし請求項９に対応している。第１の実施形態と同一の要素については、同一の符号を付し詳細な説明を省略する。
この実施形態のDRAMは、第１の実施形態（図１）に、さらにpMOSトランジスタPM10、PM11（第５トランジスタ）、PM20、PM21（第６トランジスタ）を追加して構成されている。その他の構成は、第３の実施形態と同じである。
【００５２】
pMOSトランジスタPM10のソースおよびドレインは、それぞれ第１電源線VP1（2.0V）および回路ブロック１０ａの電源線１８ａに接続されている。pMOSトランジスタPM10のゲートは、スイッチング信号SP10により制御されている。pMOSトランジスタPM11のソースおよびドレインは、それぞれ第１電源線VP1および回路ブロック１０ｂの電源線１８ｂに接続されている。pMOSトランジスタPM11のゲートは、スイッチング信号SP11により制御されている。pMOSトランジスタPM20のソースおよびドレインは、それぞれ第２電源線VP2（1.5V）および回路ブロック１０ａの電源線１８ａに接続されている。pMOSトランジスタPM20のゲートは、スイッチング信号SP20により制御されている。pMOSトランジスタPM21のソースおよびドレインは、それぞれ第１電源線VP2および回路ブロック１０ｂの電源線１８ｂに接続されている。pMOSトランジスタPM21のゲートは、スイッチング信号SP21により制御されている。
【００５３】
スイッチング信号SP10、SP11は、回路ブロック１０ａ、１０ｂの動作中にそれぞれ低レベルに変化し、pMOSトランジスタPM10、PM11をオンさせる。スイッチング信号SP20、SP21は、それぞれ回路ブロック１０ａ、１０ｂの非動作中に低レベルに変化し、pMOSトランジスタPM20、PM21をオンさせる。このように、スイッチング信号SP10、SP11、SP20、SP21は、それぞれ独立に制御される。
【００５４】
図１３は、図１２に示した回路ブロック１０ａおよびその周囲のレイアウトを示している。なお、特に図示しないが、他の回路ブロック（１０ｂ等）およびその周囲のレイアウトも図１３と同様である。上述した図２と同じ要素については詳細な説明を省略する。
pMOSトランジスタPM10のゲート幅Ｗ３とチャネル長Ｌ３との比Ｗ３／Ｌ３（トランジスタサイズ）は、pMOSトランジスタPM20のゲート幅Ｗ４とチャネル長Ｌ４との比Ｗ４／Ｌ４の約３倍に形成されている。すなわち、pMOSトランジスタPM10のオン抵抗は、pMOSトランジスタPM20のオン抵抗のほぼ３倍である。pMOSトランジスタPM10、PM20のオン抵抗を、トランジスタサイズにより設定することで、オン抵抗は、簡易かつ正確に調整される。なお、チャネル長Ｌ３とＬ４は、互いに等しい。
【００５５】
この実施形態では、例えば、回路ブロック１０ａの動作中に、回路ブロック１０ａ内のpMOSトランジスタのソースに第１電源電圧VP1（2.0V）が供給され、回路ブロック１０ａの非動作中に、その回路ブロック１０ａ内のpMOSトランジスタのソースに第２電源電圧VP2（1.5V）が供給される。このため、pMOSトランジスタのソース・ドレイン間電圧は、回路ブロック１０ａの動作時に大きくなり、回路ブロックの非動作時に小さくなる。したがって、pMOSトランジスタは、回路ブロック１０ａの動作時に高速に動作し、回路ブロックの非動作時にリーク電流が少なくなる。
【００５６】
また、pMOSトランジスタPM10のオン抵抗が小さいため、回路ブロック１０ａが動作状態から非動作状態に切り替わる際に、回路ブロック１０ａ内のpMOSトランジスタのソース電圧は、迅速に第１電源電圧VP1に変化する。このため、回路ブロック１０ａは、すぐに動作可能な状態になる。同様に、pMOSトランジスタPM20のオン抵抗が高いため、回路ブロック１０が動作状態から非動作状態に切り替わる際に、回路ブロック１０ａ内のpMOSトランジスタのソース電圧は、比較的緩やかに第２電源電圧VP2に変化する。このため、動作状態から非動作状態に切り換わる際に流れる電源電流（ピーク電流）が分散され、非動作時のスタンバイ電流が低減される。
【００５７】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、回路ブロックの非動作時に、トランジスタのリーク電流を減らすことができ、スタンバイ電流を減らすことができる。動作状態から非動作状態に切り替わる際に、トランジスタのソース電圧は、緩やかに下降する。このため、切り換え時のピーク電流を最小限にでき、非動作時のスタンバイ電流をさらに低減できる。
【００５８】
また、回路ブロックの動作時に、トランジスタを高速に動作できる。非動作状態から動作状態に切り替わる際に、トランジスタのソース電圧は、迅速に上昇する。このため、回路ブロックをすぐに動作可能な状態にできる。
pMOSトランジスタPM10、PM11、PM20、PM21のオン抵抗を、トランジスタサイズにより設定したので、オン抵抗を簡易かつ正確に調整できる。
【００５９】
pMOSトランジスタPM10、PM11、PM20、PM21を独立に動作する回路ブロックに対応してそれぞれ形成したので、各回路ブロックの動作状態に応じてトランジスタのソースに供給される電源電圧を設定でき、消費電流をさらに減らすことができる。
なお、上述した第３ないし第５の実施形態では、本発明をpMOSトランジスタを含む回路ブロックの制御に適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をnMOSトランジスタを含む回路ブロックの制御に適用してもよい。
【００６０】
上述した実施形態では、本発明をDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をマイクロコンピュータ、システムLSI等の半導体集積回路に適用してもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００６１】
【発明の効果】
請求項１の半導体集積回路では、半導体集積回路の非動作時に、サブスレッショルドリーク電流を減らすことができ、スタンバイ電流を減らすことができる。動作状態から非動作状態に切り替わる際の消費電流を抑えることができ、非動作時のスタンバイ電流をさらに低減できる。特に、動作状態から非動作状態に切り替わる際のピーク電流を減らすことができる。
また、半導体集積回路の動作時に、トランジスタを高速に動作でき、半導体集積回路を高速に動作できる。半導体集積回路が非動作状態から動作状態に切り替わる際に、回路ブロックを迅速に動作可能な状態にできる。
【００６２】
請求項２の半導体集積回路では、第１および第２トランジスタのサイズを変えることで、オン抵抗を簡易かつ正確に調整できる。
請求項３の半導体集積回路では、各回路ブロックの動作状態に応じてトランジスタの基板電圧を設定できるため、消費電流をさらに減らすことができる。
請求項４の半導体集積回路では、回路ブロックの基板電圧を迅速に所定の電圧に設定できる。
【００６３】
請求項５の半導体集積回路では、半導体集積回路が非動作状態から動作状態に切り替わる際に、基板電圧をさらに短時間に所定の電圧に変化させることができ、回路ブロックを迅速に動作可能な状態にできる。
請求項６の半導体集積回路では、信号線の本数を減らすことができ、信号線のレイアウト面積を減らすことができる。
【００６４】
請求項７の半導体集積回路では、半導体集積回路の非動作時に、トランジスタのリーク電流を減らすことができ、スタンバイ電流を減らすことができる。半導体集積回路が動作状態から非動作状態に切り替わる際に、消費電流を抑えることができ、非動作時のスタンバイ電流をさらに低減できる。特に、動作状態から非動作状態に移行する際のピーク電流を減らすことができる。
【００６５】
また、半導体集積回路の動作時に、トランジスタを高速に動作でき、半導体集積回路を高速に動作できる。半導体集積回路が非動作状態から動作状態に切り替わる際に、回路ブロックを迅速に動作可能な状態にできる。
請求項８の半導体集積回路では、第５および第６トランジスタのサイズを変えることで、オン抵抗を簡易かつ正確に調整できる。
【００６６】
請求項９の半導体集積回路では、各回路ブロックの動作状態に応じてトランジスタのソースに供給される電源電圧を設定できるため、消費電流をさらに減らすことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の要部を示すブロック図である。
【図２】図１の回路ブロックの詳細を示すレイアウト図である。
【図３】図２のＡ−Ａ’線に沿う断面図である。
【図４】図１の回路ブロックにおける基板の等価回路図である。
【図５】第１の実施形態の動作を示すタイミング図である。
【図６】本発明の第２の実施形態の要部を示すブロック図である。
【図７】図６の回路ブロックの詳細を示すレイアウト図である。
【図８】図７のＡ−Ａ’線に沿う断面図である。
【図９】第２の実施形態の動作を示すタイミング図である。
【図１０】本発明の第３の実施形態の要部を示すブロック図である。
【図１１】本発明の第４の実施形態の要部を示すブロック図である。
【図１２】本発明の第５の実施形態の要部を示すブロック図である。
【図１３】図１２の回路ブロックの詳細を示すレイアウト図である。
【符号の説明】
１０ａ、１０ｂ 回路ブロック
１２ａ、１２ｂ 配線
１４ａ、１４ｂ 回路ブロック
１６ａ、１６ｂ 配線
１８ａ、１８ｂ 配線
MS10 pMOSトランジスタ（第３トランジスタ）
MA10、MA11 pMOSトランジスタ（第４トランジスタ）
NMA0、NMA1 nMOSトランジスタ（第１トランジスタ）
NMS0、NMS1 nMOSトランジスタ（第２トランジスタ）
PMA0、PMA1 pMOSトランジスタ（第１トランジスタ）
PMS0、PMS1 pMOSトランジスタ（第２トランジスタ）
PM10、PM11 pMOSトランジスタ（第５トランジスタ）
PM20、PM21 pMOSトランジスタ（第６トランジスタ）
VP 電源線
VP1 第１電源線
VP2 第２電源線
VPA 第１基板電圧線
VPS 第２基板電圧線
Claims (9)
- トランジスタを含む回路ブロックと、
前記回路ブロックの動作時にオンし、前記トランジスタの基板を第１基板電圧線に接続する第１トランジスタと、
前記回路ブロックの非動作時にオンし、前記トランジスタの基板を第２基板電圧線に接続する前記第１トランジスタよりオン抵抗の高い第２トランジスタとを備え、
前記回路ブロックの非動作時の前記トランジスタのソース・基板間電圧は、動作時の該トランジスタのソース・基板間電圧より大きく設定されることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記第１トランジスタのゲート幅Ｗ１とチャネル長Ｌ１との比Ｗ１／Ｌ１は、前記第２トランジスタのゲート幅Ｗ２とチャネル長Ｌ２との比Ｗ２／Ｌ２より大きいことを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
独立に動作する複数の前記回路ブロックを備え、
前記第１および第２トランジスタは、前記各回路ブロックに対応してそれぞれ形成されていることを特徴とする半導体集積回路。 - 請求項３記載の半導体集積回路において、
非動作中の複数の前記回路ブロックの基板を互いに接続する第３トランジスタを備えていることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記回路ブロック内の前記トランジスタに電源電圧を供給する電源線と、
前記回路ブロックの動作時に、前記電源線を前記基板に接続する第４トランジスタを備えていることを特徴とする半導体集積回路。 - 請求項５記載の半導体集積回路において、
前記第１および第４トランジスタのゲートは、同じ制御信号で制御されることを特徴とする半導体集積回路。 - トランジスタを含む回路ブロックと、
前記回路ブロックの動作時にオンし、前記トランジスタのソースを第１電源線に接続する第５トランジスタと、
前記回路ブロックの非動作時にオンし、前記トランジスタのソースを前記第１電源線の電圧より低い第２電源線に接続する前記第５トランジスタよりオン抵抗の高い第６トランジスタとを備えていることを特徴とする半導体集積回路。 - 請求項７記載の半導体集積回路において、
前記第５トランジスタのゲート幅Ｗ１とチャネル長Ｌ１との比Ｗ１／Ｌ１は、前記第６トランジスタのゲート幅Ｗ２とチャネル長Ｌ２との比Ｗ２／Ｌ２より大きいことを特徴とする半導体集積回路。 - 請求項７記載の半導体集積回路において、
独立に動作する複数の前記回路ブロックを備え、
前記第５および第６トランジスタは、前記各回路ブロックに対応してそれぞれ形成されていることを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001201942A JP4647143B2 (ja) | 2001-07-03 | 2001-07-03 | 半導体集積回路 |
| US10/021,059 US6538493B2 (en) | 2001-07-03 | 2001-12-19 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001201942A JP4647143B2 (ja) | 2001-07-03 | 2001-07-03 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003017998A JP2003017998A (ja) | 2003-01-17 |
| JP4647143B2 true JP4647143B2 (ja) | 2011-03-09 |
Family
ID=19038831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001201942A Expired - Fee Related JP4647143B2 (ja) | 2001-07-03 | 2001-07-03 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6538493B2 (ja) |
| JP (1) | JP4647143B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8263115B2 (en) | 2008-09-11 | 2012-09-11 | Abigo Medical Ab | Method and a product to reduce and treat problems associated with tinea pedis |
| JP2016092536A (ja) | 2014-10-31 | 2016-05-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN116027842B (zh) * | 2023-03-24 | 2023-06-23 | 长鑫存储技术有限公司 | 功率控制电路、存储器及电子设备 |
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| JP2001156619A (ja) * | 1999-11-25 | 2001-06-08 | Texas Instr Japan Ltd | 半導体回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3253389B2 (ja) * | 1992-03-31 | 2002-02-04 | 株式会社東芝 | 半導体集積回路装置 |
| US5461338A (en) * | 1992-04-17 | 1995-10-24 | Nec Corporation | Semiconductor integrated circuit incorporated with substrate bias control circuit |
| KR0169157B1 (ko) * | 1993-11-29 | 1999-02-01 | 기다오까 다까시 | 반도체 회로 및 mos-dram |
| US5786724A (en) * | 1996-12-17 | 1998-07-28 | Texas Instruments Incorporated | Control of body effect in MOS transistors by switching source-to-body bias |
| US6191615B1 (en) * | 1998-03-30 | 2001-02-20 | Nec Corporation | Logic circuit having reduced power consumption |
-
2001
- 2001-07-03 JP JP2001201942A patent/JP4647143B2/ja not_active Expired - Fee Related
- 2001-12-19 US US10/021,059 patent/US6538493B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US6538493B2 (en) | 2003-03-25 |
| US20030006833A1 (en) | 2003-01-09 |
| JP2003017998A (ja) | 2003-01-17 |
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|
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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|
| LAPS | Cancellation because of no payment of annual fees |