JP4102864B2

JP4102864B2 - 遅延可変回路

Info

Publication number: JP4102864B2
Application number: JP2004216480A
Authority: JP
Inventors: 亨高井
Original assignee: テクトロニクス・インターナショナル・セールス・ゲーエムベーハー
Priority date: 2004-07-23
Filing date: 2004-07-23
Publication date: 2008-06-18
Anticipated expiration: 2024-07-23
Also published as: US7148733B2; US20060017485A1; JP2006041755A

Description

本発明は、基準となるパルス列の立ち上がり又は立ち下がりエッジに遅延を与えると共に、遅延時間を可変できる遅延可変回路に関し、従来よりも高速に遅延時間を更新可能な遅延可変回路に関する。

デジタル信号処理が行われる回路においては、入力される複数のパルスの列（以下、パルス列と呼ぶ）が常に理想的な状態とは限らず、外部からのノイズなどによって、ジッタが生じてしまう場合もある。そこで、パルス列中のパルスの立ち上がりエッジ又は立ち下がりエッジにある程度のジッタが含まれていても、正常に動作できるように回路を設計しておく必要がある。そして回路の試作段階では、ジッタを含んだパルス列を実際に試作回路に流し、ジッタを含むパルス列が入力されても回路が正常に動作するか否かを検証しておくことも必要である。こうした試験をジッタ耐性試験と呼ぶ。

ジッタ耐性試験を行うには、ジッタを含んだ試験信号（パルス列）を用意する必要がある。この試験信号は、被試験デジタル回路に通常供給される正常なパルス列を基準（この意味で以下では基準パルス列と呼ぶ）として、その立ち上がりエッジ又は立ち下がりエッジにジッタを付加して生成できれば、正常な信号と対比しながら試験できる点で効果的である。このとき、立ち上がりエッジ又は立ち下がりエッジにジッタを付加するには、具体的には、基準となるパルスの所望のエッジに遅延を付加し、更にその遅延時間を連続的に可変させれば良い。

回路に入力されるパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の遅延時間を可変させる技術については、例えば、特開平７−９５０２２号公報（特許文献１）に開示されており、図１はそのブロック図を示している。バッファ１は、入力パルス列を受けて非反転及び反転出力し、これら出力を第１及び第２遅延回路２及び３に夫々供給する。第１及び第２遅延回路２及び３での遅延時間は、第１及び第２遅延設定信号を受けて夫々独立に設定可能となっている。論理積回路４は、遅延回路２の出力とバッファ１の非反転出力を受けて、これらの論理積をＳＲフリップフロップ６のＳ入力端子に供給する。また、論理積回路５は、遅延回路３の出力とバッファ１の反転出力を受けて、これらの論理積をＳＲフリップフロップ６のＲ入力端子に供給する。よって、ＳＲフリップフロップ６の出力パルスの立ち上がりエッジのタイミングは、ＳＲフリップフロップ６のＳ入力端子への入力信号によって定まり、一方、立ち下がりエッジのタイミングはＲ入力端子への入力信号によって定まる。

特開平７−９５０２２号公報は、第１及び第２遅延回路２及び３の具体例として、ランプ波形と基準電圧の比較によって遅延時間を変化させるアナログ型の遅延回路と、複数の遅延素子を選択的に接続することにより遅延時間を変化させるデジタル型の遅延回路を開示している。アナログ型遅延回路は遅延時間を連続的に可変できるが、ランプ波形のノイズが乗ってしまうため、ユーザが所望した設定通りの遅延時間を得られないことがある。一方、デジタル型遅延回路では、設定通りの遅延時間を得やすいが、設定する遅延時間をダイナミックに変化させた場合に次の問題が生じる。即ち、もし大きな遅延時間を設定した後に続けて小さな遅延時間を設定した場合、先に入力されたパルスが複数段ある遅延線ＤＬのどれかに残っていて、後から入力されたパルスが先に最後の遅延線の出力端子に達してしまい、入力パルスの順番が入れ替わる又は前後のパルスが混ざるという問題が生じる。よって、特開平７−９５０２２号公報が開示する技術は、遅延時間を連続して高速に変化させることには適しておらず、ジッタ発生に適したものではない。

特願２００３−７６０２６号（特許文献２）は、上述の入力パルスの順番が入れ替わる又は前後のパルスが混ざるという問題を解決した遅延可変回路を開示している。図２は、特願２００３−７６０２６号が開示する遅延可変回路の一例のブロック図である。これは、スイッチ１４が入力される基準パルス列を受けて２つの遅延パス１６及び１８に選択的に供給し、それぞれのパスの遅延時間を独立に設定することによって、入力される基準パルス列の立ち上がりエッジ及び立ち下がりエッジに所望の遅延時間を付加する。第１及び第２遅延回路２２及び２４の遅延データは、パルス列が第２遅延パス１８を通過しているときに、レジスタ（図示せず）に用意され、遅延時間設定回路４４からロードされる。同様に、第３及び第４遅延回路３４及び３６の遅延データは、パルス列が第１遅延パス１６を通過しているときに、遅延時間設定回路４４からロードされる。第１及び第２遅延パス１６及び１８がそれぞれ保有する２つの遅延回路の遅延データをそれぞれ変更することで、立ち上がり及び立ち下がりエッジの遅延時間をそれぞれ独立に変更できる。
特開平７−９５０２２号公報特願２００３−７６０２６号米国特許第５７６４７１０号公報

特願２００３−７６０２６号が開示する遅延可変回路では、スイッチ１４のオンオフ制御にスイッチ制御回路１２を用いている。これは、第１及び第２遅延パス１６及び１８のいずれかにおいて、それぞれの遅延回路の遅延データのロードが完了した後、スイッチ制御回路１２が遅延時間設定回路４４からイネーブル信号を受ける。その後、パルス列の立ち上がりエッジが来ると、スイッチ１４を切り替える動作を行う。これは、パルス列の切れ目でパルス列を供給する遅延パスの切り替えを行うためである。

しかし、遅延時間設定回路４４からイネーブル信号と、入力されるパルス列は非同期なので、イネーブル信号の立ち上がった前後にパルス列の立ち上がりが来た場合には、スイッチ制御回路１２の出力がメタステーブル状態になる恐れがある。そこでメタステーブル状態回避のため、複数のＤフリップフロップを従属接続した同期化回路が使用される（こうした同期化回路については、例えば、米国特許第５７６４７１０号公報に開示されている）。よって、イネーブル信号が来た後すぐにパルス列の立ち上がりが来ても、すぐにスイッチ１４の切り替えができず、実際には、イネーブル信号が来た後にパルス列の立ち上がりがいくつか来て初めてスイッチ１４の切り替えが可能になるという待ち時間が発生する。

このように、特願２００３−７６０２６号が開示する遅延可変回路は、遅延パスの遅延データのロード状態を遅延時間設定回路４４が検出した後、遅延時間設定回路４４がスイッチ制御回路１２にイネーブル信号を供給し、スイッチ制御回路１２が同期化回路で入力されるパルス列の立ち上がりを確認するというように、各状態をその都度確認しながら処理を進めるので、処理が遅くなっている。これは、ＣＰＵと遅延時間設定回路４４で構成される制御手段とパルス列が非同期であるために、制御手段が各回路の状態をその都度確認（ハンドシェイク）しながら処理を進めているためである。

しかし、現在、より高速なジッタを発生させることが要求されており、そのためには遅延データの設定をより高速に更新できる必要がある。

本発明は、遅延パスに設定する遅延データを従来より高速に更新可能とすることで、より高速に遅延時間の更新を可能にした遅延可変回路に関する。第１及び第２遅延パスは、入力されるパルス列の立ち上がりエッジ又は立ち下がりエッジに遅延データに応じた遅延を付加する。論理和回路などで構成される合成手段は、これら第１及び第２遅延パスの出力信号を合成して出力する。ゲート手段は、パルス列を受け、制御信号に応じて第１及び第２遅延パスへのパルス列の供給を制御可能になっている。制御手段は、第１遅延パスにパルス列が供給されているときに、パルス列が供給されていない第２遅延パスに遅延データをロードするのに続いてゲート手段を制御して第２遅延パスにパルス列の供給を開始した後、第１遅延パスへのパルス列の供給を停止させる制御を行う。更にこのとき上記第１及び第２遅延パスの両方に上記パルス列が供給される所定期間を設けることで、２つの遅延パスからの出力信号の連続性をより確実にするようにしても良い。

このように、本発明の遅延可変回路では、入力されるパルス列に関係なく、ゲート手段を制御手段が直接制御することによって、第１及び第２遅延パスにパルス列を供給するタイミングを制御手段が定めている。よって、制御手段は、各回路（機能ブロック）の状態を確認する必要がない分だけ処理が速くなるので、遅延データの更新が従来より高速に行える。

図３は、本発明による遅延可変回路の機能ブロック図である。以下、従来例と対応する機能ブロックには、同じ符号を付して説明する。図示せずも、本発明による遅延可変回路は、表示装置、キーボード、マウス、ＣＰＵ、ＲＡＭ、ハードディスクなど周知のマイクロプロセッサ・システムを有しており、本発明を実施するためのプログラムは例えばハードディスクなどの記憶手段に記憶されている。

第１及び第２遅延パス１６及び１８は、従来と同様に遅延データを受けて、立ち上がりエッジ及び立ち下がりエッジの遅延時間をそれぞれ独立に設定可能になっている。基準パルス列は、入力端子８に入力され、２つの遅延パスにそれぞれ対応する論理積回路５０及び５２の一方の入力端子５０ａ及び５２ａに供給される。第１及び第２遅延パス１６及び１８から出力された信号は、論理和回路４６によって合成され（２つの出力信号の論理和が取られ）、出力端子４８から出力される。

図４は、遅延データを第１及び第２遅延パス１６及び１８に設定する際の信号間のタイミングを示すチャート図である。以下では、図３と図４を参照し、基準パルス列が第１遅延パス１６を通過している状態から説明を始める。第２遅延パス１８には基準パルス列が通過していないので、遅延時間設定回路４４は、遅延データを出力すると共に制御信号ＣＴＲＬの論理値を”０（ロー）”から”１（ハイ）”に変更する（時点ｔ₀）。制御信号ＣＴＲＬは、第２遅延パス１８に対してロード信号として機能し、遅延データが第２遅延パス１８にロードされる。制御信号ＣＴＲＬは、遅延素子５４で所定時間Δｔ₁だけ遅延され、論理和回路５８に供給される。論理積回路５２の入力端子５２ｂには、論理和回路５８を介して”１”が供給されるので、論理積回路５２の入力端子５２ａに入力される基準パルス列の論理値がそのまま通過するようになる。即ち、時点ｔ₀からΔｔ₁だけ遅れて論理積回路５２がオンになる（時点ｔ₁）。

遅延素子５４でΔｔ₁だけ遅延された制御信号ＣＴＲＬは、反転回路６０で論理値が反転され、論理和回路６４の一方の入力端子にはそのまま、他方の入力端子には遅延素子６２で更にΔｔ₂遅延されて供給される。よって、論理積回路５０の入力端子５０ｂには、論理和回路６４を介して時点ｔ₀よりΔｔ₁＋Δｔ₂だけ遅れて”０”が供給され、これによって論理積回路５０はオフになる（時点ｔ₂）。

第１遅延パス１６に残留していたパルス列が通過し終わった後（遅延時間に応じた所定時間経過後）、遅延時間設定回路４４は第１遅延パス１６で次に使用する遅延データを供給すると共に、制御信号ＣＴＲＬを”１”から”０”に変更する（時点ｔ₃）。このとき、制御信号ＣＴＲＬは、反転回路６６で反転され、第１遅延パス１６のロード信号として機能するので、時点ｔ₃において、遅延データが第１遅延パス１６にロードされる。また、制御信号ＣＴＲＬは、遅延素子５４でΔｔ₁だけ遅延した後、反転回路６０で反転されるので、時点ｔ₄において、論理和回路６４から”１”が出力され、論理積回路５０をオンにする。また、遅延素子５４でΔｔ₁だけ遅延された制御信号ＣＴＲＬは、更に遅延素子５６でΔｔ₃だけ遅延され、これによって論理和回路５８の２つの入力端子の入力が共に”０”となる結果、論理積回路５２が時点₅においてオフになる。

このように、論理積回路５０及び５２は、遅延素子を通過した制御信号ＣＴＲＬに応じて、両方の遅延パスが重複してオンとなる時間を挟んで交互にオン・オフし、入力される基準パルス列を第１及び第２遅延パス１６及び１８に交互に供給するゲートとして機能する。ここで注意すべきことは、論理積回路５０及び５２のオンオフは、入力されるパルス列とは独立に、遅延時間設定回路４４が制御できる点である。よって、遅延時間設定回路４４は、遅延パスの各遅延回路に遅延データが書き込み可能な状態かどうかも、入力されるパルス列に関係なく判断でき、必要な処理を進めることが可能になる。このため、従来よりも高速に遅延データを更新できる。なお、両方の遅延パスが重複してオンとなる時間を設けたのは、使用する遅延パスの切り替えによるノイズ（ヒゲ）の発生を防止すると共に、第１及び第２遅延パスの出力信号が途切れるのを防止するためである。

以上説明してきたが、本発明は上述の実施例に限るものではない。例えば、上述の実施例では遅延パスが２つの例を示したが、３つ以上であっても同様に実施できる。各遅延パスには、図２に示すような遅延回路が設けられるが、これはデジタル型でもアナログ型でも良い。

以上のように、本発明の遅延可変回路は、基準となるパルス列の立ち上がりエッジ又は立ち下がりエッジに付加する遅延時間を従来より高速に更新できるので、従来より高速なジッタを生成でき、よって、より高速なジッタ耐性試験を行うのに適している。

パルスの立ち上がりエッジ及び立ち下がりエッジに遅延を付加する従来回路の一例のブロック図である。パルスの立ち上がりエッジ及び立ち下がりエッジにジッタを付加する従来回路の一例のブロック図である。本発明によるパルスの立ち上がりエッジ及び立ち下がりエッジにジッタを付加する遅延可変回路の一例のブロック図である。本発明による遅延可変回路の各信号のタイミングを示すチャート図である。

符号の説明

１６第１遅延パス
１８第２遅延パス
４４遅延時間設定回路
４６論理和回路（信号合成手段）
４８出力端子
５０論理積回路
５０ａ論理積回路の入力端子
５０ｂ論理積回路の入力端子（制御端子）
５２論理積回路
５２ａ論理積回路の入力端子
５２ｂ論理積回路の入力端子（制御端子）
５４遅延素子
５６遅延素子
５８論理和回路
６０反転回路
６２遅延素子
６４論理和回路
６６反転回路

Claims

入力されるパルス列の立ち上がりエッジ又は立ち下がりエッジに遅延データに応じた遅延を付加する第１及び第２遅延パスと、
上記第１及び第２遅延パスの出力信号を合成して出力する合成手段と、
上記第１及び第２遅延パスへの上記パルス列の供給を制御可能なゲート手段と、
上記第１遅延パスに上記パルス列が供給されているときに、上記パルス列が供給されていない上記第２遅延パスに上記遅延データをロードするのに続いて上記ゲート手段を制御して上記第２遅延パスに上記パルス列の供給を開始した後、上記第１遅延パスへの上記パルス列の供給を停止させる制御を行う制御手段とを具える遅延可変回路。
上記制御手段が、上記ゲート手段を制御して上記第２遅延パスに上記パルス列の供給を開始した後、上記第１遅延パスへの上記パルス列の供給を停止させる制御を行うときに、上記第１及び第２遅延パスの両方に上記パルス列が供給される期間があることを特徴とする請求項１記載の遅延可変回路。