JP4502644B2 - メモリ制御装置 - Google Patents
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クロック同期式メモリに対してデータの書き込み、読み出しを制御するメモリ制御装置である。そのメモリ制御装置において、
基準クロックを逓倍して逓倍クロックを生成する逓倍クロック生成手段と、
前記逓倍クロックを分周して前記メモリ制御装置のシステムクロックを生成するシステムクロック生成手段を有し、
前記システムクロックをクロック同期式メモリへのメモリクロックとして送出し、
前記システムクロックに同期して生成したクロック同期式メモリへのコントロール信号、アドレス信号及び書き込みデータ信号をクロック同期式メモリに送出し、
クロック同期式メモリに送出した前記メモリクロックを前記メモリ制御装置に取り込んでデータ読み出し時のデータ取り込み用クロックの基準クロックとし、
前記データ取り込み用基準クロックを前記逓倍クロックでラッチすることにより、前記データ取り込み用基準クロックよりも所定量遅延させたデータ取り込みクロックを生成するデータ取り込みクロック生成手段を有して、
前記生成されたデータ取り込みクロックを用いてクロック同期式メモリよりデータを取りこむことを特徴とする。
前記逓倍クロック生成手段において、基準クロックから逓倍クロックへの逓倍率と、
前記システムクロック生成手段において逓倍クロックからシステムクロックへの分周率との少なくとも一方が外部からプログラマブルに設定可能であることを特徴とする請求項1に記載のメモリ制御装置である。
前記データ取り込みクロック生成手段は、前記逓倍クロックで動作するシフトレジスタを有して、
前記シフトレジスタの段数分遅延させたデータ取り込みクロックを生成することを特徴とする請求項1または請求項2に記載のメモリ制御装置である。
前記データ取り込みクロック生成手段は、前記シフトレジスタにより各段数分遅延させたクロックからひとつのクロックを選択する選択手段を有して、外部よりプログラマブルに選択可能であるようにしたことを特徴とする請求項3に記載のメモリ制御装置である。
前記データ取り込みクロック生成手段は、前記逓倍クロックの立下りエッジを用いてラッチすることを特徴とする請求項1乃至請求項4のうちのいずれか一つに記載のメモリ制御装置である。
前記データ取り込みクロック生成手段は、前記逓倍クロックの立ち上がりまたは立下りエッジのどちらか一方を選択してラッチし、前記選択は外部よりプログラマブルに設定可能であるようにしたことを特徴とする請求項5に記載のメモリ制御装置である。
クロック同期式メモリに対してデータの書き込み、読み出しを制御するメモリ制御装置である。そのメモリ制御装置において、
該メモリ制御装置のシステムクロックをクロック同期式メモリへのメモリクロックとして送出し、
該システムクロックに同期して生成したクロック同期式メモリへのコントロール信号、アドレス信号及び書き込みデータ信号をクロック同期式メモリに送出し、
クロック同期式メモリに送出した前記システムクロックを前記メモリ制御装置に取り込んでデータ読み出し時のデータ取り込み用クロックの基準クロックとし、
前記データ取り込み用基準クロックを用いて逓倍クロックを生成する逓倍クロック生成手段を有し、
該逓倍クロック生成手段により生成した前記逓倍クロックで前記データ取り込み用基準クロックをラッチすることにより、前記データ取り込み用基準クロックよりも所定量遅延させたデータ取り込みクロックを生成するデータ取り込みクロック生成手段を有して、
前記生成されたデータ取り込みクロックを用いてクロック同期式メモリよりデータを取り込むのであり、
更に、
前記逓倍クロック生成手段における、データ取り込み用基準クロックから逓倍クロックへの逓倍率が外部からプログラマブルに設定可能であることを特徴とする。
前記データ取り込みクロック生成手段は、前記逓倍クロックで動作するシフトレジスタを有して、
前記シフトレジスタの段数分遅延させたデータ取り込みクロックを生成することを特徴とする請求項7に記載のメモリ制御装置である。
前記データ取り込みクロック生成手段は、前記シフトレジスタにより各段数分遅延させたクロックからひとつのクロックを選択する選択手段を有して、外部よりプログラマブルに選択可能であるようにしたことを特徴とする請求項8に記載のメモリ制御装置である。
前記データ取り込みクロック生成手段は、前記逓倍クロックの立下りエッジを用いてラッチすることを特徴とする請求項7乃至請求項9のうちのいずれか一つに記載のメモリ制御装置である。
前記データ取り込みクロック生成手段は、前記逓倍クロックの立ち上がりまたは立下りエッジのどちらか一方を選択してラッチし、前記選択は外部よりプログラマブルに設定可能であるようにしたことを特徴とする請求項10に記載のメモリ制御装置である。
更に、前記データ取り込み用基準クロックから前記逓倍クロックへの逓倍率を外部から設定可能とすることで、前記逓倍クロックの周波数を変動させることができ、その結果、前記データ取り込みクロック生成部が前記データ取り込み用基準クロックに付加する遅延量を変動することができ、クロック同期式メモリを動作させるメモリクロックの周波数によって、前記データ取り込み用基準クロックに付加する遅延量を変動させたい場合や、当該チップのプリント基板上での実装条件によって遅延時間を変動させたい場合などに対応することができる。
図6は、本発明の第1の実施の形態に係るメモリ制御装置1のブロック図である。図6において、本メモリ制御装置1は、データ取り込みクロック生成部8を有し、逓倍クロック生成部3によって生成された逓倍クロック101がデータ取り込みクロック生成部8に入力されている。
tDLY+tREG
だけデータ取り込み用基準クロック109を遅延させたデータ取り込み用遅延クロック111を生成することができる。
tDLY=1/6×tCLK
となる。このようにデータ取り込み用基準クロック109のN倍(整数)の周波数を持った逓倍クロック101をデータ取り込みクロック生成部に入力すると、
tDLY=1/N×tCLK
となり、ラッチのデータ伝播遅延量tREGと合わせて、
1/N×tCLK+tREG
の遅延を付加することができる。ここで、Nが奇数の場合には生成されるデータ取り込み用遅延クロック111はH区間とL区間のデューティ(DUTY)が1:1とはならないが、入力データレジスタ6はデータ取り込み用遅延クロック111の立ち上がりエッジのみを使用するので問題とはならない。また、前記N倍が示すものとは、図6におけるシステムクロック生成部4が逓倍クロック101をシステムクロック103に分周する際の分周率である。
1/N×tCLK+tREG
で表されるため、システムクロック周波数を変動させても分周率Nに応じてシステムクロックの1クロック区間の時間に対応した遅延量を付加できるので、周波数を変動させて使用する場合のメモリ制御装置に適している。
1×3=3(NS)
となり、遅延付加必要量である3NSを満たすことができる。この場合MINケースの遅延付加量は、
0.3×3=0.9(NS)
となる。
2+1=3(NS)
となり、遅延付加必要量である3NSを満たすことができる。また、逓倍クロック101の1クロック区間の時間はMAXケースにおいてもMINケースにおいても同一であるため、MINケースの遅延量は、
2+0.3=2.3(NS)
となり、従来技術ではMINケースの遅延付加量が0.9(NS)であったことと比べると、遅延量のMAXケースとMINケースとの間の変動量を本発明の実施の形態においてはより小さくすることができる。
1/2×tDLY+tREG
となる。即ち、逓倍クロック101の立ち上がりを用いた場合よりもさらに少ない遅延量を付加することができる。
M×tDLY+tREG
となり、図8における、
tDLY+tREG
よりも遅延量を増加させることができる。
tDLY+tREG
の遅延量を持つ。ここでtDLYは逓倍クロック101の1クロック区間の時間を表し、tREGは図12におけるレジスタ201のデータ伝播遅延を表す。同様に2段遅延クロック113は、
2×tDLY+tREG
の遅延量を持ち、3段遅延クロックは、
3×tDLY+tREG
の遅延量を持っている。セレクタ204は、データ取り込み用遅延クロック111として2段遅延クロック113を選択している。この場合、データ取り込み用基準クロック109と比較してデータ取り込み用遅延クロック111は、
2×tDLY+tREG+tSEL
の遅延量を持っている。ここで、tSELはセレクタ204のデータ伝播遅延を表す。このようにすることで、データ取り込みクロック生成部8がデータ取り込み用基準クロック109に付加する遅延量を外部からプログラマブルに変動させることが可能となる。
図6の実施の形態1においては、逓倍クロック101をデータ取り込みクロック生成部8へ入力し、データ取り込みクロック生成部8においてデータ取り込み用基準クロック109を遅延させるためのクロックとして逓倍クロック101を用いる形態を示す。ところで、データ取り込みクロック生成部8がデータ取り込み用基準クロック109を遅延させるクロックとして、データ取り込み用基準クロック109を逓倍したものを使用してもよい。この場合の実施の形態(第2の実施の形態)を図15に示す。
Claims (12)
- クロック同期式メモリに対してデータの書き込み、読み出しを制御するメモリ制御装置において、
基準クロックを逓倍して逓倍クロックを生成する逓倍クロック生成手段と、
前記逓倍クロックを分周して前記メモリ制御装置のシステムクロックを生成するシステムクロック生成手段を有し、
前記システムクロックをクロック同期式メモリへのメモリクロックとして送出し、
前記システムクロックに同期して生成したクロック同期式メモリへのコントロール信号、アドレス信号及び書き込みデータ信号をクロック同期式メモリに送出し、
クロック同期式メモリに送出した前記メモリクロックを前記メモリ制御装置に取り込んでデータ読み出し時のデータ取り込み用クロックの基準クロックとし、
前記データ取り込み用基準クロックを前記逓倍クロックでラッチすることにより、前記データ取り込み用基準クロックよりも所定量遅延させたデータ取り込みクロックを生成するデータ取り込みクロック生成手段を有して、
前記生成されたデータ取り込みクロックを用いてクロック同期式メモリよりデータを取り込むことを特徴とするメモリ制御装置。 - 前記逓倍クロック生成手段において、基準クロックから逓倍クロックへの逓倍率と、
前記システムクロック生成手段において逓倍クロックからシステムクロックへの分周率との少なくとも一方が外部からプログラマブルに設定可能であることを特徴とする請求項1に記載のメモリ制御装置。 - 前記データ取り込みクロック生成手段は、前記逓倍クロックで動作するシフトレジスタを有して、
前記シフトレジスタの段数分遅延させたデータ取り込みクロックを生成することを特徴とする請求項1または請求項2に記載のメモリ制御装置。 - 前記データ取り込みクロック生成手段は、前記シフトレジスタにより各段数分遅延させたクロックからひとつのクロックを選択する選択手段を有して、外部よりプログラマブルに選択可能であるようにしたことを特徴とする請求項3に記載のメモリ制御装置。
- 前記データ取り込みクロック生成手段は、前記逓倍クロックの立下りエッジを用いてラッチすることを特徴とする請求項1乃至請求項4のうちのいずれか一つに記載のメモリ制御装置。
- 前記データ取り込みクロック生成手段は、前記逓倍クロックの立ち上がりまたは立下りエッジのどちらか一方を選択してラッチし、前記選択は外部よりプログラマブルに設定可能であるようにしたことを特徴とする請求項5に記載のメモリ制御装置。
- クロック同期式メモリに対してデータの書き込み、読み出しを制御するメモリ制御装置であって、
該メモリ制御装置のシステムクロックをクロック同期式メモリへのメモリクロックとして送出し、
該システムクロックに同期して生成したクロック同期式メモリへのコントロール信号、アドレス信号及び書き込みデータ信号をクロック同期式メモリに送出し、
クロック同期式メモリに送出した前記システムクロックを前記メモリ制御装置に取り込んでデータ読み出し時のデータ取り込み用クロックの基準クロックとし、
前記データ取り込み用基準クロックを用いて逓倍クロックを生成する逓倍クロック生成手段を有し、
該逓倍クロック生成手段により生成した前記逓倍クロックで前記データ取り込み用基準クロックをラッチすることにより、前記データ取り込み用基準クロックよりも所定量遅延させたデータ取り込みクロックを生成するデータ取り込みクロック生成手段を有して、
前記生成されたデータ取り込みクロックを用いてクロック同期式メモリよりデータを取り込む、メモリ制御装置において、
前記逓倍クロック生成手段における、データ取り込み用基準クロックから逓倍クロックへの逓倍率が外部からプログラマブルに設定可能であることを特徴とするメモリ制御装置。 - 前記データ取り込みクロック生成手段は、前記逓倍クロックで動作するシフトレジスタを有して、
前記シフトレジスタの段数分遅延させたデータ取り込みクロックを生成することを特徴とする請求項7に記載のメモリ制御装置。 - 前記データ取り込みクロック生成手段は、前記シフトレジスタにより各段数分遅延させたクロックからひとつのクロックを選択する選択手段を有して、外部よりプログラマブルに選択可能であるようにしたことを特徴とする請求項8に記載のメモリ制御装置。
- 前記データ取り込みクロック生成手段は、前記逓倍クロックの立下りエッジを用いてラッチすることを特徴とする請求項7乃至請求項9のうちのいずれか一つに記載のメモリ制御装置。
- 前記データ取り込みクロック生成手段は、前記逓倍クロックの立ち上がりまたは立下りエッジのどちらか一方を選択してラッチし、前記選択は外部よりプログラマブルに設定可能であるようにしたことを特徴とする請求項10に記載のメモリ制御装置。
- クロック同期式メモリに対してデータの書き込み、読み出しを制御するメモリ制御方法において、
基準クロックを逓倍して逓倍クロックを生成する逓倍クロック生成工程と、
前記逓倍クロックを分周してシステムクロックを生成するシステムクロック生成工程を有し、
前記システムクロックをクロック同期式メモリへのメモリクロックとして送出し、
前記システムクロックに同期して生成したクロック同期式メモリへのコントロール信号、アドレス信号及び書き込みデータ信号をクロック同期式メモリに送出し、
クロック同期式メモリに送出した前記メモリクロックを取り込んでデータ読み出し時のデータ取り込み用クロックの基準クロックとし、
前記データ取り込み用基準クロックを前記逓倍クロックでラッチすることにより、前記データ取り込み用基準クロックよりも所定量遅延させたデータ取り込みクロックを生成するデータ取り込みクロック生成工程を有して、
前記生成されたデータ取り込みクロックを用いてクロック同期式メモリよりデータを取り込むことを特徴とするメモリ制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004002213A JP4502644B2 (ja) | 2004-01-07 | 2004-01-07 | メモリ制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004002213A JP4502644B2 (ja) | 2004-01-07 | 2004-01-07 | メモリ制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005196479A JP2005196479A (ja) | 2005-07-21 |
JP4502644B2 true JP4502644B2 (ja) | 2010-07-14 |
Family
ID=34817503
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
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JP (1) | JP4502644B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111294041B (zh) * | 2020-02-18 | 2023-01-31 | 电子科技大学 | 一种抗辐照加固的编解码器 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0386365U (ja) * | 1989-12-20 | 1991-08-30 | ||
WO2000036512A1 (fr) * | 1998-12-15 | 2000-06-22 | Matsushita Electric Industrial Co., Ltd. | Procede de reglage de phase de synchronisation, circuit integre et procede d'elaboration associes |
US6131149A (en) * | 1997-06-04 | 2000-10-10 | Oak Technology, Inc. | Apparatus and method for reading data from synchronous memory with skewed clock pulses |
JP2002014742A (ja) * | 2000-06-29 | 2002-01-18 | Nec Corp | 位相シフト型クロックドライバー |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04142109A (ja) * | 1990-10-02 | 1992-05-15 | Seiko Epson Corp | 遅延回路 |
JPH09179819A (ja) * | 1995-10-26 | 1997-07-11 | Hitachi Ltd | 同期データ転送システム |
-
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0386365U (ja) * | 1989-12-20 | 1991-08-30 | ||
US6131149A (en) * | 1997-06-04 | 2000-10-10 | Oak Technology, Inc. | Apparatus and method for reading data from synchronous memory with skewed clock pulses |
WO2000036512A1 (fr) * | 1998-12-15 | 2000-06-22 | Matsushita Electric Industrial Co., Ltd. | Procede de reglage de phase de synchronisation, circuit integre et procede d'elaboration associes |
JP2002014742A (ja) * | 2000-06-29 | 2002-01-18 | Nec Corp | 位相シフト型クロックドライバー |
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---|---|
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A521 | Written amendment |
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|
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|
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