JP4854258B2 - 同期式メモリ装置のデータ出力時点調節方法 - Google Patents

同期式メモリ装置のデータ出力時点調節方法 Download PDF

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Description

本発明は、同期式メモリ装置（synchronous memory device）のデータ出力時点調節方法に関し、特に、ＣＡＳレイテンシによって同期式メモリ装置のデータ出力時点を調節する方法に関する。
一般に、ＤＤＲ ＳＤＲＡＭ等のメモリ装置は、ＣＡＳレイテンシによってデータ出力ドライバの動作を制御する複数の制御信号（例えば、図１ｅに示す信号ＯＥ００、ＯＥ１０、ＯＥ３０、ＯＥ５０、・・・）を発生させる。従来のメモリ装置の場合、このような複数の制御信号は順次発生するのが一般的である。即ち、ＯＥ００、ＯＥ１０、ＯＥ２０、ＯＥ３０、ＯＥ４０、・・・の順に発生する。参考に、ＯＥ２０はＯＥ１０から１ｔＣＫ（１ｔＣＫは、内部クロック信号の１周期を表す）遅延して発生する信号であり、ＯＥ３０はＯＥ２０から１ｔＣＫ遅延して発生する信号であり、ＯＥ４０はＯＥ３０から１ｔＣＫ遅延して発生する信号である。このように、ＯＥ００とＯＥ１０とは１ｔＣＫの時間差を置いて発生し、ＯＥ１０とＯＥ２０とも１ｔＣＫの時間差を置いて発生する。即ち、隣接するＯＥ信号間の時間差は１ｔＣＫである。
ところで、メモリ装置の内部動作周波数が高くなるのに伴い、１ｔＣＫは減少する。１ｔＣＫの時間が減少するにつれて、１ｔＣＫの時間差を置いて順次発生する複数の制御信号（ＯＥ信号）の間に衝突が生じる可能性が高くなり、これがメモリ装置のデータ出力時の誤動作をもたらすおそれがある。
本発明は、前述の問題点を解決するために提案されたものであって、動作周波数が増大する場合、２ｔＣＫ毎に複数の制御信号（ＯＥ信号）を発生させてデータの出力時点を制御する方法を提供することを目的とする。
また、本発明は、ＣＡＳレイテンシが奇数の場合には２ｔＣＫ毎に発生した複数の制御信号中の１つを選択してデータを出力し、ＣＡＳレイテンシが偶数の場合にはリードコマンドの印加時点を１ｔＣＫ遅延させてＣＡＳレイテンシが奇数の場合と同様に動作するようにする方法を提供することを目的とする。
また、本発明は、２ｔＣＫ毎に発生する制御信号を生成するために、ＤＤＲクロック信号を２分周した信号を用いる方法を提供することを目的とする。
本発明の同期式メモリ装置のデータ出力時点調節方法は、同期式メモリ装置のＣＡＳレイテンシによって外部リードコマンドに応答して発生する前記同期式メモリ装置の内部リードコマンドの発生時点が、前記ＣＡＳレイテンシが奇数か偶数かによって異なることを特徴としている。
すなわち、本発明の同期式メモリ装置のデータ出力時点調節方法は、同期式メモリ装置のＣＡＳレイテンシ及び外部リードコマンドを受信するステップと、前記ＣＡＳレイテンシが奇数の場合、前記外部リードコマンドに応答して内部リードコマンドを発生し、前記ＣＡＳレイテンシが偶数の場合、前記内部リードコマンドを遅延させて発生するステップと、を含むことを特徴としている。
Ｎを１以上の整数（Ｎ＝１、２、・・・）として、前記ＣＡＳレイテンシが２Ｎ＋２である場合に発生する内部リードコマンドの発生時点は、前記ＣＡＳレイテンシが２Ｎ＋１である際に発生する前記内部リードコマンドの発生時点よりも、前記同期式メモリ装置に印加される外部クロックの１周期（１ｔＣＫ）だけ遅延していることができる。
また、前記内部リードコマンドに応答して前記同期式メモリ装置のデータ出力ドライバをイネーブルさせる時点を調節するための複数の制御信号を、前記同期式メモリ装置の内部で生成することができる。この場合、複数の前記制御信号の各々は２ｔＣＫ周期ずつ遅延して発生し、ＣＡＳレイテンシによって複数の前記制御信号中の１つの制御信号が選択されることができる。
本発明の別の同期式メモリ装置のデータ出力時点調節方法は、Ｎを１以上の整数（Ｎ＝１、２、・・・）として、同期式メモリ装置のＣＡＳレイテンシが２Ｎ＋２の場合のデータ出力時点を制御する第１制御信号と、前記同期式メモリ装置のＣＡＳレイテンシが２Ｎ＋１の場合のデータ出力時点を制御する第２制御信号とが、同じ制御信号であることを特徴としている。
すなわち、本発明の別の同期式メモリ装置のデータ出力時点調節方法は、前記同期式メモリ装置のＣＡＳレイテンシ及び外部リードコマンドを受信し、前記ＣＡＳレイテンシが奇数の場合、前記外部リードコマンドに応答して第１内部リードコマンドを発生し、前記ＣＡＳレイテンシが偶数の場合、前記第１内部リードコマンドを遅延させて第２内部リードコマンドを発生するステップと、前記第１内部リードコマンドに対応してデータ出力時点を制御する第１制御信号を出力し、前記第２内部リードコマンドに対応してデータ出力時点を制御する第２制御信号を出力するステップを含み、前記第１制御信号と前記第２制御信号とが、同じ制御信号であることを特徴としている。
本発明の別の同期式メモリ装置のデータ出力時点調節方法において、前記ＣＡＳレイテンシが２Ｎ＋２である場合に外部リードコマンドを受信して前記メモリ装置内で使われる第１内部リードコマンドを発生させる時点は、前記ＣＡＳレイテンシが２Ｎ＋１である場合に外部リードコマンドを受信して第２内部リードコマンドを発生させる時点よりも、前記同期式メモリ装置に印加される外部クロックの１周期（１ｔＣＫ）だけ遅延していることができる。
本発明の別の同期式メモリ装置のデータ出力時点調節方法において、前記第１内部リードコマンド生成後から前記第１制御信号が発生するまでの時間は、前記第２内部リードコマンド生成後から前記第２制御信号が発生するまでの時間と同じであることができる。
以上から分かるように、本発明によれば、２クロック周期で発生する制御信号を用いてデータ出力ドライバを制御することにより、メモリ装置の動作周波数が高い場合にもＣＡＳレイテンシに合せてデータを出力することができる。
以下、図面を参照しながら本発明の実施の形態に関して具体的に説明する。
図１ａは、本発明の実施の形態に係るデータ出力時点調節方法の適用対象である同期式メモリ装置（以下、メモリ装置とも記す）のリードコマンド発生器を示すブロック図である。
図１ａにおいて、ＣＬＫｂは反転した外部クロック信号を、ｃａｓｂはコラム（列）アドレスストローブバー信号を、ｗｅはライト（書き込み）イネーブル信号を、ｒａｓはロー（行）アドレスストローブ信号を、ｃｓｂはチップセレクトバー信号を、ｐｗｒｕｐはパワーアップ信号を、ＲＤ＿ＣＯＭＭＡＮＤは外部のリード（読み出し）コマンドにより発生した内部リードコマンドを各々表す。特に、ＣＬ＿３５７９はＣＡＳレイテンシを表し、ＣＬ＝３、５、７、９中の何れか１つが印加されることを表す。ここで、ＣＡＳレイテンシとは、外部リードコマンドが印加された時からデータが出力されるまでの時間をクロック数で表したものである。
図１ａに示したリードコマンド発生器は、上記した外部信号を受信してメモリ装置の内部で使用するリードコマンドＲＤ＿ＣＯＭＭＡＮＤを生成し、出力する。図１ａに示したリードコマンド発生器の具体的な回路は図６に示しているが、詳細は後述する。
図１ｂはカウンタ信号発生器を示すブロック図である。カウンタ信号発生器は、リードコマンドＲＤ＿ＣＯＭＭＡＮＤを受信して、リードデータの出力時点を調節する制御信号である内部カウンタ信号ＯＥ００を発生する。即ち、内部カウンタ信号ＯＥ００は、リードデータをメモリ装置の外部に伝送するために使われる出力イネーブル信号である。内部カウンタ信号ＯＥ００の波形は図２に示している。後述するが、内部カウンタ信号ＯＥ００を用いて、別の制御信号である複数の内部カウンタ信号ＯＥ１０、ＯＥ３０、ＯＥ５０、・・・を発生させる（図１ｅ参照）。これらの内部カウンタ信号ＯＥ１０、ＯＥ３０、ＯＥ５０、・・・は、出力ドライバの動作時点を調節することにより、出力ドライバに格納されたデータを出力する時点を調節する。ここで、内部カウンタ信号ＯＥ１０、ＯＥ３０、ＯＥ５０、ＯＥ７０、・・・は、ＤＬＬクロックのライジング（立ち上り）エッジに同期して発生する信号であり、後述の内部カウンタ出力信号ＯＥ３５、ＯＥ５５、ＯＥ７５、ＯＥ９５はＤＬＬクロックのフォーリング（立ち下り）エッジに同期して発生する信号である。本発明において、内部カウンタ信号ＯＥ００が印加された後、順次発生する図１ｂに示した内部カウンタ信号ＯＥ１０、ＯＥ３０、ＯＥ５０、・・・において、隣接した信号間の時間差は２ｔＣＫである。例えば、内部カウンタ信号ＯＥ１０と内部カウンタ信号ＯＥ３０との間の時間差は２ｔＣＫであり、内部カウンタ信号ＯＥ３０と内部カウンタ信号ＯＥ５０との間の時間差も２ｔＣＫである。
図１ｃは、分周器を示すブロック図である。
図１ｃの分周器は、メモリ装置のＤＬＬ回路から出力されるライジングＤＬＬクロックＲＣＬＫ＿ＤＬＬとフォーリングＤＬＬクロックＦＣＬＫ＿ＤＬＬとを受信する。分周器は入力信号の周波数を２分周する。従って、分周器の２つの出力信号ＲＣＬＫ＿ＤＬＬ＿２Ｘ、ＦＣＬＫ＿ＤＬＬ＿２Ｘの周期は、それぞれ入力信号ＲＣＬＫ＿ＤＬＬ、ＦＣＬＫ＿ＤＬＬの周期の２倍である。参考に、図１ｃに示した分周器の具体的な回路は図４に示している。
図１ｄは、ＣＡＳレイテンシ（Ｃａｓ Ｌａｔｅｎｃｙ）によって分周器の出力信号を一定の時間遅延する遅延部を示すブロック図である。
図１ｄにおいて、ＣＬ４５はＣＡＳレイテンシＣＬがＣＬ＝４またはＣＬ＝５である場合を、ＣＬ６７はＣＬ＝６またはＣＬ＝７である場合を、ＣＬ８９はＣＬ＝８またはＣＬ＝９である場合を各々表す。遅延部の出力信号ＲＣＬＫ＿ＤＬＬ＿ＯＥ１、ＲＣＬＫ＿ＤＬＬ＿ＯＥ３、ＲＣＬＫ＿ＤＬＬ＿ＯＥ５、ＲＣＬＫ＿ＤＬＬ＿ＯＥ７、ＲＣＬＫ＿ＤＬＬ＿ＯＥ３５、ＲＣＬＫ＿ＤＬＬ＿ＯＥ５５、ＲＣＬＫ＿ＤＬＬ＿ＯＥ７５は、入力信号ＲＣＬＫ＿ＤＬＬ＿２Ｘ、ＦＣＬＫ＿ＤＬＬ＿２Ｘを一定の時間遅延させて発生させた信号である。これらの信号に関する詳細は、図２を用いて後で説明する。
図１ｅは、複数の出力イネーブル信号発生器から構成されるカウンタを示すブロック図である。
出力イネーブル信号発生器１１は、図１ｂの出力信号である内部カウンタ信号ＯＥ００と、図１ｄに示された遅延部から出力された遅延信号ＲＣＬＫ＿ＤＬＬ＿ＯＥ１と、リセット信号ＲＳＴＺとを受信し、内部カウンタ信号ＯＥ１０を出力する。
出力イネーブル信号発生器１２は、出力イネーブル信号発生器１１の出力信号である内部カウンタ信号ＯＥ１０と、図１ｄに示された遅延部から出力された遅延信号ＲＣＬＫ＿ＤＬＬ＿ＯＥ３と、リセット信号ＲＳＴＺとを受信し、内部カウンタ信号ＯＥ３０を出力する。
出力イネーブル信号発生器１３は、出力イネーブル信号発生器１２の出力信号である内部カウンタ信号ＯＥ３０と、図１ｄに示された遅延部から出力された遅延信号ＲＣＬＫ＿ＤＬＬ＿ＯＥ５と、リセット信号ＲＳＴＺとを受信し、内部カウンタ信号ＯＥ５０を出力する。
出力イネーブル信号発生器１４は、出力イネーブル信号発生器１３の出力信号である内部カウンタ信号ＯＥ５０と、図１ｄに示された遅延部から出力された遅延信号ＲＣＬＫ＿ＤＬＬ＿ＯＥ７と、リセット信号ＲＳＴＺとを受信し、内部カウンタ信号ＯＥ７０を出力する。
出力イネーブル信号発生器１５は、出力イネーブル信号発生器１４の出力信号である内部カウンタ信号ＯＥ７０と、図１ｃに示された分周器から出力された遅延信号ＲＣＬＫ＿ＤＬＬ＿２Ｘと、リセット信号ＲＳＴＺとを受信し、内部カウンタ信号ＯＥ９０を出力する。
出力イネーブル信号発生器１６は、出力イネーブル信号発生器１２の出力信号である内部カウンタ信号ＯＥ３０と、図１ｄに示された遅延部から出力された遅延信号ＲＣＬＫ＿ＤＬＬ＿ＯＥ３５と、リセット信号ＲＳＴＺとを受信し、内部カウンタ信号ＯＥ３５を出力する。
出力イネーブル信号発生器１７は、出力イネーブル信号発生器１６の出力信号である内部カウンタ信号ＯＥ３５と、図１ｄに示された遅延部から出力された遅延信号ＲＣＬＫ＿ＤＬＬ＿ＯＥ５５と、リセット信号ＲＳＴＺとを受信し、内部カウンタ信号ＯＥ５５を出力する。
出力イネーブル信号発生器１８は、出力イネーブル信号発生器１７の出力信号である内部カウンタ信号ＯＥ５５と、図１ｄに示された遅延部から出力された遅延信号ＲＣＬＫ＿ＤＬＬ＿ＯＥ７５と、リセット信号ＲＳＴＺとを受信し、内部カウンタ信号ＯＥ７５を出力する。
出力イネーブル信号発生器１９は、出力イネーブル信号発生器１８の出力信号である内部カウンタ信号ＯＥ７５と、図１ｃに示された分周器から出力された遅延信号ＦＣＬＫ＿ＤＬＬ＿２Ｘと、リセット信号ＲＳＴＺとを受信し、内部カウンタ信号ＯＥ９５を出力する。
図１ｅに示した複数の出力イネーブル信号発生器１１〜１９の各々の具体的な内部回路は、図３に示しており、これに関しては後述する。
前述のように、図１ｅに示した出力イネーブル信号発生器１１〜１９の出力信号である内部カウンタ信号ＯＥ１０、ＯＥ３０、・・・、ＯＥ９５は、メモリ装置の出力ドライバに格納されたデータの出力時点を調節する信号であって、ＣＡＳレイテンシＣＬによってこれら信号中の１つが選択され、出力ドライバのイネーブル時点を決定する。ここで、内部カウンタ信号ＯＥ３０は内部カウンタ信号ＯＥ１０から２ｔＣＫ−α負遅延して出力され、内部カウンタ信号ＯＥ５０は内部カウンタ信号ＯＥ３０から２ｔＣＫ−α負遅延して出力される。その他の内部カウンタ信号に関しても同様である。参考に、内部カウンタ信号ＯＥ１０、ＯＥ３０、ＯＥ５０、ＯＥ７０、ＯＥ９０は、ＤＬＬクロックのライジングエッジで発生する信号であり、出力信号ＯＥ３５、ＯＥ５５、ＯＥ７５、ＯＥ９５は、ＤＬＬクロックのフォーリングエッジで発生する信号である。内部カウンタ信号ＯＥ３５と内部カウンタ信号ＯＥ５５とは２ｔＣＫの間隔を置いて発生し、その他の出力信号に関しても同様である。
図２は、図１ａ〜１ｅに示した各構成要素で構成される回路全体の動作を説明するタイミングチャートである。
図２において、ＲＣＬＫ＿ＤＬＬはＤＬＬ回路から出力されたライジングＤＬＬクロックを、ＣＬＫは外部クロック信号を各々表し、ＲＤ＿ＣＯＭＭＡＮＤはリードコマンド発生器によって生成された内部リードコマンド信号である。信号ＲＣＬＫ＿ＤＬＬ＿ＯＥ１、ＲＣＬＫ＿ＤＬＬ＿ＯＥ３、ＲＣＬＫ＿ＤＬＬ＿ＯＥ５、ＲＣＬＫ＿ＤＬＬ＿ＯＥ７は図１ｄに示した遅延部から出力される信号を表し、信号ＲＣＬＫ＿ＤＬＬ＿２ＸはＲＣＬＫ＿ＤＬＬを２分周した信号である。
図２は、ＣＡＳレイテンシが９（ＣＬ＝９）の場合の動作タイミングを示すタイミングチャートである。
ＣＬ＝９であるので、外部からリードコマンドが印加されてから９クロック後にデータが外部に出力されなければならない。説明の便宜上、外部からのリードコマンドが印加される時の外部クロック信号ＣＬＫのライジングエッジを基準とすることとし、図２においてそのライジングエッジに０を付した。そして図２に示したように、順次発生する外部クロック信号ＣＬＫのライジングエッジに、１、２、３、・・・を付した。従って、ＣＬ＝９の場合、データは９番目の外部クロック信号ＣＬＫ以後に出力されることになる。本発明において、ＣＡＳレイテンシに合せてデータを出力するために、同期式メモリ装置はＤＬＬ回路から発生したＤＬＬクロックＲＣＬＫ＿ＤＬＬを使用する。参考に、本発明で使われるＤＬＬクロックＲＣＬＫ＿ＤＬＬはメモリ装置に印加される外部クロックＣＬＫのライジングエッジに同期して立ち上る信号であり、ＤＬＬクロックＦＣＬＫ＿ＤＬＬはメモリ装置に印加される外部クロックのフォーリングエッジに同期して立ち上る信号である。
図２に示したように、ＤＬＬクロックＲＣＬＫ＿ＤＬＬは、外部クロック信号ＣＬＫに対して立ち上がりのタイミングが早いネガティブディレーを有する。周知のように、ＤＬＬクロックＲＣＬＫ＿ＤＬＬが外部クロック信号ＣＬＫに対してネガティブディレーを有する理由は、外部からリードコマンドが印加されてから、データが出力されるまでの遅延時間を相殺するためである。図２において、ＤＬＬクロックＲＣＬＫ＿ＤＬＬに付された数字は、外部クロック信号ＣＬＫのライジングエッジに付された数字に対応し、２つの信号ＣＬＫ、ＲＣＬＫ＿ＤＬＬにおいて同じ数字が付された部分のクロックが相互に対応していることを表している。
図２から分かるように、リードコマンドＲＤ＿ＣＯＭＭＡＮＤに応答して内部カウンタ信号ＯＥ００が発生する（図１ｂ、図６参照）。内部カウンタ信号ＯＥ１０は内部カウンタ信号ＯＥ００と信号ＲＣＬＫ＿ＤＬＬ＿ＯＥ１とにより生成された信号である。内部カウンタ信号ＯＥ３０は内部カウンタ信号ＯＥ１０と信号ＲＣＬＫ＿ＤＬＬ＿ＯＥ３とにより生成された信号である。内部カウンタ信号ＯＥ５０は内部カウンタ信号ＯＥ３０と信号ＲＣＬＫ＿ＤＬＬ＿ＯＥ５とにより生成された信号である。内部カウンタ信号ＯＥ７０は内部カウンタ信号ＯＥ５０と信号ＲＣＬＫ＿ＤＬＬ＿ＯＥ７とにより生成された信号である。内部カウンタ信号ＯＥ９０は内部カウンタ信号ＯＥ７０と信号ＲＣＬＫ＿ＤＬＬ＿２Ｘとにより生成された信号であり、ＤＬＬクロックＲＣＬＫ＿ＤＬＬの９番目のライジングエッジで内部カウンタ信号ＯＥ９０が出力される。
動作を説明すれば、例えば、ＣＡＳレイテンシが９の場合、内部カウンタ信号ＯＥ９０がイネーブルされると、データ出力ドライバ（図示せず）がイネーブルされる。図２に示したように、データ出力ドライバから出力されるデータはリードコマンドが印加された後、９番目の外部クロックＣＬＫに同期して出力される。即ち、内部カウンタ信号ＯＥ９０がハイレバルにイネーブルされている間、出力ドライバがイネーブルされるので、一定時間後にデータが外部に出力される。この際、外部に出力されるデータは、図２に示したように、リードコマンドが印加されてから９番目の外部クロック信号ＣＬＫ以後から出力される。
以下、図３〜６に示した各回路図の構成を説明する。
図３は、図１ｅに示したカウンタを構成する出力イネーブル信号発生器１１〜１９の内部構成の一例を示す回路図である。
図３において、ＲＳＴＺはリセット信号を、ＩＮは各出力イネーブル信号発生器に印加される内部カウンタ信号ＯＥ００、ＯＥ１０、ＯＥ３０、ＯＥ５０、ＯＥ７０、ＯＥ３５、ＯＥ５５、ＯＥ７５の中の１つを、ＣＬＫは各出力イネーブル信号発生器に印加される信号ＲＣＬＫ＿ＤＬＬ＿ＯＥ１、ＲＣＬＫ＿ＤＬＬ＿ＯＥ３、ＲＣＬＫ＿ＤＬＬ＿ＯＥ５、ＲＣＬＫ＿ＤＬＬ＿ＯＥ７、ＲＣＬＫ＿ＤＬＬ＿ＯＥ３５、ＲＣＬＫ＿ＤＬＬ＿ＯＥ５５、ＲＣＬＫ＿ＤＬＬ＿ＯＥ７５、ＲＣＬＫ＿ＤＬＬ＿２Ｘ、ＦＣＬＫ＿ＤＬＬ＿２Ｘの中の１つを、ＯＵＴは各出力イネーブル信号発生器の出力を各々表す。ここで、信号ＲＣＬＫ＿ＤＬＬ＿２Ｘ、ＦＣＬＫ＿ＤＬＬ＿２Ｘは各々ライジングＤＬＬクロックＲＣＬＫ＿ＤＬＬとフォーリングＤＬＬクロックＦＣＬＫ＿ＤＬＬとに対して２倍の周期を有する信号であって、これら信号に関しては図４を用いて後述する。
図３に示した回路の動作を説明すれば、ＣＬＫ信号がローレベルの場合、入力されるＩＮ信号をラッチし、ＣＬＫ信号がハイレベルになれば、ラッチしたＩＮ信号を出力する。尚、正常動作中にはＲＳＴＺはハイレバルを維持する。
図４は、図１ｃに示した分周器の内部構成の一例を示すブロック図である。
図４に示したように、ライジングＤＬＬクロックＲＣＬＫ＿ＤＬＬが２分周回器４１に印加され、周期が２倍である信号ＲＣＬＫ＿ＤＬＬ＿２Ｘが出力される。また、フォーリングＤＬＬクロックＦＣＬＫ＿ＤＬＬは２分周回路４２に印加され、周期が２倍である信号ＦＲＣＬＫ＿ＤＬＬ＿２Ｘが出力される。図４の２分周回路４１、４２の具体的な一例を図５に示している。
図５は、図４に示した２分周回路４１、４２の内部構成の一例を示す回路図である。図５において、分周器５１は入力信号の周期を２倍に増大させ、遅延部５２は入力信号を一定時間遅延させる。ここで、出力信号ＤＬＬ＿ＣＬＫ＿２Ｘ及び入力信号ＤＬＬ＿ＣＬＫは、図４に示した出力信号ＲＣＬＫ＿ＤＬＬ＿２Ｘ及び入力信号ＲＣＬＫ＿ＤＬＬ、又は、出力信号ＦＣＬＫ＿ＤＬＬ＿２Ｘ及び入力信号ＦＣＬＫ＿ＤＬＬを表す。当業者であれば、図５に示した一例以外にも、入力信号の周期を２倍に増大させる種々の回路を具現して、図４に示した２分周器４１、４２として適用することができる。
図６は、図１ａを用いて説明したリードコマンド発生器の一例を示す回路図である。
図６に示したように、リードコマンド発生器は、外部信号ｃａｓｂ、ｗｅ、ｒａｓ、ｃｓｂを受信し、これらの信号組み合せてリードコマンド信号ＲＤ＿ＣＯＭＭＡＮＤを生成する。
リードコマンド発生器の動作を説明すれば、ＣＡＳレイテンシＣＬが奇数の場合（即ち、ＣＬ＝３、ＣＬ＝５、ＣＬ＝７、又はＣＬ＝９の場合）、スイッチ素子６３がターンオンされる。従って、外部信号により決定されるリードコマンドはスイッチ素子６３を通過してメモリ装置の内部に印加される。メモリ装置に印加される内部リードコマンドが“ＲＤ＿ＣＯＭＭＡＮＤ”である。
一方、ＣＡＳレイテンシＣＬが偶数の場合（即ち、ＣＬ＝４、ＣＬ＝６、又はＣＬ＝８の場合）、スイッチ素子６２がターンオンされる。そして、外部信号により決定されたリードコマンドＲＤ＿ＣＯＭＭＡＮＤは遅延部６１で一定時間遅延された後、スイッチ素子６２を通過してメモリ装置の内部に印加される。遅延部６１は外部クロック信号ＣＬＫ、ＣＬＫｂにより制御され、遅延部６１の遅延時間は１ｔＣＫである。ここで、ｔＣＫは外部クロック信号ＣＬＫの周期を表す。
図６から分かるように、図６に示したリードコマンド発生器は、外部から印加されたリードコマンドを、ＣＡＳレイテンシＣＬが奇数の場合にはメモリ装置の内部に直接伝達し、ＣＡＳレイテンシＣＬが偶数の場合には１ｔＣＫ遅延させた後、メモリ装置の内部に伝達する。
例えば、ＣＬ＝４の場合は、１ｔＣＫ遅延させてリードコマンドを印加する。従って、内部的にはＣＬ＝３の場合と同様に動作する。例えば、メモリ装置のＣＬが４の場合、図６に示したリードコマンド発生器によって、内部リードコマンドＲＤ＿ＣＯＭＭＡＮＤは１ｔＣＫ遅延して印加される。従って、メモリ装置の内部ではＣＬが３の場合と同様に動作することになる。従って、ＣＬ＝４の場合にも内部カウンタ信号ＯＥ３０に同期させてデータを出力することができる。このように、本発明では、ＣＡＳレイテンシＣＬが偶数（ＣＬ＝２Ｎ＋２（Ｎは１以上の整数））の場合には内部リードコマンドＲＤ＿ＣＯＭＭＡＮＤの発生を１ｔＣＫ遅延させて出力することにより、ＣＡＳレイテンシＣＬが奇数（ＣＬ＝２Ｎ＋１）の場合と同じ動作タイミングを有することができるように構成した。その結果、従来の場合とは異なり、２ｔＣＫ周期で発生する内部カウンタ信号ＯＥ１０、ＯＥ３０、ＯＥ５０、・・・だけでもＣＬ＝２、４、６・・などの場合の動作を可能にした。即ち、本発明によれば、２ｔＣＫ毎に発生する内部カウンタ信号ＯＥ１０、ＯＥ３０、ＯＥ５０、・・・を使用してもＣＡＳレイテンシが２、３、４、５、６、７、・・・の全ての場合に対してデータ出力時点を調節できることが分かる。
以上から分かるように、１ｔＣＫ間隔で内部カウンタ信号を発生していた従来の技術では、メモリ装置の動作周波数が増大するにつれて内部カウンタ信号の重畳現状が発生する可能性が高くなり、内部カウンタ信号の重畳はデータ出力時点の誤動作を生じる。しかし、本発明の場合、２ｔＣＫ間隔で内部カウンタ信号を生成することにより、メモリ装置の動作周波数が高くなっても安定したデータ出力動作が可能となる。本発明によれば、メモリ装置の動作周波数が高くなる程、より一層大きい効果を生じる。
本発明の実施の形態に係るデータ出力時点調節方法の適用対象である同期式メモリ装置のリードコマンド発生器を示すブロック図である。 本発明の実施の形態に係るデータ出力時点調節方法の適用対象である同期式メモリ装置のカウンタ信号発生器を示すブロック図である。 本発明の実施の形態に係るデータ出力時点調節方法の適用対象である同期式メモリ装置の分周器を示すブロック図である。 本発明の実施の形態に係るデータ出力時点調節方法の適用対象である同期式メモリ装置の遅延部を示すブロック図である。 本発明の実施の形態に係るデータ出力時点調節方法の適用対象である同期式メモリ装置のカウンタを示すブロック図である。 図１ａ〜１ｅに図示された回路全体の動作を説明するタイミングチャートである。 図１ｅのカウンタを構成する出力イネーブル信号発生器の内部構成の一例を示す回路図である。 図１ｃに示された分周器の内部構成の一例を示す回路図である。 図４に示された２分周器の内部構成の一例を示す回路図である。 図１ａに示したリードコマンド発生器の内部構成の一例を示す回路図である。
符号の説明
１１、１２、１３、１４、１５、１６、１７、１８、１９ 出力イネーブル信号発生器
４１、４２ ２分周器
５１ 分周器
５２、６１ 遅延部
６２、６３ スイッチ素子

Claims (8)

  1. 同期式メモリ装置のデータ出力時点調節方法であって、
    前記同期式メモリ装置のＣＡＳレイテンシ及び外部リードコマンドを受信するステップと、
    前記ＣＡＳレイテンシが奇数の場合、前記外部リードコマンドに応答して内部リードコマンドを発生し、前記ＣＡＳレイテンシが偶数の場合、前記内部リードコマンドを遅延させて発生するステップと、を含む
    ことを特徴とする同期式メモリ装置のデータ出力時点調節方法。
  2. Ｎを１以上の整数として、前記ＣＡＳレイテンシが２Ｎ＋２である場合に発生する前記内部リードコマンドの発生時点が、前記ＣＡＳレイテンシが２Ｎ＋１である場合に発生する前記内部リードコマンドの発生時点よりも、前記同期式メモリ装置に印加される外部クロックの１周期だけ遅延していることを特徴とする請求項１記載の同期式メモリ装置のデータ出力時点調節方法。
  3. 前記内部リードコマンドに応答して前記同期式メモリ装置のデータ出力ドライバをイネーブルさせる時点を調節するための複数の制御信号を、前記同期式メモリ装置の内部で生成することを特徴とする請求項２記載の同期式メモリ装置のデータ出力時点調節方法。
  4. 複数の前記制御信号の各々が、２ｔＣＫ周期ずつ遅延して発生することを特徴とする請求項３ 記載の同期式メモリ装置のデータ出力時点調節方法。
  5. 前記ＣＡＳレイテンシによって複数の前記制御信号中の１つの制御信号が選択されることを特徴とする請求項４記載の同期式メモリ装置のデータ出力時点調節方法。
  6. 同期式メモリ装置のデータ出力時点調節方法であって、
    前記同期式メモリ装置のＣＡＳレイテンシ及び外部リードコマンドを受信し、前記ＣＡＳレイテンシが奇数の場合、前記外部リードコマンドに応答して第１内部リードコマンドを発生し、前記ＣＡＳレイテンシが偶数の場合、前記第１内部リードコマンドを遅延させて第２内部リードコマンドを発生するステップと、
    前記第１内部リードコマンドに対応してデータ出力時点を制御する第１制御信号を出力し、前記第２内部リードコマンドに対応してデータ出力時点を制御する第２制御信号を出力するステップを含み、
    前記第１制御信号と前記第２制御信号とが、同じ制御信号である
    ことを特徴とする同期式メモリ装置のデータ出力時点調節方法。
  7. 前記ＣＡＳレイテンシが２Ｎ＋２である場合に外部リードコマンドを受信して前記メモリ装置内で使われる第１ 内部リードコマンドを発生させる時点が、前記ＣＡＳレイテンシが２Ｎ＋１である場合に前記外部リードコマンドを受信して第２内部リードコマンドを発生させる時点よりも、前記同期式メモリ装置に印加される外部クロックの１ 周期だけ遅延していることを特徴とする請求項６記載の同期式メモリ装置のデータ出力時点調節方法。
  8. 前記第１内部リードコマンド生成後から前記第１制御信号が発生するまでの時間が、前記第２内部リードコマンド生成後から前記第２制御信号が発生するまでの時間と同じであることを特徴とする請求項６記載の同期式メモリ装置のデータ出力時点調節方法。
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