JP3971565B2 - 半導体装置及び半導体装置初期設定方法 - Google Patents
半導体装置及び半導体装置初期設定方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体装置に関し、詳しくは内部フューズ等により装置初期設定を行う半導体装置に関する。
【０００２】
【従来の技術】
半導体記憶装置等の半導体装置においては、装置内部に設けたフューズ回路のフューズを適宜切断することで、アドレス冗長、入出力インターフェース構成、リフレッシュ周期等を工場出荷時に設定する。動作時に半導体装置がこのフューズ情報を参照する方法としては、常時フューズに電流を流して常にフューズ情報を供給し続ける方法と、装置動作開始時に生成されるスタータ信号（内部リセット信号）を用いてフューズ情報を参照しこの情報に基づいて内部回路を初期設定する方法とがある。
【０００３】
【発明が解決しようとする課題】
前者の方法には、フューズ数が多くなると消費電流が多くなるという欠点がある。また後者の方法には、動作時にフューズに電流が流れないので消費電流を削減できるという利点があるが、装置動作開始時に生成される内部リセット信号のタイミングが、製造ばらつきによって装置ごとに異なってしまうという問題がある。この製造ばらつきのために、場合によっては内部電源電圧が充分上昇しきらないうちに、内部回路に対する初期設定動作が実行されてしまう。この結果、内部回路を構成するトランジスタによっては、電源電圧が充分でなく、本来の初期設定とは異なった状態に設定されて誤動作を起す可能性がある。
【０００４】
以上を鑑みて、本発明は、動作開始時にフューズ情報等を参照して内部回路を正確に初期設定可能な半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明においては、半導体装置は、フューズの切断・非切断状態により情報を記憶するフューズ回路と、電源投入直後に内部電圧の上昇に応じて信号レベルが変化するパワーオン信号を生成するパワーオン回路と、該パワーオン信号の信号レベル変化から所定時間を計時する計時回路と、該計時回路が所定時間を計時すると該フューズ回路の情報を参照して初期設定を行う制御回路と、情報を記憶するメモリセル配列と、該メモリセル配列のリフレッシュ動作を制御するリフレッシュ制御回路を含み、該計時回路は該リフレッシュ制御回路がリフレッシュ周期を計時するために用いるオシレータ及びカウンタであることを特徴とする。
【０００７】
上記発明の半導体記憶装置においては、装置電源投入時に生成されるパワーオン信号に応じてオシレータが動作を開始して、オシレータの発振信号により所定の時間を計時し、所定の時間が経過するとフューズ情報を参照してリフレッシュ周期や冗長処理等の初期設定を実行する。このように本発明においては、フューズ情報を参照するタイミングを、従来のパワーオン信号ではなく、例えばオシレータ等の計時装置によって計時された所定の時間に生成される動作モード設定信号によって決定するようにしている。従って、装置動作開始時に生成されるパワーオン信号のタイミングが製造ばらつきによって装置ごとに異なってしまっても、内部電源電圧が充分に上昇しきらないうちに初期設定動作が実行されてしまうという問題を避けることが出来る。この結果、本来の初期設定とは異なった状態に設定されて誤動作が生じることを回避することが出来る。なおフューズ情報参照動作を実行する前までに経過させる上記所定時間としては、電源電圧が充分に上昇して、安定した回路動作が可能な状態になるような時間であればよい。
【０００８】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【０００９】
なお以下においては、半導体装置の例として半導体記憶装置を用いて説明するが、説明から明らかなように本発明はこの実施例に限定されるものではなく、半導体装置一般に適用可能なものである。
【００１０】
図１は、本発明を適用した半導体記憶装置の構成を示す構成図である。
【００１１】
図１の半導体記憶装置１０は、アドレス入力回路１１、コラム線冗長判定回路１２、コラム線選択回路１３、リフレッシュ制御回路１４、ワード線冗長判定回路１５、ワード線選択回路１６、データ記憶セル１７、コマンド入力回路１８、パワーオンリセット回路１９、データ入出力回路２０、及び増幅回路２１を示す。
【００１２】
アドレス入力回路１１は、外部から供給されるアドレス信号を入力信号として受け取る。アドレス入力回路１１は、コラム線選択用アドレスａｃｅｚをコラム線冗長判定回路１２に供給すると共に、ワード線選択用アドレスａｗｅｚをワード線冗長判定回路１５に供給する。
【００１３】
コマンド入力回路１８は、外部からコマンド信号を受け取る。このコマンド信号はコマンド入力回路１８内のコマンドデコーダでデコードされ、そのデコード結果に従って、半導体記憶装置１０の各部が指定された動作を実行するように制御される。図１においては、この制御部分に関しての詳細は図示を省略してある。
【００１４】
パワーオンリセット回路１９は、半導体記憶装置１０がスイッチオンされると、ＨＩＧＨになるパワーオン信号ｓｔｔｘを生成し、リフレッシュ制御回路１４、コラム線冗長判定回路１２、及びワード線冗長判定回路１５に供給する。
【００１５】
リフレッシュ制御回路１４は、パワーオンリセット回路１９から供給されるパワーオン信号ｓｔｔｘに応じて動作を開始し、内部に備えるオシレータの発振信号に基づいて所定の時間を計時する。この所定の時間が経過すると、リフレッシュ制御回路１４は、内部フューズ情報に基づいてリフレッシュ周期の内部設定を行う。また更に、リフレッシュ制御回路１４は、上記所定の時間が経過すると、動作モード設定信号ｓｅｔｆｚをコラム線冗長判定回路１２及びワード線冗長判定回路１５に供給する。また装置立ち上げ後の通常動作時には、上記のように設定されたリフレッシュ周期を内部オシレータの発振信号に基づいて計時し、リフレッシュ周期毎にリフレッシュ命令信号ｒｅｆｚを生成して、ワード線冗長判定回路１５に供給する。このリフレッシュ命令信号ｒｅｆｚに応じて、データ記憶セル１７に対するリフレッシュ動作が実行される。
【００１６】
コラム線冗長判定回路１２は、パワーオンリセット回路１９からのパワーオン信号ｓｔｔｘ及びリフレッシュ制御回路１４からの動作モード設定信号ｓｅｔｆｚに応答し、内部フューズ情報を参照してコラム冗長の初期設定を行う。またコラム線冗長判定回路１２は、アドレス入力回路１１からコラム線選択用アドレスａｃｅｚを受け取り、非冗長時には非冗長コラム線選択アドレスａｃｚをコラム線選択回路１３に供給する。また冗長時には、冗長コラム線選択アドレスｃｏｍｚをコラム線選択回路１３に供給する。コラム線選択回路１３は、供給されたコラム線選択アドレスに基づいて、非冗長コラム線ｃｌｚ或いは冗長コラム線ｒｃｌｚを選択活性化する。
【００１７】
ワード線冗長判定回路１５は、パワーオンリセット回路１９からのパワーオン信号ｓｔｔｘ及びリフレッシュ制御回路１４からの動作モード設定信号ｓｅｔｆｚに応答し、内部フューズ情報を参照してワード冗長の初期設定を行う。またワード線冗長判定回路１５は、アドレス入力回路１１からワード線選択用アドレスａｗｅｚを受け取り、非冗長時には非冗長ワード線選択アドレスａｗｚをワード線選択回路１６に供給する。また冗長時には、冗長ワード線選択アドレスｒｏｍｚをワード線選択回路１６に供給する。ワード線選択回路１６は、供給されたワード線選択アドレスに基づいて、非冗長ワード線ｗｌｚ或いは冗長ワード線ｒｗｌｚを選択活性化する。
【００１８】
データ記憶セル１７は、指定されたワードアドレスに対応するワード線が選択活性化されると、そのワード線に対応するメモリセルとビット線とを接続し、ビット線のデータをセンスアンプで増幅する。また指定されたコラムアドレスに対応するコラム線が選択活性化されると、そのコラム線に対応するビット線とデータバスｄｂとを接続する。データ読み出し時には、読み出されたデータは増幅回路２１で増幅されて、データ入出力回路２０から半導体記憶装置１０外部に供給される。データ書込み時には、書き込みデータが、半導体記憶装置１０外部からデータ入出力回路２０及び増幅回路２１を介してデータ記憶セル１７に供給され、指定されたコラムアドレス及び指定されたワードアドレスに対応するメモリセルに格納される。
【００１９】
上述のように、本発明による半導体記憶装置においては、装置電源投入時に生成されるパワーオン信号に応じてオシレータが動作を開始して、オシレータの発振信号により所定の時間を計時し、所定の時間が経過するとフューズ情報を参照してリフレッシュ周期や冗長処理の初期設定を実行する。このように本発明においては、フューズ情報を参照するタイミングを、従来のパワーオン信号ではなく、オシレータ等の計時装置によって計時された所定の時間に生成される動作モード設定信号によって決定するようにしている。従って、装置動作開始時に生成されるパワーオン信号のタイミングが製造ばらつきによって装置ごとに異なってしまっても、内部電源電圧が充分に上昇しきらないうちに初期設定動作が実行されてしまうという問題を避けることが出来る。この結果、本来の初期設定とは異なった状態に設定されて誤動作が生じることを回避することが出来る。なおフューズ情報参照動作を実行する前までに経過させる上記所定時間としては、電源電圧が充分に上昇して、安定した回路動作が可能な状態になるような時間であればよい。
【００２０】
図２は、ワード線冗長判定回路１５の一部及びリフレッシュ制御回路１４の構成を示す構成図である。
【００２１】
図２において、リフレッシュ制御回路１４は、初期化部３１、オシレータ３２、フューズ回路３３−1乃至３３−ｊ、カウンタ３４−１乃至３４−ｊ、及びコマンド部３５を含む。図２に示される冗長フューズ＆判定回路４０は、ワード線冗長判定回路１５の冗長判定に関連した部分を示しており、リフレッシュ制御回路１４の初期化部３１から動作モード設定信号ｓｅｔｆｚを受け取る構成となっている。
【００２２】
図３は、図２のリフレッシュ制御回路１４の動作を説明するための信号波形図である。図２及び図３を参照して、以下にリフレッシュ制御回路１４の動作を説明する。
【００２３】
まず図１のパワーオンリセット回路１９が生成するパワーオン信号ｓｔｔｘが、初期化部３１、オシレータ３２、及びフューズ回路３３−１乃至３３−ｊに供給される。このパワーオン信号ｓｔｔｘは、図３（ａ）に示されるように、パワーオン時に内部電圧が上昇していき所定の電圧に達すると現れて、その後ＨＩＧＨである状態を維持する信号である。なおここで、パワーオン時に内部電圧が上昇していく様子は、例えば信号ｓｃｓ１ｚ（図３（ｅ））やｓｃｓｊｚ（図３（ｆ））の立ち上り部分に見ることが出来る。
【００２４】
オシレータ３２は、パワーオン信号ｓｔｔｘが供給されると、図３（ｇ）に示されるように発振を開始して、所定の周期の発振信号ｏｓｃｚを生成する。この発振信号ｏｓｃｚは、カウンタ３４−１に供給される。カウンタ３４−１乃至３４−ｊは各々、バイナリカウンタであり、入力周波数を１／２に分周する１／２分周器として機能する。オシレータ３２の発振信号ｏｓｃｚを入力されたカウンタ３４−１は、１／２分周信号ｃｎｔ０ｚ（図３（ｈ））を出力する。また１／２分周信号ｃｎｔ０ｚを入力されたカウンタ３４−２は、１／４分周信号ｃｎｔ１ｚ（図３（ｉ））を出力する。以下同様であり、カウンタ３４−ｊは、１／２ｊ分周信号ｃｎｔｊｚ（図３（ｊ））を出力する。
【００２５】
カウンタ３４−ｊの出力信号ｃｎｔｊｚは、コマンド部３５に供給される。コマンド部３５は、信号ｃｎｔｊｚの立ち下りに応答して、パルス信号ｒｅｆｚ（図３（ｋ）：図１で説明したリフレッシュ命令信号ｒｅｆｚと同一）を生成する。このパルス信号ｒｅｆｚは、各リフレッシュ周期の終わりに毎回ＨＩＧＨになる信号である。パルス信号ｒｅｆｚは、コマンド部３５から初期化部３１に供給される。
【００２６】
初期化部３１は、パルス信号ｒｅｆｚに応答して、動作モード設定信号ｓｅｔｆｚを生成する。パルス信号ｒｅｆｚは、信号ｃｎｔｊｚの立ち下りに応答して初期設定時に生成されると共に、その後は設定されたリフレッシュ周期の間隔で毎回生成されるが、動作モード設定信号ｓｅｔｆｚは最初のパルス信号ｒｅｆｚにだけ応答して生成される。従って、動作モード設定信号ｓｅｔｆｚは、図３（ｃ）に示すように、装置動作開始から所定時間後に一回だけＨＩＧＨになるパルス信号である。また初期化部３１は、パワーオン信号ｓｔｔｘの反転信号に対応する信号とパルス信号ｒｅｆｚとのＯＲをとって、電源投入初期時にＨＩＧＨに向かうと共にパルス信号ｒｅｆｚがＨＩＧＨのタイミングでＨＩＧＨになるカウンタリセット信号ｒｄｆｚ（図３（ｂ））を生成する。このカウンタリセット信号ｒｄｆｚによって、電源投入初期時及び各リフレッシュ周期後に、全てのカウンタ３４−１乃至３４−ｊがフューズ回路３３−１乃至３３−ｊに従って所定の状態にリセットされる。
【００２７】
フューズ回路３３−１乃至３３−ｊは、初期化部３１から動作モード設定信号ｓｅｔｆｚを受け取り、内部のフューズの接続状態に応じてカウンタリセット信号ｓｃｓ０ｚ乃至ｓｃｓｊｚ（図３（ｄ）乃至（ｆ））を設定する。このカウンタリセット信号がＬＯＷであれば、対応するカウンタは出力がＬＯＷになるようにリセットされ、カウンタリセット信号がＨＩＧＨであれば、対応するカウンタは出力がＨＩＧＨになるようにリセットされる。
【００２８】
このようにして本発明による半導体記憶装置においては、装置電源投入時に生成されるパワーオン信号に応じてオシレータが動作を開始して、オシレータの発振信号により所定の時間を計時し、所定の時間が経過するとフューズ情報を参照してリフレッシュ周期の初期設定を実行する。即ち、フューズ回路３３−１乃至３３−ｊが、初期化部３１から動作モード設定信号ｓｅｔｆｚを受け取ると、内部のフューズの接続状態に応じてカウンタリセット信号ｓｃｓ０ｚ乃至ｓｃｓｊｚを設定する。これによって、カウンタ３４−１乃至３４−ｊがリセットされたときの初期状態をフューズの接続状態に応じて決定して、フューズ状態に応じた所定のリフレッシュ周期を設定することが出来る。
【００２９】
また図２に示されるように、動作モード設定信号ｓｅｔｆｚは、冗長フューズ＆判定回路４０にも供給される。冗長フューズ＆判定回路４０は、内部のフューズの接続状態に応じて冗長処理の初期設定を行う。
【００３０】
以下に、図２の各部の詳細な回路構成について説明する。
【００３１】
図４は、オシレータ３２の回路構成を示す回路図である。
【００３２】
オシレータ３２は、ＰＭＯＳトランジスタ５０と、ゲート機能つきインバータ５１と、インバータ５２乃至５８と、ＮＭＯＳトランジスタ５９を含む。パワーオン信号ｓｔｔｘがＨＩＧＨになると、ゲート機能つきインバータ５１のゲートが開き、インバータ５１乃至５５でリングオシレータが構成されて、発振動作を開始する。発振信号ｏｓｃｚは、カウンタ３４−１に供給される。
【００３３】
図５は、カウンタ３４−１の回路構成を示す回路図である。各カウンタ３４−１乃至３４−ｊは、図５に示される回路からなる。
【００３４】
カウンタは、ＮＡＮＤ回路６１乃至６６、インバータ６７乃至７０、及びトランスファーゲート７１乃至７４を含む。トランスファーゲート７１乃至７４の各々は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの並列接続で構成される。
【００３５】
カウンタ動作時にカウンタリセット信号ｒｄｆｚはＬＯＷであり、ＮＡＮＤ回路６１及び６２は、ＨＩＧＨを出力する。従って、ＮＡＮＤ回路６３乃至６６は、一方の入力がＨＩＧＨ固定となるので、もう一方の入力に対するインバータとして動作する。ＮＡＮＤ回路６３及び６４が第１のラッチを構成し、ＮＡＮＤ回路６５及び６６が第２のラッチを構成する。この２つのラッチ間で、発振信号ｏｓｃｚに同期してトランスファーゲート７１乃至７４を開閉して、ラッチからラッチへのデータ転送を繰り返す。発振信号ｏｓｃｚがＨＩＧＨの時には、第２のラッチのデータがカウンタ出力信号ｃｎｔ０ｚとして出力され、発振信号ｏｓｃｚがＬＯＷの時には、第１のラッチのデータがカウンタ出力信号ｃｎｔ０ｚとして出力される。
【００３６】
カウンタ出力信号ｃｎｔ０ｚが第１のラッチのデータから第２のラッチのデータに切り替わるときには、この出力信号の論理値は変化しない。またカウンタ出力信号ｃｎｔ０ｚが第２のラッチのデータから第１のラッチのデータに切り替わるときには、この出力信号の論理値はＨＩＧＨからＬＯＷ或いはＬＯＷからＨＩＧＨに切り替わる。
【００３７】
上記の動作によって、カウンタ出力信号ｃｎｔ０ｚは、発振信号ｏｓｃｚの１／２分周信号となる。なおカウンタ３４−２乃至３４−ｊの動作も同様であり、但し発振信号ｏｓｃｚではなく、前段カウンタの出力が入力信号として供給される。
【００３８】
図６は、コマンド部３５の回路構成を示す回路図である。
【００３９】
図６のコマンド部３５は、インバータ８１乃至８４、ＮＯＲ回路８５、及びＮＡＮＤ回路８６を含む。
【００４０】
カウンタ３４−ｊの出力信号ｃｎｔｊｚが立ち下がると、ＮＯＲ回路８５の出力がＨＩＧＨになる。また信号ｃｎｔｊｚの立ち下がりが、インバータ８１乃至８３を伝播して所定の遅延時間後に、立ち上がり信号としてＮＯＲ回路８５のもう一方の入力に供給される。これによって、ＮＯＲ回路８５の出力が立ち下がる。即ち、ＮＯＲ回路８５の出力は、カウンタ３４−ｊの出力信号ｃｎｔｊｚの立ち下がりに応答して所定の期間だけＨＩＧＨになるパルス信号である。このパルス信号が、パワーオン信号ｓｔｔｘがＨＩＧＨのときに、ＮＡＮＤ回路８６及びインバータ８４を介して、パルス信号（リフレッシュ命令信号）ｒｅｆｚとして出力される。
【００４１】
このパルス信号ｒｅｆｚは、初期化部３１に供給される。
【００４２】
図７は、初期化部３１の回路構成を示す回路図である。
【００４３】
図７の初期化部３１は、ＮＡＮＤ回路９１乃至９５及びインバータ９６乃至１０１を含む。
【００４４】
ＮＡＮＤ回路９４及びインバータ９７で、パワーオン信号ｓｔｔｘ及びパルス信号ｒｅｆｚのＡＮＤをとる。両信号がＨＩＧＨになったときのみ、ＮＡＮＤ回路９３の一方の入力であるインバータ９７の出力がＨＩＧＨになる。このとき、ＮＡＮＤ回路９３のもう一方の入力であるインバータ９６の出力がＨＩＧＨの場合、インバータ９７のＨＩＧＨ出力が動作モード設定信号ｓｅｔｆｚとして出力される。
【００４５】
インバータ９６の出力を決定するのは、ＮＡＮＤ回路９１及び９２からなるラッチに格納されるデータである。電源投入後の初期状態では、パワーオン信号ｓｔｔｘの初期ＬＯＷ状態によって、ＮＡＮＤ回路９１の出力はＨＩＧＨ、ＮＡＮＤ回路９２の出力はＬＯＷとなり、これが保持される。即ち、インバータ９６の出力はＨＩＧＨである。このときパルス信号ｒｅｆｚがＨＩＧＨになると、インバータ９７の出力がＨＩＧＨとなり、このＨＩＧＨ信号が動作モード設定信号ｓｅｔｆｚとして出力される。またこの時、ＮＡＮＤ回路９４の出力がＬＯＷになることによって、ラッチの状態が反転され、ＮＡＮＤ回路９２の出力がＨＩＧＨになり、この状態がその後保持される。即ち、その後はインバータ９６の出力はＬＯＷとなって、パルス信号ｒｅｆｚがＨＩＧＨになっても、動作モード設定信号ｓｅｔｆｚは出力されない。
【００４６】
従って、動作モード設定信号ｓｅｔｆｚは、パルス信号ｒｅｆｚの最初のパルスに対してのみＨＩＧＨになる信号である。
【００４７】
またインバータ９９乃至１０１とＮＡＮＤ回路９５は、パワーオン信号ｓｔｔｘの反転信号とパルス信号ｒｅｆｚとのＯＲをとって、カウンタリセット信号ｒｄｆｚとして出力する。即ち、パワーオン信号ｓｔｔｘかＨＩＧＨ固定の状態では、パルス信号ｒｅｆｚをそのまま出力することになる。
【００４８】
動作モード設定信号ｓｅｔｆｚは各フューズ回路３３−１乃至３３−ｊに供給され、カウンタリセット信号ｒｄｆｚは各カウンタ３４−１乃至３４−ｊに供給される。
【００４９】
図８は、フューズ回路３３−１の回路構成を示す回路図である。
【００５０】
図８のフューズ回路３３−１は、ＰＭＯＳトランジスタ１１１及び１１２と、ＮＭＯＳトランジスタ１１３と、ＮＡＮＤ回路１１４及び１１５と、フューズ１１６を含む。
【００５１】
電源投入直後の状態では、動作モード設定信号ｓｅｔｆｚがＬＯＷであり、ＮＭＯＳトランジスタ１１３は非導通状態である。従って、フューズ１１６の状態に関わらず、ノードＮの電位はＨＩＧＨである。またパワーオン信号ｓｔｔｘの初期ＬＯＷ状態によって、ＮＡＮＤ回路１１４の出力がＨＩＧＨになり、カウンタリセット信号ｓｃｓ０ｚはＬＯＷとなる。この状態がＮＡＮＤ回路１１４及び１１５よりなるラッチに格納される。
【００５２】
その後動作モード設定信号ｓｅｔｆｚがＨＩＧＨになると、フューズ１１６の状態に応じて、ノードＮの電位が異なる。フューズ１１６が切断されているときには、ノードＮの電位はＨＩＧＨのままであり、カウンタリセット信号ｓｃｓ０ｚはＬＯＷに設定される（ＬＯＷのままである）。フューズ１１６が非切断のときには、ノードＮの電位はＬＯＷになり、カウンタリセット信号ｓｃｓ０ｚはＨＩＧＨに設定される。
【００５３】
このカウンタリセット信号ｓｃｓ０ｚは、リセット時のカウンタ状態を決定する信号として、カウンタ３４−１に供給される。
【００５４】
図９は、フューズ回路３３−ｊの回路構成を示す回路図である。フューズ回路３３−１以外のフューズ回路３３−２乃至フューズ回路３３−ｊは、図９の構成を有する。
【００５５】
図９のフューズ回路３３−ｊの回路構成は、図８のフューズ回路３３−１の回路構成と略同一であり、カウンタリセット信号としてＮＡＮＤ回路１１５の出力ではなくＮＡＮＤ回路１１４の出力を用いる点だけが異なる。従って、電源投入直後でフューズ情報を読み出す前の状態では、ＨＩＧＨのカウンタリセット信号がカウンタに供給される。従って、オシレータ発振によって電源投入後に最初にカウンタが動作する際には、カウンタ３４−２乃至３４−ｊは出力がＨＩＧＨになるように初期設定される。
【００５６】
フューズ情報に基づいてカウンタリセット信号を設定した後には、このフューズ設定に応じて、リセット時のカウンタ状態が異なる。このようにして、オシレータが指定するタイミングにおいてフューズ切断状態を参照してカウンタの初期値を設定し、リフレッシュ周期を所望の値に制御することが可能になる。
【００５７】
図１０は、冗長フューズ＆判定回路４０の回路構成を示す回路図である。
【００５８】
図１０の冗長フューズ＆判定回路４０は、ビットフューズ回路１２０−１乃至１２０−８、冗長判定回路１２１、ＮＡＮＤ回路１５１乃至１５３、インバータ１５４、ＮＯＲ回路１５５及び１５６、及びＮＡＮＤ回路１５７を含む。
【００５９】
ビットフューズ回路１２０−１乃至１２０−８は、ワードアドレスの各ビットについてフューズ情報を設定して、冗長アドレスを指定するための回路である。ビットフューズ回路１２０−１乃至１２０−８は、全て同一の回路構成を有する。冗長判定回路１２１は、ビットフューズ回路１２０−１乃至１２０−８が設定するワードアドレスに対して冗長処理を施すか否かを設定する回路である。
【００６０】
冗長判定回路１２１は、ＰＭＯＳトランジスタ１４１及び１４２、ＮＭＯＳトランジスタ１４３、ＮＡＮＤ回路１４４及び１４５、及びフューズｆ０を含む。電源投入直後の状態では、動作モード設定信号ｓｅｔｆｚがＬＯＷであり、ＮＭＯＳトランジスタ１４３は非導通状態である。従って、フューズｆ０の状態に関わらず、ノードＮの電位はＨＩＧＨである。またパワーオン信号ｓｔｔｘの初期ＬＯＷ状態によって、ＮＡＮＤ回路１４５の出力がＨＩＧＨになり、パワーオン信号ｓｔｔｘがＨＩＧＨになってもこの状態がＮＡＮＤ回路１４４及び１４５よりなるラッチに格納される。従って、冗長判定回路１２１は、ＨＩＧＨを出力する。
【００６１】
その後動作モード設定信号ｓｅｔｆｚがＨＩＧＨになると、フューズｆ０の状態に応じて、ノードＮの電位が異なる。フューズｆ０が切断されているときには、ノードＮの電位はＨＩＧＨのままであり、冗長判定回路１２１の出力はＨＩＧＨに設定される（ＨＩＧＨのままである）。フューズｆ０が非切断のときには、ノードＮの電位はＬＯＷになり、冗長判定回路１２１の出力はＬＯＷに設定される。
【００６２】
ビットフューズ回路１２０−１乃至１２０−８が設定するワードアドレスに対して冗長処理を施す場合には、冗長判定回路１２１においてフューズｆ０を切断して、ＨＩＧＨ出力をＮＡＮＤ回路１５１に供給する。
【００６３】
ビットフューズ回路１２０−１乃至１２０−８は同一の構成であるので、ビットフューズ回路１２０−１を説明する。
【００６４】
ビットフューズ回路１２０−１は、ＰＭＯＳトランジスタ１３１及び１３２、ＮＭＯＳトランジスタ１３３、ＮＡＮＤ回路１３４及び１３５、フューズｆ１、ＰＭＯＳトランジスタ１３６及び１３７、ＮＭＯＳトランジスタ１３８及び１３９、及びインバータ１４０を含む。ＰＭＯＳトランジスタ１３１及び１３２、ＮＭＯＳトランジスタ１３３、ＮＡＮＤ回路１３４及び１３５、及びフューズｆ１からなる回路部分に関しては、冗長判定回路１２１と同様であるので、詳細な説明は省略する。
【００６５】
フューズｆ１が切断されているときには、ＮＡＮＤ回路１３４及び１３５の出力は各々ＬＯＷ及びＨＩＧＨであり、ＰＭＯＳトランジスタ１３６及びＮＭＯＳトランジスタ１３８よりなるトランスファーゲートを介して、アドレス信号ｒａ０９ｘがビットフューズ回路１２０−１から出力される。またフューズｆ１が非切断のときには、ＮＡＮＤ回路１３４及び１３５の出力は各々ＨＩＧＨ及びＬＯＷであり、ＰＭＯＳトランジスタ１３７及びＮＭＯＳトランジスタ１３９よりなるトランスファーゲートを介して、アドレス信号ｒａ０９ｘの反転信号がビットフューズ回路１２０−１から出力される。
【００６６】
従って、アドレスビットが０である状態を指定する場合にはフューズｆ１を非切断とし、アドレスビットが１である状態を指定する場合にはフューズｆ０を切断することによって、ビットフューズ回路１２０−１の出力は常にＨＩＧＨになる。
【００６７】
残りのビットフューズ回路の構成・動作は全て同様である。
【００６８】
このようにして、冗長判定回路１２１においてフューズｆ０を切断すると共に、ビットフューズ回路１２０−１乃至１２０−８のフューズ状態によりアドレスを指定すると、指定されたワードアドレスが入力された場合だけ、ＮＡＮＤ回路１５１乃至１５３の全ての入力がＨＩＧＨになる。これによってＮＡＮＤ回路１５７の出力ｒｏｍ００ｘはＬＯＷになり、冗長ワード線を活性化する処理が実行される。
【００６９】
このように本発明においては、フューズ切断状態で冗長アドレスを指定し、オシレータが指定するタイミングでフューズ切断情報を参照して初期設定することで、冗長処理を制御することが可能になる。なおコラム冗長に関しても構成は同様でありその説明は省略する。
【００７０】
図１１は、パワーオンリセット回路１９の一例を示す回路図である。
【００７１】
図１１のパワーオンリセット回路１９は、抵抗Ｒ１乃至Ｒ３、ＮＭＯＳトランジスタ１６１及び１６２、インバータ１６３乃至１６５を含む。電源投入に伴い内部電源電圧Ｖｉｉが０Ｖから徐々に上昇していくと、抵抗Ｒ１及びＲ２で分圧される電圧が徐々に上昇し、ＮＭＯＳトランジスタ１６２のゲートに印加される。内部電源電圧Ｖｉｉの分圧電圧がＮＭＯＳトランジスタ１６２の閾値電圧に達すると、ＮＭＯＳトランジスタ１６２が導通して、それまでＬＯＷであったパワーオン信号ｓｔｔｘはＨＩＧＨに変化する。この時まだ内部電源電圧Ｖｉｉの上昇は終了していないので、図３（ａ）に示されるように、パワーオン信号ｓｔｔｘの立ち上り部分は電源電圧Ｖｉｉのなだらかな上昇を反映した波形となる。
【００７２】
このパワーオン信号ｓｔｔｘが、上述のように、リフレッシュ制御回路１４、コラム線冗長判定回路１２、及びワード線冗長判定回路１５に供給されて、電源投入時の設定動作を制御する。
【００７３】
なお上記説明では、リフレッシュ制御回路１４内のオシレータの発振信号を基にして、動作モード設定信号ｓｅｔｆｚを発生するタイミングを決定しているが、このタイミング決定のために使用する回路はリフレッシュ制御用のオシレータに限られることなく、半導体装置内に設けられる時間計時を実行する回路であれば任意の回路であって構わない。またフューズによって指定する情報は、リフレッシュ周期及び冗長処理として説明したが、これに限られるものではなく、例えば入出力インターフェース構成の選択にフューズ情報を用いる場合にも本発明を適用することが出来る。また設定情報を指定する方式としては、フューズ回路による方式に限られず、例えばＲＯＭに予め書き込まれた情報を参照して装置内の初期設定をする場合であっても本発明を適用することが可能であることは、通常の技術力を有した当業者であれば明白である。そのようにフューズ以外のＲＯＭ等の記憶手段を用いた情報を読み出す場合に用いる構成は、本実施例の記載を基にすれば容易に実施可能であり、そのような構成も本発明の意図する範囲内に含まれるものである。
【００７４】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００７５】
【発明の効果】
本発明においては、装置電源投入時に生成されるパワーオン信号に応じてオシレータが動作を開始して、オシレータの発振信号により所定の時間を計時し、所定の時間が経過するとフューズ情報を参照してリフレッシュ周期や冗長処理等の初期設定を実行する。このように本発明においては、フューズ情報を参照するタイミングを、従来のパワーオン信号ではなく、例えばオシレータ等の計時装置によって計時された所定の時間に生成される動作モード設定信号によって決定するようにしている。従って、装置動作開始時に生成されるパワーオン信号のタイミングが製造ばらつきによって装置ごとに異なってしまっても、内部電源電圧が充分に上昇しきらないうちに初期設定動作が実行されてしまうという問題を避けることが出来る。この結果、本来の初期設定とは異なった状態に設定されて誤動作が生じることを回避することが出来る。
【図面の簡単な説明】
【図１】本発明を適用した半導体記憶装置の構成を示す構成図である。
【図２】ワード線冗長判定回路の一部及びリフレッシュ制御回路の構成を示す構成図である。
【図３】リフレッシュ制御回路の動作を説明するための信号波形図である。
【図４】オシレータの回路構成を示す回路図である。
【図５】カウンタの回路構成を示す回路図である。
【図６】コマンド部の回路構成を示す回路図である。
【図７】初期化部の回路構成を示す回路図である。
【図８】フューズ回路の回路構成を示す回路図である。
【図９】フューズ回路の回路構成を示す回路図である。
【図１０】冗長フューズ＆判定回路の回路構成を示す回路図である。
【図１１】パワーオンリセット回路の一例を示す回路図である。
【符号の説明】
１０ 半導体記憶装置
１１ アドレス入力回路
１２ コラム線冗長判定回路
１３ コラム線選択回路
１４ リフレッシュ制御回路
１５ ワード線冗長判定回路
１６ ワード線選択回路
１７ データ記憶セル
１８ コマンド入力回路
１９ パワーオンリセット回路
２０ データ入出力回路
２１ 増幅回路
【発明の属する技術分野】
本発明は、一般に半導体装置に関し、詳しくは内部フューズ等により装置初期設定を行う半導体装置に関する。
【０００２】
【従来の技術】
半導体記憶装置等の半導体装置においては、装置内部に設けたフューズ回路のフューズを適宜切断することで、アドレス冗長、入出力インターフェース構成、リフレッシュ周期等を工場出荷時に設定する。動作時に半導体装置がこのフューズ情報を参照する方法としては、常時フューズに電流を流して常にフューズ情報を供給し続ける方法と、装置動作開始時に生成されるスタータ信号（内部リセット信号）を用いてフューズ情報を参照しこの情報に基づいて内部回路を初期設定する方法とがある。
【０００３】
【発明が解決しようとする課題】
前者の方法には、フューズ数が多くなると消費電流が多くなるという欠点がある。また後者の方法には、動作時にフューズに電流が流れないので消費電流を削減できるという利点があるが、装置動作開始時に生成される内部リセット信号のタイミングが、製造ばらつきによって装置ごとに異なってしまうという問題がある。この製造ばらつきのために、場合によっては内部電源電圧が充分上昇しきらないうちに、内部回路に対する初期設定動作が実行されてしまう。この結果、内部回路を構成するトランジスタによっては、電源電圧が充分でなく、本来の初期設定とは異なった状態に設定されて誤動作を起す可能性がある。
【０００４】
以上を鑑みて、本発明は、動作開始時にフューズ情報等を参照して内部回路を正確に初期設定可能な半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明においては、半導体装置は、フューズの切断・非切断状態により情報を記憶するフューズ回路と、電源投入直後に内部電圧の上昇に応じて信号レベルが変化するパワーオン信号を生成するパワーオン回路と、該パワーオン信号の信号レベル変化から所定時間を計時する計時回路と、該計時回路が所定時間を計時すると該フューズ回路の情報を参照して初期設定を行う制御回路と、情報を記憶するメモリセル配列と、該メモリセル配列のリフレッシュ動作を制御するリフレッシュ制御回路を含み、該計時回路は該リフレッシュ制御回路がリフレッシュ周期を計時するために用いるオシレータ及びカウンタであることを特徴とする。
【０００７】
上記発明の半導体記憶装置においては、装置電源投入時に生成されるパワーオン信号に応じてオシレータが動作を開始して、オシレータの発振信号により所定の時間を計時し、所定の時間が経過するとフューズ情報を参照してリフレッシュ周期や冗長処理等の初期設定を実行する。このように本発明においては、フューズ情報を参照するタイミングを、従来のパワーオン信号ではなく、例えばオシレータ等の計時装置によって計時された所定の時間に生成される動作モード設定信号によって決定するようにしている。従って、装置動作開始時に生成されるパワーオン信号のタイミングが製造ばらつきによって装置ごとに異なってしまっても、内部電源電圧が充分に上昇しきらないうちに初期設定動作が実行されてしまうという問題を避けることが出来る。この結果、本来の初期設定とは異なった状態に設定されて誤動作が生じることを回避することが出来る。なおフューズ情報参照動作を実行する前までに経過させる上記所定時間としては、電源電圧が充分に上昇して、安定した回路動作が可能な状態になるような時間であればよい。
【０００８】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【０００９】
なお以下においては、半導体装置の例として半導体記憶装置を用いて説明するが、説明から明らかなように本発明はこの実施例に限定されるものではなく、半導体装置一般に適用可能なものである。
【００１０】
図１は、本発明を適用した半導体記憶装置の構成を示す構成図である。
【００１１】
図１の半導体記憶装置１０は、アドレス入力回路１１、コラム線冗長判定回路１２、コラム線選択回路１３、リフレッシュ制御回路１４、ワード線冗長判定回路１５、ワード線選択回路１６、データ記憶セル１７、コマンド入力回路１８、パワーオンリセット回路１９、データ入出力回路２０、及び増幅回路２１を示す。
【００１２】
アドレス入力回路１１は、外部から供給されるアドレス信号を入力信号として受け取る。アドレス入力回路１１は、コラム線選択用アドレスａｃｅｚをコラム線冗長判定回路１２に供給すると共に、ワード線選択用アドレスａｗｅｚをワード線冗長判定回路１５に供給する。
【００１３】
コマンド入力回路１８は、外部からコマンド信号を受け取る。このコマンド信号はコマンド入力回路１８内のコマンドデコーダでデコードされ、そのデコード結果に従って、半導体記憶装置１０の各部が指定された動作を実行するように制御される。図１においては、この制御部分に関しての詳細は図示を省略してある。
【００１４】
パワーオンリセット回路１９は、半導体記憶装置１０がスイッチオンされると、ＨＩＧＨになるパワーオン信号ｓｔｔｘを生成し、リフレッシュ制御回路１４、コラム線冗長判定回路１２、及びワード線冗長判定回路１５に供給する。
【００１５】
リフレッシュ制御回路１４は、パワーオンリセット回路１９から供給されるパワーオン信号ｓｔｔｘに応じて動作を開始し、内部に備えるオシレータの発振信号に基づいて所定の時間を計時する。この所定の時間が経過すると、リフレッシュ制御回路１４は、内部フューズ情報に基づいてリフレッシュ周期の内部設定を行う。また更に、リフレッシュ制御回路１４は、上記所定の時間が経過すると、動作モード設定信号ｓｅｔｆｚをコラム線冗長判定回路１２及びワード線冗長判定回路１５に供給する。また装置立ち上げ後の通常動作時には、上記のように設定されたリフレッシュ周期を内部オシレータの発振信号に基づいて計時し、リフレッシュ周期毎にリフレッシュ命令信号ｒｅｆｚを生成して、ワード線冗長判定回路１５に供給する。このリフレッシュ命令信号ｒｅｆｚに応じて、データ記憶セル１７に対するリフレッシュ動作が実行される。
【００１６】
コラム線冗長判定回路１２は、パワーオンリセット回路１９からのパワーオン信号ｓｔｔｘ及びリフレッシュ制御回路１４からの動作モード設定信号ｓｅｔｆｚに応答し、内部フューズ情報を参照してコラム冗長の初期設定を行う。またコラム線冗長判定回路１２は、アドレス入力回路１１からコラム線選択用アドレスａｃｅｚを受け取り、非冗長時には非冗長コラム線選択アドレスａｃｚをコラム線選択回路１３に供給する。また冗長時には、冗長コラム線選択アドレスｃｏｍｚをコラム線選択回路１３に供給する。コラム線選択回路１３は、供給されたコラム線選択アドレスに基づいて、非冗長コラム線ｃｌｚ或いは冗長コラム線ｒｃｌｚを選択活性化する。
【００１７】
ワード線冗長判定回路１５は、パワーオンリセット回路１９からのパワーオン信号ｓｔｔｘ及びリフレッシュ制御回路１４からの動作モード設定信号ｓｅｔｆｚに応答し、内部フューズ情報を参照してワード冗長の初期設定を行う。またワード線冗長判定回路１５は、アドレス入力回路１１からワード線選択用アドレスａｗｅｚを受け取り、非冗長時には非冗長ワード線選択アドレスａｗｚをワード線選択回路１６に供給する。また冗長時には、冗長ワード線選択アドレスｒｏｍｚをワード線選択回路１６に供給する。ワード線選択回路１６は、供給されたワード線選択アドレスに基づいて、非冗長ワード線ｗｌｚ或いは冗長ワード線ｒｗｌｚを選択活性化する。
【００１８】
データ記憶セル１７は、指定されたワードアドレスに対応するワード線が選択活性化されると、そのワード線に対応するメモリセルとビット線とを接続し、ビット線のデータをセンスアンプで増幅する。また指定されたコラムアドレスに対応するコラム線が選択活性化されると、そのコラム線に対応するビット線とデータバスｄｂとを接続する。データ読み出し時には、読み出されたデータは増幅回路２１で増幅されて、データ入出力回路２０から半導体記憶装置１０外部に供給される。データ書込み時には、書き込みデータが、半導体記憶装置１０外部からデータ入出力回路２０及び増幅回路２１を介してデータ記憶セル１７に供給され、指定されたコラムアドレス及び指定されたワードアドレスに対応するメモリセルに格納される。
【００１９】
上述のように、本発明による半導体記憶装置においては、装置電源投入時に生成されるパワーオン信号に応じてオシレータが動作を開始して、オシレータの発振信号により所定の時間を計時し、所定の時間が経過するとフューズ情報を参照してリフレッシュ周期や冗長処理の初期設定を実行する。このように本発明においては、フューズ情報を参照するタイミングを、従来のパワーオン信号ではなく、オシレータ等の計時装置によって計時された所定の時間に生成される動作モード設定信号によって決定するようにしている。従って、装置動作開始時に生成されるパワーオン信号のタイミングが製造ばらつきによって装置ごとに異なってしまっても、内部電源電圧が充分に上昇しきらないうちに初期設定動作が実行されてしまうという問題を避けることが出来る。この結果、本来の初期設定とは異なった状態に設定されて誤動作が生じることを回避することが出来る。なおフューズ情報参照動作を実行する前までに経過させる上記所定時間としては、電源電圧が充分に上昇して、安定した回路動作が可能な状態になるような時間であればよい。
【００２０】
図２は、ワード線冗長判定回路１５の一部及びリフレッシュ制御回路１４の構成を示す構成図である。
【００２１】
図２において、リフレッシュ制御回路１４は、初期化部３１、オシレータ３２、フューズ回路３３−1乃至３３−ｊ、カウンタ３４−１乃至３４−ｊ、及びコマンド部３５を含む。図２に示される冗長フューズ＆判定回路４０は、ワード線冗長判定回路１５の冗長判定に関連した部分を示しており、リフレッシュ制御回路１４の初期化部３１から動作モード設定信号ｓｅｔｆｚを受け取る構成となっている。
【００２２】
図３は、図２のリフレッシュ制御回路１４の動作を説明するための信号波形図である。図２及び図３を参照して、以下にリフレッシュ制御回路１４の動作を説明する。
【００２３】
まず図１のパワーオンリセット回路１９が生成するパワーオン信号ｓｔｔｘが、初期化部３１、オシレータ３２、及びフューズ回路３３−１乃至３３−ｊに供給される。このパワーオン信号ｓｔｔｘは、図３（ａ）に示されるように、パワーオン時に内部電圧が上昇していき所定の電圧に達すると現れて、その後ＨＩＧＨである状態を維持する信号である。なおここで、パワーオン時に内部電圧が上昇していく様子は、例えば信号ｓｃｓ１ｚ（図３（ｅ））やｓｃｓｊｚ（図３（ｆ））の立ち上り部分に見ることが出来る。
【００２４】
オシレータ３２は、パワーオン信号ｓｔｔｘが供給されると、図３（ｇ）に示されるように発振を開始して、所定の周期の発振信号ｏｓｃｚを生成する。この発振信号ｏｓｃｚは、カウンタ３４−１に供給される。カウンタ３４−１乃至３４−ｊは各々、バイナリカウンタであり、入力周波数を１／２に分周する１／２分周器として機能する。オシレータ３２の発振信号ｏｓｃｚを入力されたカウンタ３４−１は、１／２分周信号ｃｎｔ０ｚ（図３（ｈ））を出力する。また１／２分周信号ｃｎｔ０ｚを入力されたカウンタ３４−２は、１／４分周信号ｃｎｔ１ｚ（図３（ｉ））を出力する。以下同様であり、カウンタ３４−ｊは、１／２ｊ分周信号ｃｎｔｊｚ（図３（ｊ））を出力する。
【００２５】
カウンタ３４−ｊの出力信号ｃｎｔｊｚは、コマンド部３５に供給される。コマンド部３５は、信号ｃｎｔｊｚの立ち下りに応答して、パルス信号ｒｅｆｚ（図３（ｋ）：図１で説明したリフレッシュ命令信号ｒｅｆｚと同一）を生成する。このパルス信号ｒｅｆｚは、各リフレッシュ周期の終わりに毎回ＨＩＧＨになる信号である。パルス信号ｒｅｆｚは、コマンド部３５から初期化部３１に供給される。
【００２６】
初期化部３１は、パルス信号ｒｅｆｚに応答して、動作モード設定信号ｓｅｔｆｚを生成する。パルス信号ｒｅｆｚは、信号ｃｎｔｊｚの立ち下りに応答して初期設定時に生成されると共に、その後は設定されたリフレッシュ周期の間隔で毎回生成されるが、動作モード設定信号ｓｅｔｆｚは最初のパルス信号ｒｅｆｚにだけ応答して生成される。従って、動作モード設定信号ｓｅｔｆｚは、図３（ｃ）に示すように、装置動作開始から所定時間後に一回だけＨＩＧＨになるパルス信号である。また初期化部３１は、パワーオン信号ｓｔｔｘの反転信号に対応する信号とパルス信号ｒｅｆｚとのＯＲをとって、電源投入初期時にＨＩＧＨに向かうと共にパルス信号ｒｅｆｚがＨＩＧＨのタイミングでＨＩＧＨになるカウンタリセット信号ｒｄｆｚ（図３（ｂ））を生成する。このカウンタリセット信号ｒｄｆｚによって、電源投入初期時及び各リフレッシュ周期後に、全てのカウンタ３４−１乃至３４−ｊがフューズ回路３３−１乃至３３−ｊに従って所定の状態にリセットされる。
【００２７】
フューズ回路３３−１乃至３３−ｊは、初期化部３１から動作モード設定信号ｓｅｔｆｚを受け取り、内部のフューズの接続状態に応じてカウンタリセット信号ｓｃｓ０ｚ乃至ｓｃｓｊｚ（図３（ｄ）乃至（ｆ））を設定する。このカウンタリセット信号がＬＯＷであれば、対応するカウンタは出力がＬＯＷになるようにリセットされ、カウンタリセット信号がＨＩＧＨであれば、対応するカウンタは出力がＨＩＧＨになるようにリセットされる。
【００２８】
このようにして本発明による半導体記憶装置においては、装置電源投入時に生成されるパワーオン信号に応じてオシレータが動作を開始して、オシレータの発振信号により所定の時間を計時し、所定の時間が経過するとフューズ情報を参照してリフレッシュ周期の初期設定を実行する。即ち、フューズ回路３３−１乃至３３−ｊが、初期化部３１から動作モード設定信号ｓｅｔｆｚを受け取ると、内部のフューズの接続状態に応じてカウンタリセット信号ｓｃｓ０ｚ乃至ｓｃｓｊｚを設定する。これによって、カウンタ３４−１乃至３４−ｊがリセットされたときの初期状態をフューズの接続状態に応じて決定して、フューズ状態に応じた所定のリフレッシュ周期を設定することが出来る。
【００２９】
また図２に示されるように、動作モード設定信号ｓｅｔｆｚは、冗長フューズ＆判定回路４０にも供給される。冗長フューズ＆判定回路４０は、内部のフューズの接続状態に応じて冗長処理の初期設定を行う。
【００３０】
以下に、図２の各部の詳細な回路構成について説明する。
【００３１】
図４は、オシレータ３２の回路構成を示す回路図である。
【００３２】
オシレータ３２は、ＰＭＯＳトランジスタ５０と、ゲート機能つきインバータ５１と、インバータ５２乃至５８と、ＮＭＯＳトランジスタ５９を含む。パワーオン信号ｓｔｔｘがＨＩＧＨになると、ゲート機能つきインバータ５１のゲートが開き、インバータ５１乃至５５でリングオシレータが構成されて、発振動作を開始する。発振信号ｏｓｃｚは、カウンタ３４−１に供給される。
【００３３】
図５は、カウンタ３４−１の回路構成を示す回路図である。各カウンタ３４−１乃至３４−ｊは、図５に示される回路からなる。
【００３４】
カウンタは、ＮＡＮＤ回路６１乃至６６、インバータ６７乃至７０、及びトランスファーゲート７１乃至７４を含む。トランスファーゲート７１乃至７４の各々は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの並列接続で構成される。
【００３５】
カウンタ動作時にカウンタリセット信号ｒｄｆｚはＬＯＷであり、ＮＡＮＤ回路６１及び６２は、ＨＩＧＨを出力する。従って、ＮＡＮＤ回路６３乃至６６は、一方の入力がＨＩＧＨ固定となるので、もう一方の入力に対するインバータとして動作する。ＮＡＮＤ回路６３及び６４が第１のラッチを構成し、ＮＡＮＤ回路６５及び６６が第２のラッチを構成する。この２つのラッチ間で、発振信号ｏｓｃｚに同期してトランスファーゲート７１乃至７４を開閉して、ラッチからラッチへのデータ転送を繰り返す。発振信号ｏｓｃｚがＨＩＧＨの時には、第２のラッチのデータがカウンタ出力信号ｃｎｔ０ｚとして出力され、発振信号ｏｓｃｚがＬＯＷの時には、第１のラッチのデータがカウンタ出力信号ｃｎｔ０ｚとして出力される。
【００３６】
カウンタ出力信号ｃｎｔ０ｚが第１のラッチのデータから第２のラッチのデータに切り替わるときには、この出力信号の論理値は変化しない。またカウンタ出力信号ｃｎｔ０ｚが第２のラッチのデータから第１のラッチのデータに切り替わるときには、この出力信号の論理値はＨＩＧＨからＬＯＷ或いはＬＯＷからＨＩＧＨに切り替わる。
【００３７】
上記の動作によって、カウンタ出力信号ｃｎｔ０ｚは、発振信号ｏｓｃｚの１／２分周信号となる。なおカウンタ３４−２乃至３４−ｊの動作も同様であり、但し発振信号ｏｓｃｚではなく、前段カウンタの出力が入力信号として供給される。
【００３８】
図６は、コマンド部３５の回路構成を示す回路図である。
【００３９】
図６のコマンド部３５は、インバータ８１乃至８４、ＮＯＲ回路８５、及びＮＡＮＤ回路８６を含む。
【００４０】
カウンタ３４−ｊの出力信号ｃｎｔｊｚが立ち下がると、ＮＯＲ回路８５の出力がＨＩＧＨになる。また信号ｃｎｔｊｚの立ち下がりが、インバータ８１乃至８３を伝播して所定の遅延時間後に、立ち上がり信号としてＮＯＲ回路８５のもう一方の入力に供給される。これによって、ＮＯＲ回路８５の出力が立ち下がる。即ち、ＮＯＲ回路８５の出力は、カウンタ３４−ｊの出力信号ｃｎｔｊｚの立ち下がりに応答して所定の期間だけＨＩＧＨになるパルス信号である。このパルス信号が、パワーオン信号ｓｔｔｘがＨＩＧＨのときに、ＮＡＮＤ回路８６及びインバータ８４を介して、パルス信号（リフレッシュ命令信号）ｒｅｆｚとして出力される。
【００４１】
このパルス信号ｒｅｆｚは、初期化部３１に供給される。
【００４２】
図７は、初期化部３１の回路構成を示す回路図である。
【００４３】
図７の初期化部３１は、ＮＡＮＤ回路９１乃至９５及びインバータ９６乃至１０１を含む。
【００４４】
ＮＡＮＤ回路９４及びインバータ９７で、パワーオン信号ｓｔｔｘ及びパルス信号ｒｅｆｚのＡＮＤをとる。両信号がＨＩＧＨになったときのみ、ＮＡＮＤ回路９３の一方の入力であるインバータ９７の出力がＨＩＧＨになる。このとき、ＮＡＮＤ回路９３のもう一方の入力であるインバータ９６の出力がＨＩＧＨの場合、インバータ９７のＨＩＧＨ出力が動作モード設定信号ｓｅｔｆｚとして出力される。
【００４５】
インバータ９６の出力を決定するのは、ＮＡＮＤ回路９１及び９２からなるラッチに格納されるデータである。電源投入後の初期状態では、パワーオン信号ｓｔｔｘの初期ＬＯＷ状態によって、ＮＡＮＤ回路９１の出力はＨＩＧＨ、ＮＡＮＤ回路９２の出力はＬＯＷとなり、これが保持される。即ち、インバータ９６の出力はＨＩＧＨである。このときパルス信号ｒｅｆｚがＨＩＧＨになると、インバータ９７の出力がＨＩＧＨとなり、このＨＩＧＨ信号が動作モード設定信号ｓｅｔｆｚとして出力される。またこの時、ＮＡＮＤ回路９４の出力がＬＯＷになることによって、ラッチの状態が反転され、ＮＡＮＤ回路９２の出力がＨＩＧＨになり、この状態がその後保持される。即ち、その後はインバータ９６の出力はＬＯＷとなって、パルス信号ｒｅｆｚがＨＩＧＨになっても、動作モード設定信号ｓｅｔｆｚは出力されない。
【００４６】
従って、動作モード設定信号ｓｅｔｆｚは、パルス信号ｒｅｆｚの最初のパルスに対してのみＨＩＧＨになる信号である。
【００４７】
またインバータ９９乃至１０１とＮＡＮＤ回路９５は、パワーオン信号ｓｔｔｘの反転信号とパルス信号ｒｅｆｚとのＯＲをとって、カウンタリセット信号ｒｄｆｚとして出力する。即ち、パワーオン信号ｓｔｔｘかＨＩＧＨ固定の状態では、パルス信号ｒｅｆｚをそのまま出力することになる。
【００４８】
動作モード設定信号ｓｅｔｆｚは各フューズ回路３３−１乃至３３−ｊに供給され、カウンタリセット信号ｒｄｆｚは各カウンタ３４−１乃至３４−ｊに供給される。
【００４９】
図８は、フューズ回路３３−１の回路構成を示す回路図である。
【００５０】
図８のフューズ回路３３−１は、ＰＭＯＳトランジスタ１１１及び１１２と、ＮＭＯＳトランジスタ１１３と、ＮＡＮＤ回路１１４及び１１５と、フューズ１１６を含む。
【００５１】
電源投入直後の状態では、動作モード設定信号ｓｅｔｆｚがＬＯＷであり、ＮＭＯＳトランジスタ１１３は非導通状態である。従って、フューズ１１６の状態に関わらず、ノードＮの電位はＨＩＧＨである。またパワーオン信号ｓｔｔｘの初期ＬＯＷ状態によって、ＮＡＮＤ回路１１４の出力がＨＩＧＨになり、カウンタリセット信号ｓｃｓ０ｚはＬＯＷとなる。この状態がＮＡＮＤ回路１１４及び１１５よりなるラッチに格納される。
【００５２】
その後動作モード設定信号ｓｅｔｆｚがＨＩＧＨになると、フューズ１１６の状態に応じて、ノードＮの電位が異なる。フューズ１１６が切断されているときには、ノードＮの電位はＨＩＧＨのままであり、カウンタリセット信号ｓｃｓ０ｚはＬＯＷに設定される（ＬＯＷのままである）。フューズ１１６が非切断のときには、ノードＮの電位はＬＯＷになり、カウンタリセット信号ｓｃｓ０ｚはＨＩＧＨに設定される。
【００５３】
このカウンタリセット信号ｓｃｓ０ｚは、リセット時のカウンタ状態を決定する信号として、カウンタ３４−１に供給される。
【００５４】
図９は、フューズ回路３３−ｊの回路構成を示す回路図である。フューズ回路３３−１以外のフューズ回路３３−２乃至フューズ回路３３−ｊは、図９の構成を有する。
【００５５】
図９のフューズ回路３３−ｊの回路構成は、図８のフューズ回路３３−１の回路構成と略同一であり、カウンタリセット信号としてＮＡＮＤ回路１１５の出力ではなくＮＡＮＤ回路１１４の出力を用いる点だけが異なる。従って、電源投入直後でフューズ情報を読み出す前の状態では、ＨＩＧＨのカウンタリセット信号がカウンタに供給される。従って、オシレータ発振によって電源投入後に最初にカウンタが動作する際には、カウンタ３４−２乃至３４−ｊは出力がＨＩＧＨになるように初期設定される。
【００５６】
フューズ情報に基づいてカウンタリセット信号を設定した後には、このフューズ設定に応じて、リセット時のカウンタ状態が異なる。このようにして、オシレータが指定するタイミングにおいてフューズ切断状態を参照してカウンタの初期値を設定し、リフレッシュ周期を所望の値に制御することが可能になる。
【００５７】
図１０は、冗長フューズ＆判定回路４０の回路構成を示す回路図である。
【００５８】
図１０の冗長フューズ＆判定回路４０は、ビットフューズ回路１２０−１乃至１２０−８、冗長判定回路１２１、ＮＡＮＤ回路１５１乃至１５３、インバータ１５４、ＮＯＲ回路１５５及び１５６、及びＮＡＮＤ回路１５７を含む。
【００５９】
ビットフューズ回路１２０−１乃至１２０−８は、ワードアドレスの各ビットについてフューズ情報を設定して、冗長アドレスを指定するための回路である。ビットフューズ回路１２０−１乃至１２０−８は、全て同一の回路構成を有する。冗長判定回路１２１は、ビットフューズ回路１２０−１乃至１２０−８が設定するワードアドレスに対して冗長処理を施すか否かを設定する回路である。
【００６０】
冗長判定回路１２１は、ＰＭＯＳトランジスタ１４１及び１４２、ＮＭＯＳトランジスタ１４３、ＮＡＮＤ回路１４４及び１４５、及びフューズｆ０を含む。電源投入直後の状態では、動作モード設定信号ｓｅｔｆｚがＬＯＷであり、ＮＭＯＳトランジスタ１４３は非導通状態である。従って、フューズｆ０の状態に関わらず、ノードＮの電位はＨＩＧＨである。またパワーオン信号ｓｔｔｘの初期ＬＯＷ状態によって、ＮＡＮＤ回路１４５の出力がＨＩＧＨになり、パワーオン信号ｓｔｔｘがＨＩＧＨになってもこの状態がＮＡＮＤ回路１４４及び１４５よりなるラッチに格納される。従って、冗長判定回路１２１は、ＨＩＧＨを出力する。
【００６１】
その後動作モード設定信号ｓｅｔｆｚがＨＩＧＨになると、フューズｆ０の状態に応じて、ノードＮの電位が異なる。フューズｆ０が切断されているときには、ノードＮの電位はＨＩＧＨのままであり、冗長判定回路１２１の出力はＨＩＧＨに設定される（ＨＩＧＨのままである）。フューズｆ０が非切断のときには、ノードＮの電位はＬＯＷになり、冗長判定回路１２１の出力はＬＯＷに設定される。
【００６２】
ビットフューズ回路１２０−１乃至１２０−８が設定するワードアドレスに対して冗長処理を施す場合には、冗長判定回路１２１においてフューズｆ０を切断して、ＨＩＧＨ出力をＮＡＮＤ回路１５１に供給する。
【００６３】
ビットフューズ回路１２０−１乃至１２０−８は同一の構成であるので、ビットフューズ回路１２０−１を説明する。
【００６４】
ビットフューズ回路１２０−１は、ＰＭＯＳトランジスタ１３１及び１３２、ＮＭＯＳトランジスタ１３３、ＮＡＮＤ回路１３４及び１３５、フューズｆ１、ＰＭＯＳトランジスタ１３６及び１３７、ＮＭＯＳトランジスタ１３８及び１３９、及びインバータ１４０を含む。ＰＭＯＳトランジスタ１３１及び１３２、ＮＭＯＳトランジスタ１３３、ＮＡＮＤ回路１３４及び１３５、及びフューズｆ１からなる回路部分に関しては、冗長判定回路１２１と同様であるので、詳細な説明は省略する。
【００６５】
フューズｆ１が切断されているときには、ＮＡＮＤ回路１３４及び１３５の出力は各々ＬＯＷ及びＨＩＧＨであり、ＰＭＯＳトランジスタ１３６及びＮＭＯＳトランジスタ１３８よりなるトランスファーゲートを介して、アドレス信号ｒａ０９ｘがビットフューズ回路１２０−１から出力される。またフューズｆ１が非切断のときには、ＮＡＮＤ回路１３４及び１３５の出力は各々ＨＩＧＨ及びＬＯＷであり、ＰＭＯＳトランジスタ１３７及びＮＭＯＳトランジスタ１３９よりなるトランスファーゲートを介して、アドレス信号ｒａ０９ｘの反転信号がビットフューズ回路１２０−１から出力される。
【００６６】
従って、アドレスビットが０である状態を指定する場合にはフューズｆ１を非切断とし、アドレスビットが１である状態を指定する場合にはフューズｆ０を切断することによって、ビットフューズ回路１２０−１の出力は常にＨＩＧＨになる。
【００６７】
残りのビットフューズ回路の構成・動作は全て同様である。
【００６８】
このようにして、冗長判定回路１２１においてフューズｆ０を切断すると共に、ビットフューズ回路１２０−１乃至１２０−８のフューズ状態によりアドレスを指定すると、指定されたワードアドレスが入力された場合だけ、ＮＡＮＤ回路１５１乃至１５３の全ての入力がＨＩＧＨになる。これによってＮＡＮＤ回路１５７の出力ｒｏｍ００ｘはＬＯＷになり、冗長ワード線を活性化する処理が実行される。
【００６９】
このように本発明においては、フューズ切断状態で冗長アドレスを指定し、オシレータが指定するタイミングでフューズ切断情報を参照して初期設定することで、冗長処理を制御することが可能になる。なおコラム冗長に関しても構成は同様でありその説明は省略する。
【００７０】
図１１は、パワーオンリセット回路１９の一例を示す回路図である。
【００７１】
図１１のパワーオンリセット回路１９は、抵抗Ｒ１乃至Ｒ３、ＮＭＯＳトランジスタ１６１及び１６２、インバータ１６３乃至１６５を含む。電源投入に伴い内部電源電圧Ｖｉｉが０Ｖから徐々に上昇していくと、抵抗Ｒ１及びＲ２で分圧される電圧が徐々に上昇し、ＮＭＯＳトランジスタ１６２のゲートに印加される。内部電源電圧Ｖｉｉの分圧電圧がＮＭＯＳトランジスタ１６２の閾値電圧に達すると、ＮＭＯＳトランジスタ１６２が導通して、それまでＬＯＷであったパワーオン信号ｓｔｔｘはＨＩＧＨに変化する。この時まだ内部電源電圧Ｖｉｉの上昇は終了していないので、図３（ａ）に示されるように、パワーオン信号ｓｔｔｘの立ち上り部分は電源電圧Ｖｉｉのなだらかな上昇を反映した波形となる。
【００７２】
このパワーオン信号ｓｔｔｘが、上述のように、リフレッシュ制御回路１４、コラム線冗長判定回路１２、及びワード線冗長判定回路１５に供給されて、電源投入時の設定動作を制御する。
【００７３】
なお上記説明では、リフレッシュ制御回路１４内のオシレータの発振信号を基にして、動作モード設定信号ｓｅｔｆｚを発生するタイミングを決定しているが、このタイミング決定のために使用する回路はリフレッシュ制御用のオシレータに限られることなく、半導体装置内に設けられる時間計時を実行する回路であれば任意の回路であって構わない。またフューズによって指定する情報は、リフレッシュ周期及び冗長処理として説明したが、これに限られるものではなく、例えば入出力インターフェース構成の選択にフューズ情報を用いる場合にも本発明を適用することが出来る。また設定情報を指定する方式としては、フューズ回路による方式に限られず、例えばＲＯＭに予め書き込まれた情報を参照して装置内の初期設定をする場合であっても本発明を適用することが可能であることは、通常の技術力を有した当業者であれば明白である。そのようにフューズ以外のＲＯＭ等の記憶手段を用いた情報を読み出す場合に用いる構成は、本実施例の記載を基にすれば容易に実施可能であり、そのような構成も本発明の意図する範囲内に含まれるものである。
【００７４】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００７５】
【発明の効果】
本発明においては、装置電源投入時に生成されるパワーオン信号に応じてオシレータが動作を開始して、オシレータの発振信号により所定の時間を計時し、所定の時間が経過するとフューズ情報を参照してリフレッシュ周期や冗長処理等の初期設定を実行する。このように本発明においては、フューズ情報を参照するタイミングを、従来のパワーオン信号ではなく、例えばオシレータ等の計時装置によって計時された所定の時間に生成される動作モード設定信号によって決定するようにしている。従って、装置動作開始時に生成されるパワーオン信号のタイミングが製造ばらつきによって装置ごとに異なってしまっても、内部電源電圧が充分に上昇しきらないうちに初期設定動作が実行されてしまうという問題を避けることが出来る。この結果、本来の初期設定とは異なった状態に設定されて誤動作が生じることを回避することが出来る。
【図面の簡単な説明】
【図１】本発明を適用した半導体記憶装置の構成を示す構成図である。
【図２】ワード線冗長判定回路の一部及びリフレッシュ制御回路の構成を示す構成図である。
【図３】リフレッシュ制御回路の動作を説明するための信号波形図である。
【図４】オシレータの回路構成を示す回路図である。
【図５】カウンタの回路構成を示す回路図である。
【図６】コマンド部の回路構成を示す回路図である。
【図７】初期化部の回路構成を示す回路図である。
【図８】フューズ回路の回路構成を示す回路図である。
【図９】フューズ回路の回路構成を示す回路図である。
【図１０】冗長フューズ＆判定回路の回路構成を示す回路図である。
【図１１】パワーオンリセット回路の一例を示す回路図である。
【符号の説明】
１０ 半導体記憶装置
１１ アドレス入力回路
１２ コラム線冗長判定回路
１３ コラム線選択回路
１４ リフレッシュ制御回路
１５ ワード線冗長判定回路
１６ ワード線選択回路
１７ データ記憶セル
１８ コマンド入力回路
１９ パワーオンリセット回路
２０ データ入出力回路
２１ 増幅回路
Claims (6)
- フューズの切断・非切断状態により情報を記憶するフューズ回路と、
電源投入直後に内部電圧の上昇に応じて信号レベルが変化するパワーオン信号を生成するパワーオン回路と、
該パワーオン信号の信号レベル変化から所定時間を計時する計時回路と、
該計時回路が所定時間を計時すると該フューズ回路の情報を参照して初期設定を行う制御回路と、
情報を記憶するメモリセル配列と、
該メモリセル配列のリフレッシュ動作を制御するリフレッシュ制御回路
を含み、該計時回路は該リフレッシュ制御回路がリフレッシュ周期を計時するために用いるオシレータ及びカウンタであることを特徴とする半導体装置。 - 該制御回路は、該フューズ回路の情報を参照して該リフレッシュ制御回路のリフレッシュ周期を初期設定することを特徴とする請求項１記載の半導体装置。
- 冗長アドレスを処理する冗長回路を更に含み、該制御回路は、該フューズ回路の情報を参照して該冗長回路を初期設定することを特徴とする請求項１記載の半導体装置。
- 該制御回路は、該フューズ回路の情報を参照して入出力インターフェース構成を初期設定することを特徴とする請求項１記載の半導体装置。
- 電源投入直後に内部電圧の上昇に応じて信号レベルが変化する信号を生成し、
メモリセルのリフレッシュ周期を計時する計時回路を用いて該信号の信号レベル変化から所定時間を計時し、
該所定時間が経過すると予め設定された記憶情報を参照して内部回路を初期設定する
各段階を含み、
該内部回路を初期設定する段階は、メモリセルのリフレッシュ周期を初期設定する段階を含むことを特徴とする半導体装置初期設定方法。 - 該内部回路を初期設定する段階は、冗長処理を初期設定する段階を含むことを特徴とする請求項５記載の半導体装置初期設定方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000338058A JP3971565B2 (ja) | 2000-11-06 | 2000-11-06 | 半導体装置及び半導体装置初期設定方法 |
| US09/929,041 US6480430B2 (en) | 2000-11-06 | 2001-08-15 | Semiconductor device making reliable initial setting |
| KR1020010050579A KR100732428B1 (ko) | 2000-11-06 | 2001-08-22 | 반도체 장치 및 반도체 장치 초기 설정 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000338058A JP3971565B2 (ja) | 2000-11-06 | 2000-11-06 | 半導体装置及び半導体装置初期設定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002150788A JP2002150788A (ja) | 2002-05-24 |
| JP3971565B2 true JP3971565B2 (ja) | 2007-09-05 |
Family
ID=18813337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000338058A Expired - Fee Related JP3971565B2 (ja) | 2000-11-06 | 2000-11-06 | 半導体装置及び半導体装置初期設定方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6480430B2 (ja) |
| JP (1) | JP3971565B2 (ja) |
| KR (1) | KR100732428B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393214B1 (ko) * | 2001-02-07 | 2003-07-31 | 삼성전자주식회사 | 패드의 수를 최소화하기 위한 칩 식별 부호 인식 장치 및이를 내장한 반도체 장치 |
| TW565852B (en) * | 2001-08-29 | 2003-12-11 | Matsushita Electric Ind Co Ltd | Determination circuit of program value, semiconductor integrated circuit device having the same and determination method of program value |
| US7146530B2 (en) * | 2003-07-18 | 2006-12-05 | Hewlett-Packard Development Company, L.P. | Targeted fault tolerance by special CPU instructions |
| JP4115976B2 (ja) * | 2003-09-16 | 2008-07-09 | 株式会社東芝 | 半導体記憶装置 |
| US8255700B2 (en) * | 2004-06-29 | 2012-08-28 | Qualcomm Incorporated | Lockstep mechanism to ensure security in hardware at power-up |
| KR100593139B1 (ko) | 2004-12-30 | 2006-06-26 | 주식회사 하이닉스반도체 | 오프 칩 드라이버 제어용 카운터 회로 및 이를 이용한오프 칩 드라이버의 출력 전류값 변경방법 |
| TWI319617B (en) * | 2006-09-12 | 2010-01-11 | Holtek Semiconductor Inc | Fuse option circuit |
| KR100821585B1 (ko) | 2007-03-12 | 2008-04-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 온 다이 터미네이션 회로 |
| KR100880831B1 (ko) | 2007-03-14 | 2009-01-30 | 삼성전자주식회사 | 시스템 및 그것의 부트 코드 로딩 방법 |
| JP5086929B2 (ja) * | 2008-07-25 | 2012-11-28 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR102464304B1 (ko) * | 2016-05-13 | 2022-11-08 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960011559B1 (ko) * | 1993-11-08 | 1996-08-23 | 삼성전자 주식회사 | 초기화 회로를 내장하는 반도체 집적회로 |
| CA2158915A1 (en) * | 1994-09-30 | 1996-03-31 | Dekai Loo | Liquid photoimageable resist |
| US6411169B1 (en) * | 1996-12-27 | 2002-06-25 | Seiko Epson Corporation | Oscillation circuit, electronic circuit using the same, and semiconductor device, electronic equipment, and timepiece using the same |
| JP4587500B2 (ja) * | 1998-11-11 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路、メモリモジュール、記憶媒体、及び半導体集積回路の救済方法 |
| JP4190662B2 (ja) * | 1999-06-18 | 2008-12-03 | エルピーダメモリ株式会社 | 半導体装置及びタイミング制御回路 |
| KR100393214B1 (ko) * | 2001-02-07 | 2003-07-31 | 삼성전자주식회사 | 패드의 수를 최소화하기 위한 칩 식별 부호 인식 장치 및이를 내장한 반도체 장치 |
| KR20030094740A (ko) * | 2002-06-07 | 2003-12-18 | 삼성전자주식회사 | 동작전류를 감소시키기 위한 제어회로를 구비하는 반도체메모리장치 |
-
2000
- 2000-11-06 JP JP2000338058A patent/JP3971565B2/ja not_active Expired - Fee Related
-
2001
- 2001-08-15 US US09/929,041 patent/US6480430B2/en not_active Expired - Lifetime
- 2001-08-22 KR KR1020010050579A patent/KR100732428B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002150788A (ja) | 2002-05-24 |
| US20020054521A1 (en) | 2002-05-09 |
| US6480430B2 (en) | 2002-11-12 |
| KR100732428B1 (ko) | 2007-06-27 |
| KR20020035426A (ko) | 2002-05-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060915 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060926 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061127 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070116 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070309 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070423 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070522 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070608 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130615 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140615 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |