JP4489231B2 - 遅延時間調整方法と遅延時間調整回路 - Google Patents
遅延時間調整方法と遅延時間調整回路 Download PDFInfo
- Publication number
- JP4489231B2 JP4489231B2 JP2000046225A JP2000046225A JP4489231B2 JP 4489231 B2 JP4489231 B2 JP 4489231B2 JP 2000046225 A JP2000046225 A JP 2000046225A JP 2000046225 A JP2000046225 A JP 2000046225A JP 4489231 B2 JP4489231 B2 JP 4489231B2
- Authority
- JP
- Japan
- Prior art keywords
- periodic signal
- phase
- rising edge
- signal
- delayed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 8
- 230000000737 periodic effect Effects 0.000 claims description 157
- 230000003111 delayed effect Effects 0.000 claims description 104
- 230000000630 rising effect Effects 0.000 claims description 101
- 238000001514 detection method Methods 0.000 claims description 37
- 101100062780 Mus musculus Dclk1 gene Proteins 0.000 description 44
- 238000010586 diagram Methods 0.000 description 21
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 7
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 7
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 7
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 7
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 101150110971 CIN7 gene Proteins 0.000 description 3
- 101150110298 INV1 gene Proteins 0.000 description 3
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
Landscapes
- Dram (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路において伝送される信号の遅延時間を調整する遅延時間調整回路と遅延時間調整方法に関するものである。
【０００２】
【従来の技術】
従来より、ＤＤＲ（Double Data Rate）−ＳＤＲＡＭ等のように高速動作が要求され、ＤＬＬ（Delayed Locked Loop）回路（ＤＬＬアレイ）が搭載された半導体集積回路においては、クロック信号の位相を調整するための遅延時間調整回路が備えられている。
【０００３】
図１は、従来の上記遅延時間調整回路の構成を示す図である。図１に示されるように、この遅延時間調整回路は入力バッファ１と、出力バッファ５と、分周器２，４と、ＤＬＬアレイ３と、ダミー回路６と、位相比較器８と、ディレイ調整回路１０とを備える。
【０００４】
ここで、入力バッファ１はクロック信号を入力して、信号Ｃｉｎを出力する。また、分周器２及びＤＬＬアレイ３は入力バッファ１に接続され、分周器４及び出力バッファ５はＤＬＬアレイ３の出力端に接続される。ここで、分周器２はターゲットクロック信号tclkを出力し、ＤＬＬアレイ３は信号Ｃｏｕｔを出力し、出力バッファ５はＤＬＬアレイ３により遅延されたクロック信号を出力する。さらに、上記分周器２と分周器４の分周率は同率とされる。
【０００５】
また、ダミー回路６は分周器４に接続され、遅延クロックdclkを出力する。そして、位相比較器８は分周器２及びダミー回路６の出力端に接続され、供給されたターゲットクロック信号tclk及び帰還した遅延クロックdclkに応じて、結果を示す信号outをディレイ調整器１０へフィードバックする。また、ディレイ調整回路１０の出力端はＤＬＬアレイ３に接続され、ディレイ調整回路１０からＤＬＬアレイ３へ制御信号ＣＳが供給される。
【０００６】
図２は、図１に示されたＤＬＬアレイ３の構成を示す回路図である。図２に示されるように、ＤＬＬアレイ３は並列接続された複数のスイッチＳＷ１〜ＳＷｎを含む切り替え部３１と、各スイッチＳＷ１〜ＳＷｎに対応するよう設けられたインバータＩＮＶ１〜ＩＮＶｎとを含む。ここで、切り替え部３１に含まれた各スイッチＳＷ１〜ＳＷｎの切り替えは、ディレイ調整回路１０から供給される制御信号ＣＳにより制御される。なお、上記インバータＩＮＶ１〜ＩＮＶｎのそれぞれにおいては、信号が時間ｔｄだけ遅延される。
【０００７】
上記の回路においては、入力バッファ１における遅延時間をｄ１、出力バッファ５における遅延時間をｄ２とすると、ダミー回路６の遅延時間は（ｄ１＋ｄ２）とされる。また、ＤＬＬアレイ３の遅延時間をｄ３とすると、入力バッファ１に入力されたクロック信号が出力バッファ５から出力されるまでの遅延時間は（ｄ１＋ｄ２＋ｄ３）となる。
【０００８】
さらに、分周器２，４の遅延時間をｄ４とすると、入力バッファ１に入力されたクロック信号がターゲットクロック信号tclkとして位相比較器８に入力されるまでの遅延時間は（ｄ１＋ｄ４）となり、入力バッファ１に入力されたクロック信号が遅延クロック信号dclkとして位相比較器８に入力されるまでの遅延時間は（ｄ１＋ｄ３＋ｄ４＋（ｄ１＋ｄ２））となる。
【０００９】
従って、ターゲットクロック信号tclkと遅延クロック信号dclkにおける遅延時間の差は（ｄ１＋ｄ２＋ｄ３）となるため、該差は入力バッファ１に入力されたクロック信号が出力バッファ５から出力されるまでの遅延時間と一致する。これより、入力バッファ１に入力されるクロック信号と、出力バッファ５から出力されるクロック信号との位相を揃えるために、ターゲットクロック信号tclkと遅延クロック信号dclkにおける遅延時間の差（ｄ１＋ｄ２＋ｄ３）が該クロック信号におけるｎ（ｎは１又は２、あるいは他の自然数）個のクロック分の時間に相当するよう、ディレイ調整回路１０によってＤＬＬアレイ３での遅延時間が調整される。
【００１０】
以下において、図３及び図４の波形図を参照しつつ、図１に示された従来の遅延時間調整回路の動作を説明する。まず、図３（ａ）に示された信号Ｃｉｎは、図３（ｂ）に示されるように、分周器２によって４分周され、ターゲットクロック信号tclkとして位相比較器８に供給される。一方、ＤＬＬアレイ３においては信号Ｃｉｎが所定時間遅延され、図３（ｃ）に示された信号Ｃｏｕｔが生成される。そして、この信号Ｃｏｕｔは分周器４により４分周され、図３（ｄ）に示されるモニタクロック信号mclkが生成される。
【００１１】
ここで、分周器２，４の構成は同じものとされるため、分周器２から出力されたターゲットクロック信号tclkに対する分周器４から出力されたモニタクロック信号mclkの遅延時間ＶＤは、ＤＬＬアレイ３における遅延時間を意味する。そしてここでは、ＤＬＬアレイ３の可変遅延段は、遅延時間を最小とする最小段とされるものとする。
【００１２】
また、モニタクロック信号mclkはダミー回路６において周波数によらず固定時間ＦＤだけ遅延され、図３（ｅ）に示される遅延クロック信号dclkが生成される。そして、この遅延クロック信号dclkと上記ターゲットクロック信号tclkは、位相比較器８において相互の位相が比較され、時間ＴＤ分だけ遅延クロック信号dclkの位相が進んでいることが判定される。このとき位相比較器８は、遅延クロック信号dclkの位相が時間ＴＤ分だけ進んでいることを示す信号outを、ディレイ調整回路１０へ供給する。
【００１３】
そして、ディレイ調整回路１０は信号outに応じた制御信号ＣＳをＤＬＬアレイ３に供給し、ＤＬＬアレイ３における遅延時間が時間ＴＤだけ延長される。以上のような動作により、遅延クロック信号dclkの位相がターゲットクロック信号tclkの位相に揃えられる。
【００１４】
次に、半導体集積回路における動作の高速化の要求に応じて、入力バッファ１へより高い周波数を有するクロック信号が入力される場合の動作を、図４を参照しつつ説明する。まずこの場合には、分周器２及びＤＬＬアレイ３に供給される信号Ｃｉｎの周波数は、図４（ａ）に示されるように、図３（ａ）に示された信号Ｃｉｎの周波数より高いものとなる。そしてこの信号Ｃｉｎは、上記と同様に分周器２によって４分周され、図４（ｂ）に示されるターゲットクロック信号tclkとして位相比較器８に供給される。一方、ＤＬＬアレイ３においては信号Ｃｉｎが所定時間遅延され、図４（ｃ）に示された信号Ｃｏｕｔが生成される。そして、この信号Ｃｏｕｔは分周器４により４分周され、図４（ｄ）に示されるモニタクロック信号mclkが生成される。
【００１５】
ここで分周器２，４の構成は、上記のように同じものとされるため、分周器２から出力されたターゲットクロック信号tclkに対する分周器４から出力されたモニタクロック信号mclkの遅延時間ＶＤは、ＤＬＬアレイ３における遅延時間を意味する。そしてここでは、ＤＬＬアレイ３の可変遅延段は、遅延時間を最小とする最小段とされるものとする。
【００１６】
また、モニタクロック信号mclkはダミー回路６において周波数によらず固定時間ＦＤだけ遅延され、図４（ｅ）に示される遅延クロック信号dclkが生成される。そして、この遅延クロック信号dclkと上記ターゲットクロック信号tclkは、位相比較器８において相互の位相が比較される。
【００１７】
しかしながら、図４（ｂ）と図４（ｅ）に示されるように、信号Ｃｉｎの周波数が高い場合には、ＤＬＬアレイ３における最小段の遅延時間ＶＤとダミー回路６において遅延される周波数に依存しない固定時間ＦＤとの和により、遅延クロック信号dclkの位相がターゲットクロック信号tclkの位相より遅れることが生じ得る。
【００１８】
このような場合には、既に遅延クロック信号dclkの位相がターゲットクロック信号tclkの位相より遅れているため、ターゲットクロック信号tclkの一番目のクロックを基準として遅延クロック信号dclkの位相をターゲットクロック信号tclkの位相に合わせるようにＤＬＬアレイ３における遅延時間を調整することはできないという問題がある。なお、このような場合はいわゆるアンダーフロー状態と呼ばれている。
【００１９】
【発明が解決しようとする課題】
本発明は、上述の問題を解消するためになされたもので、周波数が高い場合においても信号の遅延時間を容易に調整することができる遅延時間調整回路と遅延時間調整方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
【００２１】
上記の目的は、入力された第一の周期信号と出力される第二の周期信号の位相比較に基づいて、前記第一の周期信号と前記第二の周期信号の位相を揃えるように第一の周期信号の遅延時間を調整する方法であって、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における所定の立ち上がりエッジの位相に対して遅れているときには、第二の周期信号における所定の立ち上がりエッジが、第二の周期信号における所定の立ち上がりエッジより位相が遅れていると共に第二の周期信号における所定の立ち上がりエッジとの位相差が最小である第一の周期信号における立ち上がりエッジと一致するよう、位相調整開始時は第二の周期信号が遅れるように遅延時間を調整することを特徴とする遅延時間調整方法を提供することにより達成される。このような手段によれば、第二の周期信号における所定の立ち上がりエッジが、初期状態において、第一の周期信号における所定の立ち上がりエッジに対し位相が遅れている場合でも、第二の周期信号と第一の周期信号の位相を容易に揃えることができる。
【００２２】
また、本発明の目的は、入力された第一の周期信号と出力される第二の周期信号の位相比較に基づいて、第一の周期信号と第二の周期信号の位相を揃えるように第一の周期信号の遅延時間を調整する方法であって、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における第一の立ち上がりエッジの位相に対して遅れているか否かを判断する第一のステップと、第一のステップにおいて、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における第一の立ち上がりエッジの位相に対して遅れていると判断されたときには、第二の周期信号における所定の立ち上がりエッジの位相と第一の周期信号において第一の立ち上がりエッジより一周期遅れた第二の立ち上がりエッジの位相とが一致するよう、位相調整開始時は第二の周期信号の位相を遅らせる第二のステップとを有することを特徴とする遅延時間調整方法を提供することにより達成される。
【００２３】
このような手段によれば、第一の周期信号の周波数が高くなり、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における第一の立ち上がりエッジの位相に対して遅れる場合でも、第二の周期信号の位相を第一の周期信号の位相に容易に揃えることができる。
【００２４】
また、本発明の目的は、入力信号と出力信号の位相が一致するように入力信号の遅延時間を調整する遅延時間調整回路であって、入力信号と出力信号の位相差がＮ周期（Ｎは０以外の整数）となるまで出力信号の位相を遅らせる遅延手段を備えたことを特徴とする遅延時間調整回路を提供することにより達成される。このような手段によれば、入力信号と出力信号の位相をそろえるために、遅延手段において出力信号の位相を遅らせる際の自由度を高めることができる。
【００２５】
また、本発明の目的は、入力された第一の周期信号と出力される第二の周期信号の位相比較に基づいて、第一の周期信号と第二の周期信号の位相を揃えるように第一の周期信号の遅延時間を調整する遅延時間調整回路であって、第二の周期信号における所定の立ち上がりエッジの位相が、前記第一の周期信号における第一の立ち上がりエッジの位相に対して遅れているか否かを判断する判断手段と、前記判断手段により第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における所定の立ち上がりエッジの位相に対して遅れていると判断されたときには、第二の周期信号における所定の立ち上がりエッジが、第二の周期信号における所定の立ち上がりエッジより位相が遅れていると共に第二の周期信号における所定の立ち上がりエッジとの位相差が最小である第一の周期信号における立ち上がりエッジと一致するよう、位相調整開始時は前記の周期信号の位相が遅れるように遅延時間を調整する遅延手段を備えたことを特徴とする遅延時間調整回路を提供することにより達成される。このような手段によれば、第二の周期信号における所定の立ち上がりエッジが、初期状態において、第一の周期信号における所定の立ち上がりエッジに対し位相が遅れている場合でも、遅延手段において遅延時間を調整することにより第二の周期信号と第一の周期信号の位相を容易に揃えることができる。
【００２６】
また、本発明の目的は、入力された第一の周期信号と出力される第二の周期信号の位相比較に基づいて、前記第一の周期信号と前記第二の周期信号の位相を揃えるように第一の周期信号の遅延時間を調整する遅延時間調整回路であって、第一の周期信号を遅延させて第二の周期信号を生成する遅延手段と、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における第一の立ち上がりエッジの位相に対して遅れているか否かを検出する位相状態検出手段と、位相状態検出手段により、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における第一の立ち上がりエッジの位相に対して遅れていることが検出されたときには、第二の周期信号における所定の立ち上がりエッジの位相と第一の周期信号において第一の立ち上がりエッジより一周期遅れた第二の立ち上がりエッジの位相とが一致するまで、位相調整開始時は第二の周期信号の位相を遅らせるよう遅延手段を制御する調整手段とを備えたことを特徴とする遅延時間調整回路を提供することにより達成される。このような手段によれば、第一の周期信号の周波数が高くなり、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における第一の立ち上がりエッジの位相に対して遅れる場合でも、調整手段が遅延手段を制御することにより第二の周期信号の位相を第一の周期信号の位相に容易に揃えることができる。
【００２７】
ここで、調整手段は、第二の周期信号における所定の立ち上がりエッジの位相と第一の周期信号における第二の立ち上がりエッジの位相とが一致した後は、第二の周期信号における所定の立ち上がりエッジの位相と第一の周期信号における第二の立ち上がりエッジの位相が許容範囲内で常時一致するよう遅延手段を制御するものとすることができる。このような手段によれば、第一の周期信号と位相が揃った第二の周期信号を安定して外部へ出力することができる。
【００２８】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照しつつ詳しく説明する。なお、図中同一符号は、同一又は相当部分を示す。
【００２９】
図５は、本発明の実施の形態に係る遅延時間調整回路の構成を示す図である。図５に示されるように、本発明の実施の形態に係る遅延時間調整回路は、入力バッファ１と、出力バッファ５と、分周器２，４と、ＤＬＬアレイ７と、ダミー回路６と、位相比較器８と、ディレイ調整回路２４と、状態判定回路２０と、状態検出回路２２とを備える。
【００３０】
なお、上記分周器２は信号の位相を調整する際に用いられる基準（ターゲット）を決定する要素であり、分周器４は該位相の調整を図る頻度を決定する要素であると考えることができる。
【００３１】
また、入力バッファ１はクロック信号を入力する。また、分周器２及びＤＬＬアレイ７は入力バッファ１に接続され、分周器４及び出力バッファ５はＤＬＬアレイ７の出力端に接続される。ここで、分周器２はターゲットクロック信号tclkを出力する。また、ダミー回路６は分周器４に接続され、遅延クロックdclkを出力する。そして、位相比較器８は分周器２及びダミー回路６の出力端に接続され、位相比較の結果を示す信号outを状態判定回路２０と状態検出回路２２に供給する。
【００３２】
また、状態検出回路２２はさらに、ＤＬＬアレイ７による位相比較動作を開始する時にハイレベルに活性化されるパワーオンリセット信号reszを受けて、状態検出結果信号fstzを状態判定回路２０へ供給する。そして、状態判定回路２０はディレイ調整回路２４へ比較結果信号upzを供給する。また、ディレイ調整回路２４の出力端はＤＬＬアレイ７に接続され、ディレイ調整回路２４からＤＬＬアレイ７へ制御信号ＣＳが供給される。ここで、分周器２，４における分周率は例えば４とされる。なお、図５に示された遅延時間調整回路においては、後述するようにＤＬＬアレイ７に含まれる遅延段数（インバータＩＮＶ１〜ＩＮＶｎ）は従来より少なくて足りることとなる。
【００３３】
以下において、上記遅延時間調整回路の動作を図６及び図７の波形図を参照して説明する。まず、上記より図６（ａ）に示された信号Ｃｉｎは、図６（ｂ）に示されるように、分周器２によって４分周され、ターゲットクロック信号tclkとして位相比較器８に供給される。一方、ＤＬＬアレイ７においては信号Ｃｉｎが所定時間遅延され、図６（ｃ）に示された信号Ｃｏｕｔが生成される。そして、この信号Ｃｏｕｔは分周器４により４分周され、図６（ｄ）に示されるモニタクロック信号mclkが生成される。
【００３４】
ここで、分周器２，４の構成は同じものとされるため、分周器２から出力されたターゲットクロック信号tclkに対する分周器４から出力されたモニタクロック信号mclkの遅延時間ＶＤは、ＤＬＬアレイ７における遅延時間を意味する。そしてここでは、ＤＬＬアレイ７の可変遅延段は、遅延時間を最小とする最小段とされるものとする。
【００３５】
また、モニタクロック信号mclkはダミー回路６において周波数によらず固定時間ＦＤだけ遅延され、図３（ｅ）に示される遅延クロック信号dclkが生成される。そして、この遅延クロック信号dclkと上記ターゲットクロック信号tclkは、位相比較器８において相互の位相が比較され、時間ＴＤ分だけ遅延クロック信号dclkの位相が進んでいることが判定される。このとき位相比較器８は、遅延クロック信号dclkの位相が時間ＴＤ分だけ進んでいることを示す信号outを、状態判定回路２０及び状態検出回路２２へ供給する。
【００３６】
そしてこのとき、状態検出回路２２は、後に詳しく記すように、ＤＬＬアレイ７による遅延時間調整動作の開始時にハイレベルとされたパワーオンリセット信号reszを受けてハイレベルの状態検出結果信号fstzを状態判定回路２０へ供給する。これにより、状態判定回路２０は、後述するように、ハイレベルの比較結果信号upzをディレイ調整回路２４へ供給することとなる。
【００３７】
そして、ディレイ調整回路１０は供給されたハイレベルの比較結果信号upzに応じた制御信号ＣＳをＤＬＬアレイ７に供給し、ＤＬＬアレイ７における遅延時間が時間ＴＤだけ延長される。以上のような動作によって、遅延クロック信号dclkとして図６（ｆ）に示された信号Ｌｏｎが生成されることにより、遅延クロック信号dclkの位相がターゲットクロック信号tclkの位相に揃えられロックオンされる。なおロックオンとは、遅延クロック信号dclkとターゲットクロック信号tclkとの位相を、許容範囲内で常時一致させることをいう。またここで、許容範囲とは、例えば、該遅延時間調整回路が搭載される半導体集積回路のスペックにおいて、正常動作を保証する動作周波数のマージンをいう。
【００３８】
次に、半導体集積回路における動作の高速化の要求に応じて、入力バッファ１へより高い周波数を有するクロック信号が入力される場合の動作を、図７を参照しつつ説明する。まずこの場合には、分周器２及びＤＬＬアレイ７に供給される信号Ｃｉｎの周波数は、図７（ａ）に示されるように、図６（ａ）に示された信号Ｃｉｎの周波数より高いものとなる。そしてこの信号Ｃｉｎは、上記と同様に分周器２によって４分周され、図７（ｂ）に示されるターゲットクロック信号tclkとして位相比較器８に供給される。
【００３９】
一方、ＤＬＬアレイ７においては信号Ｃｉｎが所定時間遅延され、図７（ｃ）に示された信号Ｃｏｕｔが生成される。そして、この信号Ｃｏｕｔは分周器４により４分周され、図７（ｄ）に示されるモニタクロック信号mclkが生成される。
【００４０】
ここで分周器２，４の構成は、上記のように同じものとされるため、分周器２から出力されたターゲットクロック信号tclkに対する分周器４から出力されたモニタクロック信号mclkの遅延時間ＶＤは、ＤＬＬアレイ７における遅延時間を意味する。そしてここでは、ＤＬＬアレイ７の可変遅延段は、遅延時間を最小とする最小段とされるものとする。
【００４１】
また、モニタクロック信号mclkはダミー回路６において周波数によらず固定時間ＦＤだけ遅延され、図７（ｅ）に示される遅延クロック信号dclkが生成される。そして、この遅延クロック信号dclkと上記ターゲットクロック信号tclkは、位相比較器８において相互の位相が比較される。
【００４２】
しかしながら、図７（ｂ）と図７（ｅ）に示されるように、信号Ｃｉｎの周波数が高い場合には、ＤＬＬアレイ７における最小段の遅延時間ＶＤとダミー回路６において遅延される周波数に依存しない固定時間ＦＤとの和により、遅延クロック信号dclkの位相がターゲットクロック信号tclkの位相より遅れることが生じ得る。
【００４３】
このような場合には、既に遅延クロック信号dclkの位相がターゲットクロック信号tclkの位相より遅れているため、ターゲットクロック信号tclkの最初の立ち上がり（ロウレベルからハイレベルへの遷移を指称し、「立ち上がりエッジ」とも呼ばれる）を基準として遅延クロック信号dclkの位相をターゲットクロック信号tclkの位相に合わせるようにＤＬＬアレイ７における遅延時間を調整することはできない。
【００４４】
このとき、図５に示された状態検出回路２２は、位相比較器８における比較結果によらず、供給されたパワーオンリセット信号reszに応じて、上記と同様にハイレベルの状態検出結果信号fstzを状態判定回路２０へ供給するため、ディレイ調整回路２４は、状態判定回路２０よりハイレベルの比較結果信号upzを供給されることとなる。なお、状態検出回路２２と状態判定回路２０については、後に詳しく説明する。
【００４５】
従って、ディレイ調整回路２４は供給されたハイレベルの比較結果信号upzに応じた制御信号ＣＳをＤＬＬアレイ７に供給し、ＤＬＬアレイ７における遅延時間が延長される。
【００４６】
ここで、上記のような位相比較動作とその結果による遅延時間の延長が繰り返されることにより、さらに時間ＡＤを超えた長い時間遅延され、遅延クロック信号dclkの最初のクロック（立ち上がり）がターゲットクロック信号tclkの二番目のクロック（立ち上がり）より遅れることとなると、位相比較器８からはロウレベルの信号outが状態検出回路２２へ供給される。これにより、状態検出回路２２はロウレベルの状態検出結果信号fstzを状態判定回路２０へ供給するため、状態判定回路２０が活性化され、位相比較器８における比較結果がそのままロウレベルの比較結果信号upzとして、ディレイ調整回路２４へ供給される。
【００４７】
このようにして、ディレイ調整回路２４は供給された上記比較結果信号upzに応じた制御信号ＣＳをＤＬＬアレイ７に供給し、ＤＬＬアレイ７における遅延時間が短縮される。その結果、図７（ｆ）に示されるように、最初のクロック（立ち上がり）がターゲットクロック信号tclkの二番目のクロック（立ち上がり）と揃うように位相が調整された信号Ｌｏｎが、遅延クロック信号dclkとして生成され、ロックオンされる。
【００４８】
以下において、図５に示された位相比較器８について、詳しく説明する。図８に示されるように、位相比較器８はＮＡＮＤ回路８０〜８５を含み、ターゲットクロック信号tclkがＮＡＮＤ回路８１，８２へ供給され、遅延クロック信号dclkがＮＡＮＤ回路８３へ供給される。そして、ＮＡＮＤ回路８４の出力端から信号outが出力される。
【００４９】
図９は、遅延クロック信号dclkの最初のクロックがターゲットクロック信号tclkの一番目のクロックより遅れている場合の上記位相比較器８の動作を示す波形図である。なお、図９においては、遅延クロック信号dclkとターゲットクロック信号tclk及び信号outの他に、図９（ｃ）から図９（ｆ）において、それぞれＮＡＮＤ回路８０〜８３の出力ノードＮＡ，ＮＢ，ＮＣ，ＮＤにおける電位変動が示されている。
【００５０】
ここで、図９に示されるように、遅延クロック信号dclkの最初のクロックがターゲットクロック信号tclkの一番目のクロックより遅れている場合には、ターゲットクロック信号tclkのいわゆる立ち上がり時刻ＴＡ以前においては、ＮＡＮＤ回路８４，８５によりハイレベル又はロウレベルの信号outがラッチされる。そして、時刻ＴＡにおいてターゲットクロック信号tclkがハイレベルとなると、ノードＮＢの電位がロウレベルに下がり、その結果として信号outがロウレベルに固定される。このようにして、位相比較器８はロウレベルの信号outを状態検出回路２２及び状態判定回路２０に供給することにより、遅延クロック信号の最初のクロックがターゲットクロック信号の一番目のクロックに対して遅れているという判定結果（decrease）を伝達する。
【００５１】
同様に、図１０は、遅延クロック信号dclkの最初のクロックがターゲットクロック信号tclkの一番目のクロックより進んでいる場合の上記位相比較器８の動作を示す波形図である。なお、図１０においても、遅延クロック信号dclkとターゲットクロック信号tclk及び信号outの他に、図１０（ｃ）から図１０（ｆ）において、それぞれＮＡＮＤ回路８０〜８３の出力ノードＮＡ，ＮＢ，ＮＣ，ＮＤにおける電位変動が示されている。
【００５２】
ここで、図１０に示されるように、遅延クロック信号dclkの最初のクロックがターゲットクロック信号tclkの一番目のクロックより進んでいる場合には、ターゲットクロック信号tclkのいわゆる立ち上がり時刻ＴＡ以前においては、ＮＡＮＤ回路８４，８５によりハイレベル又はロウレベルの信号outがラッチされる。そして、時刻ＴＡにおいてターゲットクロック信号tclkがハイレベルとなると、ノードＮＡの電位がロウレベルに下がり、その結果として信号outがハイレベルに固定される。このようにして、位相比較器８はハイレベルの信号outを状態検出回路２２及び状態判定回路２０に供給することにより、遅延クロック信号dclkの最初のクロックがターゲットクロック信号tclkの一番目のクロックに対して進んでいるという判定結果（decrease）を伝達する。
次に、図５に示された状態検出回路２２について詳しく説明する。図１１は、図５に示された状態検出回路２２の構成を示す回路図である。図１１に示されるように状態検出回路２２は、遅延回路４０と、インバータ４１〜４５と、ＮＯＲ回路ＮＯＲ１と、ゲートＧＴ１，ＧＴ２と、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ７と、ＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ８とを備える。そして、遅延回路４０は直列接続されたインバータ４６〜４８と、ＭＯＳキャパシタＭＣ１，ＭＣ２とを含む。
【００５３】
ここで、図１１に示されるように、位相比較器８から供給された信号outはＮＯＲ回路ＮＯＲ１及び遅延回路４０へ供給される。従って、ＮＯＲ回路ＮＯＲ１には、信号outと該信号outが遅延回路４０により所定時間遅延された信号とが入力される。また、本実施の形態に係る遅延時間調整回路の電源が投入された時に、ロウレベルからハイレベルへ遷移するパワーオンリセット信号reszが、インバータ４２の入力端とＮチャネルＭＯＳトランジスタＮＴ１のゲートに供給される。また、上記ＮチャネルＭＯＳトランジスタＮＴ１のソースは接地ノードＮｇに接続され、ドレインはインバータ４５を介して状態検出回路２２の出力ノードＮｏｕｔに接続される。
【００５４】
また、インバータ４３，４４間及びインバータ４４，４５間にそれぞれ接続されたゲートＧＴ１，ＧＴ２は、共にＮＯＲ回路１の出力信号に応じて開閉される。
【００５５】
次に、状態検出回路２２の動作を説明する。まず、電源投入時においてＮチャネルＭＯＳトランジスタＮＴ１のゲートにハイレベルのパワーオンリセット信号reszが供給されるため、ＮチャネルＭＯＳトランジスタＮＴ１がオンし、インバータ４５へ接地ノードＮｇより接地電圧が供給される。これにより、ロウレベルの信号がインバータ４５により反転され、状態検出回路２２の出力ノードＮｏｕｔへはハイレベルの状態検出結果信号fstzが供給される。
【００５６】
なおこのとき、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２のゲートにはインバータ４２よりロウレベルの信号が供給されるため、両ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２はオンする。これより、インバータ４３，４４には電源ノードＮｖから電源電圧ｖｃｃが供給されるため、ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ５のゲートへはロウレベルの信号が供給され、両ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ５はオフされる。
【００５７】
以上より、初期状態においては、状態検出回路２２は不活性化され、ハイレベルに固定された状態検出結果信号fstzを出力する。ここで、位相比較器８から供給される信号outがハイレベルからロウレベルに変化したとすると、ＮＯＲ回路ＮＯＲ１の一方の入力端にはロウレベルの信号が入力されるが、該ロウレベルの信号outが遅延回路４０を伝送する間は、ＮＯＲ回路ＮＯＲ１の他方の入力端には依然としてロウレベルの信号outが供給される。従って、この間においてはＮＯＲ回路ＮＯＲ１からはハイレベルの信号が出力される。
【００５８】
これにより、ゲートＧＴ１，ＧＴ２はオープン状態とされるため、ロウレベルを有したインバータ４３の出力信号がゲートＧＴ１を介してインバータ４４へ伝送される。そしてさらに、インバータ４４はハイレベルを有した出力信号をゲートＧＴ２を介してインバータ４５へ伝送する。従って、この場合にはインバータ４５から出力ノードＮｏｕｔへロウレベルを有した信号が供給される。
【００５９】
以上より、位相比較器８より供給される信号outがハイレベルからロウレベルへ遷移したときにおいてのみ、状態検出回路２２はロウレベルの状態検出結果信号fstzを出力することとなる。
【００６０】
次に、図５に示された状態判定回路２０について詳しく説明する。図１２は、図５に示された状態判定回路２０の構成を示す回路図である。図１２に示されるように、状態判定回路２０はＮＯＲ回路ＮＯＲ２と、該ＮＯＲ回路ＮＯＲ２に接続されたインバータ４９とを含む。ここで、ＮＯＲ回路ＮＯＲ２の二つの入力端には、位相比較器８から供給される信号outと、状態検出回路２２から供給される状態検出結果信号fstzとが入力される。そして、インバータ４９の出力端から比較結果信号upzがディレイ調整回路２４へ供給される。
【００６１】
次に、上記状態判定回路２０の動作を説明する。まず初期状態においては、上記のように、ハイレベルを有する状態検出結果信号fstzがＮＯＲ回路ＮＯＲ２に供給されるため、インバータ４９へは信号outの論理レベルによらず常にロウレベルの信号が供給される。従って、インバータ４９からはハイレベルの比較結果信号upzがディレイ調整回路２４へ出力される。なお、上記のようにディレイ調整回路２４は、ハイレベルの比較結果信号upzが供給された場合には、ＤＬＬアレイ７での遅延時間を増大させるようＤＬＬアレイ７の切り替え部３１を制御し、ロウレベルの比較結果信号upzが供給された場合には、ＤＬＬアレイ７での遅延時間を短縮するようＤＬＬアレイ７の切り替え部３１を制御する。
【００６２】
ここで、状態判定回路２０は、状態検出回路２２からロウレベルの状態検出結果信号fstzが供給されるまで、ハイレベルの比較結果信号upzをディレイ調整回路２４へ出力する。そして、状態判定回路２０は、状態検出回路２２からロウレベルの状態検出結果信号fstzが供給されたとき、ＮＯＲ回路ＮＯＲ２が活性化されるため、位相比較器８から供給された信号outと同じ論理レベルの信号を比較結果信号upzとしてディレイ調整回路２４へ供給する。
【００６３】
以上より、本実施の形態に係る遅延時間調整回路によれば、初期状態において遅延クロック信号dclkの最初のクロックがターゲットクロック信号tclkの一番目のクロックより進んでいる場合には、遅延クロック信号dclkの最初の立ち上がりがターゲットクロック信号tclkの一番目の立ち上がりに揃うように、遅延クロック信号dclkがさらに遅延される。
【００６４】
そして、クロック信号の周波数が高くなり、ＤＬＬアレイ７が最小段の時でさえも遅延クロック信号dclkの最初のクロックがターゲットクロック信号tclkの一番目のクロックより遅れている場合には、遅延クロック信号dclkの最初の立ち上がりがターゲットクロック信号tclkの二番目の立ち上がりに揃うように、遅延クロック信号dclkがさらに遅延される。
【００６５】
従って、従来のアンダーフロー状態を回避して、クロック周波数が高周波化したときにおいても容易にクロック信号の位相調整ができるため、半導体集積回路の動作周波数帯域を拡大することができる。
【００６６】
【発明の効果】
【００６７】
上述の如く、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における所定の立ち上がりエッジの位相に対して遅れているときには、第二の周期信号における所定の立ち上がりエッジが、第二の周期信号における所定の立ち上がりエッジより位相が遅れていると共に第二の周期信号における所定の立ち上がりエッジとの位相差が最小である第一の周期信号における立ち上がりエッジと一致するよう遅延時間を調整すれば、第二の周期信号における所定の立ち上がりエッジが、初期状態において、第一の周期信号における所定の立ち上がりエッジに対し位相が遅れている場合でも、第二の周期信号と第一の周期信号の位相を容易に揃えることができるため、第一の周期信号が高周波数化した場合であっても、所望の位相調整が不可能となるいわゆるアンダーフロー状態を回避し、汎用性及び動作の信頼性を高めることができる。
【００６８】
また、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における第一の立ち上がりエッジの位相に対して遅れていると判断されたときには、第二の周期信号における所定の立ち上がりエッジの位相と第一の周期信号において第一の立ち上がりエッジより一周期遅れた第二の立ち上がりエッジの位相とが一致するよう、位相調整開始時は第二の周期信号の位相を遅らせることとすれば、第一の周期信号の周波数が高くなり、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における第一の立ち上がりエッジの位相に対して遅れる場合でも、第二の周期信号の位相を第一の周期信号の位相に容易に揃えることができるため、汎用性及び動作の信頼性を高めることができる。
【００６９】
また、第二の周期信号における所定の立ち上がりエッジの位相と第一の周期信号における第二の立ち上がりエッジの位相とが一致した後は、第二の周期信号における所定の立ち上がりエッジの位相と第一の周期信号における第二の立ち上がりエッジの位相が許容範囲内で常時一致するよう上記遅延時間を制御すれば、第一の周期信号と位相が揃った第二の周期信号を安定して外部へ出力することができるため、動作の信頼性を高めることができる。
【図面の簡単な説明】
【図１】従来の遅延時間調整回路の構成を示す図である。
【図２】図１に示されたＤＬＬ（Delayed Locked Loop）アレイの構成を示す回路図である。
【図３】図１に示された従来の遅延時間調整回路の動作を示す第一の波形図である。
【図４】図１に示された従来の遅延時間調整回路の動作を示す第二の波形図である。
【図５】本発明の実施の形態に係る遅延時間調整回路の構成を示す図である。
【図６】図５に示された遅延時間調整回路の動作を示す第一の波形図である。
【図７】図５に示された遅延時間調整回路の動作を示す第二の波形図である。
【図８】図５に示された位相比較器の構成を示す回路図である。
【図９】遅延クロック信号の最初のクロックがターゲットクロック信号の一番目のクロックより遅れている場合における、図８に示された位相比較器の動作を示す波形図である。
【図１０】遅延クロック信号の最初のクロックがターゲットクロック信号の一番目のクロックより進んでいる場合における、図８に示された位相比較器の動作を示す波形図である。
【図１１】図５に示された状態検出回路の構成を示す回路図である。
【図１２】図５に示された状態判定回路の構成を示す回路図である。
【符号の説明】
１ 入力バッファ
２，４ 分周器
３，７ ＤＬＬ（Delayed Locked Loop）アレイ
５ 出力バッファ
６ ダミー回路
８ 位相比較器
１０ ディレイ調整回路
２０ 状態判定回路
２２ 状態検出回路
３１ 切り替え部
４０ 遅延回路
４１〜４９，ＩＮＶ１〜ＩＮＶｎ インバータ
８０〜８５ ＮＡＮＤ回路
ＳＷ１〜ＳＷｎ スイッチ
ＮＴ１〜ＮＴ７ ＮチャネルＭＯＳトランジスタ
ＰＴ１〜ＰＴ８ ＰチャネルＭＯＳトランジスタ
ＧＴ１，ＧＴ２ ゲート
ＮＯＲ１、ＮＯＲ２ ＮＯＲ回路
ＭＣ１，ＭＣ２ ＭＯＳキャパシタ
ＮＡ，ＮＢ，ＮＣ，ＮＤ ノード
Ｎｖ 電源ノード
Ｎｇ 接地ノード
【発明の属する技術分野】
本発明は、半導体集積回路において伝送される信号の遅延時間を調整する遅延時間調整回路と遅延時間調整方法に関するものである。
【０００２】
【従来の技術】
従来より、ＤＤＲ（Double Data Rate）−ＳＤＲＡＭ等のように高速動作が要求され、ＤＬＬ（Delayed Locked Loop）回路（ＤＬＬアレイ）が搭載された半導体集積回路においては、クロック信号の位相を調整するための遅延時間調整回路が備えられている。
【０００３】
図１は、従来の上記遅延時間調整回路の構成を示す図である。図１に示されるように、この遅延時間調整回路は入力バッファ１と、出力バッファ５と、分周器２，４と、ＤＬＬアレイ３と、ダミー回路６と、位相比較器８と、ディレイ調整回路１０とを備える。
【０００４】
ここで、入力バッファ１はクロック信号を入力して、信号Ｃｉｎを出力する。また、分周器２及びＤＬＬアレイ３は入力バッファ１に接続され、分周器４及び出力バッファ５はＤＬＬアレイ３の出力端に接続される。ここで、分周器２はターゲットクロック信号tclkを出力し、ＤＬＬアレイ３は信号Ｃｏｕｔを出力し、出力バッファ５はＤＬＬアレイ３により遅延されたクロック信号を出力する。さらに、上記分周器２と分周器４の分周率は同率とされる。
【０００５】
また、ダミー回路６は分周器４に接続され、遅延クロックdclkを出力する。そして、位相比較器８は分周器２及びダミー回路６の出力端に接続され、供給されたターゲットクロック信号tclk及び帰還した遅延クロックdclkに応じて、結果を示す信号outをディレイ調整器１０へフィードバックする。また、ディレイ調整回路１０の出力端はＤＬＬアレイ３に接続され、ディレイ調整回路１０からＤＬＬアレイ３へ制御信号ＣＳが供給される。
【０００６】
図２は、図１に示されたＤＬＬアレイ３の構成を示す回路図である。図２に示されるように、ＤＬＬアレイ３は並列接続された複数のスイッチＳＷ１〜ＳＷｎを含む切り替え部３１と、各スイッチＳＷ１〜ＳＷｎに対応するよう設けられたインバータＩＮＶ１〜ＩＮＶｎとを含む。ここで、切り替え部３１に含まれた各スイッチＳＷ１〜ＳＷｎの切り替えは、ディレイ調整回路１０から供給される制御信号ＣＳにより制御される。なお、上記インバータＩＮＶ１〜ＩＮＶｎのそれぞれにおいては、信号が時間ｔｄだけ遅延される。
【０００７】
上記の回路においては、入力バッファ１における遅延時間をｄ１、出力バッファ５における遅延時間をｄ２とすると、ダミー回路６の遅延時間は（ｄ１＋ｄ２）とされる。また、ＤＬＬアレイ３の遅延時間をｄ３とすると、入力バッファ１に入力されたクロック信号が出力バッファ５から出力されるまでの遅延時間は（ｄ１＋ｄ２＋ｄ３）となる。
【０００８】
さらに、分周器２，４の遅延時間をｄ４とすると、入力バッファ１に入力されたクロック信号がターゲットクロック信号tclkとして位相比較器８に入力されるまでの遅延時間は（ｄ１＋ｄ４）となり、入力バッファ１に入力されたクロック信号が遅延クロック信号dclkとして位相比較器８に入力されるまでの遅延時間は（ｄ１＋ｄ３＋ｄ４＋（ｄ１＋ｄ２））となる。
【０００９】
従って、ターゲットクロック信号tclkと遅延クロック信号dclkにおける遅延時間の差は（ｄ１＋ｄ２＋ｄ３）となるため、該差は入力バッファ１に入力されたクロック信号が出力バッファ５から出力されるまでの遅延時間と一致する。これより、入力バッファ１に入力されるクロック信号と、出力バッファ５から出力されるクロック信号との位相を揃えるために、ターゲットクロック信号tclkと遅延クロック信号dclkにおける遅延時間の差（ｄ１＋ｄ２＋ｄ３）が該クロック信号におけるｎ（ｎは１又は２、あるいは他の自然数）個のクロック分の時間に相当するよう、ディレイ調整回路１０によってＤＬＬアレイ３での遅延時間が調整される。
【００１０】
以下において、図３及び図４の波形図を参照しつつ、図１に示された従来の遅延時間調整回路の動作を説明する。まず、図３（ａ）に示された信号Ｃｉｎは、図３（ｂ）に示されるように、分周器２によって４分周され、ターゲットクロック信号tclkとして位相比較器８に供給される。一方、ＤＬＬアレイ３においては信号Ｃｉｎが所定時間遅延され、図３（ｃ）に示された信号Ｃｏｕｔが生成される。そして、この信号Ｃｏｕｔは分周器４により４分周され、図３（ｄ）に示されるモニタクロック信号mclkが生成される。
【００１１】
ここで、分周器２，４の構成は同じものとされるため、分周器２から出力されたターゲットクロック信号tclkに対する分周器４から出力されたモニタクロック信号mclkの遅延時間ＶＤは、ＤＬＬアレイ３における遅延時間を意味する。そしてここでは、ＤＬＬアレイ３の可変遅延段は、遅延時間を最小とする最小段とされるものとする。
【００１２】
また、モニタクロック信号mclkはダミー回路６において周波数によらず固定時間ＦＤだけ遅延され、図３（ｅ）に示される遅延クロック信号dclkが生成される。そして、この遅延クロック信号dclkと上記ターゲットクロック信号tclkは、位相比較器８において相互の位相が比較され、時間ＴＤ分だけ遅延クロック信号dclkの位相が進んでいることが判定される。このとき位相比較器８は、遅延クロック信号dclkの位相が時間ＴＤ分だけ進んでいることを示す信号outを、ディレイ調整回路１０へ供給する。
【００１３】
そして、ディレイ調整回路１０は信号outに応じた制御信号ＣＳをＤＬＬアレイ３に供給し、ＤＬＬアレイ３における遅延時間が時間ＴＤだけ延長される。以上のような動作により、遅延クロック信号dclkの位相がターゲットクロック信号tclkの位相に揃えられる。
【００１４】
次に、半導体集積回路における動作の高速化の要求に応じて、入力バッファ１へより高い周波数を有するクロック信号が入力される場合の動作を、図４を参照しつつ説明する。まずこの場合には、分周器２及びＤＬＬアレイ３に供給される信号Ｃｉｎの周波数は、図４（ａ）に示されるように、図３（ａ）に示された信号Ｃｉｎの周波数より高いものとなる。そしてこの信号Ｃｉｎは、上記と同様に分周器２によって４分周され、図４（ｂ）に示されるターゲットクロック信号tclkとして位相比較器８に供給される。一方、ＤＬＬアレイ３においては信号Ｃｉｎが所定時間遅延され、図４（ｃ）に示された信号Ｃｏｕｔが生成される。そして、この信号Ｃｏｕｔは分周器４により４分周され、図４（ｄ）に示されるモニタクロック信号mclkが生成される。
【００１５】
ここで分周器２，４の構成は、上記のように同じものとされるため、分周器２から出力されたターゲットクロック信号tclkに対する分周器４から出力されたモニタクロック信号mclkの遅延時間ＶＤは、ＤＬＬアレイ３における遅延時間を意味する。そしてここでは、ＤＬＬアレイ３の可変遅延段は、遅延時間を最小とする最小段とされるものとする。
【００１６】
また、モニタクロック信号mclkはダミー回路６において周波数によらず固定時間ＦＤだけ遅延され、図４（ｅ）に示される遅延クロック信号dclkが生成される。そして、この遅延クロック信号dclkと上記ターゲットクロック信号tclkは、位相比較器８において相互の位相が比較される。
【００１７】
しかしながら、図４（ｂ）と図４（ｅ）に示されるように、信号Ｃｉｎの周波数が高い場合には、ＤＬＬアレイ３における最小段の遅延時間ＶＤとダミー回路６において遅延される周波数に依存しない固定時間ＦＤとの和により、遅延クロック信号dclkの位相がターゲットクロック信号tclkの位相より遅れることが生じ得る。
【００１８】
このような場合には、既に遅延クロック信号dclkの位相がターゲットクロック信号tclkの位相より遅れているため、ターゲットクロック信号tclkの一番目のクロックを基準として遅延クロック信号dclkの位相をターゲットクロック信号tclkの位相に合わせるようにＤＬＬアレイ３における遅延時間を調整することはできないという問題がある。なお、このような場合はいわゆるアンダーフロー状態と呼ばれている。
【００１９】
【発明が解決しようとする課題】
本発明は、上述の問題を解消するためになされたもので、周波数が高い場合においても信号の遅延時間を容易に調整することができる遅延時間調整回路と遅延時間調整方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
【００２１】
上記の目的は、入力された第一の周期信号と出力される第二の周期信号の位相比較に基づいて、前記第一の周期信号と前記第二の周期信号の位相を揃えるように第一の周期信号の遅延時間を調整する方法であって、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における所定の立ち上がりエッジの位相に対して遅れているときには、第二の周期信号における所定の立ち上がりエッジが、第二の周期信号における所定の立ち上がりエッジより位相が遅れていると共に第二の周期信号における所定の立ち上がりエッジとの位相差が最小である第一の周期信号における立ち上がりエッジと一致するよう、位相調整開始時は第二の周期信号が遅れるように遅延時間を調整することを特徴とする遅延時間調整方法を提供することにより達成される。このような手段によれば、第二の周期信号における所定の立ち上がりエッジが、初期状態において、第一の周期信号における所定の立ち上がりエッジに対し位相が遅れている場合でも、第二の周期信号と第一の周期信号の位相を容易に揃えることができる。
【００２２】
また、本発明の目的は、入力された第一の周期信号と出力される第二の周期信号の位相比較に基づいて、第一の周期信号と第二の周期信号の位相を揃えるように第一の周期信号の遅延時間を調整する方法であって、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における第一の立ち上がりエッジの位相に対して遅れているか否かを判断する第一のステップと、第一のステップにおいて、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における第一の立ち上がりエッジの位相に対して遅れていると判断されたときには、第二の周期信号における所定の立ち上がりエッジの位相と第一の周期信号において第一の立ち上がりエッジより一周期遅れた第二の立ち上がりエッジの位相とが一致するよう、位相調整開始時は第二の周期信号の位相を遅らせる第二のステップとを有することを特徴とする遅延時間調整方法を提供することにより達成される。
【００２３】
このような手段によれば、第一の周期信号の周波数が高くなり、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における第一の立ち上がりエッジの位相に対して遅れる場合でも、第二の周期信号の位相を第一の周期信号の位相に容易に揃えることができる。
【００２４】
また、本発明の目的は、入力信号と出力信号の位相が一致するように入力信号の遅延時間を調整する遅延時間調整回路であって、入力信号と出力信号の位相差がＮ周期（Ｎは０以外の整数）となるまで出力信号の位相を遅らせる遅延手段を備えたことを特徴とする遅延時間調整回路を提供することにより達成される。このような手段によれば、入力信号と出力信号の位相をそろえるために、遅延手段において出力信号の位相を遅らせる際の自由度を高めることができる。
【００２５】
また、本発明の目的は、入力された第一の周期信号と出力される第二の周期信号の位相比較に基づいて、第一の周期信号と第二の周期信号の位相を揃えるように第一の周期信号の遅延時間を調整する遅延時間調整回路であって、第二の周期信号における所定の立ち上がりエッジの位相が、前記第一の周期信号における第一の立ち上がりエッジの位相に対して遅れているか否かを判断する判断手段と、前記判断手段により第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における所定の立ち上がりエッジの位相に対して遅れていると判断されたときには、第二の周期信号における所定の立ち上がりエッジが、第二の周期信号における所定の立ち上がりエッジより位相が遅れていると共に第二の周期信号における所定の立ち上がりエッジとの位相差が最小である第一の周期信号における立ち上がりエッジと一致するよう、位相調整開始時は前記の周期信号の位相が遅れるように遅延時間を調整する遅延手段を備えたことを特徴とする遅延時間調整回路を提供することにより達成される。このような手段によれば、第二の周期信号における所定の立ち上がりエッジが、初期状態において、第一の周期信号における所定の立ち上がりエッジに対し位相が遅れている場合でも、遅延手段において遅延時間を調整することにより第二の周期信号と第一の周期信号の位相を容易に揃えることができる。
【００２６】
また、本発明の目的は、入力された第一の周期信号と出力される第二の周期信号の位相比較に基づいて、前記第一の周期信号と前記第二の周期信号の位相を揃えるように第一の周期信号の遅延時間を調整する遅延時間調整回路であって、第一の周期信号を遅延させて第二の周期信号を生成する遅延手段と、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における第一の立ち上がりエッジの位相に対して遅れているか否かを検出する位相状態検出手段と、位相状態検出手段により、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における第一の立ち上がりエッジの位相に対して遅れていることが検出されたときには、第二の周期信号における所定の立ち上がりエッジの位相と第一の周期信号において第一の立ち上がりエッジより一周期遅れた第二の立ち上がりエッジの位相とが一致するまで、位相調整開始時は第二の周期信号の位相を遅らせるよう遅延手段を制御する調整手段とを備えたことを特徴とする遅延時間調整回路を提供することにより達成される。このような手段によれば、第一の周期信号の周波数が高くなり、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における第一の立ち上がりエッジの位相に対して遅れる場合でも、調整手段が遅延手段を制御することにより第二の周期信号の位相を第一の周期信号の位相に容易に揃えることができる。
【００２７】
ここで、調整手段は、第二の周期信号における所定の立ち上がりエッジの位相と第一の周期信号における第二の立ち上がりエッジの位相とが一致した後は、第二の周期信号における所定の立ち上がりエッジの位相と第一の周期信号における第二の立ち上がりエッジの位相が許容範囲内で常時一致するよう遅延手段を制御するものとすることができる。このような手段によれば、第一の周期信号と位相が揃った第二の周期信号を安定して外部へ出力することができる。
【００２８】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照しつつ詳しく説明する。なお、図中同一符号は、同一又は相当部分を示す。
【００２９】
図５は、本発明の実施の形態に係る遅延時間調整回路の構成を示す図である。図５に示されるように、本発明の実施の形態に係る遅延時間調整回路は、入力バッファ１と、出力バッファ５と、分周器２，４と、ＤＬＬアレイ７と、ダミー回路６と、位相比較器８と、ディレイ調整回路２４と、状態判定回路２０と、状態検出回路２２とを備える。
【００３０】
なお、上記分周器２は信号の位相を調整する際に用いられる基準（ターゲット）を決定する要素であり、分周器４は該位相の調整を図る頻度を決定する要素であると考えることができる。
【００３１】
また、入力バッファ１はクロック信号を入力する。また、分周器２及びＤＬＬアレイ７は入力バッファ１に接続され、分周器４及び出力バッファ５はＤＬＬアレイ７の出力端に接続される。ここで、分周器２はターゲットクロック信号tclkを出力する。また、ダミー回路６は分周器４に接続され、遅延クロックdclkを出力する。そして、位相比較器８は分周器２及びダミー回路６の出力端に接続され、位相比較の結果を示す信号outを状態判定回路２０と状態検出回路２２に供給する。
【００３２】
また、状態検出回路２２はさらに、ＤＬＬアレイ７による位相比較動作を開始する時にハイレベルに活性化されるパワーオンリセット信号reszを受けて、状態検出結果信号fstzを状態判定回路２０へ供給する。そして、状態判定回路２０はディレイ調整回路２４へ比較結果信号upzを供給する。また、ディレイ調整回路２４の出力端はＤＬＬアレイ７に接続され、ディレイ調整回路２４からＤＬＬアレイ７へ制御信号ＣＳが供給される。ここで、分周器２，４における分周率は例えば４とされる。なお、図５に示された遅延時間調整回路においては、後述するようにＤＬＬアレイ７に含まれる遅延段数（インバータＩＮＶ１〜ＩＮＶｎ）は従来より少なくて足りることとなる。
【００３３】
以下において、上記遅延時間調整回路の動作を図６及び図７の波形図を参照して説明する。まず、上記より図６（ａ）に示された信号Ｃｉｎは、図６（ｂ）に示されるように、分周器２によって４分周され、ターゲットクロック信号tclkとして位相比較器８に供給される。一方、ＤＬＬアレイ７においては信号Ｃｉｎが所定時間遅延され、図６（ｃ）に示された信号Ｃｏｕｔが生成される。そして、この信号Ｃｏｕｔは分周器４により４分周され、図６（ｄ）に示されるモニタクロック信号mclkが生成される。
【００３４】
ここで、分周器２，４の構成は同じものとされるため、分周器２から出力されたターゲットクロック信号tclkに対する分周器４から出力されたモニタクロック信号mclkの遅延時間ＶＤは、ＤＬＬアレイ７における遅延時間を意味する。そしてここでは、ＤＬＬアレイ７の可変遅延段は、遅延時間を最小とする最小段とされるものとする。
【００３５】
また、モニタクロック信号mclkはダミー回路６において周波数によらず固定時間ＦＤだけ遅延され、図３（ｅ）に示される遅延クロック信号dclkが生成される。そして、この遅延クロック信号dclkと上記ターゲットクロック信号tclkは、位相比較器８において相互の位相が比較され、時間ＴＤ分だけ遅延クロック信号dclkの位相が進んでいることが判定される。このとき位相比較器８は、遅延クロック信号dclkの位相が時間ＴＤ分だけ進んでいることを示す信号outを、状態判定回路２０及び状態検出回路２２へ供給する。
【００３６】
そしてこのとき、状態検出回路２２は、後に詳しく記すように、ＤＬＬアレイ７による遅延時間調整動作の開始時にハイレベルとされたパワーオンリセット信号reszを受けてハイレベルの状態検出結果信号fstzを状態判定回路２０へ供給する。これにより、状態判定回路２０は、後述するように、ハイレベルの比較結果信号upzをディレイ調整回路２４へ供給することとなる。
【００３７】
そして、ディレイ調整回路１０は供給されたハイレベルの比較結果信号upzに応じた制御信号ＣＳをＤＬＬアレイ７に供給し、ＤＬＬアレイ７における遅延時間が時間ＴＤだけ延長される。以上のような動作によって、遅延クロック信号dclkとして図６（ｆ）に示された信号Ｌｏｎが生成されることにより、遅延クロック信号dclkの位相がターゲットクロック信号tclkの位相に揃えられロックオンされる。なおロックオンとは、遅延クロック信号dclkとターゲットクロック信号tclkとの位相を、許容範囲内で常時一致させることをいう。またここで、許容範囲とは、例えば、該遅延時間調整回路が搭載される半導体集積回路のスペックにおいて、正常動作を保証する動作周波数のマージンをいう。
【００３８】
次に、半導体集積回路における動作の高速化の要求に応じて、入力バッファ１へより高い周波数を有するクロック信号が入力される場合の動作を、図７を参照しつつ説明する。まずこの場合には、分周器２及びＤＬＬアレイ７に供給される信号Ｃｉｎの周波数は、図７（ａ）に示されるように、図６（ａ）に示された信号Ｃｉｎの周波数より高いものとなる。そしてこの信号Ｃｉｎは、上記と同様に分周器２によって４分周され、図７（ｂ）に示されるターゲットクロック信号tclkとして位相比較器８に供給される。
【００３９】
一方、ＤＬＬアレイ７においては信号Ｃｉｎが所定時間遅延され、図７（ｃ）に示された信号Ｃｏｕｔが生成される。そして、この信号Ｃｏｕｔは分周器４により４分周され、図７（ｄ）に示されるモニタクロック信号mclkが生成される。
【００４０】
ここで分周器２，４の構成は、上記のように同じものとされるため、分周器２から出力されたターゲットクロック信号tclkに対する分周器４から出力されたモニタクロック信号mclkの遅延時間ＶＤは、ＤＬＬアレイ７における遅延時間を意味する。そしてここでは、ＤＬＬアレイ７の可変遅延段は、遅延時間を最小とする最小段とされるものとする。
【００４１】
また、モニタクロック信号mclkはダミー回路６において周波数によらず固定時間ＦＤだけ遅延され、図７（ｅ）に示される遅延クロック信号dclkが生成される。そして、この遅延クロック信号dclkと上記ターゲットクロック信号tclkは、位相比較器８において相互の位相が比較される。
【００４２】
しかしながら、図７（ｂ）と図７（ｅ）に示されるように、信号Ｃｉｎの周波数が高い場合には、ＤＬＬアレイ７における最小段の遅延時間ＶＤとダミー回路６において遅延される周波数に依存しない固定時間ＦＤとの和により、遅延クロック信号dclkの位相がターゲットクロック信号tclkの位相より遅れることが生じ得る。
【００４３】
このような場合には、既に遅延クロック信号dclkの位相がターゲットクロック信号tclkの位相より遅れているため、ターゲットクロック信号tclkの最初の立ち上がり（ロウレベルからハイレベルへの遷移を指称し、「立ち上がりエッジ」とも呼ばれる）を基準として遅延クロック信号dclkの位相をターゲットクロック信号tclkの位相に合わせるようにＤＬＬアレイ７における遅延時間を調整することはできない。
【００４４】
このとき、図５に示された状態検出回路２２は、位相比較器８における比較結果によらず、供給されたパワーオンリセット信号reszに応じて、上記と同様にハイレベルの状態検出結果信号fstzを状態判定回路２０へ供給するため、ディレイ調整回路２４は、状態判定回路２０よりハイレベルの比較結果信号upzを供給されることとなる。なお、状態検出回路２２と状態判定回路２０については、後に詳しく説明する。
【００４５】
従って、ディレイ調整回路２４は供給されたハイレベルの比較結果信号upzに応じた制御信号ＣＳをＤＬＬアレイ７に供給し、ＤＬＬアレイ７における遅延時間が延長される。
【００４６】
ここで、上記のような位相比較動作とその結果による遅延時間の延長が繰り返されることにより、さらに時間ＡＤを超えた長い時間遅延され、遅延クロック信号dclkの最初のクロック（立ち上がり）がターゲットクロック信号tclkの二番目のクロック（立ち上がり）より遅れることとなると、位相比較器８からはロウレベルの信号outが状態検出回路２２へ供給される。これにより、状態検出回路２２はロウレベルの状態検出結果信号fstzを状態判定回路２０へ供給するため、状態判定回路２０が活性化され、位相比較器８における比較結果がそのままロウレベルの比較結果信号upzとして、ディレイ調整回路２４へ供給される。
【００４７】
このようにして、ディレイ調整回路２４は供給された上記比較結果信号upzに応じた制御信号ＣＳをＤＬＬアレイ７に供給し、ＤＬＬアレイ７における遅延時間が短縮される。その結果、図７（ｆ）に示されるように、最初のクロック（立ち上がり）がターゲットクロック信号tclkの二番目のクロック（立ち上がり）と揃うように位相が調整された信号Ｌｏｎが、遅延クロック信号dclkとして生成され、ロックオンされる。
【００４８】
以下において、図５に示された位相比較器８について、詳しく説明する。図８に示されるように、位相比較器８はＮＡＮＤ回路８０〜８５を含み、ターゲットクロック信号tclkがＮＡＮＤ回路８１，８２へ供給され、遅延クロック信号dclkがＮＡＮＤ回路８３へ供給される。そして、ＮＡＮＤ回路８４の出力端から信号outが出力される。
【００４９】
図９は、遅延クロック信号dclkの最初のクロックがターゲットクロック信号tclkの一番目のクロックより遅れている場合の上記位相比較器８の動作を示す波形図である。なお、図９においては、遅延クロック信号dclkとターゲットクロック信号tclk及び信号outの他に、図９（ｃ）から図９（ｆ）において、それぞれＮＡＮＤ回路８０〜８３の出力ノードＮＡ，ＮＢ，ＮＣ，ＮＤにおける電位変動が示されている。
【００５０】
ここで、図９に示されるように、遅延クロック信号dclkの最初のクロックがターゲットクロック信号tclkの一番目のクロックより遅れている場合には、ターゲットクロック信号tclkのいわゆる立ち上がり時刻ＴＡ以前においては、ＮＡＮＤ回路８４，８５によりハイレベル又はロウレベルの信号outがラッチされる。そして、時刻ＴＡにおいてターゲットクロック信号tclkがハイレベルとなると、ノードＮＢの電位がロウレベルに下がり、その結果として信号outがロウレベルに固定される。このようにして、位相比較器８はロウレベルの信号outを状態検出回路２２及び状態判定回路２０に供給することにより、遅延クロック信号の最初のクロックがターゲットクロック信号の一番目のクロックに対して遅れているという判定結果（decrease）を伝達する。
【００５１】
同様に、図１０は、遅延クロック信号dclkの最初のクロックがターゲットクロック信号tclkの一番目のクロックより進んでいる場合の上記位相比較器８の動作を示す波形図である。なお、図１０においても、遅延クロック信号dclkとターゲットクロック信号tclk及び信号outの他に、図１０（ｃ）から図１０（ｆ）において、それぞれＮＡＮＤ回路８０〜８３の出力ノードＮＡ，ＮＢ，ＮＣ，ＮＤにおける電位変動が示されている。
【００５２】
ここで、図１０に示されるように、遅延クロック信号dclkの最初のクロックがターゲットクロック信号tclkの一番目のクロックより進んでいる場合には、ターゲットクロック信号tclkのいわゆる立ち上がり時刻ＴＡ以前においては、ＮＡＮＤ回路８４，８５によりハイレベル又はロウレベルの信号outがラッチされる。そして、時刻ＴＡにおいてターゲットクロック信号tclkがハイレベルとなると、ノードＮＡの電位がロウレベルに下がり、その結果として信号outがハイレベルに固定される。このようにして、位相比較器８はハイレベルの信号outを状態検出回路２２及び状態判定回路２０に供給することにより、遅延クロック信号dclkの最初のクロックがターゲットクロック信号tclkの一番目のクロックに対して進んでいるという判定結果（decrease）を伝達する。
次に、図５に示された状態検出回路２２について詳しく説明する。図１１は、図５に示された状態検出回路２２の構成を示す回路図である。図１１に示されるように状態検出回路２２は、遅延回路４０と、インバータ４１〜４５と、ＮＯＲ回路ＮＯＲ１と、ゲートＧＴ１，ＧＴ２と、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ７と、ＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ８とを備える。そして、遅延回路４０は直列接続されたインバータ４６〜４８と、ＭＯＳキャパシタＭＣ１，ＭＣ２とを含む。
【００５３】
ここで、図１１に示されるように、位相比較器８から供給された信号outはＮＯＲ回路ＮＯＲ１及び遅延回路４０へ供給される。従って、ＮＯＲ回路ＮＯＲ１には、信号outと該信号outが遅延回路４０により所定時間遅延された信号とが入力される。また、本実施の形態に係る遅延時間調整回路の電源が投入された時に、ロウレベルからハイレベルへ遷移するパワーオンリセット信号reszが、インバータ４２の入力端とＮチャネルＭＯＳトランジスタＮＴ１のゲートに供給される。また、上記ＮチャネルＭＯＳトランジスタＮＴ１のソースは接地ノードＮｇに接続され、ドレインはインバータ４５を介して状態検出回路２２の出力ノードＮｏｕｔに接続される。
【００５４】
また、インバータ４３，４４間及びインバータ４４，４５間にそれぞれ接続されたゲートＧＴ１，ＧＴ２は、共にＮＯＲ回路１の出力信号に応じて開閉される。
【００５５】
次に、状態検出回路２２の動作を説明する。まず、電源投入時においてＮチャネルＭＯＳトランジスタＮＴ１のゲートにハイレベルのパワーオンリセット信号reszが供給されるため、ＮチャネルＭＯＳトランジスタＮＴ１がオンし、インバータ４５へ接地ノードＮｇより接地電圧が供給される。これにより、ロウレベルの信号がインバータ４５により反転され、状態検出回路２２の出力ノードＮｏｕｔへはハイレベルの状態検出結果信号fstzが供給される。
【００５６】
なおこのとき、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２のゲートにはインバータ４２よりロウレベルの信号が供給されるため、両ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２はオンする。これより、インバータ４３，４４には電源ノードＮｖから電源電圧ｖｃｃが供給されるため、ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ５のゲートへはロウレベルの信号が供給され、両ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ５はオフされる。
【００５７】
以上より、初期状態においては、状態検出回路２２は不活性化され、ハイレベルに固定された状態検出結果信号fstzを出力する。ここで、位相比較器８から供給される信号outがハイレベルからロウレベルに変化したとすると、ＮＯＲ回路ＮＯＲ１の一方の入力端にはロウレベルの信号が入力されるが、該ロウレベルの信号outが遅延回路４０を伝送する間は、ＮＯＲ回路ＮＯＲ１の他方の入力端には依然としてロウレベルの信号outが供給される。従って、この間においてはＮＯＲ回路ＮＯＲ１からはハイレベルの信号が出力される。
【００５８】
これにより、ゲートＧＴ１，ＧＴ２はオープン状態とされるため、ロウレベルを有したインバータ４３の出力信号がゲートＧＴ１を介してインバータ４４へ伝送される。そしてさらに、インバータ４４はハイレベルを有した出力信号をゲートＧＴ２を介してインバータ４５へ伝送する。従って、この場合にはインバータ４５から出力ノードＮｏｕｔへロウレベルを有した信号が供給される。
【００５９】
以上より、位相比較器８より供給される信号outがハイレベルからロウレベルへ遷移したときにおいてのみ、状態検出回路２２はロウレベルの状態検出結果信号fstzを出力することとなる。
【００６０】
次に、図５に示された状態判定回路２０について詳しく説明する。図１２は、図５に示された状態判定回路２０の構成を示す回路図である。図１２に示されるように、状態判定回路２０はＮＯＲ回路ＮＯＲ２と、該ＮＯＲ回路ＮＯＲ２に接続されたインバータ４９とを含む。ここで、ＮＯＲ回路ＮＯＲ２の二つの入力端には、位相比較器８から供給される信号outと、状態検出回路２２から供給される状態検出結果信号fstzとが入力される。そして、インバータ４９の出力端から比較結果信号upzがディレイ調整回路２４へ供給される。
【００６１】
次に、上記状態判定回路２０の動作を説明する。まず初期状態においては、上記のように、ハイレベルを有する状態検出結果信号fstzがＮＯＲ回路ＮＯＲ２に供給されるため、インバータ４９へは信号outの論理レベルによらず常にロウレベルの信号が供給される。従って、インバータ４９からはハイレベルの比較結果信号upzがディレイ調整回路２４へ出力される。なお、上記のようにディレイ調整回路２４は、ハイレベルの比較結果信号upzが供給された場合には、ＤＬＬアレイ７での遅延時間を増大させるようＤＬＬアレイ７の切り替え部３１を制御し、ロウレベルの比較結果信号upzが供給された場合には、ＤＬＬアレイ７での遅延時間を短縮するようＤＬＬアレイ７の切り替え部３１を制御する。
【００６２】
ここで、状態判定回路２０は、状態検出回路２２からロウレベルの状態検出結果信号fstzが供給されるまで、ハイレベルの比較結果信号upzをディレイ調整回路２４へ出力する。そして、状態判定回路２０は、状態検出回路２２からロウレベルの状態検出結果信号fstzが供給されたとき、ＮＯＲ回路ＮＯＲ２が活性化されるため、位相比較器８から供給された信号outと同じ論理レベルの信号を比較結果信号upzとしてディレイ調整回路２４へ供給する。
【００６３】
以上より、本実施の形態に係る遅延時間調整回路によれば、初期状態において遅延クロック信号dclkの最初のクロックがターゲットクロック信号tclkの一番目のクロックより進んでいる場合には、遅延クロック信号dclkの最初の立ち上がりがターゲットクロック信号tclkの一番目の立ち上がりに揃うように、遅延クロック信号dclkがさらに遅延される。
【００６４】
そして、クロック信号の周波数が高くなり、ＤＬＬアレイ７が最小段の時でさえも遅延クロック信号dclkの最初のクロックがターゲットクロック信号tclkの一番目のクロックより遅れている場合には、遅延クロック信号dclkの最初の立ち上がりがターゲットクロック信号tclkの二番目の立ち上がりに揃うように、遅延クロック信号dclkがさらに遅延される。
【００６５】
従って、従来のアンダーフロー状態を回避して、クロック周波数が高周波化したときにおいても容易にクロック信号の位相調整ができるため、半導体集積回路の動作周波数帯域を拡大することができる。
【００６６】
【発明の効果】
【００６７】
上述の如く、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における所定の立ち上がりエッジの位相に対して遅れているときには、第二の周期信号における所定の立ち上がりエッジが、第二の周期信号における所定の立ち上がりエッジより位相が遅れていると共に第二の周期信号における所定の立ち上がりエッジとの位相差が最小である第一の周期信号における立ち上がりエッジと一致するよう遅延時間を調整すれば、第二の周期信号における所定の立ち上がりエッジが、初期状態において、第一の周期信号における所定の立ち上がりエッジに対し位相が遅れている場合でも、第二の周期信号と第一の周期信号の位相を容易に揃えることができるため、第一の周期信号が高周波数化した場合であっても、所望の位相調整が不可能となるいわゆるアンダーフロー状態を回避し、汎用性及び動作の信頼性を高めることができる。
【００６８】
また、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における第一の立ち上がりエッジの位相に対して遅れていると判断されたときには、第二の周期信号における所定の立ち上がりエッジの位相と第一の周期信号において第一の立ち上がりエッジより一周期遅れた第二の立ち上がりエッジの位相とが一致するよう、位相調整開始時は第二の周期信号の位相を遅らせることとすれば、第一の周期信号の周波数が高くなり、第二の周期信号における所定の立ち上がりエッジの位相が、第一の周期信号における第一の立ち上がりエッジの位相に対して遅れる場合でも、第二の周期信号の位相を第一の周期信号の位相に容易に揃えることができるため、汎用性及び動作の信頼性を高めることができる。
【００６９】
また、第二の周期信号における所定の立ち上がりエッジの位相と第一の周期信号における第二の立ち上がりエッジの位相とが一致した後は、第二の周期信号における所定の立ち上がりエッジの位相と第一の周期信号における第二の立ち上がりエッジの位相が許容範囲内で常時一致するよう上記遅延時間を制御すれば、第一の周期信号と位相が揃った第二の周期信号を安定して外部へ出力することができるため、動作の信頼性を高めることができる。
【図面の簡単な説明】
【図１】従来の遅延時間調整回路の構成を示す図である。
【図２】図１に示されたＤＬＬ（Delayed Locked Loop）アレイの構成を示す回路図である。
【図３】図１に示された従来の遅延時間調整回路の動作を示す第一の波形図である。
【図４】図１に示された従来の遅延時間調整回路の動作を示す第二の波形図である。
【図５】本発明の実施の形態に係る遅延時間調整回路の構成を示す図である。
【図６】図５に示された遅延時間調整回路の動作を示す第一の波形図である。
【図７】図５に示された遅延時間調整回路の動作を示す第二の波形図である。
【図８】図５に示された位相比較器の構成を示す回路図である。
【図９】遅延クロック信号の最初のクロックがターゲットクロック信号の一番目のクロックより遅れている場合における、図８に示された位相比較器の動作を示す波形図である。
【図１０】遅延クロック信号の最初のクロックがターゲットクロック信号の一番目のクロックより進んでいる場合における、図８に示された位相比較器の動作を示す波形図である。
【図１１】図５に示された状態検出回路の構成を示す回路図である。
【図１２】図５に示された状態判定回路の構成を示す回路図である。
【符号の説明】
１ 入力バッファ
２，４ 分周器
３，７ ＤＬＬ（Delayed Locked Loop）アレイ
５ 出力バッファ
６ ダミー回路
８ 位相比較器
１０ ディレイ調整回路
２０ 状態判定回路
２２ 状態検出回路
３１ 切り替え部
４０ 遅延回路
４１〜４９，ＩＮＶ１〜ＩＮＶｎ インバータ
８０〜８５ ＮＡＮＤ回路
ＳＷ１〜ＳＷｎ スイッチ
ＮＴ１〜ＮＴ７ ＮチャネルＭＯＳトランジスタ
ＰＴ１〜ＰＴ８ ＰチャネルＭＯＳトランジスタ
ＧＴ１，ＧＴ２ ゲート
ＮＯＲ１、ＮＯＲ２ ＮＯＲ回路
ＭＣ１，ＭＣ２ ＭＯＳキャパシタ
ＮＡ，ＮＢ，ＮＣ，ＮＤ ノード
Ｎｖ 電源ノード
Ｎｇ 接地ノード
Claims (5)
- 入力された第一の周期信号と出力される第二の周期信号の位相比較に基づいて、前記第一の周期信号と前記第二の周期信号の位相を揃えるように前記第一の周期信号の遅延時間を調整する方法であって、
前記第二の周期信号における所定の立ち上がりエッジの位相が、前記第一の周期信号における所定の立ち上がりエッジの位相に対して遅れているときには、前記第二の周期信号における所定の立ち上がりエッジが、前記第二の周期信号における所定の立ち上がりエッジより位相が遅れていると共に前記第二の周期信号における所定の立ち上がりエッジとの位相差が最小である前記第一の周期信号における立ち上がりエッジと一致するよう、位相調整開始時は前記第二の周期信号が遅れるように前記遅延時間を調整することを特徴とする遅延時間調整方法。 - 入力された第一の周期信号と出力される第二の周期信号の位相比較に基づいて、前記第一の周期信号と前記第二の周期信号の位相を揃えるように前記第一の周期信号の遅延時間を調整する方法であって、
前記第二の周期信号における所定の立ち上がりエッジの位相が、前記第一の周期信号における第一の立ち上がりエッジの位相に対して遅れているか否かを判断する第一のステップと、
前記第一のステップにおいて、前記第二の周期信号における前記所定の立ち上がりエッジの位相が、前記第一の周期信号における前記第一の立ち上がりエッジの位相に対して遅れていると判断されたときには、前記第二の周期信号における前記所定の立ち上がりエッジの位相と前記第一の周期信号において前記第一の立ち上がりエッジより一周期遅れた第二の立ち上がりエッジの位相とが一致するよう、位相調整開始時は前記第二の周期信号の位相を遅らせる第二のステップとを有することを特徴とする遅延時間調整方法。 - 入力された第一の周期信号と出力される第二の周期信号の位相比較に基づいて、前記第一の周期信号と前記第二の周期信号の位相を揃えるように前記第一の周期信号の遅延時間を調整する遅延時間調整回路であって、
前記第二の周期信号における所定の立ち上がりエッジの位相が、前記第一の周期信号における第一の立ち上がりエッジの位相に対して遅れているか否かを判断する判断手段と、
前記判断手段により前記第二の周期信号における所定の立ち上がりエッジの位相が、前記第一の周期信号における所定の立ち上がりエッジの位相に対して遅れていると判断されたときには、前記第二の周期信号における所定の立ち上がりエッジが、前記第二の周期信号における所定の立ち上がりエッジより位相が遅れていると共に前記第二の周期信号における所定の立ち上がりエッジとの位相差が最小である前記第一の周期信号における立ち上がりエッジと一致するよう、位相調整開始時は前記第二の周期信号の位相が遅れるように前記遅延時間を調整する遅延手段を備えたことを特徴とする遅延時間調整回路。 - 入力された第一の周期信号と出力される第二の周期信号の位相比較に基づいて、前記第一の周期信号と前記第二の周期信号の位相を揃えるように前記第一の周期信号の遅延時間を調整する遅延時間調整回路であって、
前記第一の周期信号を遅延させて前記第二の周期信号を生成する遅延手段と、
前記第二の周期信号における所定の立ち上がりエッジの位相が、前記第一の周期信号における第一の立ち上がりエッジの位相に対して遅れているか否かを検出する位相状態検出手段と、
前記位相状態検出手段により、前記第二の周期信号における前記所定の立ち上がりエッジの位相が、前記第一の周期信号における前記第一の立ち上がりエッジの位相に対して遅れていることが検出されたときには、前記第二の周期信号における前記所定の立ち上がりエッジの位相と前記第一の周期信号において前記第一の立ち上がりエッジより一周期遅れた第二の立ち上がりエッジの位相とが一致するまで、位相調整開始時は前記第二の周期信号の位相を遅らせるよう前記遅延手段を制御する調整手段とを備えたことを特徴とする遅延時間調整回路。 - 前記調整手段は、前記第二の周期信号における前記所定の立ち上がりエッジの位相と前記第一の周期信号における前記第二の立ち上がりエッジの位相とが一致した後は、前記第二の周期信号における前記所定の立ち上がりエッジの位相と前記第一の周期信号における前記第二の立ち上がりエッジの位相が許容範囲内で常時一致するよう前記遅延手段を制御する請求項４に記載の遅延時間調整回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000046225A JP4489231B2 (ja) | 2000-02-23 | 2000-02-23 | 遅延時間調整方法と遅延時間調整回路 |
| US09/777,897 US7106114B2 (en) | 2000-02-23 | 2001-02-07 | Delay time adjusting method of delaying a phase of an output signal until a phase difference between an input signal and the output signal becomes an integral number of periods other than zero |
| US11/395,130 US7667509B2 (en) | 2000-02-23 | 2006-04-03 | Delay time adjusting method of delaying a phase of an output signal until a phase difference between an input signal and the output signal becomes an integral number of periods other than zero |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000046225A JP4489231B2 (ja) | 2000-02-23 | 2000-02-23 | 遅延時間調整方法と遅延時間調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001237678A JP2001237678A (ja) | 2001-08-31 |
| JP4489231B2 true JP4489231B2 (ja) | 2010-06-23 |
Family
ID=18568689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000046225A Expired - Fee Related JP4489231B2 (ja) | 2000-02-23 | 2000-02-23 | 遅延時間調整方法と遅延時間調整回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7106114B2 (ja) |
| JP (1) | JP4489231B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100568343C (zh) * | 2001-08-31 | 2009-12-09 | 株式会社建伍 | 生成基音周期波形信号的装置和方法及处理语音信号的装置和方法 |
| KR100502408B1 (ko) * | 2002-06-21 | 2005-07-19 | 삼성전자주식회사 | 액티브 터미네이션을 내장한 메모리 장치의 파워-업시퀀스를 제어하는 메모리 시스템과 그 파워-업 및 초기화방법 |
| US6680874B1 (en) * | 2002-08-29 | 2004-01-20 | Micron Technology, Inc. | Delay lock loop circuit useful in a synchronous system and associated methods |
| US7373561B2 (en) * | 2002-10-29 | 2008-05-13 | Broadcom Corporation | Integrated packet bit error rate tester for 10G SERDES |
| US8385188B2 (en) | 2002-10-29 | 2013-02-26 | Broadcom Corporation | Multi-port, gigabit serdes transceiver capable of automatic fail switchover |
| US7430240B2 (en) * | 2003-10-29 | 2008-09-30 | Broadcom Corporation | Apparatus and method for automatic polarity swap in a communications system |
| US7355464B2 (en) * | 2005-05-09 | 2008-04-08 | Micron Technology, Inc. | Apparatus and method for controlling a delay- or phase-locked loop as a function of loop frequency |
| JP4448076B2 (ja) * | 2005-09-16 | 2010-04-07 | 富士通株式会社 | データ送受信回路のタイミング調整回路、ｌｓｉ及びデータ送受信システム |
| JP4905354B2 (ja) * | 2005-09-20 | 2012-03-28 | 富士通株式会社 | 電源電圧調整装置 |
| KR100807116B1 (ko) * | 2006-10-31 | 2008-02-26 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
| US8699514B2 (en) | 2007-01-12 | 2014-04-15 | Broadcom Corporation | Multi-rate MAC to PHY interface |
| US7592846B2 (en) * | 2007-02-16 | 2009-09-22 | Intersil Americas Inc. | Method for using digital PLL in a voltage regulator |
| JP2011060364A (ja) * | 2009-09-08 | 2011-03-24 | Elpida Memory Inc | クロック生成回路及びこれを備える半導体装置並びにデータ処理システム |
| CN102571041B (zh) * | 2010-12-22 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 检测电路延时和时序的方法及采用该方法校准延时的方法 |
| JP2012195834A (ja) * | 2011-03-17 | 2012-10-11 | Elpida Memory Inc | 半導体装置 |
| KR20120111282A (ko) * | 2011-03-31 | 2012-10-10 | 에스케이하이닉스 주식회사 | 클럭 신호 생성회로 |
| CN109586724B (zh) * | 2018-11-27 | 2020-04-14 | 合肥本源量子计算科技有限责任公司 | Dac输出信号初相位调节方法及多通道dac同步方法 |
| KR20210057416A (ko) * | 2019-11-12 | 2021-05-21 | 삼성전자주식회사 | 무선 통신 장치 및 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10112182A (ja) * | 1996-08-13 | 1998-04-28 | Fujitsu Ltd | 半導体装置、半導体装置システム及びディジタル遅延回路 |
| JP2001005554A (ja) * | 1999-06-18 | 2001-01-12 | Hitachi Ltd | 半導体装置及びタイミング制御回路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4873491A (en) * | 1987-10-19 | 1989-10-10 | Wilkins Jeffrey K | Phase shift circuit utilizing a variable time delay line |
| JP2771464B2 (ja) * | 1994-09-29 | 1998-07-02 | 日本電気アイシーマイコンシステム株式会社 | ディジタルｐｌｌ回路 |
| JP4090088B2 (ja) * | 1996-09-17 | 2008-05-28 | 富士通株式会社 | 半導体装置システム及び半導体装置 |
| JP3309782B2 (ja) * | 1997-06-10 | 2002-07-29 | 日本電気株式会社 | 半導体集積回路 |
| JP3481148B2 (ja) * | 1998-10-15 | 2003-12-22 | 富士通株式会社 | Ｄｌｌ回路を有する集積回路装置 |
| JP3789628B2 (ja) * | 1998-01-16 | 2006-06-28 | 富士通株式会社 | 半導体装置 |
| JP4178225B2 (ja) | 1998-06-30 | 2008-11-12 | 富士通マイクロエレクトロニクス株式会社 | 集積回路装置 |
| US6100735A (en) * | 1998-11-19 | 2000-08-08 | Centillium Communications, Inc. | Segmented dual delay-locked loop for precise variable-phase clock generation |
| JP2000278123A (ja) * | 1999-03-19 | 2000-10-06 | Fujitsu Quantum Device Kk | 誤差抑制位相比較回路及びこれを用いたｐｌｌ回路 |
| JP2001237680A (ja) * | 2000-02-23 | 2001-08-31 | Fujitsu Ltd | 遅延時間調整回路と遅延時間調整方法 |
| CN1268060C (zh) * | 2000-06-05 | 2006-08-02 | 三菱电机株式会社 | 时钟同步装置 |
-
2000
- 2000-02-23 JP JP2000046225A patent/JP4489231B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-07 US US09/777,897 patent/US7106114B2/en not_active Expired - Fee Related
-
2006
- 2006-04-03 US US11/395,130 patent/US7667509B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10112182A (ja) * | 1996-08-13 | 1998-04-28 | Fujitsu Ltd | 半導体装置、半導体装置システム及びディジタル遅延回路 |
| JP2001005554A (ja) * | 1999-06-18 | 2001-01-12 | Hitachi Ltd | 半導体装置及びタイミング制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7106114B2 (en) | 2006-09-12 |
| US7667509B2 (en) | 2010-02-23 |
| JP2001237678A (ja) | 2001-08-31 |
| US20060176092A1 (en) | 2006-08-10 |
| US20010015664A1 (en) | 2001-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4489231B2 (ja) | 遅延時間調整方法と遅延時間調整回路 | |
| US6104225A (en) | Semiconductor device using complementary clock and signal input state detection circuit used for the same | |
| JP4846501B2 (ja) | 遅延固定ループ | |
| US7868675B2 (en) | Semiconductor device and operating method thereof | |
| KR100776903B1 (ko) | 지연 고정 루프 | |
| JP3896451B2 (ja) | デューティ補正回路 | |
| JP4764270B2 (ja) | ロックフェイル防止のための遅延固定ループクロックの生成方法及びその装置 | |
| JP5106002B2 (ja) | 半導体メモリ装置 | |
| KR20060095260A (ko) | 반도체 기억 소자의 지연 고정 루프 회로 및 그 제어 방법 | |
| JP2008181651A (ja) | Ｃａｓレイテンシを利用してロッキングレゾリューション調節が可能な遅延同期ループ回路 | |
| US6944833B2 (en) | Delay model circuit for use in delay locked loop | |
| JP2009065633A (ja) | 半導体装置及びその駆動方法 | |
| US5221863A (en) | Phase-locked loop clock signal generator | |
| US6377100B1 (en) | Semiconductor device | |
| US20060091939A1 (en) | Power supply circuit of delay locked loop | |
| US8471613B2 (en) | Internal clock signal generator and operating method thereof | |
| KR100613058B1 (ko) | 지연 고정 루프 제어 회로 | |
| JP2001195149A (ja) | 内部クロック信号発生回路 | |
| KR100907001B1 (ko) | Ｐｌｌ 회로 | |
| WO2023042455A1 (ja) | Ｄｌｌ回路、発光装置 | |
| KR100487637B1 (ko) | 디지털 지연 라인 | |
| KR100795024B1 (ko) | Ｄｌｌ 회로의 동작 모드 설정 장치 | |
| JP2004128540A (ja) | クロック信号生成回路 | |
| KR20080088187A (ko) | 반도체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070216 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090616 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090714 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090909 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100330 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100331 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140409 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |