JPH1117530A - 多相クロック生成回路 - Google Patents
多相クロック生成回路Info
- Publication number
- JPH1117530A JPH1117530A JP9162466A JP16246697A JPH1117530A JP H1117530 A JPH1117530 A JP H1117530A JP 9162466 A JP9162466 A JP 9162466A JP 16246697 A JP16246697 A JP 16246697A JP H1117530 A JPH1117530 A JP H1117530A
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- JP
- Japan
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- clock
- delay
- phase
- outputs
- output
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 生成されるＮ相の多相クロックの相間に生じ
るジッタを抑制し、多相クロックを安定に供給する。 【解決手段】 基本クロックの位相と位相比較用クロッ
クの位相とを比較し、両者が一致したときは第１のレベ
ルの信号を出力し、両者が不一致のときは第２のレベル
の信号を出力する位相比較部１−１と、この位相比較用
クロックに所定量の遅延を付加して出力する遅延素子２
と、基本クロックの位相と遅延素子２から出力されたク
ロックの位相とを比較し、両者が一致したときは第１の
レベルの信号を出力し、両者が不一致のときは第２のレ
ベルの信号を出力する位相比較部１−２と、位相比較部
１−１，１−２から出力された信号のレベルを互いに比
較し、両者が一致したときは遅延制御部４における遅延
の付加または削除の制御を実施し、両者が不一致のとき
は遅延制御部４における遅延の付加または削除の制御を
停止する一致検出部３とを備える。
るジッタを抑制し、多相クロックを安定に供給する。 【解決手段】 基本クロックの位相と位相比較用クロッ
クの位相とを比較し、両者が一致したときは第１のレベ
ルの信号を出力し、両者が不一致のときは第２のレベル
の信号を出力する位相比較部１−１と、この位相比較用
クロックに所定量の遅延を付加して出力する遅延素子２
と、基本クロックの位相と遅延素子２から出力されたク
ロックの位相とを比較し、両者が一致したときは第１の
レベルの信号を出力し、両者が不一致のときは第２のレ
ベルの信号を出力する位相比較部１−２と、位相比較部
１−１，１−２から出力された信号のレベルを互いに比
較し、両者が一致したときは遅延制御部４における遅延
の付加または削除の制御を実施し、両者が不一致のとき
は遅延制御部４における遅延の付加または削除の制御を
停止する一致検出部３とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、基本クロックと同
一周波数でありかつ互いに位相の異なる多相クロックを
生成して出力する多相クロック生成回路に関し、特にＤ
ＰＬＬ（DigitalPhase Locked Loop ）を用いた多相ク
ロック生成回路に関するものである。
一周波数でありかつ互いに位相の異なる多相クロックを
生成して出力する多相クロック生成回路に関し、特にＤ
ＰＬＬ（DigitalPhase Locked Loop ）を用いた多相ク
ロック生成回路に関するものである。
【０００２】
【従来の技術】従来からデータ伝送においては、多相ク
ロックの生成にＤＰＬＬを用いた多相クロック生成回路
が用いられている。例えば、このような多相クロック生
成回路としては、基本クロックに固定遅延を与え、位相
を順次１／Ｎ（Ｎ：２以上の自然数）周期ずつずらすこ
とにより、周期が基本クロックと同じであるＮ相の多相
クロックを生成するものがある。
ロックの生成にＤＰＬＬを用いた多相クロック生成回路
が用いられている。例えば、このような多相クロック生
成回路としては、基本クロックに固定遅延を与え、位相
を順次１／Ｎ（Ｎ：２以上の自然数）周期ずつずらすこ
とにより、周期が基本クロックと同じであるＮ相の多相
クロックを生成するものがある。
【０００３】従来のＤＰＬＬを用いた多相クロック生成
回路について図を用いて説明する。図４は従来の多相ク
ロック生成回路を示すブロック図である。図４におい
て、従来の多相クロック生成回路は、入力された基本ク
ロックをＭ（Ｍ：自然数）分周して生成した２種類の位
相のクロック（以下、クロックａ，ｂという）を出力す
る分周部６−１と、基本クロックに遅延を付加してＮ相
のクロックを出力する可変遅延部５と、可変遅延部５か
ら出力されるＮ相のクロックのうち所定のクロック（以
下、位相比較用クロックという）をＭ分周して出力する
分周部６−２と、Ｍ分周された基本クロック（クロック
ａ）およびＭ分周された位相比較用クロック（クロック
ｃ）の入力位相を比較する位相比較部１と、位相比較部
１の位相比較結果に基づいて可変遅延部５における遅延
付加（または削除）制御を実施する遅延制御部４とから
構成されている。
回路について図を用いて説明する。図４は従来の多相ク
ロック生成回路を示すブロック図である。図４におい
て、従来の多相クロック生成回路は、入力された基本ク
ロックをＭ（Ｍ：自然数）分周して生成した２種類の位
相のクロック（以下、クロックａ，ｂという）を出力す
る分周部６−１と、基本クロックに遅延を付加してＮ相
のクロックを出力する可変遅延部５と、可変遅延部５か
ら出力されるＮ相のクロックのうち所定のクロック（以
下、位相比較用クロックという）をＭ分周して出力する
分周部６−２と、Ｍ分周された基本クロック（クロック
ａ）およびＭ分周された位相比較用クロック（クロック
ｃ）の入力位相を比較する位相比較部１と、位相比較部
１の位相比較結果に基づいて可変遅延部５における遅延
付加（または削除）制御を実施する遅延制御部４とから
構成されている。
【０００４】位相比較部１はＤＦＦ１ａ，１ｂによって
構成されている。ＤＦＦ１ａは分周部６−２においてＭ
分周された位相比較用クロック（以下、クロックｃとい
う）を、分周部６−１においてＭ分周された基本クロッ
ク（クロックａ）でラッチし、その結果を信号ｄとして
出力するＤフリップフロップである。ＤＦＦ１ｂはＤＦ
Ｆ１ａの出力する信号ｄを分周部６−１においてＭ分周
された基本クロック（クロックｂ）に同期してラッチ
し、その結果を信号ｅとして出力するＤフリップフロッ
プである。
構成されている。ＤＦＦ１ａは分周部６−２においてＭ
分周された位相比較用クロック（以下、クロックｃとい
う）を、分周部６−１においてＭ分周された基本クロッ
ク（クロックａ）でラッチし、その結果を信号ｄとして
出力するＤフリップフロップである。ＤＦＦ１ｂはＤＦ
Ｆ１ａの出力する信号ｄを分周部６−１においてＭ分周
された基本クロック（クロックｂ）に同期してラッチ
し、その結果を信号ｅとして出力するＤフリップフロッ
プである。
【０００５】次に、上記従来例の動作について説明す
る。通常、ＤＰＬＬを用いた多相クロック生成回路は、
入力された基本クロックと同一周波数でありかつ１／Ｎ
周期ずつ位相が異なるＮ相の多相クロックが得られるよ
うに基本クロックに付加または削除する遅延量を制御し
ている。この遅延量の制御としては、位相比較部１にお
ける位相比較結果に基づき、遅延制御部４によって遅延
の付加または削除の何れかが実施されている。
る。通常、ＤＰＬＬを用いた多相クロック生成回路は、
入力された基本クロックと同一周波数でありかつ１／Ｎ
周期ずつ位相が異なるＮ相の多相クロックが得られるよ
うに基本クロックに付加または削除する遅延量を制御し
ている。この遅延量の制御としては、位相比較部１にお
ける位相比較結果に基づき、遅延制御部４によって遅延
の付加または削除の何れかが実施されている。
【０００６】さて、ＤＦＦ１ａは上記のとおり、クロッ
クａに同期してクロックｃをラッチするが、これら２個
のクロックのＤＦＦ１ａへの入力位相は、ＤＦＦ１ａの
ＡＣ規格を満たさない場合があり、その結果ラッチが適
切に行われないことがある。そこで、位相比較部１に
は、ＤＦＦ１ｂがさらに設けられ、このＤＦＦ１ｂはＤ
ＦＦ１ａから出力される信号ｄをクロックｂに同期して
ラッチし、その結果を信号ｅとして出力する。なお、こ
の位相比較の後にＤＦＦ１ｂから出力される信号は、
「Ｈ」レベルと「Ｌ」レベルの２値信号であり、遅延制
御部４に供給される。
クａに同期してクロックｃをラッチするが、これら２個
のクロックのＤＦＦ１ａへの入力位相は、ＤＦＦ１ａの
ＡＣ規格を満たさない場合があり、その結果ラッチが適
切に行われないことがある。そこで、位相比較部１に
は、ＤＦＦ１ｂがさらに設けられ、このＤＦＦ１ｂはＤ
ＦＦ１ａから出力される信号ｄをクロックｂに同期して
ラッチし、その結果を信号ｅとして出力する。なお、こ
の位相比較の後にＤＦＦ１ｂから出力される信号は、
「Ｈ」レベルと「Ｌ」レベルの２値信号であり、遅延制
御部４に供給される。
【０００７】一方、遅延制御部４は、位相比較結果が
「Ｈ」レベルの場合は基本クロックに付加する遅延量が
少ないと判断し、遅延を付加するように可変遅延部５の
制御を行う。また、位相比較結果が「Ｌ」レベルの場合
は基本クロックに付加する遅延量が多いと判断し、遅延
を削除するように可変遅延部５の制御を行う。
「Ｈ」レベルの場合は基本クロックに付加する遅延量が
少ないと判断し、遅延を付加するように可変遅延部５の
制御を行う。また、位相比較結果が「Ｌ」レベルの場合
は基本クロックに付加する遅延量が多いと判断し、遅延
を削除するように可変遅延部５の制御を行う。
【０００８】
【発明が解決しようとする課題】このように、従来の多
相クロック生成回路は、可変遅延部５において常に遅延
を付加または削除するように構成されていたため、生成
される多相クロックに常にジッタが生じ、すなわち多相
クロックの立上がりが変動してしまうという問題点があ
った。また、従来の多相クロック生成回路は、位相比較
用クロックの周期と基本クロックの周期とがほぼ１周期
ずれた場合、クロックａ，ｃのＤＦＦ１ａへの入力位相
差が非常に小さくなりＤＦＦ１ａのＡＣ規格を満たさな
くなることがある。その結果、ＤＦＦ１ａが「Ｈ」レベ
ルまたは「Ｌ」レベルのどちらをラッチするかが不確定
となり可変遅延部５の誤った制御が行われ、生成される
多相クロックのジッタをさらに増大させるという問題点
もあった。本発明はこのような課題を解決するためのも
のであり、生成されるＮ相の多相クロックの相間に生じ
るジッタを抑制し、多相クロックを安定に供給すること
ができる多相クロック生成回路を提供することを目的と
する。
相クロック生成回路は、可変遅延部５において常に遅延
を付加または削除するように構成されていたため、生成
される多相クロックに常にジッタが生じ、すなわち多相
クロックの立上がりが変動してしまうという問題点があ
った。また、従来の多相クロック生成回路は、位相比較
用クロックの周期と基本クロックの周期とがほぼ１周期
ずれた場合、クロックａ，ｃのＤＦＦ１ａへの入力位相
差が非常に小さくなりＤＦＦ１ａのＡＣ規格を満たさな
くなることがある。その結果、ＤＦＦ１ａが「Ｈ」レベ
ルまたは「Ｌ」レベルのどちらをラッチするかが不確定
となり可変遅延部５の誤った制御が行われ、生成される
多相クロックのジッタをさらに増大させるという問題点
もあった。本発明はこのような課題を解決するためのも
のであり、生成されるＮ相の多相クロックの相間に生じ
るジッタを抑制し、多相クロックを安定に供給すること
ができる多相クロック生成回路を提供することを目的と
する。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、本発明に係る多相クロック生成回路は、基本
クロックの位相と位相比較用クロックの位相とを比較
し、両者が一致したときは第１のレベルの信号を出力
し、両者が不一致のときは第２のレベルの信号を出力す
る第１の位相比較部と、位相比較用クロックが供給さ
れ、この位相比較用クロックに所定量の遅延を付加して
出力する遅延素子と、基本クロックの位相と遅延素子か
ら出力されたクロックの位相とを比較し、両者が一致し
たときは第１のレベルの信号を出力し、両者が不一致の
ときは第２のレベルの信号を出力する第２の位相比較部
と、第１および第２の位相比較部から出力された信号の
レベルを互いに比較し、両者が一致したときは遅延制御
部における遅延の付加または削除の制御を実施し、両者
が不一致のときは遅延制御部における遅延の付加または
削除の制御を停止する一致検出部とを備えたものであ
る。このように構成することにより、本発明は通常の位
相比較と所定の遅延量を付加した位相比較とを同時並行
して実施し、基本クロックおよび位相比較用クロックの
位相がほぼ同相になった場合には遅延の付加または削除
を停止するため、多相クロック中に生じるジッタを抑制
することができる。
るために、本発明に係る多相クロック生成回路は、基本
クロックの位相と位相比較用クロックの位相とを比較
し、両者が一致したときは第１のレベルの信号を出力
し、両者が不一致のときは第２のレベルの信号を出力す
る第１の位相比較部と、位相比較用クロックが供給さ
れ、この位相比較用クロックに所定量の遅延を付加して
出力する遅延素子と、基本クロックの位相と遅延素子か
ら出力されたクロックの位相とを比較し、両者が一致し
たときは第１のレベルの信号を出力し、両者が不一致の
ときは第２のレベルの信号を出力する第２の位相比較部
と、第１および第２の位相比較部から出力された信号の
レベルを互いに比較し、両者が一致したときは遅延制御
部における遅延の付加または削除の制御を実施し、両者
が不一致のときは遅延制御部における遅延の付加または
削除の制御を停止する一致検出部とを備えたものであ
る。このように構成することにより、本発明は通常の位
相比較と所定の遅延量を付加した位相比較とを同時並行
して実施し、基本クロックおよび位相比較用クロックの
位相がほぼ同相になった場合には遅延の付加または削除
を停止するため、多相クロック中に生じるジッタを抑制
することができる。
【００１０】
【発明の実施の形態】次に、本発明の一つの実施の形態
について図１を用いて説明する。図１は本発明の一つの
実施の形態を示すブロック図である。図１において、図
４と同一符号の部品は同一または同等の部品を示す。図
１に係る多相クロック生成回路は、基本クロックに遅延
を付加する可変遅延部５と、この可変遅延部５から得ら
れる位相比較用クロックを遅延させる遅延素子２と、基
本クロックおよび位相比較用クロックの入力位相の比較
を行う位相比較部１−１（第１の位相比較部）と、遅延
素子２によって遅延された位相比較用クロックおよび基
本クロックの入力位相の比較を行う位相比較部１−２
（第２の位相比較部）と、位相比較部１−１，１−２の
位相比較結果の相互の一致を検出する一致検出部３と、
一致検出部３における一致検出結果によって可変遅延部
５における遅延制御を行う遅延制御部４とから構成され
る。
について図１を用いて説明する。図１は本発明の一つの
実施の形態を示すブロック図である。図１において、図
４と同一符号の部品は同一または同等の部品を示す。図
１に係る多相クロック生成回路は、基本クロックに遅延
を付加する可変遅延部５と、この可変遅延部５から得ら
れる位相比較用クロックを遅延させる遅延素子２と、基
本クロックおよび位相比較用クロックの入力位相の比較
を行う位相比較部１−１（第１の位相比較部）と、遅延
素子２によって遅延された位相比較用クロックおよび基
本クロックの入力位相の比較を行う位相比較部１−２
（第２の位相比較部）と、位相比較部１−１，１−２の
位相比較結果の相互の一致を検出する一致検出部３と、
一致検出部３における一致検出結果によって可変遅延部
５における遅延制御を行う遅延制御部４とから構成され
る。
【００１１】次に、図１に係る多相クロック生成回路の
動作について説明する。従来例と同様に、本発明に係る
ＤＰＬＬを用いた多相クロック生成回路は、基本クロッ
クと同一周波数で１／Ｎ（２以上の自然数）周期ずつ位
相が異なるＮ相の多相クロックが得られるように基本ク
ロックに付加する遅延を制御する。
動作について説明する。従来例と同様に、本発明に係る
ＤＰＬＬを用いた多相クロック生成回路は、基本クロッ
クと同一周波数で１／Ｎ（２以上の自然数）周期ずつ位
相が異なるＮ相の多相クロックが得られるように基本ク
ロックに付加する遅延を制御する。
【００１２】この遅延量の制御は基本クロックおよび位
相比較用クロックの入力位相の比較にて行われる。位相
比較部１−１は基本クロックと位相比較用クロックとの
位相比較を行い、位相比較部１−２は位相比較用クロッ
クを遅延素子２を介して遅延させたものと基本クロック
との位相比較を行う。これら位相比較部１−１，１−２
は何れとも入力された２個のクロックの位相が一致すれ
ば第１のレベルの信号を出力し、不一致のときは第２の
レベルの信号を出力する。
相比較用クロックの入力位相の比較にて行われる。位相
比較部１−１は基本クロックと位相比較用クロックとの
位相比較を行い、位相比較部１−２は位相比較用クロッ
クを遅延素子２を介して遅延させたものと基本クロック
との位相比較を行う。これら位相比較部１−１，１−２
は何れとも入力された２個のクロックの位相が一致すれ
ば第１のレベルの信号を出力し、不一致のときは第２の
レベルの信号を出力する。
【００１３】なお、遅延素子２は、基本クロックおよび
位相比較用クロックの位相が同相に近づき、得られる多
相クロックの相間位相差が理想に近づいた場合に遅延の
付加または削除の制御を停止して現状の遅延付加状態を
保持し、多相クロックの相間ジッタを抑制するためのも
のである。したがって、遅延素子２の遅延量が遅延の付
加または削除の停止範囲になり、この停止範囲内に基本
クロックの位相が存在するときは、可変遅延部５の遅延
制御は停止される。
位相比較用クロックの位相が同相に近づき、得られる多
相クロックの相間位相差が理想に近づいた場合に遅延の
付加または削除の制御を停止して現状の遅延付加状態を
保持し、多相クロックの相間ジッタを抑制するためのも
のである。したがって、遅延素子２の遅延量が遅延の付
加または削除の停止範囲になり、この停止範囲内に基本
クロックの位相が存在するときは、可変遅延部５の遅延
制御は停止される。
【００１４】しかし、遅延素子２の遅延量を大きく過ぎ
ると停止制御範囲の広くなり過ぎて基本クロックの位相
変動に対する多相クロック生成回路の追従性が劣化し、
得られる多相クロックの相間位相差を最適に保つことが
できなくなる。そのため、位相比較用クロックの位相
は、基本クロックの位相に最も近くなったときの多相ク
ロックの相間ジッタ量よりも小さく設定されていばよ
い。このようにすることにより、外的変動による基本ク
ロックの基本クロックの変動に対する追従性が劣化する
ことを防止することができる。
ると停止制御範囲の広くなり過ぎて基本クロックの位相
変動に対する多相クロック生成回路の追従性が劣化し、
得られる多相クロックの相間位相差を最適に保つことが
できなくなる。そのため、位相比較用クロックの位相
は、基本クロックの位相に最も近くなったときの多相ク
ロックの相間ジッタ量よりも小さく設定されていばよ
い。このようにすることにより、外的変動による基本ク
ロックの基本クロックの変動に対する追従性が劣化する
ことを防止することができる。
【００１５】位相比較部１−１，１−２は、各位相比較
結果を一致検出部３に伝達する。一致検出部３は、位相
比較部１−１，１−２の出力された信号のレベルの一致
を検出し、遅延制御部４に伝達する。一致検出部３にて
位相比較部１−１，１−２の位相比較結果の一致を検出
した場合、遅延制制御部４は可変遅延部５における遅延
の付加または削除の制御を行う。
結果を一致検出部３に伝達する。一致検出部３は、位相
比較部１−１，１−２の出力された信号のレベルの一致
を検出し、遅延制御部４に伝達する。一致検出部３にて
位相比較部１−１，１−２の位相比較結果の一致を検出
した場合、遅延制制御部４は可変遅延部５における遅延
の付加または削除の制御を行う。
【００１６】一方、一致検出部３にて位相比較部１−
１，１−２の位相比較結果の不一致を検出した場合は、
遅延制御部４は可変遅延部５の遅延付加（または削除）
制御を停止することにより前回の遅延付加（または削
除）制御において基本クロックに付加（または削除）し
た遅延量を保持する。そして、一致検出部３が位相比較
部１−１，１−２の位相比較結果の新たな相互の一致を
検出するまで基本クロックへの遅延の付加（または削
除）制御を行わない。その結果、可変遅延部５での遅延
の付加（または削除）制御が的確に行え、定常動作時の
多相クロックに生じるジッタを抑制することができる
１，１−２の位相比較結果の不一致を検出した場合は、
遅延制御部４は可変遅延部５の遅延付加（または削除）
制御を停止することにより前回の遅延付加（または削
除）制御において基本クロックに付加（または削除）し
た遅延量を保持する。そして、一致検出部３が位相比較
部１−１，１−２の位相比較結果の新たな相互の一致を
検出するまで基本クロックへの遅延の付加（または削
除）制御を行わない。その結果、可変遅延部５での遅延
の付加（または削除）制御が的確に行え、定常動作時の
多相クロックに生じるジッタを抑制することができる
【００１７】次に、本発明の詳細な構成について図２を
参照して説明する。図２は図１に係る多相クロック生成
回路の詳細な構成を示す回路図である。この多相クロッ
ク生成回路は、分周部６−１，６−２と、遅延バッファ
２−１と、位相比較部１−１，１−２と、エクスクルー
シブノア素子（以下、ＥＸＮＯＲという）３−１と、ア
ップダウンカウンタ４−１と、デコーダ４−２と、可変
遅延部５とから構成されている。なお、エクスクルーシ
ブノア素子３−１は図１における一致検出部３を構成す
る。アップダウンカウンタ４−１およびデコーダ４−２
は、遅延制御部２を構成している。
参照して説明する。図２は図１に係る多相クロック生成
回路の詳細な構成を示す回路図である。この多相クロッ
ク生成回路は、分周部６−１，６−２と、遅延バッファ
２−１と、位相比較部１−１，１−２と、エクスクルー
シブノア素子（以下、ＥＸＮＯＲという）３−１と、ア
ップダウンカウンタ４−１と、デコーダ４−２と、可変
遅延部５とから構成されている。なお、エクスクルーシ
ブノア素子３−１は図１における一致検出部３を構成す
る。アップダウンカウンタ４−１およびデコーダ４−２
は、遅延制御部２を構成している。
【００１８】分周部６−１は、基本クロックをＭ（Ｍ：
自然数）分周し、互いに位相の異なる２個のクロックを
出力する（以下、クロックａ，ｂという）。分周部６−
２は、分周部６−１と同様の構成をし、可変遅延部５か
ら出力された位相比較用クロックをＭ分周して出力す
る。ただし、Ｍの値は通常「２」以上の自然数が設定さ
れるが、基本クロックを分周する必要がなければ「１」
にしてもよい。なお、この位相比較用クロックとして
は、可変遅延部５から出力される（Ｎ＋１）相のクロッ
クのうち、予め選択された任意の１個が用いられる。例
えば、図２においては第（Ｎ＋１）相目のものを使用し
ている。
自然数）分周し、互いに位相の異なる２個のクロックを
出力する（以下、クロックａ，ｂという）。分周部６−
２は、分周部６−１と同様の構成をし、可変遅延部５か
ら出力された位相比較用クロックをＭ分周して出力す
る。ただし、Ｍの値は通常「２」以上の自然数が設定さ
れるが、基本クロックを分周する必要がなければ「１」
にしてもよい。なお、この位相比較用クロックとして
は、可変遅延部５から出力される（Ｎ＋１）相のクロッ
クのうち、予め選択された任意の１個が用いられる。例
えば、図２においては第（Ｎ＋１）相目のものを使用し
ている。
【００１９】遅延バッファ２−１は、分周部６−２でＭ
分周されて出力された位相比較用クロック（以下、クロ
ックｃという）に所定量の遅延を付加してクロックｃ’
として出力する。この遅延量は、図１で説明したのと同
様に設定する。
分周されて出力された位相比較用クロック（以下、クロ
ックｃという）に所定量の遅延を付加してクロックｃ’
として出力する。この遅延量は、図１で説明したのと同
様に設定する。
【００２０】位相比較部１−１は、ＤＦＦ１−１ａ，１
−１ｂとから構成されている。ＤＦＦ１−１ａはクロッ
クｃをクロックａに同期してラッチし、その結果を信号
ｄとして出力するＤフリップフロップである。ＤＦＦ１
−１ｂは信号ｄをクロックｂに同期してラッチし、その
結果を信号ｅとして出力するＤフリップフロップであ
る。
−１ｂとから構成されている。ＤＦＦ１−１ａはクロッ
クｃをクロックａに同期してラッチし、その結果を信号
ｄとして出力するＤフリップフロップである。ＤＦＦ１
−１ｂは信号ｄをクロックｂに同期してラッチし、その
結果を信号ｅとして出力するＤフリップフロップであ
る。
【００２１】位相比較部１−２は、ＤＦＦ１−２ａ，１
−２ｂとから構成されている。ＤＦＦ１−２ａはクロッ
クｃ’をクロックａに同期してラッチし、その結果を信
号ｆとして出力するＤフリップフロップである。ＤＦＦ
１−２ｂは信号ｆをクロックｂに同期してラッチし、そ
の結果を信号ｇとして出力するＤフリップフロップであ
る。
−２ｂとから構成されている。ＤＦＦ１−２ａはクロッ
クｃ’をクロックａに同期してラッチし、その結果を信
号ｆとして出力するＤフリップフロップである。ＤＦＦ
１−２ｂは信号ｆをクロックｂに同期してラッチし、そ
の結果を信号ｇとして出力するＤフリップフロップであ
る。
【００２２】ＥＸＮＯＲ３−１は、位相比較部１−１，
１−２の出力（以下、信号ｅ，ｇという）の対等を求め
て出力する。すなわち、信号ｅ，ｇの出力のレベルがと
もに「Ｈ」レベルであればＥＸＮＯＲ３−１からは
「Ｈ」レベルの信号ｈが出力され、同様に信号ｅ，ｇの
出力のレベルがともに「Ｌ」レベルであればＥＸＮＯＲ
３−１からは「Ｈ」レベルの信号ｈが出力される。ま
た、信号ｅ，ｇのレベルが互いに異なるときは「Ｌ」レ
ベルの信号ｈが出力される。
１−２の出力（以下、信号ｅ，ｇという）の対等を求め
て出力する。すなわち、信号ｅ，ｇの出力のレベルがと
もに「Ｈ」レベルであればＥＸＮＯＲ３−１からは
「Ｈ」レベルの信号ｈが出力され、同様に信号ｅ，ｇの
出力のレベルがともに「Ｌ」レベルであればＥＸＮＯＲ
３−１からは「Ｈ」レベルの信号ｈが出力される。ま
た、信号ｅ，ｇのレベルが互いに異なるときは「Ｌ」レ
ベルの信号ｈが出力される。
【００２３】アップダウンカウンタ４−１は、信号ｅが
「Ｈ」レベルでありかつ信号ｈが「Ｈ」レベルのときは
カウントアップし、信号ｅが「Ｌ」レベルでありかつ信
号ｈが「Ｈ」レベルのときはカウントダウンする。さら
に、信号ｈが「Ｌ」レベルのときは信号ｅにかかわらず
カウントを停止し、これらカウントされた値はパラレル
に出力される。
「Ｈ」レベルでありかつ信号ｈが「Ｈ」レベルのときは
カウントアップし、信号ｅが「Ｌ」レベルでありかつ信
号ｈが「Ｈ」レベルのときはカウントダウンする。さら
に、信号ｈが「Ｌ」レベルのときは信号ｅにかかわらず
カウントを停止し、これらカウントされた値はパラレル
に出力される。
【００２４】デコーダ４−２は、アップダウンカウンタ
４−１から出力されたカウント値をデコードし、可変遅
延部５を構成するセレクタ５−１〜５−（Ｎ＋１）の切
り替え制御信号を生成する。すなわち、アップダウンカ
ウンタ４−１から出力されたカウント値を受信し、この
カウント値をデコードすることにより可変遅延部５にお
いて付加または削除される遅延量を制御する。
４−１から出力されたカウント値をデコードし、可変遅
延部５を構成するセレクタ５−１〜５−（Ｎ＋１）の切
り替え制御信号を生成する。すなわち、アップダウンカ
ウンタ４−１から出力されたカウント値を受信し、この
カウント値をデコードすることにより可変遅延部５にお
いて付加または削除される遅延量を制御する。
【００２５】可変遅延部５は、従属接続された（Ｎ＋
１）個の２対１セレクタ５−１〜５−（Ｎ＋１）によっ
て構成され、デコーダ４−２の制御によってこれら各セ
レクタは選択され、その結果基本クロックに順次１／Ｎ
相ずつの遅延を付加または削除して（Ｎ＋１）相のクロ
ックを出力する。なお、これら（Ｎ＋１）相のクロック
のうちの予め選択された１個は位相比較用クロックに用
いられる。
１）個の２対１セレクタ５−１〜５−（Ｎ＋１）によっ
て構成され、デコーダ４−２の制御によってこれら各セ
レクタは選択され、その結果基本クロックに順次１／Ｎ
相ずつの遅延を付加または削除して（Ｎ＋１）相のクロ
ックを出力する。なお、これら（Ｎ＋１）相のクロック
のうちの予め選択された１個は位相比較用クロックに用
いられる。
【００２６】次に図２に係る多相クロック生成回路の動
作について図３を参照して詳細に説明する。図３は図２
に係る多相クロック生成回路の動作を示すタイムチャー
トである。図１と同様に図２に係るＤＰＬＬを用いた多
相クロック生成回路は、基本クロックと同一周波数で、
１／Ｎ周期ずつ位相が異なるＮ相の多相クロックが得ら
れるように、基本クロックに付加する遅延量を制御す
る。この遅延量の制御は、クロックａとクロックｃとの
位相比較によって行う。位相比較はＤＦＦ１−１ａ，１
−２ａにおいて、クロックｃ，ｃ’をクロックａに同期
してラッチすることにより行われる。
作について図３を参照して詳細に説明する。図３は図２
に係る多相クロック生成回路の動作を示すタイムチャー
トである。図１と同様に図２に係るＤＰＬＬを用いた多
相クロック生成回路は、基本クロックと同一周波数で、
１／Ｎ周期ずつ位相が異なるＮ相の多相クロックが得ら
れるように、基本クロックに付加する遅延量を制御す
る。この遅延量の制御は、クロックａとクロックｃとの
位相比較によって行う。位相比較はＤＦＦ１−１ａ，１
−２ａにおいて、クロックｃ，ｃ’をクロックａに同期
してラッチすることにより行われる。
【００２７】これらＤＦＦ１−１ａ，１−２ａの出力
は、さらにＤＦＦ１−１ｂ，１−２ｂにてクロックｂに
同期してそれぞれラッチされ、その出力はＥＸＮＯＲ３
−１に伝達される。なお、ＤＦＦ１−１ｂの出力は、ア
ップダウンカウンタ４−１にも伝達される。ＥＸＮＯＲ
３−１は、ＤＦＦ１−１ｂ，１−２ｂの出力のレベルの
一致を検出した場合、アップダウンカウンタ４−１に
「Ｈ」レベルの信号を出力する。
は、さらにＤＦＦ１−１ｂ，１−２ｂにてクロックｂに
同期してそれぞれラッチされ、その出力はＥＸＮＯＲ３
−１に伝達される。なお、ＤＦＦ１−１ｂの出力は、ア
ップダウンカウンタ４−１にも伝達される。ＥＸＮＯＲ
３−１は、ＤＦＦ１−１ｂ，１−２ｂの出力のレベルの
一致を検出した場合、アップダウンカウンタ４−１に
「Ｈ」レベルの信号を出力する。
【００２８】このとき、ＤＦＦ１−１ｂから出力された
信号ｅが「Ｈ」レベルの場合はアップダウンカウンタは
カウントアップ動作を行い、信号ｅが「Ｌ」レベルの場
合はカウントダウン動作を行う。アップダウンカウンタ
４−１によってカウントされた値は、デコーダ４−２に
パラレルに伝達され、デコーダ４−２はアップダウンカ
ウンタ４−１のカウント値をデコードし、可変遅延部５
のセレクタ５−１〜５−（Ｎ＋１）の切り替え制御信号
を生成して出力する。
信号ｅが「Ｈ」レベルの場合はアップダウンカウンタは
カウントアップ動作を行い、信号ｅが「Ｌ」レベルの場
合はカウントダウン動作を行う。アップダウンカウンタ
４−１によってカウントされた値は、デコーダ４−２に
パラレルに伝達され、デコーダ４−２はアップダウンカ
ウンタ４−１のカウント値をデコードし、可変遅延部５
のセレクタ５−１〜５−（Ｎ＋１）の切り替え制御信号
を生成して出力する。
【００２９】ところで、アップダウンカウンタ４−１と
デコーダ４−２の組み合わせによる可変遅延部５のセレ
クタ５−１〜５−（Ｎ＋１）の遅延制御は、アップダウ
ンカウンタ４−１から伝達されたカウンタ値に基づいて
行われ、結果的に以下のように可変遅延部５は動作す
る。
デコーダ４−２の組み合わせによる可変遅延部５のセレ
クタ５−１〜５−（Ｎ＋１）の遅延制御は、アップダウ
ンカウンタ４−１から伝達されたカウンタ値に基づいて
行われ、結果的に以下のように可変遅延部５は動作す
る。
【００３０】ＥＸＮＯＲ３−１の出力が「Ｈ」レベルの
場合、位相比較部１−１のＤＦＦ１−４の出力が「Ｈ」
レベルであれば、基本入力クロックに遅延が付加される
ように、セレクタ５−１〜５−（Ｎ＋１）の切り替え制
御が行われる。
場合、位相比較部１−１のＤＦＦ１−４の出力が「Ｈ」
レベルであれば、基本入力クロックに遅延が付加される
ように、セレクタ５−１〜５−（Ｎ＋１）の切り替え制
御が行われる。
【００３１】位相比較部１−１のＤＦＦ１−４の出力が
「Ｌ」レベルであれば、基本入カクロックから遅延を削
除するようにセレクタ５−１〜５−（Ｎ＋１）の切り替
え制御を行う。ＥＸＮＯＲ３−１の出力が「Ｌ」レベル
の場合は、アップダウンカウンタ４−１はカウント動作
を停止する。
「Ｌ」レベルであれば、基本入カクロックから遅延を削
除するようにセレクタ５−１〜５−（Ｎ＋１）の切り替
え制御を行う。ＥＸＮＯＲ３−１の出力が「Ｌ」レベル
の場合は、アップダウンカウンタ４−１はカウント動作
を停止する。
【００３２】このとき、可変遅延部５のセレクタ５−１
〜５−（Ｎ＋１）の切り替え制御状態は、前回の切替制
御で設定された状態が保持され、ＥＸＮＯＲ３−１にお
いて位相比較部１−１，１−２の位相比較結果の新たな
一致を検出するまでセレクタの切り替え制御は行わな
い。その結果、可変遅延部５へ遅延付加制御を的確に行
うことができ、電源投入後の定常動作時における多相ク
ロックに生じるジッタを抑制することができる。
〜５−（Ｎ＋１）の切り替え制御状態は、前回の切替制
御で設定された状態が保持され、ＥＸＮＯＲ３−１にお
いて位相比較部１−１，１−２の位相比較結果の新たな
一致を検出するまでセレクタの切り替え制御は行わな
い。その結果、可変遅延部５へ遅延付加制御を的確に行
うことができ、電源投入後の定常動作時における多相ク
ロックに生じるジッタを抑制することができる。
【００３３】
【発明の効果】以上説明したように本発明は、基本クロ
ックおよび位相比較用クロックの通常の位相比較と、基
本クロックおよび所定の遅延量を付加した位相比較用ク
ロックの位相比較とを同時並行に実施し、その後に各位
相比較結果の相互の一致を検出している。そのため、上
記遅延量以内の位相変動であれば可変遅延部における遅
延の付加または削除が行われずその結果ジッタの発生を
抑制することができる。また、位相比較用クロックの位
相と基本クロックの位相とが近づき、この位相差が位相
比較器におけるＡＣ規格を満たさなくなっても、上記遅
延量以内のときは遅延の付加または削除を停止するよう
に構成されているため、可変遅延部における誤った遅延
付加（または削除）制御を防止することができる。
ックおよび位相比較用クロックの通常の位相比較と、基
本クロックおよび所定の遅延量を付加した位相比較用ク
ロックの位相比較とを同時並行に実施し、その後に各位
相比較結果の相互の一致を検出している。そのため、上
記遅延量以内の位相変動であれば可変遅延部における遅
延の付加または削除が行われずその結果ジッタの発生を
抑制することができる。また、位相比較用クロックの位
相と基本クロックの位相とが近づき、この位相差が位相
比較器におけるＡＣ規格を満たさなくなっても、上記遅
延量以内のときは遅延の付加または削除を停止するよう
に構成されているため、可変遅延部における誤った遅延
付加（または削除）制御を防止することができる。
【図１】 本発明の一つの実施の形態を示すブロック図
である。
である。
【図２】 本発明のその他の実施の形態を示す回路図で
ある。
ある。
【図３】 図２に係る多相クロック生成回路の動作を示
すタイムチャートである。
すタイムチャートである。
【図４】 従来例を示すブロック図である。
１−１，１−２…位相比較部、２…遅延素子、３…一致
検出部、４…遅延制御部、５…可変遅延部。
検出部、４…遅延制御部、５…可変遅延部。
Claims (3)
- 【請求項１】 入力された基本クロックに所定量の遅延
を付加または削除することにより、この基本クロックの
周波数と同一周波数でありかつ順次１／Ｎ周期（Ｎ：２
以上の自然数）ずつ位相の異なるＮ相のクロックを生成
して出力する可変遅延部と、この可変遅延部において付
加または削除される前記遅延の量を制御する遅延制御部
とを備え、前記基本クロックの位相と前記Ｎ相のクロッ
クのうちの所定の位相比較用クロックの位相との比較結
果に基づき前記遅延制御部における遅延の付加または削
除を実施する多相クロック生成回路において、 前記基本クロックの位相と前記位相比較用クロックの位
相とを比較し、両者が一致したときは第１のレベルの信
号を出力し、両者が不一致のときは第２のレベルの信号
を出力する第１の位相比較部と、 前記位相比較用クロックが供給され、この位相比較用ク
ロックに所定量の遅延を付加して出力する遅延素子と、 前記基本クロックの位相と前記遅延素子から出力された
クロックの位相とを比較し、両者が一致したときは第１
のレベルの信号を出力し、両者が不一致のときは第２の
レベルの信号を出力する第２の位相比較部と、 第１および第２の位相比較部から出力された信号のレベ
ルを互いに比較し、両者が一致したときは前記遅延制御
部における遅延の付加または削除の制御を実施し、両者
が不一致のときは前記遅延制御部における遅延の付加ま
たは削除の制御を停止する一致検出部とを備えたことを
特徴とする多相クロック生成回路。 - 【請求項２】 入力された基本クロックに所定量の遅延
を付加または削除することにより、この基本クロックの
周波数と同一周波数でありかつ順次１／Ｎ周期（Ｎ：２
以上の自然数）ずつ位相の異なるＮ相のクロックを生成
して出力する可変遅延部と、この可変遅延部において付
加または削除される前記遅延の量を制御する遅延制御部
とを備え、前記基本クロックの位相と前記Ｎ相のクロッ
クのうちの所定の位相比較用クロックの位相とを比較
し、前記遅延制御部における遅延の付加または削除を実
施する多相クロック生成回路において、 前記基本クロックをＭ分周（Ｍ：自然数）し、位相が互
いに異なる第１および第２のクロックを生成して出力す
る第１の分周部と、 前記位相比較用クロックをＭ分周することにより、第３
のクロックを生成して出力する第２の分周部と、 第１のクロックに同期して第３のクロックをラッチして
出力する第１のフリップフロップと、第２のクロックに
同期して第１のフリップフロップの出力をラッチして出
力する第２のフリップフロップとから構成された第１の
位相比較部と、 第３のクロックに所定の遅延を付加して出力する遅延バ
ッファと、 第１のクロックに同期して前記遅延バッファの出力をラ
ッチして出力する第３のフリップフロップと、第２のク
ロックに同期して第３のフリップフロップの出力をラッ
チして出力する第４のフリップフロップとから構成され
た第２の位相比較部と、 第１および第２の位相比較部からの出力が供給され、両
出力のレベルの対等を求めて出力するエクスクルーシブ
ノア素子と、 第１の位相比較部および前記エクスクルーシブノア素子
からの各出力が供給され、第１の位相比較部の出力が第
１のレベルでありかつ前記エクスクルーシブノア素子の
出力が第１のレベルであるときはカウントアップを実施
してその結果を出力し、第１の位相比較部の出力が第２
のレベルでありかつ前記エクスクルーシブノア素子の出
力が第１のレベルであるときはカウントダウンを実施し
てその結果を出力し、前記エクスクルーシブノア素子の
出力が第２のレベルのときはカウントを停止するアップ
ダウンカウンタと、 このアップダウンカウンタの出力を解読し、その結果を
前記可変遅延部に出力することにより前記可変遅延部に
おいて付加または削除される遅延量を制御するデコーダ
とを備えたことを特徴とする多相クロック生成回路。 - 【請求項３】 請求項２において、 前記可変遅延部は、従属接続された（Ｎ＋１）個（Ｎ：
２以上の自然数）のセレクタによって構成され、前記デ
コーダからの出力に応じて各セレクタの切替制御が行わ
れ、入力された基本クロックに所定量の遅延を付加また
は削除することにより、この基本クロックの周波数と同
一周波数でありかつ順次１／Ｎ周期ずつ位相の異なるＮ
相のクロックを生成して出力することを特徴とする多相
クロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9162466A JPH1117530A (ja) | 1997-06-19 | 1997-06-19 | 多相クロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9162466A JPH1117530A (ja) | 1997-06-19 | 1997-06-19 | 多相クロック生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117530A true JPH1117530A (ja) | 1999-01-22 |
Family
ID=15755164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9162466A Pending JPH1117530A (ja) | 1997-06-19 | 1997-06-19 | 多相クロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117530A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6212127B1 (en) | 1999-06-18 | 2001-04-03 | Hitachi, Ltd. | Semiconductor device and timing control circuit |
| JP2003534673A (ja) * | 1999-11-12 | 2003-11-18 | ジー・シー・ティー・セミコンダクター・インク | 単一チップｃｍｏｓ送信機／受信機およびその使用方法 |
| JP2005045365A (ja) * | 2003-07-23 | 2005-02-17 | Yamaha Corp | 位相同期回路 |
| CN103840796A (zh) * | 2014-03-06 | 2014-06-04 | 上海华虹宏力半导体制造有限公司 | 一种多相时钟发生电路 |
| JP2015073276A (ja) * | 2014-10-28 | 2015-04-16 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びｄｌｌ回路の遅延調整手法 |
-
1997
- 1997-06-19 JP JP9162466A patent/JPH1117530A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6212127B1 (en) | 1999-06-18 | 2001-04-03 | Hitachi, Ltd. | Semiconductor device and timing control circuit |
| JP2003534673A (ja) * | 1999-11-12 | 2003-11-18 | ジー・シー・ティー・セミコンダクター・インク | 単一チップｃｍｏｓ送信機／受信機およびその使用方法 |
| JP2005045365A (ja) * | 2003-07-23 | 2005-02-17 | Yamaha Corp | 位相同期回路 |
| CN103840796A (zh) * | 2014-03-06 | 2014-06-04 | 上海华虹宏力半导体制造有限公司 | 一种多相时钟发生电路 |
| CN103840796B (zh) * | 2014-03-06 | 2016-08-24 | 上海华虹宏力半导体制造有限公司 | 一种多相时钟发生电路 |
| JP2015073276A (ja) * | 2014-10-28 | 2015-04-16 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びｄｌｌ回路の遅延調整手法 |
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