KR100766373B1 - 반도체 메모리의 클럭 발생장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 claims description 20
- 238000001914 filtration Methods 0.000 claims description 6
- 230000000087 stabilizing effect Effects 0.000 claims description 2
- 238000003491 array Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 17
- 239000000872 buffer Substances 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 4
- 238000005191 phase separation Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 1
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 1
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 1
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 1
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 1
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 1
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- H—ELECTRICITY
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
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- H—ELECTRICITY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00234—Layout of the delay element using circuits having two logic levels
- H03K2005/00241—Layout of the delay element using circuits having two logic levels using shift registers
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- Pulse Circuits (AREA)
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Abstract
반도체 메모리의 클럭 발생장치에 관한 것으로, 외부 클럭을 이용하여 생성한 제 1 내부 클럭을 분주시키는 제 1 분주수단,상기 제 1 분주수단의 출력을 설정된 시간만큼 지연시키는 제 1 지연수단, 외부 클럭을 이용하여 생성한 제 2 내부 클럭을 분주시키는 제 2 분주수단, 상기 제 2 분주수단의 출력을 설정된 시간만큼 지연시키는 제 2 지연수단, 상기 제 1 지연수단의 출력과 상기 제 2 지연수단의 출력의 듀티 싸이클을 보정한 제 1 보정 클럭과 제 2 보정 클럭을 출력하는 듀티 싸이클 보정수단, 상기 제 1 보정 클럭을 분주시키는 제 3 분주수단, 상기 제 3 분주수단의 출력을 설정시간만큼 지연시키는 제 3 지연수단, 상기 제 3 지연수단의 출력과 상기 제 1 분주수단의 출력의 위상을 비교하여 그 결과를 출력하는 위상 비교수단, 및 상기 위상 비교수단의 출력에 따라 상기 제 1 지연수단 및 제 2 지연수단의 지연시간을 설정하는 지연시간 설정수단을 포함한다.
클럭, 위상, DLL, 듀티
Description
도 1은 종래의 기술에 따른 반도체 메모리의 클럭 발생장치의 구성을 나타낸 블록도,
도 2는 본 발명에 따른 반도체 메모리의 클럭 발생장치의 구성을 나타낸 블록도,
도 3은 도 2의 제 1 위상 분리부의 구성을 나타낸 회로도,
도 4는 도 2의 제 1 LPF의 구성을 나타낸 회로도,
도 5는 도 2의 듀티 싸이클 보정부의 구성을 나타낸 블록도,
도 6은 도 5의 듀티 검출부의 구성을 나타낸 회로도,
도 7은 본 발명에 따른 반도체 메모리의 클럭 발생장치의 동작 타이밍도,
도 8은 도 2의 듀티 싸이클 보정부의 동작 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 제 1 클럭 수신부 110: 제 1 분주기
120: 제 1 지연부 130: 제 2 클럭 수신부
140: 제 2 분주기 150: 제 2 지연부
160: 듀티 싸이클 보정부 170: 제 1 위상 분리부
180: 제 3 분주기 190: 제 3 지연부
200: 위상 비교부 210: 제 1 필터
220: 제 1 지연시간 설정부 161: 제 4 지연부
162: 제 5 지연부 163: XOR 로직
164: 제 2 위상 분리부 165: 듀티 검출부
165-1: OP AMP 166: 제 2 필터
167: 제어부 168: 제 2 지연시간 설정부
169: 제 3 지연시간 설정부
167: 제어부 168: 제 2 지연시간 설정부
169: 제 3 지연시간 설정부
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본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 클럭 발생장치에 관한 것이다.
일반적으로 클럭 발생장치의 하나인 DLL(Delay Locked Loop)은 외부 클럭과 데이터 또는 외부 클럭과 내부 클럭 간의 스큐(Skew)를 보상하는 클럭 발생장치이다.
종래의 기술에 따른 클럭 발생장치는 도 1에 도시된 바와 같이, 클럭 수신기(10), 지연소자 어레이(11), 버퍼(12), 위상 분리부(13), 리플리카(Replica)(14), 위상 비교부(15), 쉬프트 레지스터(16)를 포함하여 구성된다.
상기 클럭 수신기(10)는 외부 클럭(eCLK)과 반전된 외부 클럭(eCLKb)을 입력받아 내부 클럭(iCLK)을 출력한다.
상기 지연소자 어레이(11)는 복수개의 지연소자로 구성되어 상기 내부 클럭(iCLK)을 외부 제어에 따라 선택된 지연소자의 지연시간만큼 지연시켜 출력한다.
상기 버퍼(12)는 상기 지연소자 어레이(11)의 출력을 버퍼링하여 출력한다.
상기 위상 분리부(13)가 상기 버퍼(12)의 출력을 180도의 위상차를 갖는 RCLK, FCLK로 분리하여 출력한다.
한편, 상기 리플리카(14)는 해당 반도체 메모리의 데이터 리드(Read)에 소요되는 시간을 모델링한 지연소자로서, 상기 지연소자 어레이(11)에서 출력된 클럭을 해당 지연시간만큼 지연시켜 출력한다.
상기 위상 비교부(15)가 상기 클럭 수신기(10)에서 출력된 내부 클럭(iCLK)과 상기 리플리카(14)에서 출력된 클럭의 위상을 비교하여 두 위상이 일치하도록 업(UP) 또는 다운(DN) 신호를 출력한다.
상기 쉬프트 레지스터(16)는 상기 업 신호가 입력되면 상기 지연소자 어레이(11)에서 이전에 비해 지연시간이 큰 지연소자가 선택되도록 하고, 상기 다운 신호가 입력되면 상기 지연소자 어레이(11)에서 이전에 비해 지연시간이 작은 지연소자가 선택되도록 한다.
따라서 지연소자 어레이(11)는 상기 쉬프트 레지스터(16)에 의해 선택된 지연소자의 지연시간만큼 상기 내부 클럭(iCLK)을 지연시켜 출력한다.
상술한 바와 같이, 상기 지연소자 어레이(13), 리플리카(14), 위상 비교부(15), 및 쉬프트 레지스터(16)를 통한 위상비교 및 지연시간 조절과정을 반복하여 버퍼(12)를 통해 위상 고정된 클럭(DLL_CLK)이 출력되도록 함으로써 외부 클럭과 내부 클럭의 스큐를 보상한다.
그러나 종래의 기술에 따른 반도체 메모리의 클럭 발생장치는 반도체 메모리의 동작이 고속화됨에 따라 클럭의 주기가 점점 짧아지므로 위상 보정이 어려워 클럭 발생 오류가 증가하고, 오류가 심할 경우 클럭의 신뢰성이 저하되어 이를 사용하는 시스템의 동작오류를 유발할 수 있는 문제점이 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 안정적이고 신뢰성 있는 클럭 발생이 가능하도록 한 반도체 메모리의 클럭 발생장치를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리의 클럭 발생장치는 외부 클럭을 이용하여 생성한 제 1 내부 클럭을 분주시키는 제 1 분주수단; 상기 제 1 분주수단의 출력을 설정된 시간만큼 지연시키는 제 1 지연수단; 외부 클럭을 이용하여 생성한 제 2 내부 클럭을 분주시키는 제 2 분주수단; 상기 제 2 분주수단의 출력을 설정된 시간만큼 지연시키는 제 2 지연수단; 상기 제 1 지연수단의 출력과 상기 제 2 지연수단의 출력의 듀티 싸이클을 보정한 제 1 보정 클럭과 제 2 보정 클럭을 출력하는 듀티 싸이클 보정수단; 상기 제 1 보정 클럭을 분주시키는 제 3 분주수단; 상기 제 3 분주수단의 출력을 설정시간만큼 지연시키는 제 3 지연수단; 상기 제 3 지연수단의 출력과 상기 제 1 분주수단의 출력의 위상을 비교하여 그 결과를 출력하는 위상 비교수단; 및 상기 위상 비교수단의 출력에 따라 상기 제 1 지연수단 및 제 2 지연수단의 지연시간을 설정하는 지연시간 설정수단을 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 클럭 발생장치의 바람직한 실시예를 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 메모리의 클럭 발생장치의 구성을 나타낸 블록도, 도 3은 도 2의 제 1 위상 분리부의 구성을 나타낸 회로도, 도 4는 도 2의 제 1 LPF의 구성을 나타낸 회로도, 도 5는 도 2의 듀티 싸이클 보정부의 구성을 나타낸 블록도, 도 6은 도 5의 듀티 검출부의 구성을 나타낸 회로도, 도 7은 본 발명에 따른 반도체 메모리의 클럭 발생장치의 동작 타이밍도, 도 8은 도 2의 듀티 싸이클 보정부의 동작 타이밍도이다.
본 발명에 따른 반도체 메모리의 클럭 발생장치의 실시예는 도 2에 도시된 바와 같이, 외부 클럭을 수신하여 소정 딜레이를 갖는 제 1 내부 클럭을 출력하는 제 1 클럭 수신부(100), 상기 제 1 내부 클럭을 분주시키는 제 1 분주기(110), 상기 제 1 분주기(110)의 출력을 설정된 시간만큼 지연시키는 제 1 지연부(120), 반전된 외부 클럭을 수신하여 소정 딜레이를 갖는 제 2 내부 클럭을 출력하는 제 2 클럭 수신부(130), 상기 제 2 내부 클럭을 분주시키는 제 2 분주기(140), 상기 제 2 분주기(140)의 출력을 설정된 시간만큼 지연시키는 제 2 지연부(150), 상기 제 1 지연부(120)의 출력과 상기 제 2 지연부(150)의 출력의 듀티 싸이클을 보정한 제 1 보정 클럭과 제 2 보정 클럭을 출력하는 듀티 싸이클 보정부(160), 상기 제 1 보정 클럭과 제 2 보정 클럭을 각각 위상 분리하여 출력하는 제 1 위상 분리부(170), 상 기 제 1 보정 클럭을 분주시키는 제 3 분주기(180), 상기 제 3 분주기(180)의 출력을 설정시간만큼 지연시키는 제 3 지연부(190), 상기 제 3 지연부(190)의 출력과 상기 제 1 분주기(110)의 출력의 위상을 비교하여 그 결과를 출력하는 위상 비교부(200), 상기 위상 비교부(200)의 출력을 안정화시키기 위한 필터링 동작을 수행하는 제 1 필터(210), 및 상기 제 1 필터(210)의 출력에 따라 상기 제 1 지연부(120) 및 제 2 지연부(150)의 지연시간을 설정하는 제 1 지연시간 설정부(220)를 포함한다.
상기 제 1 분주기(110), 제 2 분주기(140), 및 제 3 분주기(180)는 입력을 2분주 시키도록 구성된다.
상기 제 1 지연부(120)는 서로 다른 지연시간을 갖는 복수개의 지연소자로 이루어진 지연소자 어레이(Array)이며, 제 2 지연부(150)는 상기 제 1 지연부(120)와 동일하게 구성된다.
상기 제 1 위상 분리부(170)는 도 3에 도시된 바와 같이, 상기 제 1 보정 클럭(RCLK)을 정위상(DLL_RCLK)과 상기 정위상에 비해 반전된 부위상(DLL_RCLKb)으로 분리하여 출력하는 제 1 블록(171), 및 상기 제 2 보정 클럭(FCLK)을 정위상(DLL_FCLK)과 상기 정위상에 비해 반전된 부위상(DLL_FCLKb)으로 분리하여 출력하는 제 2 블록(172)을 포함한다.
상기 제 1 블록(171)은 입력단이 공통 연결된 짝수개의 인버터(IV1, IV2)로 이루어진 제 1 인버터 체인, 및 홀수개의 인버터(IV3, IV4, IV5)로 이루어진 제 2 인버터 체인을 포함한다. 그리고 상기 제 2 블록(172)은 입력단이 공통 연결된 짝 수개의 인버터(IV6, IV7)로 이루어진 제 3 인버터 체인, 및 홀수개의 인버터(IV8, IV9, IV10)로 이루어진 제 4 인버터 체인을 포함한다. 이때 제 1 블록(171)과 제 2 블록(172)의 인버터의 수는 일예를 든 것일 뿐, 회로특성에 맞도록 인버터 수의 가감이 가능하다. 또한 제 1 내지 제 4 인버터 체인은 입출력 지연시간이 모두 동일하도록 설계된다.
상기 제 3 지연부(190)는 반도체 메모리의 데이터 리드(Read)에 소요되는 시간을 모델링한 지연소자로 구성된다.
상기 제 1 지연시간 설정부(220)는 쉬프트 레지스터(Shift Register)로 구성된다.
상기 제 1 필터(210)는 도 4에 도시된 바와 같이, 소정 클럭(CLK)에 따라 동작하는 제 1 내지 제 3 플립플롭(211 ~ 213), 상기 각 플립플롭의 출력을 논리곱하는 제 1 논리소자(AND1), 및 상기 각 플립플롭의 출력을 부정 논리합하는 제 2 논리소자(NOR1)를 포함한다.
상기 듀티 싸이클 보정부(160)는 도 5에 도시된 바와 같이, 상기 도 2의 제 2 지연부(150)의 출력을 설정된 시간만큼 지연시키는 제 4 지연부(161), 상기 제 4 지연부(161)의 지연시간을 설정하는 제 2 지연시간 설정부(168), 상기 제 4 지연부(161)의 출력을 설정된 시간만큼 지연시키는 제 5 지연부(162), 상기 제 5 지연부(162)의 지연시간을 설정하는 제 3 지연시간 설정부(169), 상기 제 5 지연부(162)의 출력과 상기 도 2의 제 1 지연부(120)의 출력을 논리 연산하는 XOR 로직(163), 상기 XOR 로직(163)의 출력을 정위상(oCLK_Duty)과 부위상(oCLK_Dutyb)으로 분리하 여 출력하는 제 2 위상 분리부(164), 상기 제 2 위상 분리부(164)에서 출력된 정위상(oCLK_Duty)과 부위상(oCLK_Dutyb)의 듀티를 비교하여 그 결과(UP_DN)를 출력하는 듀티 검출부(165), 상기 듀티 검출부(165)의 출력을 안정화시켜 출력하는 제 2 필터(166), 및 상기 제 2 필터(166)의 출력에 따라 상기 제 2 지연시간 설정부(168) 및 제 2 지연시간 설정부(169)를 선택적으로 제어하는 제어부(167)를 포함한다.
상기 제 4 지연부(161) 및 제 5 지연부(162)는 각각 서로 다른 지연시간을 갖는 복수개의 지연소자로 이루어진 지연소자 어레이로 구성된다. 이때 제 4 지연부(161)의 지연소자 간의 지연시간 차이가 상기 제 5 지연부(162)의 지연소자 간의 지연시간 차이에 비해 크게 구성된다. 즉, 제 4 지연부(161)는 큰 단위의 지연시간을 조절하기 위한 것이며, 제 5 지연부(162)는 상기 제 4 지연부(161)에 비해 작은 단위의 지연시간을 조절하기 위한 것이다.
상기 제 2 위상 분리부(164)의 구성은 도 3의 제 1 블록(171)과 동일하다.
상기 제 2 지연시간 설정부(168) 및 제 3 지연시간 설정부(169)는 쉬프트 레지스터로 구성된다.
상기 듀티 검출부(165)는 도 6과 같이, 상기 제 2 위상 분리부(164)에서 출력된 정위상(oCLK_Duty)과 부위상(oCLK_Dutyb)의 위상차를 이용하여 듀티를 비교하고 그 듀티 차이에 따라 지연시간을 증가시켜 OP AMP(165-1)를 통해 듀티를 일치시키기 위한 UP신호 또는 지연시간을 감소시켜 듀티를 일치시키기 위한 DN신호를 출력하는 비교기로 구성된다.
상기 제 2 필터(166)는 도 4의 제 1 필터(210)와 동일하게 구성된다.
이와 같이 구성된 본 발명에 따른 실시예의 동작을 도 7의 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 외부 클럭에 따라 생성된 iCLK, iCLKb가 각각 제 1 분주기(110)와 제 2 분주기(140)를 통해 2X RCLK, 2X FCLK로 분주되고, 제 1 지연부(120)와 제 2 지연부(150)를 거쳐 iRCLK, iFCLKb가 듀티 싸이클 보정부(160)로 입력된다.
이때 제 1 지연부(120) 및 제 2 지연부(150)는 제 1 지연시간 설정부(220)에 의해 동일한 지연시간이 선택되며, 초기 동작시에는 제 1 지연시간 설정부(220)가 초기 동작에 따라 설정된 지연시간을 선택한다.
그리고 상기 듀티 싸이클 보정부(160)가 상기 iRCLK, iFCLKb의 듀티 차이를 보정하여 RCLK, FCLK를 출력한다.
또한 제 1 위상 분리부(170)가 상기 RCLK, FCLK 각각을 정위상과 부위상으로 분리하여 DLL_RCLK, DLL_RCLKb, DLL_FCLK, DLL_FCLKb를 출력한다.
이때 제 1 위상 분리부(170)는 본 발명 실시예의 필수 구성은 아니며, 본 발명에서 출력되는 클럭이 상기 듀티 싸이클 보정부(160)에서 2 종류 출력되던 것과 달리 4 종류도 가능하도록 하여 후속 회로의 요구에 대응할 수 있다는 것을 보여주는 추가적인 구성이다. 따라서 본 발명은 상기 제 1 위상 분리부(170)를 제외한 구성을 기본으로 하고, 필요시 상기 제 1 위상 분리부(170)와 같은 구성을 적어도 하나 추가하여 다양한 종류의 클럭을 제공할 수 있도록 하는 것도 포함한다.
이때 제 1 위상 분리부(170)는 본 발명 실시예의 필수 구성은 아니며, 본 발명에서 출력되는 클럭이 상기 듀티 싸이클 보정부(160)에서 2 종류 출력되던 것과 달리 4 종류도 가능하도록 하여 후속 회로의 요구에 대응할 수 있다는 것을 보여주는 추가적인 구성이다. 따라서 본 발명은 상기 제 1 위상 분리부(170)를 제외한 구성을 기본으로 하고, 필요시 상기 제 1 위상 분리부(170)와 같은 구성을 적어도 하나 추가하여 다양한 종류의 클럭을 제공할 수 있도록 하는 것도 포함한다.
한편, 상기 듀티 싸이클 보정부(160)에서 출력된 RCLK는 제 3 분주기(180)를 통해 2분주 되고, 제 3 지연부(190)를 통해 데이터 리드시간만큼 지연되어 위상 비교부(200)로 입력된다.
이어서 위상 비교부(200)는 상기 제 3 지연부(190)의 출력과 상기 제 1 분주기(110)의 출력의 위상을 비교하여 지연시간을 증가 또는 감소시키기 위한 신호를 출력한다.
즉, 제 3 분주기(180) 및 제 3 지연부(190)를 거친 4분주 클럭과, 제 1 분주기(110)를 거친 2X RCLK의 위상이 비교된다. 이때 위상 보정 조건은 상기 4분주 클럭의 라이징 에지와 2X RCLK의 라이징 에지가 일치하도록 하는 것이다. 이때 종래 에는 도 1가 같이, 외부 클럭과 주기가 갖은 클럭을 지연된 클럭과 비교하였으나, 본 발명에서는 분주된 클럭을 이용하므로 보다 정확한 위상 비교가 가능하다.
그리고 상기 위상 비교부(200)의 출력이 제 1 필터(210)를 거쳐 제 1 지연시간 설정부(220)에 입력되고, 그에 따라 제 1 지연시간 설정부(220)가 제 1 지연부(120) 및 제 2 지연부(150)의 지연시간을 동일하게 증가 또는 감소시킴으로써, 위상 보정을 수행한다.
그리고 상기 듀티 싸이클 보정부(160)가 다시 상기 iRCLK, iRCLKb의 듀티 차이를 보정하여 RCLK, FCLK를 출력하는 과정을 연속적으로 수행하여 외부 클럭의 변동에 상관없이 동일한 위상 및 듀티를 갖는 클럭 생성이 가능하다.
삭제
상기 듀티 싸이클 보정부(160)의 동작을 도 8의 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, RCLK와 FCLK가 XOR 로직(163)을 통해 iCLK_DUTY가 제 2 위상 분리부(164)로 출력된다.
먼저, RCLK와 FCLK가 XOR 로직(163)을 통해 iCLK_DUTY가 제 2 위상 분리부(164)로 출력된다.
이어서 제 2 위상 분리부(164)가 상기 iCLK_DUTY의 위상을 분리하여 정위상(oCLK_Duty)과 부위상(oCLK_Dutyb)을 출력한다.
이때 RCLK와 FCLK의 지연값이 차이가 날 경우 상기 oCLK_Duty와 oCLK_Dutyb의 하이와 로우 폭이 다르게 된다. 이를 듀티 검출부(165)에서 검출하여 제어부(167)를 통해 제 2 지연시간 설정부(168) 및 제 2 지연시간 설정부(169)를 제어하여 지연시간을 조정함으로써 상기 RCLK, FCLK의 듀티가 동일하게 되도록 한다.
삭제
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수 적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 클럭 발생장치는 분주된 클럭을 이용한 위상보정과 듀티 싸이클 보정을 이용하므로 위상 보정이 정확히 이루어져, 신뢰성 있는 클럭 생성이 가능하므로 시스템 동작성능을 향상시킬 수 있다.
Claims (20)
- 외부 클럭을 이용하여 생성한 제 1 내부 클럭을 분주시키는 제 1 분주수단;상기 제 1 분주수단의 출력을 설정된 시간만큼 지연시키는 제 1 지연수단;외부 클럭을 이용하여 생성한 제 2 내부 클럭을 분주시키는 제 2 분주수단;상기 제 2 분주수단의 출력을 설정된 시간만큼 지연시키는 제 2 지연수단;상기 제 1 지연수단의 출력과 상기 제 2 지연수단의 출력의 듀티 싸이클을 보정한 제 1 보정 클럭과 제 2 보정 클럭을 출력하는 듀티 싸이클 보정수단;상기 제 1 보정 클럭을 분주시키는 제 3 분주수단;상기 제 3 분주수단의 출력을 설정시간만큼 지연시키는 제 3 지연수단;상기 제 3 지연수단의 출력과 상기 제 1 분주수단의 출력의 위상을 비교하여 그 결과를 출력하는 위상 비교수단; 및상기 위상 비교수단의 출력에 따라 상기 제 1 지연수단 및 제 2 지연수단의 지연시간을 설정하는 지연시간 설정수단을 포함하는 반도체 메모리의 클럭 발생장치.
- 제 1 항에 있어서,상기 제 1 분주수단은 입력을 2분주 시키는 분주기인 것을 특징으로 하는 반 도체 메모리의 클럭 발생장치.
- 제 1 항에 있어서,상기 제 1 지연수단은 서로 다른 지연시간을 갖는 복수개의 지연소자로 이루어진 지연소자 어레이인 것을 특징으로 하는 반도체 메모리의 클럭 발생장치.
- 제 1 항에 있어서,상기 제 2 분주수단은 입력을 2분주 시키는 분주기인 것을 특징으로 하는 반도체 메모리의 클럭 발생장치.
- 제 1 항에 있어서,상기 제 2 지연수단은 서로 다른 지연시간을 갖는 복수개의 지연소자로 이루어진 지연소자 어레이인 것을 특징으로 하는 반도체 메모리의 클럭 발생장치.
- 제 1 항에 있어서,상기 제 1 지연수단은 제 2 지연수단과 동일한 지연시간이 설정됨을 특징으로 하는 반도체 메모리의 클럭 발생장치.
- 제 1 항에 있어서,상기 제 1 보정 클럭과 상기 제 2 보정 클럭을 각각 정위상과 부위상으로 분리하여 출력하는 위상 분리수단을 더 포함하는 것을 특징으로 하는 반도체 메모리의 클럭 발생장치.
- 제 7 항에 있어서,상기 위상 분리수단은 입력단이 공통연결된 짝수개의 인버터로 이루어진 제 1 인버터 체인과 홀수개의 인버터로 이루어진 제 2 인버터 체인을 상기 제 1 보정 클럭과 제 2 보정 클럭에 대해 각각 한 세트씩 구비하는 것을 특징으로 하는 반도체 메모리의 클럭 발생장치.
- 제 8 항에 있어서,상기 제 1 인버터 체인과 제 2 인버터 체인의 입출력 지연시간은 동일한 것을 특징으로 하는 반도체 메모리의 클럭 발생장치.
- 제 1 항에 있어서,상기 제 3 분주수단은 입력을 2분주 시키는 분주기인 것을 특징으로 하는 반도체 메모리의 클럭 발생장치.
- 제 1 항에 있어서,상기 제 3 지연수단은 반도체 메모리의 데이터 리드(Read)에 소요되는 시간 을 모델링한 지연소자인 것을 특징으로 하는 반도체 메모리의 클럭 발생장치.
- 제 1 항에 있어서,상기 지연시간 설정수단은 쉬프트 레지스터인 것을 특징으로 하는 반도체 메모리의 클럭 발생장치.
- 제 1 항에 있어서,상기 위상 비교수단의 출력을 안정화시켜 상기 지연시간 설정수단에 입력시키는 필터링 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리의 클럭 발생장치.
- 제 13 항에 있어서,상기 필터링 수단은 소정 클럭에 따라 동작하는 복수개의 플립플롭으로 이루어진 플립플롭 어레이,상기 각 플립플롭의 출력을 논리곱하는 제 1 논리소자, 및상기 각 플립플롭의 출력을 부정 논리합하는 제 2 논리소자를 포함하는 것을 특징으로 하는 반도체 메모리의 클럭 발생장치.
- 제 1 항에 있어서,상기 듀티 싸이클 보정수단은상기 제 2 지연수단의 출력을 설정된 시간만큼 지연시키는 제 1 지연부,상기 제 1 지연부의 지연시간을 설정하는 제 1 지연시간 설정부,상기 제 1 지연부의 출력을 설정된 시간만큼 지연시키는 제 2 지연부,상기 제 2 지연부의 지연시간을 설정하는 제 2 지연시간 설정부,상기 제 1 지연수단의 출력과 상기 제 2 지연부의 출력을 논리 연산하는 XOR 로직,상기 XOR 로직의 출력을 정위상과 부위상으로 분리하는 위상 분리부,상기 위상 분리부에서 출력된 정위상 출력과 부위상 출력의 듀티를 비교하여 그 결과를 출력하는 듀티 검출부, 및상기 듀티 검출부의 출력에 따라 상기 제 1 지연시간 설정부 및 제 2 지연시간 설정부를 선택적으로 제어하는 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 클럭 발생장치.
- 제 15 항에 있어서,상기 제 1 지연부 및 제 2 지연부는 서로 다른 지연시간을 갖는 복수개의 지연소자로 이루어진 지연소자 어레이인 것을 특징으로 하는 반도체 메모리의 클럭 발생장치.
- 제 16 항에 있어서,상기 제 1 지연부의 지연소자 간의 지연시간 차이가 상기 제 2 지연부의 지 연소자 간의 지연시간 차이에 비해 큰 것을 특징으로 하는 반도체 메모리의 클럭 발생장치.
- 제 15 항에 있어서,상기 제 1 지연시간 설정부 및 제 2 지연시간 설정부는 쉬프트 레지스터인 것을 특징으로 하는 반도체 메모리의 클럭 발생장치.
- 제 15 항에 있어서,상기 듀티 검출부의 출력을 안정화시켜 상기 제어부에 입력시키는 필터링 부를 더 포함하는 것을 특징으로 하는 반도체 메모리의 클럭 발생장치.
- 제 19 항에 있어서,상기 필터링부는 소정 클럭에 따라 동작하는 복수개의 플립플롭으로 이루어진 플립플롭 어레이,상기 각 플립플롭의 출력을 논리곱하는 제 1 논리소자, 및상기 각 플립플롭의 출력을 부정 논리합하는 제 2 논리소자를 포함하는 것을 특징으로 하는 반도체 메모리의 클럭 발생장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050131432A KR100766373B1 (ko) | 2005-12-28 | 2005-12-28 | 반도체 메모리의 클럭 발생장치 |
| US11/605,463 US7414451B2 (en) | 2005-12-28 | 2006-11-29 | Clock generator for semiconductor memory apparatus |
| US12/185,855 US7619454B2 (en) | 2005-12-28 | 2008-08-05 | Clock generator for semiconductor memory apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050131432A KR100766373B1 (ko) | 2005-12-28 | 2005-12-28 | 반도체 메모리의 클럭 발생장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070069385A KR20070069385A (ko) | 2007-07-03 |
| KR100766373B1 true KR100766373B1 (ko) | 2007-10-11 |
Family
ID=38192887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050131432A KR100766373B1 (ko) | 2005-12-28 | 2005-12-28 | 반도체 메모리의 클럭 발생장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7414451B2 (ko) |
| KR (1) | KR100766373B1 (ko) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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2005
- 2005-12-28 KR KR1020050131432A patent/KR100766373B1/ko active IP Right Grant
-
2006
- 2006-11-29 US US11/605,463 patent/US7414451B2/en active Active
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2008
- 2008-08-05 US US12/185,855 patent/US7619454B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20070069385A (ko) | 2007-07-03 |
| US20080290919A1 (en) | 2008-11-27 |
| US7414451B2 (en) | 2008-08-19 |
| US7619454B2 (en) | 2009-11-17 |
| US20070146028A1 (en) | 2007-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20130925 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20140923 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20150921 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20160923 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20170925 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20180920 Year of fee payment: 12 |