JP3940518B2 - 高耐圧半導体素子 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、高耐圧半導体素子に係り、特に電力用スイッチング素子として好適なパワーＭＯＳＦＥＴ型の半導体素子に関する。
【０００２】
【従来の技術】
近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、パワー半導体素子では、高耐圧・大電流化と共に、低損失化、高速化、高破壊耐量化に対する性能改善が注力されている。その中で、パワーＭＯＳＦＥＴはその高速スイッチング性能のため、スイッチング電源分野などでキーデバイスとして定着している。
【０００３】
ＭＯＳＦＥＴは多数キャリアデバイスであるため、少数キャリア蓄積時間がなくスイッチングが速いという利点がある。しかし、反面、伝導度変調がないために高耐圧素子ではＩＧＢＴなどのバイポーラ素子と比べるとオン抵抗の面で不利になる。これは、ＭＯＳＦＥＴにおいて高い耐圧を得るには、ｎベース層を厚くし不純物濃度も低くする必要があるため、高耐圧の素子ほどＭＯＳＦＥＴのオン抵抗が増大することに起因する。
【０００４】
この従来のＭＯＳＦＥＴの欠点を解消する素子として、図１３に示す素子構造が知られている。図１３に示すように、この従来型素子は、ｎ型ドレイン層２０１上に位置するドリフト領域に、ストライプ状のｐ型半導体層２０３とｎ型半導体層２０２が交互に繰り返して存在する。これらのｐ型半導体層２０３とｎ型半導体層２０２の間の接合には空乏層が広がり、ｎ型半導体層２０２の濃度を高くしても、ブレークダウンする前にｐ型半導体層２０３とｎ型半導体層２０２とが完全に空乏化することによって、従来のＭＯＳＦＥＴと同様の耐圧を得ることができる。
【０００５】
ここで、ｎ型半導体層２０２の濃度は、素子の耐圧ではなくｎ型半導体層２０２及びｐ型半導体層２０３の幅に依存するため、耐圧が高くなればなるほど効果は大きくなるという特徴がある。ｎ型半導体層２０２とｐ型半導体層２０３の幅をさらに小さくすれば、ｎ型半導体層２０２の濃度をより高くすることができ、オン抵抗の更なる低減化を達成することが可能である。なお、図１３において、２０５はｐ型ベース層、２０６はｎ型ソース層、２０７はゲート絶縁膜、２０８はゲート電極、２０９はドレイン電極、２１０はソース電極、２１１はトレンチである。
【０００６】
しかしながら、以上の従来型素子では、ｎ型半導体層（ドリフト層）２０２をドレイン領域としてＭＯＳ構造が構成されているため、ＭＯＳチャネル幅が半減し、低いオン抵抗が得られないという問題があった。
【０００７】
図１４はかかる問題点を説明するための図である。図１４は、図１３における従来の素子の線分Ａ−Ａ´における断面を示す断面図である。この図１４に示すように、従来型の素子では、点線で示されるトレンチ２１１の底よりも上の領域に至るまでｎ型半導体層２０２及びｐ型半導体層２０３の上端が延在している。また、ｎ型半導体層２０２及びｐ型半導体層２０３とｐ型ベース層２０５とは直接接している構造となっている。したがって、ゲート絶縁膜２０７に接するｐ型ベース層２０５表面においてチャネルが形成されても、電子電流が流れる部分は主として図１４の斜線の領域に限定されることになってしまい、有効な導通領域を十分な幅で形成することができないという問題がある。このため、オン抵抗の低減化は困難となっていた。
【０００８】
【発明が解決しようとする課題】
以上のように、従来の高耐圧半導体素子は、オン抵抗を十分低減できないという問題があった。
本発明は、上記実情に鑑みてなされたものであり、その目的は、従来よりもオン抵抗の低い高耐圧半導体素子を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の高耐圧半導体素子は、第１導電型ドレイン層と、この第１導電型ドレイン層に接して形成され、オン状態でドリフト電流を流すとともにオフ状態で空乏化する第１導電型半導体層と、前記第１導電型ドレイン層及び前記第１導電型半導体層に接して形成され、オフ状態で空乏化する第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層に接して形成された第１導電型ベース層と、前記第１導電型ベース層に接して前記第１導電型ベース層上に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備し、前記第２導電型ベース層と前記第１導電型半導体層及び前記第２導電型半導体層とはその全てにわたって前記第１導電型ベース層を介して接続されていることを特徴とする。
【００１０】
また、本発明の高耐圧半導体素子は、第１導電型ドレイン層と、この第１導電型ドレイン層に接して形成された第１導電型半導体層と、前記第１導電型ドレイン層及び前記第１導電型半導体層に接して形成された第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層に接して形成された第１導電型ベース層と、前記第１導電型ベース層に接して前記第１導電型ベース層上に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを備え、前記第１導電型半導体層と前記第２導電型半導体層とは交互に繰り返し配列されており、前記第２導電型ベース層と前記第１導電型半導体層及び前記第２導電型半導体層とはその全てにわたって前記第１導電型ベース層を介して接続されていることを特徴とする。
【００１１】
また、本発明の高耐圧半導体素子は、第１導電型ドレイン層と、この第１導電型ドレイン層上に形成され、横方向に交互に繰り返し配列された第１導電型半導体層及び第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層上に形成された第１導電型ベース層と、前記第１導電型ベース層に接して前記第１導電型ベース層内に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備し、前記第２導電型ベース層と前記第１導電型半導体層及び前記第２導電型半導体層とはその全てにわたって前記第１導電型ベース層を介して接続されていることを特徴とする。
また、かかる発明において、以下の構成を備えることが好ましい。
（１）前記第１導電型ベース層の上面と前記第２導電型ベース層の上面とは、実質的に同一面内にあり、前記第２導電型ベース層の上面及び前記第１導電型ベース層の上面に対向して前記ゲート絶縁膜を介して前記ゲート電極が設けられていること。
（２）（１）において、前記第１導電型ベース層の下面は前記第２導電型ベース層の下面よりも下に位置すること。
（３）（２）において、前記第２導電型ベース層表面に形成されるチャネルの幅方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていること。
（４）（２）において、前記第２導電型ベース層表面に形成されるチャネルの長さ方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていること。
【００１２】
また、本発明の高耐圧半導体素子は、第１導電型ドレイン層と、この第１導電型ドレイン層上に形成され、横方向に交互に繰り返し配列された第１導電型半導体層及び第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層上に形成された第１導電型ベース層と、前記第１導電型ベース層に接して前記第１導電型ベース層上に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備し、前記ゲート電極は前記第１導電型ソース層及び前記第２導電型ベース層を貫通し前記第１導電型ベース層に接して設けられた溝の内部に前記ゲート絶縁膜を介して設けられていることを特徴とする。
また、かかる発明において、以下の構成を備えることが好ましい。
【００１３】
（１）前記第１導電型ベース層の下面は前記溝の底面よりも下に位置すること。
（２）（１）において、前記第２導電型ベース層表面に形成されるチャネルの幅方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていること。
【００１４】
（３）（１）において、前記溝は複数配列されて形成され、この配列方向に前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていること。
【００１５】
（４）（１）において、前記第２導電型半導体層と前記第２導電型ベース層とは、第２導電型コンタクト層を介してお互いに接続して形成されていること。
（５）前記第１導電型ベース層の下面は前記溝の底面よりも上に位置すること。
【００１６】
（６）（５）において、前記第２導電型ベース層表面に形成されるチャネルの幅方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていること。
【００１７】
（７）前記第２導電型ベース層と前記第１導電型半導体層及び前記第２導電型半導体層とはその全てにわたって前記第１導電型ベース層を介して接続されていること。
【００２１】
また、本発明の高耐圧半導体素子は、第１導電型ドレイン層と、この第１導電型ドレイン層上に形成され、横方向に交互に繰り返し配列された第１導電型半導体層及び第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層上に形成された第１導電型ベース層と、前記第１導電型ベース層に隣接して前記第１導電型半導体層及び前記第２導電型半導体層上に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備し、前記第１導電型ベース層の下面は前記第２導電型ベース層の下面よりも上に位置することを特徴とする。
また、かかる発明において、以下の構成を備えることが好ましい。
（１）前記第２導電型ベース層表面に形成されるチャネルの幅方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていること。
【００２２】
（２）前記第２導電型ベース層表面に形成されるチャネルの長さ方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていること。
【００２３】
また、本発明の高耐圧半導体素子は、第２導電型高抵抗層上に形成された第１導電型ドレイン層と、前記第２導電型高抵抗層上に前記第１導電型ドレイン層とは離間して形成された第２導電型ベース層と、この第２導電型ベース層表面に隣接して形成された第１導電型ベース層と、この第１導電型ベース層と前記第１導電型ドレイン層との間に形成され、これらの層を結ぶ方向と概略直交する方向に交互に繰り返し配列された第１導電型半導体層及び第２導電型半導体層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備することを特徴とする。
【００２４】
また、かかる発明において、以下の構成を備えることが好ましい。
（１）前記第１導電型ベース層は、前記第２導電型ベース層の前記第１導電型ドレイン層側表面に隣接して形成され、前記第１導電型ソース層から前記第１導電型ベース層にわたって溝が設けられ、この溝の内部に前記ゲート絶縁膜を介して前記ゲート電極が設けられていること。
【００２５】
（２）（１）において、前記溝は、前記第１導電型半導体層及び前記第２導電型半導体層の配列方向と概略平行に複数配列されていること。
（３）（２）において、前記第１導電型ベース層の前記第１導電型ドレイン層側端面は、前記溝の前記第１導電型ドレイン層側端面よりも当該ドレイン層側に位置すること。
【００２６】
（４）前記第１導電型ベース層は、前記第２導電型ベース層の下面に隣接して形成され、前記第１導電型ソース層及び前記第２導電型ベース層を貫通し、前記第１導電型ベース層に接して溝が設けられ、この溝の内部に前記ゲート絶縁膜を介して前記ゲート電極が設けられていること。
【００２７】
（５）前記第１導電型ベース層は、前記第２導電型ベース層の前記第１導電型ドレイン層側表面に隣接して形成され、前記第１導電型ベース層の上面と前記第２導電型ベース層の上面とは、実質的に同一面内にあり、前記第２導電型ベース層の上面及び前記第１導電型ベース層の上面に対向して前記ゲート絶縁膜を介して前記ゲート電極が設けられていること。
（作用）
本発明によれば、互いに接して交互に形成された第１導電型ドリフト層及び第２導電型ドリフト層は、第１導電型ベース層を介して絶縁ゲート電極直下の第２導電型ベース層（チャネル形成層）と接続されているので、第２導電型ベース層の全ての幅にわたってチャネル領域として作用させることができ、従来型素子よりも低いオン抵抗を得ることが可能である。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。なお、以下の全ての実施形態では第１導電型としてｎ型、第２導電型としてｐ型を用いている。
【００２９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。この実施形態は、縦型のＭＯＳ型高耐圧半導体素子に対して本発明を適用した実施形態である。
【００３０】
図１に示すように、ｎ型ドレイン層１に接して、平面的に交互に繰り返し配列されたストライプ状のｎ型ドリフト層２とｐ型ドリフト層３が形成されている。このｎ型ドリフト層２とｐ型ドリフト層３とは、後述するｐ型ベース層５の表面に形成されるチャネルの幅方向に交互に繰り返し配列されている。なお、ｎ型ドリフト層２とｐ型ドリフト層３それぞれの濃度及び厚みは共に、厚みが５μｍの場合で濃度がおよそ５×１０15ｃｍ-3、厚みが０．５μｍの場合で濃度がおよそ１×１０17ｃｍ-3である。
【００３１】
さらに、ｎ型ドリフト層２およびｐ型ドリフト層３の両方に接するようにｎ型ベース層４が形成されている。ｎ型ベース層４にはｐ型ベース層５が選択的に形成され、ｐ型ベース層５の表面にはｎ型ソース層６が形成され、ｎ型ソース層６からｐ型ベース層５を通ってｎ型ベース層４に至る深さの複数のトレンチ溝１１が選択的に配列形成されている。このトレンチ溝１１内には、ゲート絶縁膜７を介して絶縁ゲート電極８が配設されている。
【００３２】
これらの構造によって、絶縁ゲート電極８、ｎ型ソース層６、ｐ型ベース層５、ｎ型ベース層４により、トレンチ溝１１側壁のｐ型ベース層５表面をチャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴが構成されている。なお、９はドレイン電極、１０はソース電極である。
【００３３】
図２は、図１の高耐圧半導体素子のＡＡ´を通る面における断面図である。図１と同一部分には同一の符号を付して示し、詳細な説明を省略する。図２中の斜線部分は電子電流が流れる部分を表すが、この図２からわかるように、絶縁ゲート電極８に対向するトレンチ溝１１の側壁部分に接するｐ型ベース層５表面の全領域に電子電流が流れる。したがって、有効な導通領域を十分な幅で形成することが可能となり、素子のオン抵抗を著しく低減することが可能である。
【００３４】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。図１と同一部分には同一の符号を付して示し説明は省略する。本実施形態の高耐圧半導体素子が第１の実施形態のものと異なる点は、繰り返し配列されたストライプ状のｎ型ドリフト層３２とｐ型ドリフト層３３の配列向きが異なる点である。
【００３５】
即ち、本実施形態の素子では、ｎ型ドリフト層３２とｐ型ドリフト層３３とは、複数のトレンチ溝１１が配列される配列方向に交互に繰り返し配列されている。かかる配列の構造では、ｎ型ドリフト層３２及びｐ型ドリフト層３３とｐ型ベース層５との間にｎ型ベース層４が挿入されることとなり、ｎ型ドリフト層３２とｐ型ドリフト層３３とがｐ型ベース層５のチャネル領域と位置合わせずれして形成された場合でも、チャネル領域及びその幅を十分に確保することが可能である。
【００３６】
従来型素子のようにｎ型ドリフト層３２及びｐ型ドリフト層３３とｐ型ベース層５との間にｎ型ベース層４が挿入されない場合には、ｎ型ドリフト層３２とｐ型ドリフト層３３とがｐ型ベース層５のチャネル領域と位置合わせずれして形成されると、ｎ型ソース層、ｐ型ベース層、ｎ型ドリフト層よりなるＭＯＳＦＥＴが構成されない領域が生じ、結果的にＭＯＳチャネルの導通領域幅を十分に確保することができなくなってしまうという問題があった。本発明によれば、上記したようにｎ型ベース層４の介在により、かかる問題を解決してオン抵抗を低減することが可能である。
【００３７】
（第３の実施形態）
図４は、本発明の第３の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。図３と同一部分には同一の符号を付して示し説明は省略する。本実施形態の高耐圧半導体素子が第２の実施形態のものと異なる点は、繰り返し配列されたストライプ状のｎ型ドリフト層４２とｐ型ドリフト層４３が、ｐ型半導体層４４を介してｐ型ベース層５に対して接続している点である。
【００３８】
即ち、前述した実施形態のように、繰り返し配列されたストライプ状のｎ型ドリフト層３２とｐ型ドリフト層３３とがｎ型ベース層４によりｐ型ベース層５と分離された状態では、ＯＦＦ時に、ｎ型ドリフト層３２はｎ型ドレイン層１と接続されているために当該層とほぼ同電位の状態となるが、ｐ型ドリフト層３３は、ｐ型ベース層５の底面より伸びる空乏層がｐ型ドリフト層３３に接するまでの時間は、いわばフローティングの電位状態となる。この場合、ｎ型ドリフト層３２とｐ型ドリフト層３３との間に、これらの層が空乏化するために十分な電圧がかからない場合があり、耐圧特性が不安定となる場合もある。
【００３９】
本実施形態によれば、第２の実施形態の素子で得られる効果の他、以下に述べる効果を得ることが可能である。即ち、実施形態のストライプ状のｎ型ドリフト層４２とｐ型ドリフト層４３とが、ｐ型半導体層４４を介してｐ型ベース層５に対して接続しているので、ｐ型ドリフト層４３はｐ型半導体層４４によりｐ型ベース層５とほぼ同電位の状態になる。したがって、ｎ型ドリフト層４２とｐ型ドリフト層４３とが空乏化するために十分な電圧が当該層の間に確実に印加されるようにすることができ、耐圧を安定的に確保することが可能となる。
【００４０】
なお、本実施形態の素子では、ストライプ状のｎ型ドリフト層４２とｐ型ドリフト層４３の厚みが従来例のものに比べて大きくなっている。これは、ｎ型ベース層４をｎ型ドリフト層４２及びｐ型ドリフト層４３とｐ型ベース層５との間に挿入したことにより、チャネル幅の問題を解決することができ、ｎ型ドリフト層４２とｐ型ドリフト層４３の厚みに関する自由度が向上したためでもある。
【００４１】
（第４の実施形態）
図５は、本発明の第４の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。図１と同一部分には同一の符号を付して示し説明は省略する。本実施形態の高耐圧半導体素子が第１の実施形態のものと異なる点は、繰り返し配列されたストライプ状のｎ型ドリフト層５２及びｐ型ドリフト層５３の上端面が、トレンチ溝１１の底面よりも上に位置する点である。かかるｎ型ベース層５４の厚みは、ＯＦＦ時に層全体が比較的低電圧で完全空乏化する程度の厚みとなっている。
【００４２】
上記第３の実施形態で述べたように、繰り返し配列されたストライプ状のｎ型ドリフト層２とｐ型ドリフト層３とがｎ型ベース層４によりｐ型ベース層５と分離された状態では、これらｎ型ドリフト層２とｐ型ドリフト層３との間に、低電圧時は十分な電圧がかからない場合があり、耐圧が不安定になる場合もある。
【００４３】
しかし、本実施形態によれば、第１の実施形態の素子で得られる効果の他、以下に述べる効果を得ることが可能である。即ち、ターンＯＦＦ時に絶縁ゲート電極８に負電圧を印加することによってゲート絶縁膜７に接するｎ型ベース層５４表面にｐチャネルが形成され、ｐ型ベース層５とｐ型ドリフト層５３とがこのｐチャネルによって電気的に接続される。したがって、低電圧時でもｐ型ドリフト層５３の電位を固定することができ、ｎ型ドリフト層５２及びｐ型ドリフト層５３における完全空乏化を安定させ、素子の耐圧を安定して確保することが可能である。
【００４４】
（第５の実施形態）
図６は、本発明の第５の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。図１と同一部分には同一の符号を付して示し説明は省略する。本実施形態の高耐圧半導体素子が第１の実施形態のものと異なる点は、第１の実施形態の素子がトレンチ型のＭＯＳ型高耐圧半導体素子であるのに対して、本実施形態のものはプレーナ型のＭＯＳ型高耐圧半導体素子である点である。
【００４５】
即ち、ｎ型ドリフト層２およびｐ型ドリフト層３の両方に接するようにｎ型ベース層６４が形成されている。ｎ型ベース層６４内にはｐ型ベース層６５が選択的に形成され、ｐ型ベース層６５の表面にはｎ型ソース層６６が選択的に形成され、またｎ型ソース層６６とｎ型ベース層６４間のｐ型ベース層６５表面上にはゲート絶縁膜６７を介して絶縁ゲート電極６８が配設されている。ゲート絶縁膜６７及び絶縁ゲート電極６８はｎ型ベース層６４上にまで延在している。
【００４６】
これらの構造によって、絶縁ゲート電極６８、ｎ型ソース層６６、ｐ型ベース層６５、ｎ型ベース層６４により、ｐ型ベース層６５表面をチャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴが構成されている。なお、９はドレイン電極、７０はソース電極である。
【００４７】
本実施形態の高耐圧半導体素子によっても、第１の実施形態の素子と同様にｐ型ベース層６５表面の全領域をｎチャネルの導通領域として作用させることができ、したがって、有効なチャネル領域を十分な幅で形成することが可能となり、素子のオン抵抗を著しく低減することが可能である。
【００４８】
（第６の実施形態）
図７は、本発明の第６の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。図６と同一部分には同一の符号を付して示し説明は省略する。本実施形態の高耐圧半導体素子が第５の実施形態のものと異なる点は、繰り返し配列されたストライプ状のｎ型ドリフト層７２とｐ型ドリフト層７３の配列向きが異なる点である。
【００４９】
即ち、本実施形態の素子では、ｎ型ドリフト層７２とｐ型ドリフト層７３とは、ｐ型ベース層６５表面に形成されるチャネルの長さ方向に交互に繰り返し配列されている。かかる配列の構造では、ｎ型ドリフト層７２及びｐ型ドリフト層７３とｐ型ベース層６５との間にｎ型ベース層６４が挿入されることとなり、ｎ型ドリフト層７２とｐ型ドリフト層７３とがｐ型ベース層６５のチャネル領域と位置合わせずれして形成された場合でも、有効なチャネル領域及びその幅を十分に確保することが可能である。
【００５０】
従来型素子のようにｎ型ドリフト層７２及びｐ型ドリフト層７３とｐ型ベース層６５との間にｎ型ベース層６４が挿入されない場合には、ｎ型ドリフト層７２とｐ型ドリフト層７３とがｐ型ベース層６５のチャネル領域と位置合わせずれして形成されると、ｐ型ベース層６５のチャネルにおける電子電流導通領域の幅を十分に確保することができないという問題があった。本発明によれば、上記したようにｎ型ベース層６４の介在により、かかる問題を解決してオン抵抗を低減することが可能である。
【００５１】
（第７の実施形態）
図８は、本発明の第７の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。図６と同一部分には同一の符号を付して示し説明は省略する。本実施形態の高耐圧半導体素子が第５の実施形態のものと異なる点は、繰り返し配列されたストライプ状のｎ型ドリフト層８２とｐ型ドリフト層８３が、ｐ型ベース層６５に対して直接接続している点である。
【００５２】
即ち、前述した実施形態のように、繰り返し配列されたストライプ状のｎ型ドリフト層２とｐ型ドリフト層３とがｎ型ベース層６４によりｐ型ベース層６５と分離された状態では、ＯＦＦ時に、ｎ型ドリフト層２はｎ型ドレイン層１と接続されているために当該層とほぼ同電位の状態となるが、ｐ型ドリフト層３はいわばフローティングの電位状態となる。この場合、低電圧印加時には、ｎ型ドリフト層２とｐ型ドリフト層３との間に、これらの層が空乏化するために十分な電圧がかからない場合があり、耐圧を安定的に確保することが困難となる場合もある。
【００５３】
本実施形態によれば、第５の実施形態の素子で得られる効果の他、以下に述べる効果を得ることが可能である。即ち、実施形態のストライプ状のｎ型ドリフト層８２とｐ型ドリフト層８３とが、ｐ型ベース層６５に対して直接接続しているので、ｐ型ドリフト層８３はｐ型ベース層６５とほぼ同電位の状態になる。したがって、ｎ型ドリフト層８２とｐ型ドリフト層８３とが空乏化するために十分な電圧が当該層の間に確実に印加されるようにすることができ、耐圧を安定して確保することが可能となる。
【００５４】
（第８の実施形態）
図９は、本発明の第８の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。図８と同一部分には同一の符号を付して示し説明は省略する。本実施形態の高耐圧半導体素子が第７の実施形態のものと異なる点は、繰り返し配列されたストライプ状のｎ型ドリフト層９２とｐ型ドリフト層９３の配列向きが異なる点である。
【００５５】
即ち、本実施形態の素子では、第６の実施形態の素子のように、ｎ型ドリフト層９２とｐ型ドリフト層９３とは、ｐ型ベース層６５表面に形成されるチャネルの長さ方向に交互に繰り返し配列されている。かかる配列の構造では、ｎ型ドリフト層８２及びｐ型ドリフト層８３上にｎ型ベース層８４が介在することにより、ｎ型ドリフト層８２とｐ型ドリフト層８３とがｐ型ベース層６５のチャネル領域と位置合わせずれして形成された場合でも、チャネルにおける電子電流の導通領域及びその幅を十分に確保することが可能である。したがって、上記ｎ型ベース層８４の介在により、位置合わせずれの問題もなくオン抵抗を低減することが可能である。
【００５６】
（第９の実施形態）
図１０は、本発明の第９の実施形態に係る横型の高耐圧半導体素子の構造を示す断面図である。本実施形態の高耐圧半導体素子が前述した実施形態のものと異なる点は、前述した実施形態の素子が縦型のＭＯＳ型高耐圧半導体素子であるのに対して、本実施形態のものは横型のＭＯＳ型高耐圧半導体素子である点である。
【００５７】
図１０に示すように、高抵抗ｐ型半導体基板１００上にはｎ型ドレイン層１０１が形成され、このｎ型ドレイン層１０１に接して、平面的に交互に繰り返し配列されたストライプ状のｎ型ドリフト層１０２とｐ型ドリフト層１０３が形成されている。このｎ型ドリフト層１０２とｐ型ドリフト層１０３の両方に接するようにｎ型ベース層１０４が形成されている。即ち、ｎ型ドリフト層１０２とｐ型ドリフト層１０３とは、ｎ型ベース層１０４とｎ型ドリフト層１０２との間に形成され、これらの層を結ぶ方向と概略直交する方向に交互に繰り返し配列されている。
【００５８】
さらに、ｎ型ベース層１０４に隣接してｐ型ベース層１０５が選択的に形成され、ｐ型ベース層１０５の表面にはｎ型ソース層１０６が形成されている。このｎ型ソース層１０６からｎ型ベース層１０４にわたって複数のトレンチ溝１１１が設けられ、当該複数のトレンチ溝１１１は、ｎ型ドリフト層１０２及びｐ型ドリフト層１０３の配列方向と概略平行に配列されている。これらのトレンチ溝１１１の内部にゲート絶縁膜１０７を介して絶縁ゲート電極１０８が配設されている。
【００５９】
これらの構造によって、絶縁ゲート電極１０８、ｎ型ソース層１０６、ｐ型ベース層１０５、ｎ型ベース層１０４により、トレンチ溝１１１側壁のｐ型ベース層１０５表面をチャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴが構成されている。なお、１０９はドレイン電極、１１０はソース電極である。
【００６０】
本実施形態によれば、第１の実施形態と同様にｐ型ベース層１０５表面の全領域がｎチャネルの電子電流導通領域として作用する。したがって、電子電流導通領域を十分な幅で形成することが可能となり、素子のオン抵抗を著しく低減することが可能である。
【００６１】
また、上述したように本実施形態の素子では、ｎ型ドリフト層１０２とｐ型ドリフト層１０３とは、複数のトレンチ溝１１１が配列される配列方向に交互に繰り返し配列されている。かかる配列の構造において、ｎ型ドリフト層１０２及びｐ型ドリフト層１０３とｐ型ベース層１０５との間にｎ型ベース層１０４が挿入されることにより、ｎ型ドリフト層１０２とｐ型ドリフト層１０３とがｐ型ベース層１０５のチャネル領域と位置合わせずれして形成された場合でも、電子電流導通領域及びその幅を十分に確保することが可能である。したがって、上記ｎ型ベース層１０４の介在により、位置合わせずれの問題を解決してオン抵抗を低減することが可能である。
【００６２】
（第１０の実施形態）
図１１は、本発明の第１０の実施形態に係る横型の高耐圧半導体素子の構造を示す断面図である。図１０と同一部分には同一の符号を付して示し説明は省略する。本実施形態の高耐圧半導体素子が第１０の実施形態のものと異なる点は、トレンチ溝１１９の位置及びｎ型ベース層１１４の位置が異なる点である。
【００６３】
即ち、ｎ型ドリフト層１０２およびｐ型ドリフト層１０３の両方に接するようにｎ型ベース層１１４が形成され、このｎ型ベース層１１４の上にはｐ型ベース層１１５が隣接して選択的に形成されている。ｐ型ベース層１１５の表面にはｎ型ソース層１１６が形成され、ｎ型ソース層１１６からｐ型ベース層１１５を通ってｎ型ベース層１１４に至る深さのトレンチ溝１１９が形成されている。このトレンチ溝１１９内には、ゲート絶縁膜１１７を介して絶縁ゲート電極１１８が配設されている。
【００６４】
これらの構造によって、絶縁ゲート電極１１８、ｎ型ソース層１１６、ｐ型ベース層１１５、ｎ型ベース層１１４により、トレンチ溝１１９側壁のｐ型ベース層１１５表面をチャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴが構成されている。なお、１０９はドレイン電極、１２０はソース電極である。
【００６５】
本実施形態によれば、第１０の実施形態と同様にｐ型ベース層１１５表面の全領域がｎチャネル電子電流導通領域として作用する。したがって、電子電流導通領域を十分な幅で形成することが可能となり、素子のオン抵抗を著しく低減することが可能である。
【００６６】
（第１１の実施形態）
図１２は、本発明の第１１の実施形態に係る横型の高耐圧半導体素子の構造を示す断面図である。図１０と同一部分には同一の符号を付して示し説明は省略する。本実施形態の高耐圧半導体素子が第１０の実施形態のものと異なる点は、第１０の実施形態の素子がトレンチ型のＭＯＳ型高耐圧半導体素子であるのに対して、本実施形態のものはプレーナ型のＭＯＳ型高耐圧半導体素子である点である。
【００６７】
即ち、ｎ型ソース層１０６とｎ型ベース層１０４間のｐ型ベース層１０５表面上にはゲート絶縁膜１２７を介して絶縁ゲート電極１２８が配設されている。ゲート絶縁膜１２７及び絶縁ゲート電極１２８は、ｎ型ベース層１０４、ｎ型ドリフト層１０２およびｐ型ドリフト層１０３の上にまで延在している。
【００６８】
これらの構造によって、絶縁ゲート電極１２８、ｎ型ソース層１０６、ｐ型ベース層１０５、ｎ型ベース層１０４により、ｐ型ベース層１０５表面をチャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴが構成されている。なお、１０９はドレイン電極、１３０はソース電極である。
【００６９】
本実施形態によれば、第１０の実施形態と同様にｐ型ベース層１０５表面の全領域がｎチャネル電子電流導通領域として作用する。したがって、電子電流導通領域を十分な幅で形成することが可能となり、素子のオン抵抗を著しく低減することが可能である。
【００７０】
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では第１導電型としてｎ型、第２導電型としてｐ型を用いているが、その反対に第１導電型としてｐ型、第２導電型としてｎ型を用いても良い。
その他、本発明の趣旨を逸脱しない範囲で種々変形して実施可能である。
【００７１】
【発明の効果】
以上述べたように、本発明によれば、ＭＯＳ構造のチャネルにおいて電子電流が導通する有効領域の幅が増加するため、低いオン抵抗のＭＯＳ型高耐圧半導体素子を得ることが可能である。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。
【図２】 図１の線分ＡＡ´の方向における断面図。
【図３】 本発明の第２の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。
【図４】 本発明の第３の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。
【図５】 本発明の第４の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。
【図６】 本発明の第５の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。
【図７】 本発明の第６の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。
【図８】 本発明の第７の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。
【図９】 本発明の第８の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。
【図１０】 本発明の第９の実施形態に係る横型の高耐圧半導体素子の構造を示す断面図。
【図１１】 本発明の第１０の実施形態に係る横型の高耐圧半導体素子の構造を示す断面図。
【図１２】 本発明の第１１の実施形態に係る横型の高耐圧半導体素子の構造を示す断面図。
【図１３】 従来の縦形の高耐圧半導体素子の構造を示す断面図。
【図１４】 図１３の線分ＡＡ´の方向における断面図。
【符号の説明】
１…ｎ型ドレイン層
２…ｎ型ドリフト層
３…ｐ型ドリフト層
４…ｎ型ベース層
５…ｐ型ベース層
６…ｎ型ソース層
７…ゲート絶縁膜
８…絶縁ゲート電極
９…ドレイン電極
１０…ソース電極
１１…トレンチ溝

Claims (24)

  1. 第１導電型ドレイン層と、この第１導電型ドレイン層に接して形成され、オン状態でドリフト電流を流すとともにオフ状態で空乏化する第１導電型半導体層と、前記第１導電型ドレイン層及び前記第１導電型半導体層に接して形成され、オフ状態で空乏化する第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層に接して形成された第１導電型ベース層と、前記第１導電型ベース層に接して前記第１導電型ベース層上に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備し、前記第２導電型ベース層と前記第１導電型半導体層及び前記第２導電型半導体層とはその全てにわたって前記第１導電型ベース層を介して接続されていることを特徴とする高耐圧半導体素子。
  2. 第１導電型ドレイン層と、この第１導電型ドレイン層に接して形成された第１導電型半導体層と、前記第１導電型ドレイン層及び前記第１導電型半導体層に接して形成された第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層に接して形成された第１導電型ベース層と、前記第１導電型ベース層に接して前記第１導電型ベース層上に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを備え、前記第１導電型半導体層と前記第２導電型半導体層とは交互に繰り返し配列されており、前記第２導電型ベース層と前記第１導電型半導体層及び前記第２導電型半導体層とはその全てにわたって前記第１導電型ベース層を介して接続されていることを特徴とする高耐圧半導体素子。
  3. 第１導電型ドレイン層と、この第１導電型ドレイン層上に形成され、横方向に交互に繰り返し配列された第１導電型半導体層及び第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層上に形成された第１導電型ベース層と、前記第１導電型ベース層に接して前記第１導電型ベース層内に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備し、前記第２導電型ベース層と前記第１導電型半導体層及び前記第２導電型半導体層とはその全てにわたって前記第１導電型ベース層を介して接続されていることを特徴とする高耐圧半導体素子。
  4. 第１導電型ドレイン層と、この第１導電型ドレイン層上に形成され、横方向に交互に繰り返し配列された第１導電型半導体層及び第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層上に形成された第１導電型ベース層と、前記第１導電型ベース層に接して前記第１導電型ベース層上に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備し、前記ゲート電極は前記第１導電型ソース層及び前記第２導電型ベース層を貫通し前記第１導電型ベース層に接して設けられた溝の内部に前記ゲート絶縁膜を介して設けられていることを特徴とする高耐圧半導体素子。
  5. 前記第１導電型ベース層の下面は前記溝の底面よりも下に位置することを特徴とする請求項４記載の高耐圧半導体素子。
  6. 前記第２導電型ベース層表面に形成されるチャネルの幅方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていることを特徴とする請求項５記載の高耐圧半導体素子。
  7. 前記溝は複数配列されて形成され、この配列方向に前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていることを特徴とする請求項５記載の高耐圧半導体素子。
  8. 前記第２導電型半導体層と前記第２導電型ベース層とは、第２導電型コンタクト層を介してお互いに接続して形成されていることを特徴とする請求項５記載の高耐圧半導体素子。
  9. 前記第１導電型ベース層の下面は前記溝の底面よりも上に位置することを特徴とする請求項４記載の高耐圧半導体素子。
  10. 前記第２導電型ベース層表面に形成されるチャネルの幅方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていることを特徴とする請求項９記載の高耐圧半導体素子。
  11. 前記第２導電型ベース層と前記第１導電型半導体層及び前記第２導電型半導体層とはその全てにわたって前記第１導電型ベース層を介して接続されていることを特徴とする請求項４記載の高耐圧半導体素子。
  12. 前記第１導電型ベース層の上面と前記第２導電型ベース層の上面とは、実質的に同一面内にあり、前記第２導電型ベース層の上面及び前記第１導電型ベース層の上面に対向して前記ゲート絶縁膜を介して前記ゲート電極が設けられていることを特徴とする請求項３記載の高耐圧半導体素子。
  13. 前記第１導電型ベース層の下面は前記第２導電型ベース層の下面よりも下に位置することを特徴とする請求項１２記載の高耐圧半導体素子。
  14. 前記第２導電型ベース層表面に形成されるチャネルの幅方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていることを特徴とする請求項１３記載の高耐圧半導体素子。
  15. 前記第２導電型ベース層表面に形成されるチャネルの長さ方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていることを特徴とする請求項１３記載の高耐圧半導体素子。
  16. 第１導電型ドレイン層と、この第１導電型ドレイン層上に形成され、横方向に交互に繰り返し配列された第１導電型半導体層及び第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層上に形成された第１導電型ベース層と、前記第１導電型ベース層に隣接して前記第１導電型半導体層及び前記第２導電型半導体層上に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備し、前記第１導電型ベース層の下面は前記第２導電型ベース層の下面よりも上に位置することを特徴とする高耐圧半導体素子。
  17. 前記第２導電型ベース層表面に形成されるチャネルの幅方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていることを特徴とする請求項１６記載の高耐圧半導体素子。
  18. 前記第２導電型ベース層表面に形成されるチャネルの長さ方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列
    されていることを特徴とする請求項１６記載の高耐圧半導体素子。
  19. 第２導電型高抵抗層上に形成された第１導電型ドレイン層と、前記第２導電型高抵抗層上に前記第１導電型ドレイン層とは離間して形成された第２導電型ベース層と、この第２導電型ベース層表面に隣接して形成された第１導電型ベース層と、この第１導電型ベース層と前記第１導電型ドレイン層との間に形成され、これらの層を結ぶ方向と概略直交する方向に交互に繰り返し配列された第１導電型半導体層及び第２導電型半導体層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備することを特徴とする高耐圧半導体素子。
  20. 前記第１導電型ベース層は、前記第２導電型ベース層の前記第１導電型ドレイン層側表面に隣接して形成され、前記第１導電型ソース層から前記第１導電型ベース層にわたって溝が設けられ、この溝の内部に前記ゲート絶縁膜を介して前記ゲート電極が設けられていることを特徴とする請求項１９記載の高耐圧半導体素子。
  21. 前記溝は、前記第１導電型半導体層及び前記第２導電型半導体層の配列方向と概略平行に複数配列されていることを特徴とする請求項２０記載の高耐圧半導体素子。
  22. 前記第１導電型ベース層の前記第１導電型ドレイン層側端面は、前記溝の前記第１導電型ドレイン層側端面よりも当該ドレイン層側に位置することを特徴とする請求項２１記載の高耐圧半導体素子。
  23. 前記第１導電型ベース層は、前記第２導電型ベース層の下面に隣接して形成され、前記第１導電型ソース層及び前記第２導電型ベース層を貫通し、前記第１導電型ベース層に接して溝が設けられ、この溝の内部に前記ゲート絶縁膜を介して前記ゲート電極が設けられていることを特徴とする請求項１９記載の高耐圧半導体素子。
  24. 前記第１導電型ベース層は、前記第２導電型ベース層の前記第１導電型ドレイン層側表面に隣接して形成され、前記第１導電型ベース層の上面と前記第２導電型ベース層の上面とは、実質的に同一面内にあり、前記第２導電型ベース層の上面及び前記第１導電型ベース層の上面に対向して前記ゲート絶縁膜を介して前記ゲート電極が設けられていることを特徴とする請求項１９記載の高耐圧半導体素子。
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