JP2009188290A - 電力用半導体装置 - Google Patents

Abstract

【課題】オン電圧が低い電力用半導体装置を提供する。
【解決手段】ＩＥＧＴである電力用半導体装置において、コレクタ電極上にｐ型コレクタ層１３、ｎ型バッファー層１４、ｎ型ベース層１５をこの順に設け、ｎ型ベース層１５上に、ｎ型ベース層１５の上面に平行な方向に沿ってメインセル２１及びダミーセル２２を交互に設ける。また、メインセル２１とダミーセル２２との間にトレンチゲート電極１８を設ける。メインセル２１においては、ｐ型ベース層２３を設け、その上層部分の一部にｎ型エミッタ層２４を設ける。そして、ダミーセル２２においては、トレンチゲート電極１８が延びる方向に沿って、ｐ型ダミー層２６とｎ型ダミー層２７とを交互に設ける。
【選択図】図１

Description

本発明は、電力用半導体装置に関し、特に、絶縁ゲートバイポーラ型の電力用半導体装置に関する。

従来より、電力用半導体装置として、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）が開発されている。ＩＧＢＴにおいては、コレクタ電極上に、ｐ型コレクタ層及びｎ型ベース層がこの順に積層され、その上に複数本のストライプ状のトレンチゲート電極が設けられている。そして、トレンチゲート電極間の領域にはｐ型ベース層が設けられており、このｐ型ベース層の上層部分の一部に、エミッタ電極に接続されたｎ型エミッタ層が設けられている。ＩＧＢＴにおいては、トレンチゲート電極に正電位が印加されることにより、ｐ型ベース層が導通し、ｎ型エミッタ層から電子が導入されると共にｐ型コレクタ層から正孔が導入されて、コレクタ電極とエミッタ電極との間にバイポーラ電流が流れる。

しかしながら、このようなＩＧＢＴにおいては、耐圧を高くすると、オン電圧が増加するという問題点がある。そこで、ＩＧＢＴのオン電圧を低減するために、ｎ型エミッタ層を、トレンチゲート電極間の領域のうち一部の領域のみに形成する技術が提案されている（例えば、特許文献１参照。）。これにより、トレンチゲート電極間の領域のうちの一部の領域だけが電流を流すメインセルとして機能し、他の領域は導電に寄与しないダミーセルとなる。この結果、ｎ型ベース層内の正孔が排出されにくくなり、相対的に電子の注入量が増加する。この効果を、電子注入促進（ＩＥ）効果という。この効果により、ｎ型ベース層における上層部分、すなわちｐ型ベース層側の部分のキャリア濃度が向上し、オン抵抗が低下し、オン電圧が低くなる。このような構造の半導体装置を、ＩＥＧＴ（Injection Enhanced Gate Transistor：注入促進型絶縁ゲートトランジスタ）という。

このＩＥＧＴにおいては、ある臨界点までは、ダミーセルの割合を増やし、メインセルの割合を減らすほど、電子注入促進効果が増大する。しかしながら、ダミーセルの割合を臨界点を超えて増加させると、かえってオン電圧が増加するという問題がある。

特開２００２−１００７７０号公報

本発明の目的は、オン電圧が低い電力用半導体装置を提供することである。

本発明の一態様によれば、コレクタ電極と、エミッタ電極と、前記コレクタ電極に接続されたｐ型コレクタ層と、前記ｐ型コレクタ層上に設けられたｎ型ベース層と、前記ｎ型ベース層上に前記ｎ型ベース層の上面に平行な方向に沿って配列されたメインセル及びダミーセルと、前記メインセルと前記ダミーセルとの間に設けられたトレンチゲート電極と、を備え、前記メインセルは、ｐ型ベース層と、前記ｐ型ベース層の上層部分の一部に形成され、前記エミッタ電極に接続されたｎ型エミッタ層と、を有し、前記ダミーセルは、ｐ型ダミー層と、ｎ型ダミー層と、を有することを特徴とする電力用半導体装置が提供される。

本発明によれば、オン電圧が低い電力用半導体装置を実現することができる。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る電力用半導体装置の半導体部分を例示する斜視図であり、
図２は、本実施形態に係る電力用半導体装置を例示する断面図であり、
図３は、本実施形態に係る電力用半導体装置を例示する上面図であり、
図４は、図３に示すＡ−Ａ’線による断面図であり、
図５は、図３に示すＢ−Ｂ’線による断面図である。
本実施形態に係る電力用半導体装置は、ＩＥＧＴである。

図１〜図５に示すように、本実施形態に係る電力用半導体装置１においては、金属又は合金からなるコレクタ電極１１が設けられており、コレクタ電極１１上には、半導体部分１２が設けられている。換言すれば、コレクタ電極１１は、半導体部分１２の下面上の全面に形成されている。半導体部分１２は、半導体材料、例えば、シリコンにより形成されており、アクセプタ及びドナーがそれぞれ局所的に導入されることにより、以下に説明するように、導電型がｐ型のｐ型層と導電型がｎ型のｎ型層とが３次元的に配置されている。

半導体部分１２の最下層部分、すなわち、コレクタ電極１１に接する部分には、ｐ型コレクタ層１３が設けられている。これにより、ｐ型コレクタ層１３はコレクタ電極１１に接続されている。半導体部分１２におけるｐ型コレクタ層１３上の部分には、ｎ型バッファー層１４が設けられており、その上には、ｎ型ベース層１５が設けられている。ｎ型ベース層１５のドナー濃度は、ｎ型バッファー層１４のドナー濃度よりも低い。

一方、半導体部分１２の上層部分には、半導体部分１２の上面側から複数本の溝状のトレンチ１６が相互に平行に形成されている。トレンチ１６の下端はｎ型ベース層１５に到達している。トレンチ１６間の領域の幅は一定ではなく、相対的に狭い領域と相対的に広い領域とが交互に配列されている。各トレンチ１６の内面上には、例えばシリコン酸化膜からなるゲート絶縁膜１７が形成されており、各トレンチ１６の内部には、例えばポリシリコンからなるトレンチゲート電極１８が埋設されている。これにより、トレンチゲート電極１８は、ゲート絶縁膜１７によって半導体部分１２から絶縁されている。また、トレンチゲート電極１８は、電力用半導体装置１の図示しない領域でゲート電極（図示せず）に接続されている。

そして、半導体部分１２におけるトレンチ１６間の領域のうち、相対的に狭い領域はメインセル２１となっており、相対的に広い領域はダミーセル２２となっている。すなわち、メインセル２１及びダミーセル２２の形状はそれぞれストライプ状であり、ｎ型ベース層１５上においてｎ型ベース層１５の上面に平行な方向に沿って交互に配列されており、トレンチゲート電極１８はメインセル２１とダミーセル２２との間に設けられている。例えば、ダミーセル２２の幅は、メインセル２１の幅の２〜５倍程度である。

メインセル２１においては、ｐ型ベース層２３が設けられている。ｐ型ベース層２３はｎ型ベース層１５に接しており、本実施形態においては、ｐ型ベース層２３とｎ型ベース層１５との界面はトレンチ１６の下端と略同じ高さに位置している。また、ｐ型ベース層２３の上層部分には、トレンチ１６が延びる方向に沿って複数のｎ型エミッタ層２４が断続的に形成されている。すなわち、メインセル２１の上面においては、トレンチ１６が延びる方向に沿って、ｐ型ベース層２３とｎ型エミッタ層２４とが交互に配列されている。そして、例えば、この配列方向におけるｐ型ベース層２３の長さは、ｎ型エミッタ層２４の長さよりも長い。

一方、ダミーセル２２においては、トレンチ１６が延びる方向に沿って、ｐ型ダミー層２６とｎ型ダミー層２７とが交互に配列されている。すなわち、ｐ型ダミー層２６及びｎ型ダミー層２７はそれぞれ、ダミーセル２２を幅方向に横断しており、ダミーセル２２の両側に配置された２つのゲート絶縁膜１７の双方に接している。また、ｐ型ダミー層２６とｎ型ダミー層２７との界面はトレンチ１６の下端と略同じ高さに位置している。ｐ型ダミー層２６とｎ型ダミー層２７とは相互に接しており、且つ、いずれもｎ型ベース層１５に接している。すなわち、ｎ型ダミー層２７は、ｎ型ベース層１５及びｐ型ダミー層２６の双方に接している。

そして、後述するように、メインセル２１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）として機能する。このため、メインセル２１におけるｐ型ベース層２３及びｎ型エミッタ層２４の不純物濃度及び配列周期は、このＭＯＳＦＥＴに要求される性能に応じて決定される。一方、ダミーセル２２におけるｐ型ダミー層２６及びｎ型ダミー層２７の不純物濃度は、空乏層が十分に広がることができる濃度とされている。また、ｐ型ダミー層２６及びｎ型ダミー層２７の長さは、これらの不純物濃度に応じて決定される。例えば、各ｐ型ダミー層２６に含まれるアクセプタ量と、各ｎ型ダミー層２７に含まれるドナー量とが、相互に等しくなるように決定される。

このように、メインセル２１におけるｐ型ベース層２３及びｎ型エミッタ層２４の不純物濃度及び配列周期と、ダミーセル２２におけるｐ型ダミー層２６及びｎ型ダミー層２７の不純物濃度及び配列周期とは、相互に異なる思想に基づいて決定されるため、一般的には、両者は一致しない。例えば、メインセル２１におけるｐ型ベース層２３及びｎ型エミッタ層２４の不純物濃度は、ダミーセル２２におけるｐ型ダミー層２６及びｎ型ダミー層２７の不純物濃度よりも高く、ｐ型ベース層２３及びｎ型エミッタ層２４の配列周期は、ｐ型ダミー層２６及びｎ型ダミー層２７の配列周期よりも短い。

なお、ｐ型ダミー層２６及びｎ型ダミー層２７は、半導体部分１２の上面における所定の領域にそれぞれアクセプタ及びドナーを注入することにより形成してもよいが、ｎ型ベース層１５を半導体部分１２の上面まで形成しておき、その一部にアクセプタを注入することによりｐ型ダミー層２６を形成し、アクセプタを注入しなかったｐ型ダミー層２６間の領域をｎ型ダミー層２７としてもよい。

また、半導体部分１２上には、絶縁膜２８が設けられており、絶縁膜２８上にはエミッタ電極２９が設けられている。絶縁膜２８におけるメインセル２１の直上域には、メインセル２１が延びる方向に延びる溝状の開口部２８ａが形成されており、エミッタ電極２９は、開口部２８ａを介してｐ型ベース層２３及びｎ型エミッタ層２４に接続されている。一方、ｐ型ダミー層２６及びｎ型ダミー層２７は、絶縁膜２８によってエミッタ電極２９から絶縁されている。

次に、上述の如く構成された本実施形態に係る電力用半導体装置１の動作について説明する。
図６は、本実施形態に係る電力用半導体装置の動作を例示する断面図である。
なお、図６においては、電子の流れｅを矢印付きの実線で模式的に示し、正孔の流れｈを矢印付きの破線で模式的に示している。

図６に示すように、エミッタ電極２９に例えば接地電位を印加し、コレクタ電極１１に接地電位よりも高い電位を印加した状態で、トレンチゲート電極１８に接地電位よりも高い電位を印加すると、ｐ型ベース層２３におけるゲート絶縁膜１７に接する領域に反転層（図示せず）が形成される。これにより、メインセル２１に形成されたＭＯＳＦＥＴがオン状態となり、ｎ型エミッタ層２４からこの反転層を介してｎ型ベース層１５に電子が流れる。そして、これと共に、ｐ型コレクタ層１３からｎ型バッファー層１４を介してｎ型ベース層１５に正孔が流れる。この結果、コレクタ電極１１とエミッタ電極２９との間でバイポーラ電流が流れる。

このとき、エミッタ電極２９はメインセル２１のみに接続されており、ダミーセル２２には接続されていないため、図６に破線ｈで示すように、ｎ型ベース層１５内の正孔は、ダミーセル２２を介しては半導体部分１２の外部に排出されず、メインセル２１を介してのみ半導体部分１２の外部に排出される。このように、電力用半導体装置１においては、導電に寄与するメインセル２１が間引かれており、メインセル２１間には導電に寄与しないダミーセル２２が設けられているため、正孔に対する障壁が形成され、正孔のｐ型ベース層２３への流れ込み量が少なくなっている。これにより、相対的にｎ型エミッタ層２４を介した電子の注入量が多くなり、ｎ型ベース層１５におけるｐ型ベース層２３側の部分のキャリア濃度が高くなる。この結果、オン抵抗が低くなり、オン電圧が低くなる。

また、電力用半導体装置１においては、ダミーセル２２にｎ型ダミー層２７が設けられているため、ｎ型エミッタ層２４からｐ型ベース層２３を介してｎ型ベース層１５内に導入された電子が、ｎ型ダミー層２７内を伝導してダミーセル２２の幅方向中央部に向けて広がる。このため、電力用半導体装置１においては、メインセル２１及びダミーセル２２の配列方向における電子の広がり抵抗が低い。これにより、ｎ型ベース層１５におけるダミーセル２２の中央部の直下域に、電子が到達しにくいデッドスペースが形成されることがなく、ｎ型ベース層１５の全体を伝導領域として有効に利用することができる。この結果、オン抵抗が低くなる。

一方、トレンチゲート電極１８に接地電位が印加されると、ｐ型ベース層２３から反転層が消失して、メインセル２１に形成されたＭＯＳＦＥＴがオフ状態となる。これにより、コレクタ電極１１とエミッタ電極２９との間の電圧が上昇し、ｎ型ダミー層２７には、コレクタ電極１１からｐ型コレクタ層１３、ｎ型バッファー層１４及びｎ型ベース層１５を介して正電位が伝わる。一方、ｐ型ダミー層２６は、ゲート絶縁膜１７を介してトレンチゲート電極１８とカップリングしているため、トレンチゲート電極１８に印加された接地電位に対して、それほど大幅には電位が上昇しない。

この結果、ｎ型ベース層１５及びｎ型ダミー層２７とｐ型ダミー層２６との間の関係では、ｎ型ベース層１５及びｎ型ダミー層２７に相対的に正の電位が印加され、ｐ型ダミー層２６に相対的に負の電位が印加される。これにより、ｎ型ベース層１５及びｎ型ダミー層２７とｐ型ダミー層２６とのｐｎ接合面には逆バイアスが印加され、このｐｎ接合面からｎ型ベース層１５、ｎ型ダミー層２７及びｐ型ダミー層２６の内部に向けて空乏層が広がる。この結果、電力用半導体装置１の耐圧が向上する。

次に、本実施形態の効果について説明する。
上述の如く、本実施形態によれば、ダミーセル２２内にｎ型ダミー層２７が設けられているため、電子がｎ型ダミー層２７内を伝導することができ、メインセル２１及びダミーセル２２の配列方向における電子の広がり抵抗が低く、オン抵抗が低い。

また、本実施形態においては、トレンチゲート電極１８の形状がストライプ状であり、ｐ型ダミー層２６及びｎ型ダミー層２７は、トレンチゲート電極１８が延びる方向に沿って交互に配列されている。これにより、ｎ型ダミー層２７は、ダミーセル２２を幅方向に横断しているため、電子をメインセル２１及びダミーセル２２の配列方向に伝導する効果が高い。また、メインセル２１及びダミーセル２２の配列方向と、ｐ型ダミー層２６及びｎ型ダミー層２７の配列方向並びにｎ型エミッタ層２４の配列方向とが相互に直交しているため、それぞれの配列周期について微細化が容易である。

更に、ｎ型ダミー層２７はｎ型ベース層１５及びｐ型ダミー層２６の双方に接しているため、上述の電子を伝導する効果が高い。

このように、本実施形態によれば、ダミーセル２２内にｎ型ダミー層２７を設けることにより、オン電圧を低減させることができる。これにより、ダミーセルの割合を増やすことができ、電子注入促進効果をより一層増大させ、電子電流を更に増加させることが可能となる。この結果、オン電圧がより一層低減する。

次に、本発明の第２の実施形態について説明する。
図７は、本実施形態に係る電力用半導体装置を例示する断面図である。
図７に示すように、本実施形態に係る電力用半導体装置２は、前述の第１の実施形態に係る電力用半導体装置１（図１参照）と比較して、トレンチ１６がより深く形成されており、トレンチゲート電極１８がより低い位置まで延出されている。また、ダミーセル２２のｐ型ダミー層２６及びｎ型ダミー層２７（図１参照）も、トレンチゲート電極１８の下端の位置まで深く形成されている。一方、メインセル２１におけるｐ型ベース層２３の深さは、前述の第１の実施形態と同様である。従って、ｐ型ダミー層２６及びｎ型ダミー層２７の下面並びにトレンチゲート電極１８の下端は、ｎ型ベース層１５とｐ型ベース層２３との界面よりも下方に位置しており、ｐ型コレクタ層１３側から見て、ｐ型ベース層２３はトレンチゲート電極１８よりも引っ込んだ位置にある。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

本実施形態によれば、トレンチゲート電極１８がｐ型ベース層２３よりも下方まで延出されているため、ｎ型ベース層１５の一部は、トレンチゲート電極１８間の領域に位置する。この部分は、ｐ型ベース層２３に流入する正孔が必ず通過する部分であるが、電界があまりかからず、正孔をｐ型ベース層２３に向けて移動させる力が弱い。このため、正孔の移動に対して障壁が形成され、電子注入促進効果がより一層増大する。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。

次に、本発明の第３の実施形態について説明する。
図８は、本実施形態に係る電力用半導体装置を例示する断面図である。
図８に示すように、本実施形態に係る電力用半導体装置３は、前述の第１の実施形態に係る電力用半導体装置１（図１参照）と比較して、ｎ型ベース層１５とｐ型ベース層２３との間に、ｎ型キャリアストップ層３１が設けられている点が異なっている。すなわち、ｎ型キャリアストップ層３１は、ｐ型コレクタ層１３とｐ型ベース層２３との間に設けられており、ｐ型コレクタ層１３側から見て、ｐ型ベース層２３を覆うように設けられている。ｎ型キャリアストップ層３１のドナー濃度は、ｎ型ベース層１５のドナー濃度よりも高い。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

本実施形態によれば、ドナー濃度がｎ型ベース層１５のドナー濃度よりも高いｎ型キャリアストップ層３１が、ｐ型コレクタ層１３とｐ型ベース層２３との間に設けられているため、正孔がｐ型ベース層２３内に流入する際の障壁が形成され、電子注入促進効果がより一層増大する。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。

次に、本発明の第４の実施形態について説明する。
図９は、本実施形態に係る電力用半導体装置を例示する断面図である。
図９に示すように、本実施形態に係る電力用半導体装置４は、前述の第３の実施形態に係る電力用半導体装置３（図８参照）と比較して、ｎ型キャリアストップ層３１がｎ型ベース層１５上の全面に設けられている点が異なっている。すなわち、ｐ型コレクタ層１３側から見て、ｎ型キャリアストップ層３１は、メインセル２１及びダミーセル２２の双方を覆っている。本実施形態における上記以外の構成は、前述の第３の実施形態と同様である。

本実施形態によれば、ｎ型キャリアストップ層３１は、正孔の障壁として機能すると共に、電子をメインセル２１及びダミーセル２２の配列方向に伝導する経路としても機能する。これにより、電子注入促進効果をより一層向上させると共に、電子の広がり抵抗を低減させ、オン電圧をより一層低減させることができる。本実施形態における上記以外の動作及び効果は、前述の第３の実施形態と同様である。

次に、本発明の第５の実施形態について説明する。
図１０は、本実施形態に係る電力用半導体装置を例示する断面図である。
図１０に示すように、本実施形態は、前述の第２の実施形態と第３の実施形態とを組み合わせた例である。すなわち、本実施形態に係る電力用半導体装置５においては、トレンチゲート電極１８の下端がｎ型ベース層１５とｐ型ベース層２３との界面よりも下方に位置しており、また、ｎ型ベース層１５とｐ型ベース層２３との間にｎ型キャリアストップ層３１が設けられている。これにより、電子注入促進効果をより一層向上させることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。

次に、本発明の第６の実施形態について説明する。
図１１は、本実施形態に係る電力用半導体装置を例示する断面図である。
図１１に示すように、本実施形態は、前述の第２の実施形態と第４の実施形態とを組み合わせた例である。すなわち、本実施形態に係る電力用半導体装置６においては、トレンチゲート電極１８の下端がｎ型ベース層１５とｐ型ベース層２３との界面よりも下方に位置している。また、トレンチゲート電極１８の下端を結ぶ仮想的な平面に沿って、ｎ型キャリアストップ層３１が設けられている。ｎ型キャリアストップ層３１は、トレンチゲート電極１８間の領域であってｐ型ベース層２３の直下の領域にも進入している。すなわち、ｐ型コレクタ層１３側から見て、ｎ型キャリアストップ層３１は、メインセル２１及びダミーセル２２の双方を覆っている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

これにより、本実施形態によれば、電子注入促進効果がより一層向上すると共に、ｎ型キャリアストップ層３１を介してメインセル２１及びダミーセル２２の配列方向に電子が移動しやすくなるため、ｎ型ベース層１５の全体を導電領域として有効に利用することができ、オン電圧が低下する。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。

以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。

例えば、メインセル２１におけるｎ型エミッタ層２４の配設位置は前述の例に限定されず、エミッタ電極２９に接続され、ｐ型ベース層２３及びトレンチゲート電極１８と共にトランジスタを構成するような位置に設けられていればよく、例えば、ｐ型ベース層２３の上層部分における両側部、すなわち、ゲート絶縁膜１７に接する領域にストライプ状に設けられていてもよい。また、ダミーセル２２におけるｐ型ダミー層２６とｎ型ダミー層２７との位置関係も前述の例に限定されない。更に、メインセル２１とダミーセル２２との間だけでなく、メインセル２１の内部又はダミーセル２２の内部にもトレンチゲート電極が設けられていてもよい。更にまた、ｎ型キャリアストップ層３１の形成位置も前述の例に限定されず、ｐ型コレクタ層１３とｐ型ベース層２３との間のいずれかの位置に設けられていればよい。

本発明の第１の実施形態に係る電力用半導体装置の半導体部分を例示する斜視図である。 第１の実施形態に係る電力用半導体装置を例示する断面図である。 第１の実施形態に係る電力用半導体装置の半導体部分を例示する上面図である。 図３に示すＡ−Ａ’線による断面図である。 図３に示すＢ−Ｂ’線による断面図である。 第１の実施形態に係る電力用半導体装置の動作を例示する断面図である。 本発明の第２の実施形態に係る電力用半導体装置を例示する断面図である。 本発明の第３の実施形態に係る電力用半導体装置を例示する断面図である。 本発明の第４の実施形態に係る電力用半導体装置を例示する断面図である。 本発明の第５の実施形態に係る電力用半導体装置を例示する断面図である。 本発明の第６の実施形態に係る電力用半導体装置を例示する断面図である。

符号の説明

１、２、３、４、５、６ 電力用半導体装置、１１ コレクタ電極、１２ 半導体部分、１３ ｐ型コレクタ層、１４ ｎ型バッファー層、１５ ｎ型ベース層、１６ トレンチ、１７ ゲート絶縁膜、１８ トレンチゲート電極、２１ メインセル、２２ ダミーセル、２３ ｐ型ベース層、２４ ｎ型エミッタ層、２６ ｐ型ダミー層、２７ ｎ型ダミー層、２８ 絶縁膜、２８ａ 開口部、２９ エミッタ電極、３１ ｎ型キャリアストップ層、ｅ 電子の流れ、ｈ 正孔の流れ

Claims (5)

1. コレクタ電極と、
   エミッタ電極と、
   前記コレクタ電極に接続されたｐ型コレクタ層と、
   前記ｐ型コレクタ層上に設けられたｎ型ベース層と、
   前記ｎ型ベース層上に前記ｎ型ベース層の上面に平行な方向に沿って配列されたメインセル及びダミーセルと、
   前記メインセルと前記ダミーセルとの間に設けられたトレンチゲート電極と、
   を備え、
   前記メインセルは、
   ｐ型ベース層と、
   前記ｐ型ベース層の上層部分の一部に形成され、前記エミッタ電極に接続されたｎ型エミッタ層と、
   を有し、
   前記ダミーセルは、
   ｐ型ダミー層と、
   ｎ型ダミー層と、
   を有することを特徴とする電力用半導体装置。
2. 前記ｎ型ダミー層は、前記ｎ型ベース層及び前記ｐ型ダミー層の双方に接していることを特徴とする請求項１記載の電力用半導体装置。
3. 前記トレンチゲート電極の形状はストライプ状であり、
   前記ｐ型ダミー層及び前記ｎ型ダミー層は、前記トレンチゲート電極が延びる方向に沿って交互に配列されていることを特徴とする請求項１または２に記載の電力用半導体装置。
4. 前記トレンチゲート電極の下端は、前記ｎ型ベース層と前記ｐ型ベース層との界面よりも下方に位置していることを特徴とする請求項１〜３のいずれか１つに記載の電力用半導体装置。
5. 前記ｐ型コレクタ層と前記ｐ型ベース層との間に設けられ、ドナー濃度が前記ｎ型ベース層のドナー濃度よりも高いｎ型キャリアストップ層をさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載の電力用半導体装置。

Images