JP4536366B2 - 半導体装置とその設計支援用プログラム - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 77
- 238000000034 method Methods 0.000 claims description 23
- 230000008569 process Effects 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 230000003252 repetitive effect Effects 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims 3
- 238000006073 displacement reaction Methods 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 22
- 230000008859 change Effects 0.000 description 14
- 230000005484 gravity Effects 0.000 description 8
- 230000009467 reduction Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
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Description
下記の文献に、スーパージャンクション構造を採用することによって、高い耐圧と低いオン抵抗(又は低いオン電圧)特性を実現できることが報告されている。
Optimization of the Specific On-Resistance of the COOLMOSTM, Xing-Bi-Chen, Johnny K. O. Sin, IEEE Transactions on Electron Devices, Vol.48, No.2, pp.344-348, Feb.,2001
これに対して、例えば断面正方形のp型コラムとn型コラムを千鳥格子状に繰返して配置したスーパージャンクション構造が知られている。この形式のスーパージャンクション構造は、規則性が直交2方向に繰返されており、2次元のスーパージャンクション構造ということができる。あるいは、断面正六角形のp型コラムが、その間にn型コラムが介在した状態で交互に蜂の巣状に繰返したスーパージャンクション構造が知られている。この形式のスーパージャンクション構造は、規則性が3方向に繰返されており、3次元のスーパージャンクション構造ということができる。
1次元のスーパージャンクション構造よりも、多次元のスーパージャンクション構造の方がn型コラムの割合を大きくできるため、より低いドリフト抵抗実現できる。
しかし、多次元のスーパージャンクション構造の面内パターンに対して、トレンチゲート電極群の位置関係を正確に位置調整するのが困難であり、チャネル抵抗のばらつきを抑制することができない。
本発明の目的は、多次元スーパージャンクション構造を有する縦型半導体装置を製造するにあたって、チャネル抵抗のばらつきを抑制しやすい縦型半導体装置を提供することである。あるいは、そのような縦型半導体装置を設計する過程を支援するプログラムを提供するものである。
なお、図14は、極めて局所的な部分を図示しており、実際には同じ規則性が上下左右に伸びていることに留意されたい。
本発明で創作された縦型半導体装置を設計する過程を支援するプログラムは、いずれも、第1導電型の第1部分領域と第2導電型の第2部分領域が半導体装置の主面に平行な面内で少なくとも2方向に繰返して形成されている繰返し層と、その繰返し層に接するボディ層を貫通して繰返し層に到達しているトレンチゲート電極群を有する多次元スーパージャンクション構造の縦型半導体装置を対象にしている。ここでは多数キャリアが第1導電型の第1部分領域を流れる。なお、このプログラムが対象としているトレンチゲート電極群は、主面に平行な面内で長く伸びており、その長手方向に直交する方向に繰返して形成されている。各トレンチゲート電極は、直線的に伸びている必要はなく、例えば段差等を形成しながら長く伸びていてもよく、そのトレンチ幅が長手方向に沿って変化していてもよく、各トレンチゲート電極が連結している場合も含んでいる。
上記の処理を実行することにより、チャネル抵抗の変動が小さいトレンチゲート電極群と繰返し層位置関係を検索することができる。コンピュータによって処理を実行することで、容易に検索することができる。
本発明で創作された縦型半導体装置の製造方法は、切り欠き面を有する半導体基板に、繰返し層を形成する縦型半導体装置の製造方法であって、上記のプログラムを実行して検索されたトレンチゲート電極群の配置に基づいて、その移動方向と半導体基板の切り欠き面が平行方向の位置関係となるように繰返し層を半導体基板に形成する段階とを有している。
上記の製造方法によると、繰返し層とトレンチゲート電極群の組み合わせにおいて、もっとも変動比が小さくなる移動方向が半導体基板の切り欠き面と平行方向になる。一般的に、トレンチゲート電極群を半導体基板に形成するとき、その半導体基板の切り欠き面と平行方向に位置ずれが生じ易い。したがって、繰返し層を上記の位置関係で半導体基板に形成すると、位置ずれが生じたとしても、変動比が小さい半導体装置を製造し易い。
(実施形態) 一対の主電極と、一方の主電極に接続されている第1導電型のソース領域と、その第1導電型のソース領域を囲繞するとともに、前記一方の主電極に接続されている第2導電型のボディ層と、そのボディ層に接するとともに、ボディ層によってソース領域から隔てられている耐圧確保層と、ボディ層にゲート絶縁膜を介して対向しているトレンチゲート電極群を備え、前記耐圧確保層は、一対の主電極間方向に伸びる第1導電型の第1部分領域と、その主電極間方向に伸びる第2導電型の第2部分領域が、その主電極間方向に直交する面内で少なくとも2方向に交互に繰返されている繰返し領域を有しており、前記トレンチゲート電極は半導体装置の主面に平行な面内で長く伸びており、その長手方向と直交する方向に繰返して形成されており、前記長手方向が、各トレンチゲート電極の第1部分領域の基準点からの距離を一方方向に変化したときに生じるトレンチゲート電極群と第1部分領域の重複面積の変動比(例えば、最大面積と最小面積の差を最大面積で除した値)が、最小となる方向に選択されていることを特徴とする縦型半導体装置。
耐圧確保層28は、一対の主電極間方向(紙面上下)に伸びるp型のp型コラム26と、その主電極間方向に伸びるn型のn型コラム24が、その主電極間方向に直交する面内で少なくとも2方向に交互に繰返されている。あるいは、p型コラム26とn型コラム24が半導体装置の主面に平行な面内で少なくとも2方向に繰返して形成されているとも言える。
耐圧確保層28の裏面側にはn+型のドレイン領域が22形成されており、そのドレイン領域22はドレイン電極Dに接続している。
図2中の破線は、トレンチゲート電極42の配設位置に対応している。トレンチゲート電極42のトレンチ幅(L5)は0.8μmであり、そのトレンチ幅は長手方向に一定である。トレンチゲート電極42とn型コラム24が重複している箇所が斜線で示されている。トレンチゲート電極42の長手方向は、p型コラム26の正六角形の1辺と平行な位置関係に配設されている。第1実施例では、このトレンチゲート電極42とp型コラム26とn型コラム24の位置関係を傾斜角0°の基準位置としている。トレンチゲート電極42のトレンチ間隔L2は、p型コラム26の重心間の距離L1と等しく配設されている。トレンチゲート電極42が上記のトレンチ間隔で配設されていると、トレンチゲート電極42の位置ずれが生じた場合に、各トレンチゲート電極42とn型コラム24の重複面積はその位置ずれに対して同じ変動をする。
図5から、そのトレンチゲート電極42を移動した場合に、トレンチゲート電極42を傾斜させる角度によっては、n型コラム24との重複面積の変化が大きく異なることが分かる。したがって、トレンチゲート電極42とn型コラム24の相対的な位置関係は、チャネル抵抗のばらつき等を抑制するには重要であると示唆される。
なお、トレンチゲート電極42とn型コラム24の重複面積の変動比とは、次式を用いて計算した値である。
面積の変動比=(Sbest−Sworst)/Sbest×100[%]
ここで、Sbestとはトレンチゲート電極42をD1の方向へ移動したときに、トレンチゲート電極42とn型コラム24の重複面積が極大値となる面積であり、Sworstとはトレンチゲート電極42をD1の方向へ移動したときに、トレンチゲート電極42とn型コラム24の重複面積が極小値となる面積のことである。つまり、この重複面積の変動比が小さいほど、トレンチゲート電極42がD1の方向へ移動しても、トレンチゲート電極42とn型コラム24の重複面積の変化が小さいことになる。ひいてはチャネル抵抗の変化が小さくなると示唆される。
なお、チャネル抵抗の変動比が25%以下のときに実用的な許容範囲内となるのは、次の理由からである。半導体装置の耐圧確保層が、一対の主電極間方向に伸びるp型コラムと、その主電極間方向に伸びるn型コラムが、その主電極間方向に直交する面内で少なくとも2方向に交互に繰返されている繰返し領域を有している場合、半導体装置のオン抵抗のうちチャネル抵抗は約1/5を占めるようになる。したがって、チャネル抵抗の変動比が25%以下であれば、半導体装置のオン抵抗の変動比は5%以下となる。半導体装置のオン抵抗の変動比が5%以下であれば、実用的な許容範囲内といえる。
図7の結果から、トレンチゲート電極42の傾斜角度が6°のとき、トレンチゲート電極42とn型コラム24の重複面積の極小値が最も大きい。したがって、傾斜角が6°近辺でトレンチゲート電極42を配設すると、トレンチゲート電極42が移動したとしても、少なくとも確保できる重複面積が他の傾斜角度のときよりも大きくなる。これによりチャネル抵抗の増加を抑制することができる。したがって、チャネル抵抗が所定の値以下にすることができる。
なお、第1実施例の場合は、重複面積の変動比が小さい傾斜角と、重複面積の極小値が大きい傾斜角がいずれも傾斜角6°近辺である。したがって、第1実施例の場合は、トレンチゲート電極42の傾斜角を6°近辺にすると、チャネル抵抗の変動比が小さく、さらに所定のチャネル抵抗よりも小さいトレンチゲート電極42の配設位置を具現化し易くなる。したがって、チャネル抵抗の変動比の低減化と、所定のチャネル抵抗よりも小さくすることの両方を実現することができる。
また、図5の結果から、傾斜角が30°で移動距離が0μmのときに重複面積が最大になる。したがって、第1実施例の場合は、傾斜角30°、移動距離0μmにトレンチゲート電極群を配設すると、チャネル抵抗を最小にすることができる。
図8中の破線は、トレンチゲート電極42の配設位置に対応している。トレンチゲート電極の幅は0.8μmであり、トレンチゲート電極42とn型コラム24の重複している箇所は斜線で示されている。トレンチゲート電極42の長手方向は、p型コラム26の正四角形の1辺と平行な位置関係に配置されている。第2実施例では、このトレンチゲート電極42と面内パターンの位置関係を傾斜角0°の基準位置としている。トレンチゲート電極42のトレンチ間隔L9は、p型コラム26の重心間の距離と等しく配設されている。トレンチゲート電極42が上記のトレンチ間隔で配置されていると、トレンチゲート電極42が位置ずれした場合でも、トレンチゲート電極42とn型コラム24の重複面積は、それぞれのトレンチゲート電極42で同じ周期で変動することになる。
図10の結果から、トレンチゲート電極42が基準位置から傾斜していると、そのトレンチゲート電極42がD1方向へ移動したときに、トレンチゲート電極42とn型コラム24の重複面積の変化が大きく異なることが分かる。
第2実施例では、トレンチゲート電極42の傾斜角が11°のときが最も面積の変動比が小さい。したがって、トレンチゲート電極42の傾斜角はこの11°近辺で配置することが好ましい。この場合、トレンチゲート電極42が位置ずれしても面積の変動比が小さいので、ひいてはチャネル抵抗の変化が小さくなる。なお、傾斜角度の許容範囲は本実施例の場合、チャネル抵抗の変動比の限界が25%以下とすると、図11よりトレンチゲート電極42の傾斜角は重複面積の変動比が25%の範囲内となるので、傾斜角が8〜29°の範囲内になる。これにより、トレンチゲート電極が位置ずれしてもチャネル抵抗のばらつきが実用的な許容範囲内とすることができる。
図12の結果から、トレンチゲート電極42の傾斜角が11°のとき、トレンチゲート電極42とn型コラム24の重複面積の極小値が最も大きい。したがって、このトレンチゲート電極42の傾斜角が11°近辺でトレンチゲート電極42を配設すると、トレンチゲート電極42が位置ずれしたとしても、少なくとも確保できる重複面積が他の傾斜角度のときよりも大きくなる。これによりチャネル抵抗の増加を抑制できる。したがって、チャネル抵抗が所定の値以下にすることができる。
なお、第2実施例の場合は、重複面積の変動比が小さい傾斜角と、重複面積の極小値が大きい傾斜角はいずれも傾斜角11°近辺である。したがって、第2実施例の場合はトレンチゲート電極42の傾斜角を11°近辺にすると、チャネル抵抗の変動比の低減化と、所定のチャネル抵抗よりも小さくすることの両方を実現することができる。
図10の結果から、傾斜角が0°で移動距離が0μmのときに重複面積が最大となる。したがって、第2実施例の場合は、傾斜角0°、移動距離が0μmにするとチャネル抵抗を最小にすることができる。
図13の結果から、トレンチゲート電極42とn型コラム24の重複面積は、その半導体装置のチャネル抵抗とほぼ比例の関係にあることが分かる。したがって、トレンチゲート電極42とn型コラム24の重複面積の変動比は、その半導体装置のチャネル抵抗の変動比とほぼ同一であると示唆される。したがって、トレンチゲート電極42とn型コラム24の重複面積が大きい場合はチャネル抵抗が低減され、その重複面積の変動比が小さければチャネル抵抗の変動比も小さくなると示唆される。
通常の半導体装置の製造プロセスでは、トレンチゲートのホトマスクの位置合わせずれを抑制するために、オリエンテーションフラットに加えて半導体基板上のアライメントマークによっても位置合わせを行っているが、本発明によれば、位置ずれに対してオン抵抗のばらつきが小さい半導体装置を実現できるので、このアライメントマークによる位置合わせを省略することができる。これにより、アライメントマークによる微小な位置合わせの工程を省略でき、半導体装置の製造コストを低減することができる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
24:n型コラム(第1部分領域)
26:p型コラム(第2部分領域)
28:耐圧確保層
32:ボディ層
34:ソース領域
36:ボディコンタクト領域
42:トレンチゲート電極
44:ゲート絶縁膜
Claims (7)
- 第1導電型の第1部分領域と第2導電型の第2部分領域が半導体装置の主面に平行な面内で少なくとも2方向に繰返して形成されている繰返し層と、
その繰返し層に接するボディ層を貫通して繰返し層に到達しているトレンチゲート電極群を有し、
各トレンチゲート電極は主面に平行な面内で長く伸びており、その長手方向に直交する方向に繰返して形成されており、
前記トレンチゲート電極群の形成位置が一方向に変位したときに、当該トレンチゲート電極群と第1部分領域との重複面積の変動が生じる場合において、当該変動が最小となるように前記各トレンチゲート電極が配置されていることを特徴とする縦型半導体装置。 - 第1導電型の第1部分領域と第2導電型の第2部分領域が半導体装置の主面に平行な面内で少なくとも2方向に繰返して形成されている繰返し層と、
その繰返し層に接するボディ層を貫通して繰返し層に到達しているトレンチゲート電極群を有し、
各トレンチゲート電極は主面に平行な面内で長く伸びており、その長手方向に直交する方向に繰返して形成されており、
前記トレンチゲート電極群の形成位置が一方向に変位したときに、当該トレンチゲート電極群と第1部分領域との重複面積の変動が生じる場合において、重複面積の最大面積と最小面積の差を最大面積で除した値の変動比が25%以下となるように前記各トレンチゲート電極が配置されていることを特徴とする縦型半導体装置。 - 第1導電型の第1部分領域と第2導電型の第2部分領域が半導体装置の主面に平行な面内で少なくとも2方向に繰返して形成されている繰返し層と、
その繰返し層に接するボディ層を貫通して繰返し層に到達しているトレンチゲート電極群を有し、
各トレンチゲート電極は主面に平行な面内で長く伸びており、その長手方向に直交する方向に繰返して形成されており、
前記トレンチゲート電極群の形成位置が一方向に変位したときに、当該トレンチゲート電極群と第1部分領域との重複面積の変動が生じる場合において、1周期分相対変位させる間に観測されるトレンチゲート電極群と第1部分領域の重複面積の極小値が、各トレンチゲート電極の配置のなかで最大となるように前記各トレンチゲート電極が配置されていることを特徴とする縦型半導体装置。 - 断面が正六角形の第2導電型の第2部分領域が、間に第1導電型領域が介在している状態で、半導体装置の主面に平行な面内で、60°づつ隔てられた3方向に繰返して形成されている繰返し層と、
その繰返し層に接するボディ層を貫通して繰返し層に到達しているトレンチゲート電極群を有し、
各トレンチゲート電極は主面に平行な面内で直線的に長く伸びており、その長手方向に直交する方向に繰返して形成されており、
前記トレンチゲート電極の長手方向が、第2部分領域を構成する正六角形の1辺に対して4〜16°の角度範囲内にあることを特徴とする縦型半導体装置。 - 断面が正方形の第2導電型の第2部分領域が、間に第1導電型領域が介在している状態で、半導体装置の主面に平行な面内で、直交する2方向に繰返して形成されている繰返し層と、
その繰返し層に接するボディ層を貫通して繰返し層に到達しているトレンチゲート電極群を有し、
各トレンチゲート電極は主面に平行な面内で直線的に長く伸びており、その長手方向に直交する方向に繰返して形成されており、
前記トレンチゲート電極の長手方向が、第2部分領域を構成する正方形の1辺に対して8〜29°の角度範囲内にあることを特徴とする縦型半導体装置。 - 第1導電型の第1部分領域と第2導電型の第2部分領域が半導体装置の主面に平行な面内で少なくとも2方向に繰返して形成されている繰返し層と、
その繰返し層に接するボディ層を貫通して繰返し層に到達しているトレンチゲート電極群を有し、
各トレンチゲート電極は主面に平行な面内で長く伸びており、その長手方向に直交する方向に繰返して形成されている縦型半導体装置の前記トレンチゲート電極群の配置を決定するためのプログラムであり、コンピュータに、
繰返し層の第1部分領域の面内パターンを記述するデータを記憶する処理と、
トレンチゲート電極群を仮定する処理と、
前記面内パターンに対するトレンチゲート電極群の移動方向を計算する処理と、
前記面内パターンとトレンチゲート電極群の距離を計算する処理と、
トレンチゲート電極群と第1部分領域の重複面積を計算する処理と、
前記処理で計算される重複面積が距離によって変化する変動が、最小となるトレンチゲート電極群の配置を検索する処理を実行させるプログラム。 - 切り欠き面を有する半導体基板に、繰返し層の面内パターンを形成する縦型半導体装置の製造方法であって、
請求項6のプログラムを実行して検索されたトレンチゲート電極群の配置に基づいて、その移動方向と半導体基板の切り欠き面が平行方向の位置関係となるように繰返し層を半導体基板に形成する縦型半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003424833A JP4536366B2 (ja) | 2003-12-22 | 2003-12-22 | 半導体装置とその設計支援用プログラム |
US11/012,116 US7342265B2 (en) | 2003-12-22 | 2004-12-16 | Vertical-type semiconductor device having repetitive-pattern layer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003424833A JP4536366B2 (ja) | 2003-12-22 | 2003-12-22 | 半導体装置とその設計支援用プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005183789A JP2005183789A (ja) | 2005-07-07 |
JP4536366B2 true JP4536366B2 (ja) | 2010-09-01 |
Family
ID=34675404
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003424833A Expired - Fee Related JP4536366B2 (ja) | 2003-12-22 | 2003-12-22 | 半導体装置とその設計支援用プログラム |
Country Status (2)
Country | Link |
---|---|
US (1) | US7342265B2 (ja) |
JP (1) | JP4536366B2 (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4166627B2 (ja) * | 2003-05-30 | 2008-10-15 | 株式会社デンソー | 半導体装置 |
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2003
- 2003-12-22 JP JP2003424833A patent/JP4536366B2/ja not_active Expired - Fee Related
-
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- 2004-12-16 US US11/012,116 patent/US7342265B2/en not_active Expired - Fee Related
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081215 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100209 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100409 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100616 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130625 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130625 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130625 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140625 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |