JP7439417B2 - 超接合半導体装置および超接合半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 264
- 238000000034 method Methods 0.000 title claims description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 239000012535 impurity Substances 0.000 claims description 114
- 239000000758 substrate Substances 0.000 claims description 70
- 239000010410 layer Substances 0.000 description 232
- 238000005468 ion implantation Methods 0.000 description 34
- 238000000206 photolithography Methods 0.000 description 34
- 239000011229 interlayer Substances 0.000 description 33
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 33
- 229910010271 silicon carbide Inorganic materials 0.000 description 30
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 28
- 230000015556 catabolic process Effects 0.000 description 23
- 239000010936 titanium Substances 0.000 description 17
- 238000010438 heat treatment Methods 0.000 description 15
- 229910052782 aluminium Inorganic materials 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 12
- 229910052759 nickel Inorganic materials 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 8
- 239000010931 gold Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 229910052719 titanium Inorganic materials 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 229910052787 antimony Inorganic materials 0.000 description 4
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229910052733 gallium Inorganic materials 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 229910052738 indium Inorganic materials 0.000 description 4
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 4
- 239000011261 inert gas Substances 0.000 description 4
- 238000010030 laminating Methods 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- 125000004437 phosphorous atom Chemical group 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000003892 spreading Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910052716 thallium Inorganic materials 0.000 description 4
- BKVIYDNLLOSFOA-UHFFFAOYSA-N thallium Chemical compound [Tl] BKVIYDNLLOSFOA-UHFFFAOYSA-N 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 125000004429 atom Chemical group 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
この発明は、超接合半導体装置および超接合半導体装置の製造方法に関する。
通常のｎ型チャネル縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）では、半導体基板内に形成される複数の半導体層のうち、ｎ型伝導層（ドリフト層）が最も高抵抗の半導体層である。このｎ型ドリフト層の電気抵抗が縦型ＭＯＳＦＥＴ全体のオン抵抗に大きく影響を与えている。縦型ＭＯＳＦＥＴ全体のオン抵抗を低減するためには、ｎ型ドリフト層の厚みを薄くし電流経路を短くすることで実現できる。
しかし、縦型ＭＯＳＦＥＴは、オフ状態において空乏層が高抵抗のｎ型ドリフト層まで広がることで、耐圧を保持する機能も有している。このため、オン抵抗低減のためにｎ型ドリフト層を薄くした場合、オフ状態における空乏層の広がりが短くなるため、低い印加電圧で破壊電界強度に達しやすくなり、耐圧が低下する。一方、縦型ＭＯＳＦＥＴの耐圧を高くするためには、ｎ型ドリフト層の厚みを増加させる必要があり、オン抵抗が増加する。このようなオン抵抗と耐圧の関係をトレードオフ関係と呼び、トレードオフ関係にある両者をともに向上させることは一般的に難しい。このオン抵抗と耐圧とのトレードオフ関係は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタ、ダイオード等の半導体装置においても同様に成立することが知られている。
上述のような問題を解決する半導体装置の構造として、超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ：スーパージャンクション）構造が知られている。例えば、超接合構造を有するＭＯＳＦＥＴ（以下、ＳＪ－ＭＯＳＦＥＴ）が知られている。図２２は、従来の超接合半導体装置の構造を示す断面図である。従来の超接合半導体装置１４０として、ＳＪ－ＭＯＳＦＥＴの構造を例に示す。
図２２に示すように、ＳＪ－ＭＯＳＦＥＴは、高不純物濃度のｎ++型半導体基板１０１にｎ型ドリフト層１０２を成長させたウエハを材料とする。このウエハ表面からｎ型ドリフト層１０２を貫きｎ++型半導体基板１０１に到達しないｐ型ピラー領域１０３が設けられている。図２２では、ｐ型ピラー領域１０３はｎ++型半導体基板１０１に到達しないが、ｎ++型半導体基板１０１に到達してもよい。
また、ｎ型ドリフト層１０２中に、基板主面に垂直な方向に延び、かつ基板主面に平行な面において狭い幅を有するｐ型領域（ｐ型ピラー領域１０３）とｎ型領域（ｐ型ピラー領域１０３に挟まれたｎ型ドリフト層１０２の部分、以下ｎ型ピラー領域１０４と称する）とを基板主面に平行な面において交互に繰り返し並べた並列構造（以降、並列ｐｎ領域１１９と称する）を有している。並列ｐｎ領域１１９を構成するｐ型ピラー領域１０３およびｎ型ピラー領域１０４は、ｎ型ドリフト層１０２に対応して不純物濃度を高めた領域である。並列ｐｎ領域１１９では、ｐ型ピラー領域１０３およびｎ型ピラー領域１０４に含まれる不純物濃度を略等しくすることで、オフ状態において擬似的にノンドープ層を作り出して高耐圧化を図ることができる。
ＳＪ－ＭＯＳＦＥＴの並列ｐｎ領域１１９上には、ｐ型ベース領域１０６が設けられる。ｐ型ベース領域１０６の内部に、ｎ+型ソース領域１０７が設けられている。ｐ型ベース領域１０６の内部にｐ+型コンタクト領域を設けてもよい。また、ｐ型ベース領域１０６およびｎ型ピラー領域１０４の表面にわたってゲート絶縁膜１０９が設けられている。ゲート絶縁膜１０９の表面上には、ゲート電極１１０が設けられており、ゲート電極１１０を覆うように層間絶縁膜１１１が設けられている。また、ｎ+型ソース領域１０７上にソース電極１１２が設けられ、ｎ++型半導体基板１０１の裏面に裏面電極（ドレイン電極）１１３が設けられている。
例えば、ＳＪ－ＭＯＳＦＥＴにおいて、ｎ-型層に凹部を形成しておき、トレンチを埋め込むようにｐ-型層を形成する際に、凹部内も埋め込むことで、ｐ-型層のうち凹部内に形成された部分をＳＪ構造の上に形成されるｐ型層として用いる技術がある（例えば、特許文献１参照）。
しかしながら、従来の超接合半導体装置１４０では、ｐ型ピラー領域１０３およびｐ型ベース領域１０６の形成は別々に行われていた。ｐ型ピラー領域１０３は、ｎ型ドリフト層１０２をエピタキシャル成長させた後、トレンチを形成し、トレンチ内をｐ型の不純物を含む半導体を埋めることにより形成していた。一方、ｐ型ベース領域１０６は、ｎ型ドリフト層１０２にｐ型の不純物をイオン注入することにより形成していた。
このように、ｐ型ベース領域１０６のイオン注入が別プロセスとして必要であった。特に、炭化珪素（ＳｉＣ）へのイオン注入は注入時に高温注入が必要であるため、昇温、降温のために時間がかかる。また、注入したイオンを活性化させる時も、シリコン（Ｓｉ）に比べて高温アニールが必要であるため、昇温、降温に時間がかかる。このように、従来の超接合半導体装置１４０では、ｐ型ピラー領域１０３およびｐ型ベース領域１０６の形成は別々に行うため、コスト高の原因となっていた。
この発明は、上述した従来技術による問題点を解消するため、ベース領域を形成するためのイオン注入工程を削減できる超接合半導体装置および超接合半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層に第１トレンチが設けられる。底面が前記第１トレンチの開口部に連続し、前記第１半導体層のおもて面において開口し、前記第１トレンチより幅が広い第２トレンチが設けられる。前記第１トレンチの内側に第２導電型の第２半導体領域が設けられる。前記第２トレンチの内側に第２導電型の第３半導体領域が設けられる。前記第３半導体領域の表面に、前記第１半導体層よりも不純物濃度の高い第１導電型の第５半導体領域が設けられる。前記第３半導体領域および前記第５半導体領域を貫通して前記第１半導体層に達するゲートトレンチが設けられる。前記ゲートトレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第５半導体領域と前記第３半導体領域の表面に第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記第２トレンチの端部は、前記第２半導体領域上に位置している。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記第２半導体領域および前記ゲートトレンチは、ストライプ形状を有し、前記第２半導体領域の長手方向と前記ゲートトレンチの奥行き方向は平行であることを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記第２半導体領域および前記ゲートトレンチは、ストライプ形状を有し、前記第２半導体領域の長手方向と前記ゲートトレンチの奥行き方向は直交することを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記第２半導体領域および前記第３半導体領域は、前記第１トレンチおよび前記第２トレンチに埋め込まれたエピタキシャル成長層であることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層に第１トレンチと、底面が前記第１トレンチの開口部に連続し、前記第１半導体層のおもて面において開口し、前記第１トレンチより幅が広い第２トレンチを形成する第２工程を行う。次に、前記第１トレンチの内側と前記第２トレンチの内側にエピタキシャル成長により、第２導電型の第２半導体領域と第２導電型の第３半導体領域を形成する第３工程を行う。次に、前記第３半導体領域の表面に前記第１半導体層よりも不純物濃度の高い第１導電型の第５半導体領域を形成する第５工程を行う。次に、前記第３半導体領域および前記第５半導体領域を貫通して前記第１半導体層に達するゲートトレンチを形成する第６工程を行う。次に、前記ゲートトレンチの内部にゲート絶縁膜を介してゲート電極を形成する第７工程を行う。次に、前記第５半導体領域と前記第３半導体領域の表面に第１電極を形成する第８工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第９工程を行う。前記第２工程では、前記第２トレンチの端部を、前記第２半導体領域上に位置するように形成する。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記第２トレンチの端部は、前記超接合半導体装置の最も外側に設けられた前記第１トレンチの外側の辺上に位置していることを特徴とする。
また、この発明にかかる超接合半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第２トレンチの端部を、前記超接合半導体装置の最も外側に設けられた前記第１トレンチの外側の辺上に位置するように形成することを特徴とする。
上述した発明によれば、第１トレンチと第２トレンチを形成し、第１トレンチと第２トレンチ内にｐ型の不純物を含む半導体を埋め込むことで、ｐ型ピラー領域（第２導電型の第２半導体領域）およびｐ型ベース領域（第２導電型の第３半導体領域）を同時に形成している。これにより、ｐ型ベース領域をイオン注入により形成する工程を省略することができる。このため、超接合半導体装置を作成するためのコストを低減することができる。
本発明にかかる超接合半導体装置および超接合半導体装置の製造方法によれば、ベース領域を形成するためのイオン注入工程を削減できるという効果を奏する。
以下に添付図面を参照して、この発明にかかる超接合半導体装置および超接合半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
本発明にかかる超接合半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、超接合ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる超接合半導体装置の構造を示す図３のＡ－Ｂ断面図である。また、図２は、実施の形態１にかかる超接合半導体装置の構造を示す図３のＣ－Ｄ断面図である。また、図３は、実施の形態１にかかる超接合半導体装置の構造を示す平面図である。図１には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。図１に示す超接合半導体装置４０は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）のおもて面（ｐ型ベース領域６側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えた超接合ＭＯＳＦＥＴである。以下の図中において、ｎ１，ｎ２，ｎ３，ｎ４，ｎ５等は、層や領域がｎ型であることを意味し、不純物濃度はｎ１≦ｎ２≦ｎ３≦ｎ４≦ｎ５となっている。ｐ１，ｐ２，ｐ３，ｐ４，ｐ５等も、同様に層や領域がｐ型であることを意味し、不純物濃度はｐ１≦ｐ２≦ｐ３≦ｐ４≦ｐ５となっている。
本発明にかかる超接合半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、超接合ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる超接合半導体装置の構造を示す図３のＡ－Ｂ断面図である。また、図２は、実施の形態１にかかる超接合半導体装置の構造を示す図３のＣ－Ｄ断面図である。また、図３は、実施の形態１にかかる超接合半導体装置の構造を示す平面図である。図１には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。図１に示す超接合半導体装置４０は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）のおもて面（ｐ型ベース領域６側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えた超接合ＭＯＳＦＥＴである。以下の図中において、ｎ１，ｎ２，ｎ３，ｎ４，ｎ５等は、層や領域がｎ型であることを意味し、不純物濃度はｎ１≦ｎ２≦ｎ３≦ｎ４≦ｎ５となっている。ｐ１，ｐ２，ｐ３，ｐ４，ｐ５等も、同様に層や領域がｐ型であることを意味し、不純物濃度はｐ１≦ｐ２≦ｐ３≦ｐ４≦ｐ５となっている。
炭化珪素基体は、ｎ++型半導体基板（第１導電型の半導体基板）１の第１主面（おもて面）上に低濃度ｎ型ドリフト層２１、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３となる各炭化珪素層を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース領域（第２導電型の第３半導体領域）６と、ｎ+型ソース領域（第１導電型の第５半導体領域）７、ｐ+型コンタクト領域８、ゲート絶縁膜９およびゲート電極１０で構成される。ここで、低濃度ｎ型ドリフト層２１と、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３とを合わせてｎ型ドリフト層（第１導電型の第１半導体層）２が構成される。低濃度ｎ型ドリフト層２１は、中濃度ｎ型ドリフト層２２より低不純物濃度で設けられ、中濃度ｎ型ドリフト層２２は、高濃度ｎ型ドリフト層２３より低不純物濃度で設けられる。
ｎ型ドリフト層２には、並列ｐｎ領域１９が設けられている。並列ｐｎ領域１９は、ｐ型ピラー領域（第２導電型の第２半導体領域）３と、ｐ型ピラー領域３に挟まれたｎ型領域（ｎ型ピラー領域４）とが交互に繰り返し接合されてできている。ｐ型ピラー領域３は、ｐ型ベース領域６の底面（ｎ++型半導体基板１側の面）から、高濃度ｎ型ドリフト層２３、中濃度ｎ型ドリフト層２２を貫通して、低濃度ｎ型ドリフト層２１の表面に達し、ｎ++型半導体基板１に達しないように設けられている。また、ｐ型ピラー領域３は、低濃度ｎ型ドリフト層２１の表面に達しているが、低濃度ｎ型ドリフト層２１の内部深くまで達していない。このため、ｐ型領域とｎ型領域のチャージバランスを考慮する際に、低濃度ｎ型ドリフト層２１の不純物濃度を考慮しなくてもよい。ｐ型ピラー領域３およびｎ型ピラー領域４の平面形状は、例えば、矩形状、六方格子状または正方状である。
ここで、低濃度ｎ型ドリフト層２１は、素子の耐圧を分担する層であり、低濃度ｎ型ドリフト層２１の不純物濃度を低くして、低濃度ｎ型ドリフト層２１の膜厚を厚くすることにより、素子の高耐圧を実現できる。また、高濃度ｎ型ドリフト層２３、中濃度ｎ型ドリフト層２２は素子のチャージバランスを分担する層である。また、高濃度ｎ型ドリフト層２３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。高濃度ｎ型ドリフト層２３により、オン電流を増大化することができる。
素子の高耐圧を分担する低濃度ｎ型ドリフト層２１があるため、素子を高耐圧化した場合でも、高濃度ｎ型ドリフト層２３、中濃度ｎ型ドリフト層２２の膜厚を薄くすることができる。このため、高濃度ｎ型ドリフト層２３、中濃度ｎ型ドリフト層２２内に設けられたｐ型ピラー領域３の深さ（並列ｐｎ領域１９の深さ）を浅くできる。このように、素子を高耐圧化した場合でも、ｐ型ピラー領域３の深さは浅いため、ｐ型ピラー領域３を均一の不純物濃度でエピタキシャル成長させることができる。このため、耐圧を高くした場合でもｐ型領域とｎ型領域のチャージバランスを保ち、低オン抵抗と高耐圧特性の超接合半導体装置４０を実現することができる。
ｎ型ドリフト層２のソース側（ソース電極１２側）の表面層には、ｐ型ベース領域６が設けられ、ｐ型ピラー領域３とｐ型ベース領域６は同時に形成されているため、一体化されている。具体的には、ｎ型ドリフト層２内に深さｄｂの第１トレンチ３１と、第１トレンチ３１より浅い位置に深さｄａの第２トレンチ３０が設けられている。第１トレンチ３１は、ｎ型ドリフト層２内に設けられ、第２トレンチ３０は、底面が第１トレンチ３１の開口部に連続し、ｎ型ドリフト層２のおもて面において開口している。
第１トレンチ３１をｐ型の不純物で埋めることによりｐ型ピラー領域３が形成され、第２トレンチ３０をｐ型の不純物で埋めることによりｐ型ベース領域６が形成される。つまり、ｐ型ピラー領域３およびｐ型ベース領域６は、第１トレンチ３１および第２トレンチ３０に埋め込まれたエピタキシャル成長層である。このように、第１トレンチ３１と第２トレンチ３０とからなる２段トレンチを形成することで、ｐ型ピラー領域３およびｐ型ベース領域６に相当する構造を作っておき、そこにｐ型の不純物を埋め込み、その層をｐ型ピラー領域３およびｐ型ベース領域６として利用している。
また、低濃度ｎ型ドリフト層２１、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３、後述するｎ+型ソース領域７の順で不純物濃度が高くなり、チャージバランスとして、ｐ型ピラー領域３の不純物濃度ｐ１とｐ型ピラー領域３の幅Ｗｐ１との積がｎ型ピラー領域４の不純物濃度ｎ１とｎ型ピラー領域４の幅Ｗｎ１との積とほぼ等しい、つまり、
ｎ１×Ｗｎ１≒ｐ１×Ｗｐ１
が成り立つ。この際、ｐ型ピラー領域３の不純物濃度ｐ１をわずかに大きくして、ｐ型の不純物をわずかに多くすることが好ましい。
ｎ１×Ｗｎ１≒ｐ１×Ｗｐ１
が成り立つ。この際、ｐ型ピラー領域３の不純物濃度ｐ１をわずかに大きくして、ｐ型の不純物をわずかに多くすることが好ましい。
炭化珪素基体の第１主面側（ｐ型ベース領域６側）には、トレンチ構造が形成されている。具体的には、ゲートトレンチ１８は、ｐ型ベース領域６のｎ++型半導体基板１側に対して反対側（炭化珪素基体の第１主面側）の表面からｐ型ベース領域６を貫通して高濃度ｎ型ドリフト層２３に達する。ゲートトレンチ１８の内壁に沿って、ゲートトレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、ゲートトレンチ１８内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、高濃度ｎ型ドリフト層２３およびｐ型ベース領域６と絶縁されている。ゲート電極１０の一部は、ゲートトレンチ１８の上方（ソース電極１２側）からソース電極１２側に突出していてもよい。
ｐ型ベース領域６の内部には、基体第１主面側にｎ+型ソース領域７およびｐ+型コンタクト領域８が選択的に設けられている。ｎ+型ソース領域７は高濃度ｎ型ドリフト層２３に接している。また、ｎ+型ソース領域７およびｐ+型コンタクト領域８は互いに接する。ｐ+型コンタクト領域８の深さは、例えばｎ+型ソース領域７と同じ深さでもよいし、より深くてもよい。また、ゲートトレンチ１８の奥行き方向（ｚ軸方向）にｐ+型コンタクト領域８とｎ+型ソース領域７とが並んで設けられている（図８参照）。
層間絶縁膜（不図示）は、炭化珪素基体の第１主面側の全面に、ゲートトレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ+型コンタクト領域８に接する。ｐ+型コンタクト領域８が設けられない場合、ソース電極１２は、ｎ+型ソース領域７およびｐ型ベース領域６に接する。ソース電極１２は、層間絶縁膜によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド（不図示）が設けられている。ソース電極１２と層間絶縁膜との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。
ｎ++型半導体基板１の第２主面（裏面、すなわち半導体基体の裏面）には、裏面電極（第２電極）１３が設けられている。裏面電極１３は、ドレイン電極を構成する。裏面電極１３の表面には、ドレイン電極パッド（不図示）が設けられている。
また、図１～図３の超接合半導体装置４０において、深さｄａのｐ型ベース領域６が、主電流が流れる活性領域となる。また、ｐ型ベース領域６は、活性領域の周囲を囲んで耐圧を保持するエッジ終端領域の接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造（不図示）と接する。並列ｐｎ領域１９は、活性領域の外にもｚ軸方向に伸び、ｘ軸方向に等間隔で配置され、ウエハ全面に広がる場合とチップ端部までの場合がある。
（実施の形態１にかかる超接合半導体装置の製造方法）
次に、実施の形態１にかかる超接合半導体装置４０の製造方法について説明する。図４～図８は、実施の形態１にかかる超接合半導体装置の製造途中の状態を示す断面図である。まず、炭化珪素からなるｎ++型半導体基板１を用意する。次に、ｎ++型半導体基板１のおもて面に、ｎ++型半導体基板１より不純物濃度の低い低濃度ｎ型ドリフト層２１をエピタキシャル成長させる。このとき、例えば、低濃度ｎ型ドリフト層２１の不純物濃度ｎ４が２．５×１０15／ｃｍ3、膜厚ｔｎ４が４０μｍとなるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。
次に、実施の形態１にかかる超接合半導体装置４０の製造方法について説明する。図４～図８は、実施の形態１にかかる超接合半導体装置の製造途中の状態を示す断面図である。まず、炭化珪素からなるｎ++型半導体基板１を用意する。次に、ｎ++型半導体基板１のおもて面に、ｎ++型半導体基板１より不純物濃度の低い低濃度ｎ型ドリフト層２１をエピタキシャル成長させる。このとき、例えば、低濃度ｎ型ドリフト層２１の不純物濃度ｎ４が２．５×１０15／ｃｍ3、膜厚ｔｎ４が４０μｍとなるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。
次に、低濃度ｎ型ドリフト層２１の表面に、低濃度ｎ型ドリフト層２１より不純物濃度の高い中濃度ｎ型ドリフト層２２を、エピタキシャル成長させる。このとき、例えば、中濃度ｎ型ドリフト層２２の不純物濃度ｎ１が１．５×１０16／ｃｍ3、膜厚ｔｎ１が２０μｍとなるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。
次に、中濃度ｎ型ドリフト層２２の表面に、中濃度ｎ型ドリフト層２２より不純物濃度の高い高濃度ｎ型ドリフト層２３を、エピタキシャル成長させる。このとき、例えば、高濃度ｎ型ドリフト層２３の不純物濃度ｎ５が１．７×１０16／ｃｍ3、膜厚ｔｎ５が２．５μｍとなるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。低濃度ｎ型ドリフト層２１と中濃度ｎ型ドリフト層２２と高濃度ｎ型ドリフト層２３とを合わせてｎ型ドリフト層２となる。
次に、フォトリソグラフィおよびエッチングにより、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３を貫通して、低濃度ｎ型ドリフト層２１に達し、ｎ++型半導体基板１に達しない第１トレンチ３１と第２トレンチ３０を形成する。第２トレンチ３０は、底部が第１トレンチ３１と連続し、第１トレンチ３１より幅が広くなるように形成する。このとき、例えば、第１トレンチ３１の深さｄｂを２０．１μｍ、幅Ｗｐ１を２．５μｍ、第１トレンチ３１間の間隔Ｗｎ１を２．５μｍに形成し、第２トレンチ３０の深さｄａを２μｍに形成してもよい。ここまでの状態が図４に記載される。
次に、第１トレンチ３１と第２トレンチ３０内にｐ型の不純物を含む半導体を埋め込むことで、ｐ型ピラー領域３およびｐ型ベース領域６をエピタキシャル成長させる。ｐ型ピラー領域３の不純物濃度は、ｐ型領域とｎ型領域のチャージバランスを保つように決定される。例えば、ｐ型ピラー領域３の不純物濃度ｐ１を１．９×１０16／ｃｍ3にする。ｐ型ベース領域６は、ｐ型ピラー領域３と同様の不純物濃度でよい。
このように、実施の形態１では、第１トレンチ３１と第２トレンチ３０内にｐ型の不純物を含む半導体をエピタキシャル成長させることで、ｐ型ピラー領域３およびｐ型ベース領域６を同時に形成している。このため、ｐ型ベース領域６をイオン注入により形成する工程を省略することができる。次に、ｐ型ベース領域６を、高濃度ｎ型ドリフト層２３の表面と同じ高さになるまで、表面を研磨する。ここまでの状態が図５に示されている。
次に、ｐ型ベース領域６の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｎ型の不純物をイオン注入する。それによって、ｐ型ベース領域６の表面領域の一部に、ｎ+型ソース領域７が形成される。次に、ｎ+型ソース領域７を形成するためのイオン注入時に用いたマスクを除去する。
次に、ｐ型ベース領域６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないイオン注入用マスクを例えば酸化膜で形成する。このイオン注入用マスクをマスクとして、ｐ型不純物のイオン注入を行い、ｐ型ベース領域６の表面領域の一部に、ｐ型ベース領域６より不純物濃度の高いｐ+型コンタクト領域８を形成する。次に、ｐ+型コンタクト領域８を形成するためのイオン注入用マスクを除去する。
次に、ｎ+型ソース領域７およびｐ+型コンタクト領域８を活性化させるための熱処理（アニール）を行う。また、ｎ+型ソース領域７およびｐ+型コンタクト領域８を形成する順序は種々変更可能である。ここまでの状態が図６に示されている。図６は、ｎ+型ソース領域７が形成された領域の断面を示し、ｐ+型コンタクト領域８が形成された領域の断面の記載は省略する。また、図３に示すように、ｎ+型ソース領域７とｐ+型コンタクト領域８とは、第２トレンチ３０の長手方向（ｚ軸方向）に交互に配置される。
次に、ｐ型ベース領域６、ｎ+型ソース領域７およびｐ+型コンタクト領域８の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース領域６、ｎ+型ソース領域７およびｐ+型コンタクト領域８を貫通し、高濃度ｎ型ドリフト層２３に達するゲートトレンチ１８を形成する。例えば、ゲートトレンチ１８間の間隔Ｌｎ３、Ｌｐ３を４μｍ、ゲートトレンチ１８の幅Ｗｔを１μｍとする。次に、トレンチ形成用マスクを除去する。ここまでの状態が図７に示されている。図７は、ｎ+型ソース領域７が形成された領域の断面を示し、ｐ+型コンタクト領域８が形成された領域の断面の記載は省略する。
次に、ｎ+型ソース領域７およびｐ+型コンタクト領域８の表面と、ゲートトレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。ここまでの状態が図８に示されている。図８は、ｎ+型ソース領域７が形成された領域の断面を示し、ｐ+型コンタクト領域８が形成された領域の断面の記載は省略する。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はゲートトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、ゲートトレンチ１８内部に残すことによって、ゲート電極１０を設ける。ゲート電極１０の一部はゲートトレンチ１８外部に突出していてもよい。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜（不図示）を設ける。次に、層間絶縁膜を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ+型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜を平坦化する。
次に、コンタクトホール内および層間絶縁膜の上にソース電極１２となるニッケル（Ｎｉ）等の導電性の膜を設ける。この導電性の膜をフォトリソグラフィによりパターニングし、コンタクトホール内にのみソース電極１２を残す。例えば、ソース電極１２の幅Ｌｓを２μｍとする。
次に、ｎ++型半導体基板１の第２主面上に、ニッケル等の裏面電極（不図示）を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ+型ソース領域７、ｐ+型コンタクト領域８およびｎ++型半導体基板１とオーミック接合するソース電極１２および裏面電極１３を形成する。
次に、ｎ++型半導体基板１の第１主面上に、スパッタ法によって５μｍ程度の厚さのアルミニウム膜を堆積し、フォトリソグラフィによりソース電極１２および層間絶縁膜を覆うようにアルミニウムを除去し、ソース電極パッド（不図示）を形成する。
次に、裏面電極の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。以上のようにして、図１および図２に示す炭化珪素半導体装置が完成する。
以上、説明したように、実施の形態１によれば、第１トレンチと第２トレンチを形成し、第１トレンチと第２トレンチ内にｐ型の不純物を含む半導体を埋め込むことで、ｐ型ピラー領域およびｐ型ベース領域を同時に形成している。これにより、ｐ型ベース領域をイオン注入により形成する工程を省略することができる。このため、超接合半導体装置４０を作成するためのコストを低減することができる。また、高濃度ｎ型ドリフト層、中濃度ｎ型ドリフト層によりオン電流を増大させることができ、ｎ型ドリフト層の濃度調整により、チャネル長、トレンチ幅、メサ幅を自由に設計できる。
（実施の形態２）
次に、実施の形態２にかかる超接合半導体装置４１について説明する。図９は、実施の形態２にかかる超接合半導体装置の構造を示す図１３のＡ－Ｂ断面図である。また、図１０は、実施の形態２にかかる超接合半導体装置の構造を示す図１３のＣ－Ｄ断面図である。また、図１１は、実施の形態２にかかる超接合半導体装置の構造を示す図１３のＥ－Ｆ断面図である。また、図１２は、実施の形態２にかかる超接合半導体装置の構造を示す図１３のＧ－Ｈ断面図である。また、図１３は、実施の形態２にかかる超接合半導体装置の構造を示す平面図である。
次に、実施の形態２にかかる超接合半導体装置４１について説明する。図９は、実施の形態２にかかる超接合半導体装置の構造を示す図１３のＡ－Ｂ断面図である。また、図１０は、実施の形態２にかかる超接合半導体装置の構造を示す図１３のＣ－Ｄ断面図である。また、図１１は、実施の形態２にかかる超接合半導体装置の構造を示す図１３のＥ－Ｆ断面図である。また、図１２は、実施の形態２にかかる超接合半導体装置の構造を示す図１３のＧ－Ｈ断面図である。また、図１３は、実施の形態２にかかる超接合半導体装置の構造を示す平面図である。
図９～図１３に示すように、ｐ型ピラー領域３は、ｚ軸方向に延びる矩形の形状を有し、ｐ型ベース領域６は、ｘ軸方向に延びる矩形の形状を有する。ｐ型ピラー領域３の長手方向（ｚ軸方向）は、ゲートトレンチ１８の奥行き方向（ｘ軸方向）と直交し、ｐ型ベース領域６の長手方向（ｘ軸方向）と直交している。図１１に示すように、ゲートトレンチ１８の奥行き方向（ｚ軸方向）にｐ+型コンタクト領域８とｎ+型ソース領域７とが並んで設けられている。
また、実施の形態１と同様に、低濃度ｎ型ドリフト層２１、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３、ｎ+型ソース領域７の順で不純物濃度が高くなり、チャージバランスとして、ｐ型ピラー領域３の不純物濃度ｐ１とｐ型ピラー領域３の幅Ｗｐ１との積がｎ型ピラー領域４の不純物濃度ｎ１とｎ型ピラー領域４の幅Ｗｎ１との積とほぼ等しい、つまり、
ｎ１×Ｗｎ１≒ｐ１×Ｗｐ１
が成り立つ。この際、ｐ型ピラー領域３の不純物濃度ｐ１をわずかに大きくして、ｐ型の不純物をわずかに多くすることが好ましい。
ｎ１×Ｗｎ１≒ｐ１×Ｗｐ１
が成り立つ。この際、ｐ型ピラー領域３の不純物濃度ｐ１をわずかに大きくして、ｐ型の不純物をわずかに多くすることが好ましい。
このように、実施の形態２では、ｐ型ピラー領域３の長手方向とゲートトレンチ１８の奥行き方向とを直交させているため、チャネル長、トレンチ幅Ｗｐ１、メサ幅Ｗｎ１を自由に設計することができる。
（実施の形態２にかかる超接合半導体装置の製造方法）
実施の形態２にかかる超接合半導体装置４１の製造方法は、実施の形態１にかかる超接合半導体装置４１の製造方法において、ｐ型ピラー領域３が形成される第１トレンチ３１を、ｐ型ベース領域６が形成される第２トレンチ３０と直交させることで形成される。
実施の形態２にかかる超接合半導体装置４１の製造方法は、実施の形態１にかかる超接合半導体装置４１の製造方法において、ｐ型ピラー領域３が形成される第１トレンチ３１を、ｐ型ベース領域６が形成される第２トレンチ３０と直交させることで形成される。
例えば、まず、実施の形態１と同様に、ｎ型ドリフト層２をエピタキシャル成長させる。ｎ型ドリフト層２は、低濃度ｎ型ドリフト層２１と中濃度ｎ型ドリフト層２２と高濃度ｎ型ドリフト層２３とからなり、低濃度ｎ型ドリフト層２１、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３の膜厚、不純物濃度は、実施の形態１と同様である。
次に、フォトリソグラフィおよびエッチングにより、中濃度ｎ型ドリフト層２２に達しない第２トレンチ３０を形成する。例えば、第２トレンチ３０の深さｄａを２μｍに形成してもよい。
次に、フォトリソグラフィおよびエッチングにより、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３を貫通して、低濃度ｎ型ドリフト層２１に達し、ｎ++型半導体基板１に達しない第１トレンチ３１を形成する。第１トレンチ３１は、第２トレンチ３０と直交する方向に形成し、第２トレンチ３０の底部が、第１トレンチ３１と連続し、第２トレンチ３０より幅が狭くなるように形成する。例えば、第１トレンチ３１の、第２トレンチ３０の底部からの深さｄｂを２０．１μｍ、幅Ｗｐ１を２．５μｍに形成してもよい。また、例えば、第１トレンチ３１間の距離Ｗｎ１を２．５μｍにしてもよい。
次に、第１トレンチ３１と第２トレンチ３０内にｐ型の不純物を含む半導体を埋め込むことで、ｐ型ピラー領域３およびｐ型ベース領域６をエピタキシャル成長させる。ｐ型ピラー領域３の不純物濃度は、ｐ型領域とｎ型領域のチャージバランスを保つように決定される。例えば、ｐ型ピラー領域３の不純物濃度ｐ１を１．９×１０16／ｃｍ3にする。ｐ型ベース領域６は、ｐ型ピラー領域３と同様の不純物濃度でよい。次に、ｐ型ベース領域６を、高濃度ｎ型ドリフト層２３の表面と同じ高さになるまで、表面を研磨する。
次に、ｐ型ベース領域６の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｎ型の不純物をイオン注入する。それによって、ｐ型ベース領域６の表面領域の一部に、ｎ+型ソース領域７が形成される。次に、ｎ+型ソース領域７を形成するためのイオン注入時に用いたマスクを除去する。
次に、ｐ型ベース領域６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないイオン注入用マスクを例えば酸化膜で形成する。このイオン注入用マスクをマスクとして、ｐ型不純物のイオン注入を行い、ｐ型ベース領域６の表面領域の一部に、ｐ型ベース領域６より不純物濃度の高いｐ+型コンタクト領域８を形成する。次に、ｐ+型コンタクト領域８を形成するためのイオン注入用マスクを除去する。
次に、ｎ+型ソース領域７およびｐ+型コンタクト領域８を活性化させるための熱処理（アニール）を行う。また、ｎ+型ソース領域７およびｐ+型コンタクト領域８を形成する順序は種々変更可能である。
次に、ｐ型ベース領域６、ｎ+型ソース領域７およびｐ+型コンタクト領域８の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース領域６、ｎ+型ソース領域７およびｐ+型コンタクト領域８を貫通し、高濃度ｎ型ドリフト層２３に達するゲートトレンチ１８を形成する。例えば、ゲートトレンチ１８間の間隔Ｌｎ３、Ｌｐ３を４μｍ、ゲートトレンチ１８の幅Ｗｔを１μｍとする。次に、トレンチ形成用マスクを除去する。
次に、ｎ+型ソース領域７およびｐ+型コンタクト領域８の表面と、ゲートトレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はゲートトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、ゲートトレンチ１８内部に残すことによって、ゲート電極１０を設ける。ゲート電極１０の一部はゲートトレンチ１８外部に突出していてもよい。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜（不図示）を設ける。次に、層間絶縁膜を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ+型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜を平坦化する。
次に、コンタクトホール内および層間絶縁膜の上にソース電極１２となるニッケル（Ｎｉ）等の導電性の膜を設ける。この導電性の膜をフォトリソグラフィによりパターニングし、コンタクトホール内にのみソース電極１２を残す。例えば、ソース電極１２の幅Ｌｓを１μｍとする。
次に、ｎ++型半導体基板１の第２主面上に、ニッケル等の裏面電極（不図示）を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ+型ソース領域７、ｐ+型コンタクト領域８およびｎ++型半導体基板１とオーミック接合するソース電極１２および裏面電極１３を形成する。
次に、ｎ++型半導体基板１の第１主面上に、スパッタ法によって５μｍ程度の厚さのアルミニウム膜を堆積し、フォトリソグラフィによりソース電極１２および層間絶縁膜を覆うようにアルミニウムを除去し、ソース電極パッド（不図示）を形成する。
次に、裏面電極の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。以上のようにして、図９～図１３に示した超接合半導体装置４１が完成する。
以上、説明したように、実施の形態２によれば、ｐ型ピラー領域およびｐ型ベース領域を同時に形成しているため実施の形態１と同様の効果を有する。また、実施の形態２では、ｐ型ピラー領域の長手方向とゲートトレンチの奥行き方向とを直交させているため、チャネル長、トレンチ幅、メサ幅を自由に設計することができる。
（実施の形態３）
次に、実施の形態３にかかる超接合半導体装置４２について説明する。実施の形態３においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、超接合ＭＯＳＦＥＴを例に説明する。図１４は、実施の形態３にかかる超接合半導体装置の構造を示す図１６のＡ－Ｂ断面図である。また、図１５は、実施の形態３にかかる超接合半導体装置の構造を示す図１６のＣ－Ｄ断面図である。また、図１６は、実施の形態３にかかる超接合半導体装置の構造を示す平面図である。図１４には、２つの単位セル（素子の機能単位）を内蔵する超接合半導体装置を示しているが、実際の超接合半導体装置で２つより多くの単位セルを内蔵している。図１４に示す超接合半導体装置４２は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）のおもて面（ｐ型ベース領域６側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えた超接合ＭＯＳＦＥＴである。
次に、実施の形態３にかかる超接合半導体装置４２について説明する。実施の形態３においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、超接合ＭＯＳＦＥＴを例に説明する。図１４は、実施の形態３にかかる超接合半導体装置の構造を示す図１６のＡ－Ｂ断面図である。また、図１５は、実施の形態３にかかる超接合半導体装置の構造を示す図１６のＣ－Ｄ断面図である。また、図１６は、実施の形態３にかかる超接合半導体装置の構造を示す平面図である。図１４には、２つの単位セル（素子の機能単位）を内蔵する超接合半導体装置を示しているが、実際の超接合半導体装置で２つより多くの単位セルを内蔵している。図１４に示す超接合半導体装置４２は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）のおもて面（ｐ型ベース領域６側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えた超接合ＭＯＳＦＥＴである。
炭化珪素基体は、ｎ++型半導体基板（第１導電型の半導体基板）１の第１主面（おもて面）上に低濃度ｎ型ドリフト層２１、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３となる各炭化珪素層を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース領域（第２導電型の第３半導体領域）６と、ｎ+型ソース領域（第１導電型の第５半導体領域）７、ｐ+型コンタクト領域８、ゲート絶縁膜９およびゲート電極１０で構成される。ここで、低濃度ｎ型ドリフト層２１と、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３とを合わせてｎ型ドリフト層（第１導電型の第１半導体層）２が構成される。低濃度ｎ型ドリフト層２１は、中濃度ｎ型ドリフト層２２より低不純物濃度で設けられ、中濃度ｎ型ドリフト層２２は、高濃度ｎ型ドリフト層２３より低不純物濃度で設けられる。
ｎ型ドリフト層２には、並列ｐｎ領域１９が設けられている。並列ｐｎ領域１９は、ｐ型ピラー領域（第２導電型の第２半導体領域）３と、ｐ型ピラー領域３に挟まれたｎ型領域（ｎ型ピラー領域４）とが交互に繰り返し接合されてできている。ｐ型ピラー領域３は、ｐ型ベース領域６の底面（ｎ++型半導体基板１側の面）から、高濃度ｎ型ドリフト層２３、中濃度ｎ型ドリフト層２２を貫通して、低濃度ｎ型ドリフト層２１の表面に達し、ｎ++型半導体基板１に達しないように設けられている。また、ｐ型ピラー領域３は、低濃度ｎ型ドリフト層２１の表面に達しているが、低濃度ｎ型ドリフト層２１の内部深くまで達していない。このため、ｐ型領域とｎ型領域のチャージバランスを考慮する際に、低濃度ｎ型ドリフト層２１の不純物濃度を考慮しなくてもよい。ｐ型ピラー領域３およびｎ型ピラー領域４の平面形状は、例えば、矩形状、六角形状または正方形状である。
ここで、低濃度ｎ型ドリフト層２１は、素子の耐圧を分担する層であり、低濃度ｎ型ドリフト層２１の不純物濃度を低くして、低濃度ｎ型ドリフト層２１の膜厚を厚くすることにより、素子の高耐圧を実現できる。また、高濃度ｎ型ドリフト層２３、中濃度ｎ型ドリフト層２２は素子のチャージバランスを分担する層である。また、高濃度ｎ型ドリフト層２３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。高濃度ｎ型ドリフト層２３により、オン電流を増大化することができる。
素子の高耐圧を分担する低濃度ｎ型ドリフト層２１があるため、素子を高耐圧化した場合でも、高濃度ｎ型ドリフト層２３、中濃度ｎ型ドリフト層２２の膜厚を薄くすることができる。このため、高濃度ｎ型ドリフト層２３、中濃度ｎ型ドリフト層２２内に設けられたｐ型ピラー領域３の深さ（並列ｐｎ領域１９の深さ）を浅くできる。このように、素子を高耐圧化した場合でも、ｐ型ピラー領域３の深さは浅いため、ｐ型ピラー領域３を均一の不純物濃度でエピタキシャル成長させることができる。このため、耐圧を高くした場合でもｐ型領域とｎ型領域のチャージバランスを保ち、低オン抵抗と高耐圧特性の超接合半導体装置４２を実現することができる。
ｎ型ドリフト層２のソース側（ソース電極１２側）の表面層には、ｐ型ベース領域６が設けられ、ｐ型ピラー領域３とｐ型ベース領域６は同時に形成されているため、一体化されている。具体的には、ｎ型ドリフト層２内に深さｄｂの第１トレンチ３１と、第１トレンチ３１より浅い位置に深さｄａの第２トレンチ３０が設けられている。第１トレンチ３１は、ｎ型ドリフト層２内に設けられ、第２トレンチ３０は、底面が第１トレンチ３１の開口部に連続し、ｎ型ドリフト層２のおもて面において開口している。
第１トレンチ３１をｐ型の不純物で埋めることによりｐ型ピラー領域３が形成され、第２トレンチ３０をｐ型の不純物で埋めることによりｐ型ベース領域６が形成される。つまり、ｐ型ピラー領域３およびｐ型ベース領域６は、第１トレンチ３１および第２トレンチ３０に埋め込まれたエピタキシャル成長層である。このように、第１トレンチ３１と第２トレンチ３０とからなる２段トレンチを形成することで、ｐ型ピラー領域３およびｐ型ベース領域６に相当する構造を作っておき、そこにｐ型の不純物を埋め込み、その層をｐ型ピラー領域３およびｐ型ベース領域６として利用している。
また、第２トレンチ３０の端部は、高濃度ｎ型ドリフト層２３上（図１４の領域Ｓ１上）に位置してもよい。ｐ型ベース領域６の端部がｎ型ピラー領域４の上部にあった場合は、ｐ型ベース領域６の端部とｎ型ピラー領域４とのｐｎ界面に電界が集中してしまう。第２トレンチ３０の端部を、高濃度ｎ型ドリフト層２３上に位置させることで、ｐ型ベース領域６の端部をｐ型ピラー領域３の上部にすることができ、電界の集中を避けることができる。
また、第２トレンチ３０の端部は、超接合半導体装置４２の最も外側の第１トレンチ３１の外側の辺上に位置してもよい。例えば、図１６に示すように、第２トレンチ３０の、ゲートトレンチ１８の幅方向（ｘ方向）の端部は、超接合半導体装置４２の最も外側の第１トレンチ３１Ａ，３１Ｂの外側の辺上に位置している。ここで、外側とは、ＭＯＳ構造が設けられた側と反対側であり、外側の辺は、例えば図１６のＴｏであり、内側の辺は例えば図１６のＴｉである。このようにすることで、第１トレンチ３１と第２トレンチ３０との間で段差が無くなり、第１トレンチ３１内にｐ型の不純物を埋め込む作業の難易度を低下させることができる。ゲートトレンチ１８の幅方向とは、上面から見て距離の短い方向（短手方向）のことであり、ゲートトレンチ１８の奥行きとは、上面から見て距離の長い方向（長手方向）のことである。
また、低濃度ｎ型ドリフト層２１、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３、後述するｎ+型ソース領域７の順で不純物濃度が高くなり、チャージバランスとして、ｐ型ピラー領域３の不純物濃度ｐ１とｐ型ピラー領域３の幅Ｗｐ１との積がｎ型ピラー領域４の不純物濃度ｎ１とｎ型ピラー領域４の幅Ｗｎ１との積とほぼ等しい、つまり、
ｎ１×Ｗｎ１≒ｐ１×Ｗｐ１
が成り立つ。この際、ｐ型ピラー領域３の不純物濃度ｐ１をわずかに大きくして、ｐ型の不純物をわずかに多くすることが好ましい。
ｎ１×Ｗｎ１≒ｐ１×Ｗｐ１
が成り立つ。この際、ｐ型ピラー領域３の不純物濃度ｐ１をわずかに大きくして、ｐ型の不純物をわずかに多くすることが好ましい。
炭化珪素基体の第１主面側（ｐ型ベース領域６側）には、トレンチ構造が形成されている。具体的には、ゲートトレンチ１８は、ｐ型ベース領域６のｎ++型半導体基板１側に対して反対側（炭化珪素基体の第１主面側）の表面からｐ型ベース領域６を貫通して高濃度ｎ型ドリフト層２３に達する。ゲートトレンチ１８の内壁に沿って、ゲートトレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、ゲートトレンチ１８内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、高濃度ｎ型ドリフト層２３およびｐ型ベース領域６と絶縁されている。ゲート電極１０の一部は、ゲートトレンチ１８の上方（ソース電極１２側）からソース電極１２側に突出していてもよい。
ｐ型ベース領域６の内部には、基体第１主面側にｎ+型ソース領域７が選択的に設けられている。また、ｐ+型コンタクト領域８が選択的に設けられていてもよい。また、ｎ+型ソース領域７およびｐ+型コンタクト領域８は互いに接する。ｐ+型コンタクト領域８の深さは、例えばｎ+型ソース領域７と同じ深さでもよいし、より深くてもよい。また、ゲートトレンチ１８の奥行き方向（ｚ軸方向）にｐ+型コンタクト領域８とｎ+型ソース領域７とが並んで設けられている（図１６参照）。
層間絶縁膜（不図示）は、炭化珪素基体の第１主面側の全面に、ゲートトレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ型ベース領域６に接する。ｐ+型コンタクト領域８が設けられた場合は、ｎ+型ソース領域７およびｐ+型コンタクト領域８に接する。ソース電極１２は、層間絶縁膜によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド（不図示）が設けられている。ソース電極１２と層間絶縁膜との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。
ｎ++型半導体基板１の第２主面（裏面、すなわち半導体基体の裏面）には、裏面電極（第２電極）１３が設けられている。裏面電極１３は、ドレイン電極を構成する。裏面電極１３の表面には、ドレイン電極パッド（不図示）が設けられている。
また、図１４～図１６の超接合半導体装置４２において、深さｄａのｐ型ベース領域６が、主電流が流れる活性領域となる。また、ｐ型ベース領域６は、活性領域の周囲を囲んで耐圧を保持するエッジ終端領域の接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造（不図示）と接する。並列ｐｎ領域１９は、活性領域の外にもｚ軸方向に伸び、ｘ軸方向に等間隔で配置され、ウエハ全面に広がる場合とチップ端部までの場合がある。
（実施の形態３にかかる超接合半導体装置の製造方法）
次に、実施の形態３にかかる超接合半導体装置４２の製造方法について説明する。まず、炭化珪素からなるｎ++型半導体基板１を用意する。次に、ｎ++型半導体基板１のおもて面に、ｎ++型半導体基板１より不純物濃度の低い低濃度ｎ型ドリフト層２１をエピタキシャル成長させる。このとき、例えば、低濃度ｎ型ドリフト層２１の不純物濃度ｎ４が２．５×１０15／ｃｍ3、膜厚ｔｎ４が４０μｍとなるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。
次に、実施の形態３にかかる超接合半導体装置４２の製造方法について説明する。まず、炭化珪素からなるｎ++型半導体基板１を用意する。次に、ｎ++型半導体基板１のおもて面に、ｎ++型半導体基板１より不純物濃度の低い低濃度ｎ型ドリフト層２１をエピタキシャル成長させる。このとき、例えば、低濃度ｎ型ドリフト層２１の不純物濃度ｎ４が２．５×１０15／ｃｍ3、膜厚ｔｎ４が４０μｍとなるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。
次に、低濃度ｎ型ドリフト層２１の表面に、低濃度ｎ型ドリフト層２１より不純物濃度の高い中濃度ｎ型ドリフト層２２を、エピタキシャル成長させる。このとき、例えば、中濃度ｎ型ドリフト層２２の不純物濃度ｎ１が１．５×１０16／ｃｍ3、膜厚ｔｎ１が２０μｍとなるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。
次に、中濃度ｎ型ドリフト層２２の表面に、中濃度ｎ型ドリフト層２２より不純物濃度の高い高濃度ｎ型ドリフト層２３を、エピタキシャル成長させる。このとき、例えば、高濃度ｎ型ドリフト層２３の不純物濃度ｎ５が１．７×１０16／ｃｍ3、膜厚ｔｎ５が２．５μｍとなるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。低濃度ｎ型ドリフト層２１と中濃度ｎ型ドリフト層２２と高濃度ｎ型ドリフト層２３とを合わせてｎ型ドリフト層２となる。
次に、フォトリソグラフィおよびエッチングにより、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３を貫通して、低濃度ｎ型ドリフト層２１に達し、ｎ++型半導体基板１に達しない第１トレンチ３１と第２トレンチ３０を形成する。第２トレンチ３０は、底部が第１トレンチ３１と連続し、第１トレンチ３１より幅が広くなるように形成する。
この際、第２トレンチ３０の端部を、高濃度ｎ型ドリフト層２３上に位置するように形成することが好ましい。また、第２トレンチ３０を、超接合半導体装置４２の最も外側の第１トレンチ３１の外側の辺上に位置するように形成することがより好ましい。このとき、例えば、第１トレンチ３１の深さｄｂを２０．１μｍ、幅Ｗｐ１を２．５μｍ、第１トレンチ３１間の間隔Ｗｎ１を２．５μｍに形成し、第２トレンチ３０の深さｄａを２μｍに形成してもよい。
次に、第１トレンチ３１と第２トレンチ３０内にｐ型の不純物を含む半導体を埋め込むことで、ｐ型ピラー領域３およびｐ型ベース領域６をエピタキシャル成長させる。ｐ型ピラー領域３の不純物濃度は、ｐ型領域とｎ型領域のチャージバランスを保つように決定される。例えば、ｐ型ピラー領域３の不純物濃度ｐ１を１．９×１０16／ｃｍ3にする。ｐ型ベース領域６は、ｐ型ピラー領域３と同様の不純物濃度でよい。
このように、実施の形態３では、第１トレンチ３１と第２トレンチ３０内にｐ型の不純物を含む半導体をエピタキシャル成長させることで、ｐ型ピラー領域３およびｐ型ベース領域６を同時に形成している。このため、ｐ型ベース領域６をイオン注入により形成する工程を省略することができる。次に、ｐ型ベース領域６を、高濃度ｎ型ドリフト層２３の表面と同じ高さになるまで、表面を研磨する。
次に、ｐ型ベース領域６の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｎ型の不純物をイオン注入する。それによって、ｐ型ベース領域６の表面領域の一部に、ｎ+型ソース領域７が形成される。次に、ｎ+型ソース領域７を形成するためのイオン注入時に用いたマスクを除去する。
次に、ｐ型ベース領域６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないイオン注入用マスクを例えば酸化膜で形成する。このイオン注入用マスクをマスクとして、ｐ型不純物のイオン注入を行い、ｐ型ベース領域６の表面領域の一部に、ｐ型ベース領域６より不純物濃度の高いｐ+型コンタクト領域８を形成してもよい。次に、ｐ+型コンタクト領域８を形成するためのイオン注入用マスクを除去する。
次に、ｎ+型ソース領域７およびｐ+型コンタクト領域８を活性化させるための熱処理（アニール）を行う。また、ｎ+型ソース領域７およびｐ+型コンタクト領域８を形成する順序は種々変更可能である。
次に、ｐ型ベース領域６、ｎ+型ソース領域７およびｐ+型コンタクト領域８の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース領域６、ｎ+型ソース領域７およびｐ+型コンタクト領域８を貫通し、高濃度ｎ型ドリフト層２３に達するゲートトレンチ１８を形成する。例えば、ゲートトレンチ１８間の間隔Ｌｎ３、Ｌｐ３を４μｍ、ゲートトレンチ１８の幅Ｗｔを１μｍとする。次に、トレンチ形成用マスクを除去する。
次に、ｎ+型ソース領域７およびｐ+型コンタクト領域８の表面と、ゲートトレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はゲートトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、ゲートトレンチ１８内部に残すことによって、ゲート電極１０を設ける。ゲート電極１０の一部はゲートトレンチ１８外部に突出していてもよい。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜（不図示）を設ける。次に、層間絶縁膜を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ+型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜を平坦化する。
次に、コンタクトホール内および層間絶縁膜の上にソース電極１２となるニッケル（Ｎｉ）等の導電性の膜を設ける。この導電性の膜をフォトリソグラフィによりパターニングし、コンタクトホール内にのみソース電極１２を残す。例えば、ソース電極１２の幅Ｌｓを２μｍとする。
次に、ｎ++型半導体基板１の第２主面上に、ニッケル等の裏面電極（不図示）を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ+型ソース領域７、ｐ+型コンタクト領域８およびｎ++型半導体基板１とオーミック接合するソース電極１２および裏面電極１３を形成する。
次に、ｎ++型半導体基板１の第１主面上に、スパッタ法によって５μｍ程度の厚さのアルミニウム膜を堆積し、フォトリソグラフィによりソース電極１２および層間絶縁膜を覆うようにアルミニウムを除去し、ソース電極パッド（不図示）を形成する。
次に、裏面電極の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。以上のようにして、図１４および図１５に示す炭化珪素半導体装置が完成する。
以上、説明したように、実施の形態３によれば、第１トレンチと第２トレンチを形成し、第１トレンチと第２トレンチ内にｐ型の不純物を含む半導体を埋め込むことで、ｐ型ピラー領域およびｐ型ベース領域を同時に形成している。これにより、ｐ型ベース領域をイオン注入により形成する工程（イオン注入工程）を省略することができる。このため、超接合半導体装置を作成するためのコストを低減することができる。また、高濃度ｎ型ドリフト層、中濃度ｎ型ドリフト層によりオン電流を増大させることができ、ｎ型ドリフト層の濃度調整により、チャネル長、トレンチ幅、メサ幅を自由に設計できる。
（実施の形態４）
次に、実施の形態４にかかる超接合半導体装置４３について説明する。図１７は、実施の形態４にかかる超接合半導体装置の構造を示す図２１のＡ－Ｂ断面図である。また、図１８は、実施の形態４にかかる超接合半導体装置の構造を示す図２１のＣ－Ｄ断面図である。また、図１９は、実施の形態４にかかる超接合半導体装置の構造を示す図２１のＥ－Ｆ断面図である。また、図２０は、実施の形態４にかかる超接合半導体装置の構造を示す図２１のＧ－Ｈ断面図である。また、図２１は、実施の形態４にかかる超接合半導体装置の構造を示す平面図である。
次に、実施の形態４にかかる超接合半導体装置４３について説明する。図１７は、実施の形態４にかかる超接合半導体装置の構造を示す図２１のＡ－Ｂ断面図である。また、図１８は、実施の形態４にかかる超接合半導体装置の構造を示す図２１のＣ－Ｄ断面図である。また、図１９は、実施の形態４にかかる超接合半導体装置の構造を示す図２１のＥ－Ｆ断面図である。また、図２０は、実施の形態４にかかる超接合半導体装置の構造を示す図２１のＧ－Ｈ断面図である。また、図２１は、実施の形態４にかかる超接合半導体装置の構造を示す平面図である。
図１７～図２１に示すように、ｐ型ピラー領域３は、ｘ軸方向に延びる矩形の形状を有し、ｐ型ベース領域６は、ｚ軸方向に延びる矩形の形状を有する。ｐ型ピラー領域３の長手方向（ｘ軸方向）は、ゲートトレンチ１８の奥行き方向（ｚ軸方向）と直交し、ｐ型ベース領域６の長手方向（ｚ軸方向）と直交している。図１９に示すように、ゲートトレンチ１８の奥行き方向（ｚ軸方向）にｐ+型コンタクト領域８とｎ+型ソース領域７とが並んで設けられている。
また、実施の形態３と同様に、低濃度ｎ型ドリフト層２１、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３、ｎ+型ソース領域７の順で不純物濃度が高くなり、チャージバランスとして、ｐ型ピラー領域３の不純物濃度ｐ１とｐ型ピラー領域３の幅Ｗｐ１との積がｎ型ピラー領域４の不純物濃度ｎ１とｎ型ピラー領域４の幅Ｗｎ１との積とがほぼ等しい、つまり、
ｎ１×Ｗｎ１≒ｐ１×Ｗｐ１
が成り立つ。この際、ｐ型ピラー領域３の不純物濃度ｐ１をわずかに大きくして、ｐ型の不純物をわずかに多くすることが好ましい。
ｎ１×Ｗｎ１≒ｐ１×Ｗｐ１
が成り立つ。この際、ｐ型ピラー領域３の不純物濃度ｐ１をわずかに大きくして、ｐ型の不純物をわずかに多くすることが好ましい。
このように、実施の形態４では、ｐ型ピラー領域３の長手方向とゲートトレンチ１８の奥行き方向とを直交させているため、チャネル長、トレンチ幅Ｗｐ１、メサ幅Ｗｎ１を自由に設計することができる。
また、実施の形態３と同様に、第２トレンチ３０の端部Ｔは、高濃度ｎ型ドリフト層２３上に位置してもよい。例えば、図１７に示すように、第２トレンチ３０の、ゲートトレンチ１８の幅方向（ｘ方向）の端部Ｔが、高濃度ｎ型ドリフト層２３上に位置している。また、実施の形態３と同様に、第２トレンチ３０の端部Ｔは、超接合半導体装置４３の最も外側の第１トレンチ３１の外側の辺Ｔ２上に位置してもよい。例えば、図２１に示すように、第２トレンチ３０の、ゲートトレンチ１８の奥行き方向（ｚ方向）の端部Ｔが、超接合半導体装置４３の最も外側の第１トレンチ３１の外側の辺Ｔ２上に位置している。
（実施の形態４にかかる超接合半導体装置の製造方法）
実施の形態４にかかる超接合半導体装置４３の製造方法は、実施の形態３にかかる超接合半導体装置４２の製造方法において、ｐ型ピラー領域３が形成される第１トレンチ３１を、ゲートトレンチ１８と直交させることで形成される。
実施の形態４にかかる超接合半導体装置４３の製造方法は、実施の形態３にかかる超接合半導体装置４２の製造方法において、ｐ型ピラー領域３が形成される第１トレンチ３１を、ゲートトレンチ１８と直交させることで形成される。
例えば、まず、実施の形態３と同様に、ｎ型ドリフト層２をエピタキシャル成長させる。ｎ型ドリフト層２は、低濃度ｎ型ドリフト層２１と中濃度ｎ型ドリフト層２２と高濃度ｎ型ドリフト層２３とからなり、低濃度ｎ型ドリフト層２１、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３の膜厚、不純物濃度は、実施の形態３と同様である。
次に、フォトリソグラフィおよびエッチングにより、中濃度ｎ型ドリフト層２２に達しない第２トレンチ３０を形成する。例えば、第２トレンチ３０の深さｄａを２μｍに形成してもよい。
次に、フォトリソグラフィおよびエッチングにより、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３を貫通して、低濃度ｎ型ドリフト層２１に達し、ｎ++型半導体基板１に達しない第１トレンチ３１を形成する。第１トレンチ３１は、第２トレンチ３０と直交する方向に形成し、第２トレンチ３０の底部が、第１トレンチ３１と連続し、第２トレンチ３０より幅が狭くなるように形成する。
この際、第２トレンチ３０の端部Ｔを、高濃度ｎ型ドリフト層２３上に位置するように形成することが好ましい。また、第２トレンチ３０の端部Ｔを、超接合半導体装置４３の最も外側の第１トレンチ３１の外側の辺Ｔ２上に位置するように形成することがより好ましい。例えば、第１トレンチ３１の、第２トレンチ３０の底部からの深さｄｂを２０．１μｍ、幅Ｗｐ１を２．５μｍに形成してもよい。また、例えば、第１トレンチ３１間の距離Ｗｎ１を２．５μｍにしてもよい。
次に、第１トレンチ３１と第２トレンチ３０内にｐ型の不純物を含む半導体を埋め込むことで、ｐ型ピラー領域３およびｐ型ベース領域６をエピタキシャル成長させる。ｐ型ピラー領域３の不純物濃度は、ｐ型領域とｎ型領域のチャージバランスを保つように決定される。例えば、ｐ型ピラー領域３の不純物濃度ｐ１を１．９×１０16／ｃｍ3にする。ｐ型ベース領域６は、ｐ型ピラー領域３と同様の不純物濃度でよい。次に、ｐ型ベース領域６を、高濃度ｎ型ドリフト層２３の表面と同じ高さになるまで、表面を研磨する。
次に、ｐ型ベース領域６の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｎ型の不純物をイオン注入する。それによって、ｐ型ベース領域６の表面領域の一部に、ｎ+型ソース領域７が形成される。次に、ｎ+型ソース領域７を形成するためのイオン注入時に用いたマスクを除去する。
次に、ｐ型ベース領域６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないイオン注入用マスクを例えば酸化膜で形成する。このイオン注入用マスクをマスクとして、ｐ型不純物のイオン注入を行い、ｐ型ベース領域６の表面領域の一部に、ｐ型ベース領域６より不純物濃度の高いｐ+型コンタクト領域８を形成する。次に、ｐ+型コンタクト領域８を形成するためのイオン注入用マスクを除去する。
次に、ｎ+型ソース領域７およびｐ+型コンタクト領域８を活性化させるための熱処理（アニール）を行う。また、ｎ+型ソース領域７およびｐ+型コンタクト領域８を形成する順序は種々変更可能である。
次に、ｐ型ベース領域６、ｎ+型ソース領域７およびｐ+型コンタクト領域８の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース領域６、ｎ+型ソース領域７およびｐ+型コンタクト領域８を貫通し、高濃度ｎ型ドリフト層２３に達するゲートトレンチ１８を形成する。例えば、ゲートトレンチ１８間の間隔Ｌｎ３、Ｌｐ３を４μｍ、ゲートトレンチ１８の幅Ｗｔを１μｍとする。次に、トレンチ形成用マスクを除去する。
次に、ｎ+型ソース領域７およびｐ+型コンタクト領域８の表面と、ゲートトレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はゲートトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、ゲートトレンチ１８内部に残すことによって、ゲート電極１０を設ける。ゲート電極１０の一部はゲートトレンチ１８外部に突出していてもよい。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜（不図示）を設ける。次に、層間絶縁膜を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ+型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜を平坦化する。
次に、コンタクトホール内および層間絶縁膜の上にソース電極１２となるニッケル（Ｎｉ）等の導電性の膜を設ける。この導電性の膜をフォトリソグラフィによりパターニングし、コンタクトホール内にのみソース電極１２を残す。例えば、ソース電極１２の幅Ｌｓを１μｍとする。
次に、ｎ++型半導体基板１の第２主面上に、ニッケル等の裏面電極（不図示）を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ+型ソース領域７、ｐ+型コンタクト領域８およびｎ++型半導体基板１とオーミック接合するソース電極１２および裏面電極１３を形成する。
次に、ｎ++型半導体基板１の第１主面上に、スパッタ法によって５μｍ程度の厚さのアルミニウム膜を堆積し、フォトリソグラフィによりソース電極１２および層間絶縁膜を覆うようにアルミニウムを除去し、ソース電極パッド（不図示）を形成する。
次に、裏面電極の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。以上のようにして、図１７～図２１に示した超接合半導体装置４３が完成する。
以上、説明したように、実施の形態４によれば、ｐ型ピラー領域およびｐ型ベース領域を同時に形成しているため実施の形態３と同様の効果を有する。また、実施の形態４では、ｐ型ピラー領域の長手方向とゲートトレンチの奥行き方向とを直交させているため、チャネル長、トレンチ幅、メサ幅を自由に設計することができる。
以上において本発明では、炭化珪素でできた炭化珪素基板の第１主面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、基板主面の面方位などを種々変更可能である。また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、以上の説明では、ＭＯＳＦＥＴを例に説明してきたが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）で適用することも可能である。この場合、ｎ++型半導体基板をｐ型コレクタ層にすればよい。また、本発明は、チャネルが基板表面に対して垂直に形成されるトレンチ構造の半導体装置だけでなく、チャネルが基板表面に対して平行に形成されるプレーナー構造にも適用可能である。
以上のように、本発明にかかる超接合半導体装置および超接合半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１、１０１ ｎ＋＋型半導体基板
２、１０２ ｎ型ドリフト層
２１ 低濃度ｎ型ドリフト層
２２ 中濃度ｎ型ドリフト層
２３ 高濃度ｎ型ドリフト層
３、１０３ ｐ型ピラー領域
４、１０４ ｎ型ピラー領域
６、１０６ ｐ型ベース領域
７、１０７ ｎ＋型ソース領域
８ ｐ＋型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１２、１１２ ソース電極
１３、１１３ 裏面電極
１８ ゲートトレンチ
１９、１１９ 並列ｐｎ領域
３０ 第２トレンチ
３１ 第１トレンチ
４０、４１、４２、４３、１４０ 超接合半導体装置
２、１０２ ｎ型ドリフト層
２１ 低濃度ｎ型ドリフト層
２２ 中濃度ｎ型ドリフト層
２３ 高濃度ｎ型ドリフト層
３、１０３ ｐ型ピラー領域
４、１０４ ｎ型ピラー領域
６、１０６ ｐ型ベース領域
７、１０７ ｎ＋型ソース領域
８ ｐ＋型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１２、１１２ ソース電極
１３、１１３ 裏面電極
１８ ゲートトレンチ
１９、１１９ 並列ｐｎ領域
３０ 第２トレンチ
３１ 第１トレンチ
４０、４１、４２、４３、１４０ 超接合半導体装置
Claims (7)
- 第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層に設けられた第１トレンチと、
底面が前記第１トレンチの開口部に連続し、前記第１半導体層のおもて面において開口し、前記第１トレンチより幅が広い第２トレンチと、
前記第１トレンチの内側に設けられた第２導電型の第２半導体領域と、
前記第２トレンチの内側に設けられた第２導電型の第３半導体領域と、
前記第３半導体領域の表面に設けられた、前記第１半導体層よりも不純物濃度の高い第１導電型の第５半導体領域と、
前記第３半導体領域および前記第５半導体領域を貫通して前記第１半導体層に達するゲートトレンチと、
前記ゲートトレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第５半導体領域と前記第３半導体領域の表面に設けられた第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
を備え、
前記第２トレンチの端部は、前記第２半導体領域上に位置していることを特徴とする超接合半導体装置。 - 前記第２半導体領域および前記ゲートトレンチは、ストライプ形状を有し、
前記第２半導体領域の長手方向と前記ゲートトレンチの奥行き方向は平行であることを特徴とする請求項１に記載の超接合半導体装置。 - 前記第２半導体領域および前記ゲートトレンチは、ストライプ形状を有し、
前記第２半導体領域の長手方向と前記ゲートトレンチの奥行き方向は直交することを特徴とする請求項１に記載の超接合半導体装置。 - 前記第２半導体領域および前記第３半導体領域は、前記第１トレンチおよび前記第２トレンチに埋め込まれたエピタキシャル成長層であることを特徴とする請求項１～３のいずれか一つに記載の超接合半導体装置。
- 第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層に第１トレンチと、底面が前記第１トレンチの開口部に連続し、前記第１半導体層のおもて面において開口し、前記第１トレンチより幅が広い第２トレンチを形成する第２工程と、
前記第１トレンチの内側と前記第２トレンチの内側にエピタキシャル成長により、第２導電型の第２半導体領域と第２導電型の第３半導体領域を形成する第３工程と、
前記第３半導体領域の表面に前記第１半導体層よりも不純物濃度の高い第１導電型の第５半導体領域を形成する第５工程と、
前記第３半導体領域および前記第５半導体領域を貫通して前記第１半導体層に達するゲートトレンチを形成する第６工程と、
前記ゲートトレンチの内部にゲート絶縁膜を介してゲート電極を形成する第７工程と、
前記第５半導体領域と前記第３半導体領域の表面に第１電極を形成する第８工程と、
前記半導体基板の裏面に第２電極を形成する第９工程と、
を含み、
前記第２工程では、前記第２トレンチの端部を、前記第２半導体領域上に位置するように形成することを特徴とする超接合半導体装置の製造方法。 - 前記第２トレンチの端部は、前記超接合半導体装置の最も外側に設けられた前記第１トレンチの外側の辺上に位置していることを特徴とする請求項１に記載の超接合半導体装置。
- 前記第２工程では、前記第２トレンチの端部を、前記超接合半導体装置の最も外側に設けられた前記第１トレンチの外側の辺上に位置するように形成することを特徴とする請求項５に記載の超接合半導体装置の製造方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000260984A (ja) | 1999-03-10 | 2000-09-22 | Toshiba Corp | 高耐圧半導体素子 |
| JP2002076339A (ja) | 2000-09-05 | 2002-03-15 | Fuji Electric Co Ltd | 超接合半導体素子 |
| JP2006073615A (ja) | 2004-08-31 | 2006-03-16 | Toyota Central Res & Dev Lab Inc | 半導体装置とその製造方法 |
| JP2011249712A (ja) | 2010-05-31 | 2011-12-08 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2014132638A (ja) | 2012-12-07 | 2014-07-17 | Denso Corp | スーパージャンクション構造の縦型ｍｏｓｆｅｔを有する半導体装置の製造方法 |
| JP2016171279A (ja) | 2015-03-16 | 2016-09-23 | 株式会社東芝 | 半導体装置 |
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|---|---|---|---|---|
| JP2000260984A (ja) | 1999-03-10 | 2000-09-22 | Toshiba Corp | 高耐圧半導体素子 |
| JP2002076339A (ja) | 2000-09-05 | 2002-03-15 | Fuji Electric Co Ltd | 超接合半導体素子 |
| JP2006073615A (ja) | 2004-08-31 | 2006-03-16 | Toyota Central Res & Dev Lab Inc | 半導体装置とその製造方法 |
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