JP3839267B2 - 半導体装置及びそれを用いた通信端末装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、１次側回路と２次側回路との間で信号を伝達し、かつ１次側回路と２次側回路を電気的に絶縁分離する容量性絶縁手段を有するマルチチップ構成の半導体装置と、それを応用した集積回路、特にアナログフロントエンドやモデム，通信端末装置に関する。
【０００２】
【従来の技術】
複数の回路間を電気的に絶縁分離し信号を伝達する必要がある場合は、絶縁カプラやアイソレータと呼ばれている個別部品のトランスやフォトカプラなどを用いていた。例えば通信分野では、公共性の高いネットワーク設備の保護と端末装置の保護のために、ネットワークと端末の境界に高い絶縁性が要求されていて、通信用小型トランスなどのアイソレータが使われてきた。また、計測，医療等の分野では、人体や計測機器に対する安全性や対ノイズ性のため、センサ部と信号波形処理回路など信号検出部と信号処理部との絶縁分離手段としてアイソレータが用いられてきた。
【０００３】
トランスで絶縁する場合は用いる材料や構造などの制約のために小型化，軽量化に限界があり、価格も高い欠点がある。発光素子と受光素子を組合せたフォトカプラを用いたアイソレータは小型，軽量，低価格である。しかし、フォトカプラは、温度変化などで電気特性が変化しやすく、これらの補正には精密な制御が必要な補正回路を要する。また、一般的な半導体装置の製造工程とは別に発光，受光素子用に別の製造工程が必要になる。
【０００４】
また、絶縁バリアを構成する個別部品として、電力用、あるいはサージ保護用のセラミックキャパシタがあり、これを用いた信号伝送用回路は容量性絶縁アンプ、もしくは容量性絶縁カプラと呼ばれている。容量性絶縁バリアを通じて信号を伝送する伝送方法として、ＰＷＭ（パルス幅変調）方式などが用いられている。特開平７−３０７７０８号公報には、３つの容量性絶縁バリアとこれを用いたディジタルＰＷＭ信号伝送のモデル応用回路が開示されている。
【０００５】
【発明が解決しようとする課題】
アイソレータには、今後さらなる小型化，軽量化，低価格化等の要求があり、この観点でこれら従来技術には、以下の課題と問題点がある。
【０００６】
高い耐電圧性能を有する絶縁バリアと、入力信号を伝送に適した波形にする信号変調回路部、受け取った伝送信号を元の信号に戻す信号復調回路部はそれぞれ別の部品であり、複数の部品を同一パッケージに搭載してアイソレータを構成している。したがって、部品点数が多く、しかも組立工程も複雑になり、複数の部品を基板に実装するので、小型化にも限界がある。
【０００７】
トランスやフォトカプラなどを用いた従来技術のアイソレータの場合、実装における部品点数の多さや部品自体の構造のため、市場が求めるような小型化や低価格化には限界があった。また、容量性絶縁バリアを用いたアイソレータでは、容量性バリアやその伝送回路が個別部品であるので、小型化には限界があった。
【０００８】
本発明の目的は、高い絶縁性を有する絶縁バリアをパッケージ或いはモジュール内部に内蔵したマルチチップ構成の半導体、およびこれを用いた実装面積の小さな小型の応用回路ＩＣを実現し、提供する事である。本発明の他の目的は、これらのアイソレータを内蔵したマルチチップ構成のＩＣを応用した電子装置を提供する事である。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、複数の半導体チップ上に形成した高耐圧容量の外部電極間を、ワイヤボンディング或いはプリント基板配線，リードフレーム等で電気的に接続する。そして、半導体チップ上に形成された信号送信用のドライバ回路、又は信号受信用のレシーバ回路は、前記高耐圧容量の基板側電極と電気的に接続する。これにより、１次側回路と２次側回路との間で信号を伝達し、かつ１次側回路と２次側回路を絶縁分離する容量性絶縁手段が形成される。前記２つの半導体チップは１つのパッケージ或いは１つのモジュールに収められる。
【００１０】
本発明の半導体装置では、前記半導体チップには、ＳＯＩ（Silicon On
Insulator）基板を用いたトレンチ分離や誘電体分離基板を用いた誘電体分離等の特別な絶縁分離手段を設ける必要は特になく、低圧ＬＳＩで一般に用いる通常のＰＮ接合分離で十分である。
【００１１】
本発明のアナログフロントエンドを備えた半導体装置では、１次側回路と２次側回路とが、各々アナログ入出力側，ディジタル入出力側回路であり、前記容量性絶縁手段を用いてアナログ入出力側回路とディジタル入出力側回路との間で信号を伝達し、かつ、アナログ入出力側回路とディジタル入出力側回路とを絶縁分離する。
【００１２】
本発明のモデル装置では、アナログフロントエンドを備えた半導体装置を有し、その半導体装置には、１次側回路と２次側回路が各々アナログ入出力側，ディジタル入出力側回路であり、前記容量性絶縁手段を用いてアナログ入出力側回路とディジタル入出力側回路との間で信号を伝達し、かつ、アナログ入出力側回路とディジタル入出力側回路とを絶縁分離されるアナログフロントエンドを備えた半導体装置を用いる。
【００１３】
本発明の回線に接続されるトランシーバを備える半導体装置では、その１次側回路と２次側回路が、各々トランシーバ回路，応用制御回路であり、前記容量性絶縁手段を用いてトランシーバ回路と前記応用制御回路との間で信号を伝達し、かつ、トランシーバ回路と応用制御回路とを絶縁分離する。
【００１４】
本発明の通信端末装置では、回線に接続されるトランシーバを備えた半導体装置を有し、その半導体装置には、その１次側回路と２次側回路が各々トランシーバ回路，応用制御回路であり、前記容量性絶縁手段を用いてトランシーバ回路と前記応用制御回路との間で信号を伝達し、かつ、トランシーバ回路と応用制御回路とを絶縁分離されるトランシーバを備えた半導体装置を用いる。
【００１５】
【発明の実施の形態】
以下、図を用いて、本発明の実施例を詳しく説明する。
【００１６】
（実施例１）
図１に本実施例の半導体装置の略平面構成を示す。図１の矢印Ａ，Ａ′での略断面構造を図２に示す。図１，図２では、本実施例の半導体装置をマルチチップＩＣ１として示す。マルチチップＩＣ１は第１のチップ１０と、第２のチップ２０と、チップに信号を入出力するための端子であるリードフレーム６０，６２と、前記２チップを実装する際の支持体となるリードフレーム６１，６３、とこれらを実装するためのパッケージ３０を備える。
【００１７】
第１のチップ１０は、１次側回路２１０，レシーバ回路４１０,４１１,４１３，ドライバ回路３１２，高耐圧容量１１０，１１１，１１２，１１３からなり、パッド９２はリードフレーム６０に入出力する信号を、ボンディングワイヤを介して１次側回路２１０と電気的に接続するための電極、パッド９０は高耐圧容量１１０，１１１，１１２，１１３の外部側電極として設けられ、ボンディングワイヤ５０を介して第２のチップ２０に形成された高耐圧容量１２０，１２１，１２２，１２３の外部電極であるパッド９１と接続される。配線７０は１次側回路２１０とレシーバ回路４１０，４１１，４１３或いはドライバ回路３１２を電気的に結ぶ信号配線であり、配線８０は高耐圧容量１１０，１１１，１１２，１１３の基板側電極９００（図２）とレシーバ回路４１０，４１１，４１３或いはドライバ回路３１２を電気的に結ぶ信号配線である。
【００１８】
第２のチップ２０も同様に、２次側回路２２０，レシーバ回路４２２，ドライバ回路３２０，３２１，３２３，高耐圧容量１２０，１２１，１２２，１２３からなり、パッド９３はリードフレーム６２に入出力される信号を、ボンディングワイヤを介して２次側回路２２０と電気的に接続するための電極、パッド９１は高耐圧容量１２０，１２１，１２２，１２３の外部側電極として設けられ、ボンディングワイヤ５０を介して第１のチップ１０に形成された高耐圧容量１１０，１１１，１１２，１１３の外部電極であるパッド９０と接続される。配線７１は２次側回路２２０とレシーバ回路４２２或いはドライバ回路３２０，３２１，３２３を電気的に結ぶ信号配線であり、配線８１は高耐圧容量１２０，１２１，１２２，１２３の基板側電極９１０（図２）とレシーバ回路４２２或いはドライバ回路３２０，３２１，３２３を電気的に結ぶ信号配線である。
【００１９】
図２に示すように、第１のチップ１０と第２のチップ２０は絶縁性を有するパッケージ３０に収められるので、第１のチップ１０の基板１１と第２のチップ２０の基板２１はパッケージ材料によって絶縁分離される。なお、所望の耐圧が得られる距離まで第１，第２のチップは離されてパッケージングされる。従って、第１，第２のチップでは、ＳＯＩ（Silicon On Insulator）基板を用いたトレンチ分離や誘電体分離基板を用いた誘電体分離等の特別な絶縁分離手段を設ける必要はなく、低圧ＬＳＩで一般に用いる通常のＰＮ接合分離で十分である。
【００２０】
アイソレータ回路１００（図２）は、第１のチップ１０のドライバ回路３１２，高耐圧容量１１２，ボンディングワイヤ５０，第２のチップ２０の高耐圧容量１２２、及びレシーバ回路４２２からなる。図１ではアイソレータ回路を４つ設けている。そして、アイソレータ回路１００に接続された１次側回路２１０と２次側回路２２０は、１次側の高耐圧容量１１０，１１１，１１２，１１３及び２次側の高耐圧容量１２０，１２１，１２２，１２３を介して電気的に絶縁されている。即ち、１５００Ｖの異常な高電圧が商用周波数でリードフレーム６０と６２の間に印加されたとしても、その電圧の大部分が高耐圧容量１１０，１１１，１１２，１１３と１２０，１２１，１２２，１２３に加わる。例えば１次側の高耐圧容量１１０，１１１，１１２,１１３と２次側の高耐圧容量１２０,１２１，１２２，１２３の容量値が同じ場合、１次側の高耐圧容量と２次側の高耐圧容量で、各々７５０Ｖずつ均等に分担される。このため、１次側，２次側回路，レシーバ、及びドライバ回路に異常電圧は掛からず、左記の回路を定格３.３Ｖ 以下の低電圧素子で形成できる。
【００２１】
図３（ａ），図３（ｂ）とを用いてアイソレータ回路の動作を説明する。図３（ａ）にアイソレータ回路のブロック構成概略図、図３（ｂ）に動作波形を示す。ドライバ回路３１２は入力パルス信号ＩＮから相補のパルス信号Ｐ、／Ｐ（Ｐバー；Ｐの反転信号を明細書の表記上の制約により以下「／Ｐ」と表す）を出力する差動増幅回路、１１２，１２２は共に相補のパルス信号Ｐ、／Ｐを容量結合でレシーバ回路４２２へ伝送するペアの高耐圧容量（図１，図２では簡単のために差動出力とはせずにシングル出力，シングル容量で表す）、レシーバ回路422内のＲは高耐圧容量１１２，１２２と組合せることにより、容量結合により伝送される相補パルス信号Ｐ、／Ｐを微分信号Ｄ、／Ｄ（Ｄバー；Ｄの反転信号を明細書の表記上の制約により以下「／Ｄ」と表す）にする微分抵抗、４２２０は微分信号Ｄ、／Ｄから入力パルス信号ＩＮの遷移タイミングを検出する遷移検出回路、４２２１は遷移検出回路４２２０で検出した遷移検出信号Ｓ，Ｒから元のパルス信号を再生するパルス再生回路である。
【００２２】
１次側回路２１０から２次側回路２２０へ伝送すべきパルス信号ＩＮは、差動増幅回路からなるドライバ回路３１２により相補のパルス信号Ｐ、／Ｐを生成して、高耐圧容量１１２の１次側（図２の９００に相当）を駆動する。高耐圧容量１１２，１２２及び微分抵抗Ｒにより、高耐圧容量１２２の２次側（図２の８１に相当）に微分信号Ｄ、／Ｄが出力される。微分信号Ｄ、／Ｄから遷移検出回路４２２０により入力パルス信号ＩＮの遷移タイミングに関わる遷移検出信号Ｓ，Ｒが得られる。遷移検出信号Ｓ，Ｒはパルス再生回路４２２１によりパルスを再生して再生パルス信号ＯＵＴを出力し、これが２次側回路２２０へ入力される。本発明の半導体装置によれば、入力と出力の間に高い絶縁特性を実現しながら信号成分のみを出力側に伝達できる。
【００２３】
本発明の半導体装置は特別な半導体製造工程やＬＳＩ組立工程を含まない通常の製造プロセスによって製造できる。また、高耐圧容量を含む２つのチップを同時に実装してパッケージに収めるので従来技術に比べ実装面積が低減されると共に、実装工数が減る。
【００２４】
なお、本実施例では第１のチップ１０、第２のチップ２０共に高耐圧容量を有する場合を示したが、要求される絶縁耐圧に応じて一方のチップのみに高耐圧容量を形成しても良い。また、本実施例では高耐圧容量１１０，１２０の基板側の電極を、第１及び第２のチップ１０，２０内に形成された拡散層９００，９１０としているが、この代りにメタル或いはポリシリコン配線層を用いても良い。また、パッケージに実装する半導体チップの数は２つ以上であっても良い。
【００２５】
（実施例２）
図４に本実施例の半導体装置の略断面構造を示す。実施例１との相違点は、第１のチップ１０，第２のチップ２０の素子形成領域を図４下向きに配置し、高耐圧容量１１２外部側電極９０と高耐圧容量１２２の外部側電極９１の接続をボンディングワイヤの代りに、外部側電極９０，９１の表面に設けた半田ボールとリードフレーム６４で行った点と、１次側回路２１０の電極９２とリードフレーム６０の接続、２次側回路２２０の電極９３とリードフレーム６２の接続を、ボンディングワイヤ５１，５２の代りに、外部側電極９２，９３の表面に設けた半田ボールで行った点とである。
【００２６】
本実施例も実施例１と同様に、入力と出力の間に高い絶縁特性を実現しながら信号成分を出力側に伝達できる。
【００２７】
（実施例３）
図５に本実施例の半導体装置の略断面構造を示す。本実施例は、第２の実施例２のリードフレーム６０,６２,６４の代りに、各々プリント基板上の配線５１０，５１５，５２０を用いたものである。配線５１０は半田ボールを介して１次側回路２１０の電極９２と、配線５１５は半田ボールを介して２次側回路２２０の電極９２と接続される。また、配線５２０は高耐圧容量１１２外部側電極９０と高耐圧容量１２２の外部側電極９１の接続を行っている。
【００２８】
本実施例ではプリント基板上にベアチップが設けられるので、第１，第２のチップはパッケージの代りに絶縁樹脂４０で封止される。本実施例でも実施例１と同様に、入力と出力の間に高絶縁特性を実現しながら信号成分を出力側に伝達できる。
【００２９】
（実施例４）
図６に本実施例の半導体装置の略断面構造を示す。本実施例と実施例１との相違点は、第１のチップ１０，第２のチップ２０共に高耐圧容量を設けず、代りに高耐圧容量チップ１３０の電極１３１及び１３２を、各々第１のチップに設けたドライバ回路３１２の出力側配線８０、及び第２のチップに設けたレシーバ回路４２２の入力側配線８１と接続した。ここで、高耐圧容量チップ１３０は、例えば高耐圧用の積層セラミックコンデンサ或いはセラミックコンデンサである。
【００３０】
本実施例の場合も、例え１５００Ｖの異常な高電圧が商用周波数でリードフレーム６０と６２の間に印加されても、その電圧の大部分が高耐圧容量１３０に加わる。従って、本実施例でも実施例１と同様に、入力と出力の間に高い絶縁特性を実現しながら信号成分を出力側に伝達できる。
【００３１】
本発明の半導体装置は特別な半導体製造工程やＬＳＩ組立工程を含まない通常の製造プロセスによって製造できる。また、高耐圧容量チップ１３０と２つの半導体チップを同時に実装してパッケージに収めるので従来技術に比べ実装面積が低減されると共に、実装工数が減る。
【００３２】
（実施例５）
本実施例は実施例１から実施例４の半導体装置をアナログフロントエンド（以下、ＡＦＥ）に応用した。図７に本実施例の回路ブロック図を示す。図７において、１０００は実施例１から実施例４の半導体装置である。
【００３３】
第１のチップ１０の１次側回路２１０は、主に２線４線変換回路，マルチプレクサ（ＭＵＸ），ＡＤ変換回路，ＤＡ変換回路，プレフィルタ，ポストフィルタ，リセットやパワーダウンを行う制御回路、及び基準電圧発生回路からなる。基準電圧発生回路は、アナログ系回路に供給する基準電圧Ｖｒｅｆを発生する。
【００３４】
第２のチップ２０の２次側回路２２０は、主にディジタル信号処理＆入出力制御、及びリセットやパワーダウンを行う制御回路からなる。ここで、ディジタル信号処理＆入出力制御部は、図示しないがＤＡ変換入力バッファ，ＡＤ変換出力バッファ，内部ディジタルグナルプロセッサ（以下、ＤＳＰ），内部ＤＳＰの入出力転送制御，受信出力バッファ，送信バッファとからなる。
【００３５】
半導体装置１０００の内部回路の動作を説明する。２線４線変換回路は半導体装置１０００をモデム装置に用いる場合に、ＬＩＮＥ＋，ＬＩＮＥ−に接続された２線回線を送信，受信に合わせて半導体装置１０００内部の４線回路と切換えを行う回路で、回線インピーダンス整合及び入出力アンプとして働く。
【００３６】
受信系では、アナログ入力信号は２線４線変換回路を経由して入出力されるか、ＩＮ＋，ＩＮ−端子から入力され、この切換えはマルチプレクサＭＵＸによって行われる。アナログ入力信号はプレフィルタ（例えば、カットオフ周波数４８ＫＨｚの２次の低域通過フィルタ）によりＡＤ変換前に不要な周波数帯の信号が削除される。そして、２Ｍｓｐｓで動作する２次のΔΣ変調器ＡＤＣにより0.5μｓ毎に２ビットのディジタル信号が出力され、次段のデシメータ（図示せず）で３２Ｋｓｐｓに間引かれ、１６ｂｉｔ／ｗのデータはアイソレータ回路に入る前に２Ｍｓｐｓにシリアル変換される。アイソレータ回路を経たデータは、ディジタル信号処理＆入出力制御回路に入力される。ここでは、平担特性補正や４ＫＨｚ以下のローパスフィルタ処理が行われ、８Ｋｓｐｓ毎に１６ｂｉｔ／ｗのデータとして外部ＤＳＰ６００に伝えられる（ＲＸＤ端子に入力される）。
【００３７】
次に、送信系では、外部ＤＳＰ６００のＴＤＸ端子から出力されるデータは、ディジタル信号処理＆入出力制御回路で受信時と同様の処理を行われる。１６ｂｉｔ／ｗのデータはアイソレータ回路に入る前に２Ｍｓｐｓにシリアル変換され、アイソレータ回路１００を経た後、補間フィルタ（図示せず）に入る。補間処理され６ｂｉｔ／ｗとなったデータは、ΔΣ変調器ＤＡＣによりアナログ信号に変換される。補間処理等で残った折り返し成分をポストフィルタで除去して、２線４線変換回路を介してＬＩＮＥ＋，ＬＩＮＥ−に接続された２線回線に出力される。
【００３８】
なお、半導体装置１０００の内部回路の動作タイミングは、外部ＤＳＰ６００によって与えられる２ＭＨｚのクロック（ＭＣＬＫ）と、それを２次側回路220の制御回路内部にあるＰＬＬで８倍の１６ＭＨｚに変換したクロックとを基準にして決められている。これらの基準クロック信号は、アイソレータ回路１００を介して１次側回路２１０の制御回路にも伝えられ、それらを基に１次側回路210の各種タイミング制御が行われている。
【００３９】
（実施例６）
本実施例は実施例１から実施例４の半導体装置を用いたＡＦＥＬＳＩ１１００を使ったモデム部８００とそのホスト７００を組合せた通信システムである。図８は本実施例の構成図である。１１００は図７と同様にアイソレータ回路，ＡＤ変換，ＤＡ変換，フィルタ，ディジタル信号処理，制御回路等を含んだAFELSIである。８０１はＤＡＡ(Direct Access Arrangement）で、保護素子，接続スイッチ，直流閉結回路，直流閉結回路スイッチ，呼出信号検出回路等からなる。802は例えばＤＳＰ等の変復調手段、８０３はマルチプロセッサユニット（ＭＰＵ),メモリ，ソフト等からなる伝送制御回路である。７００はＰＣ，ＷＳ，ＰＤＡ等に内蔵されたホストＣＰＵや専用ＤＳＰ等の応用制御手段であり、ここではホストと呼ぶ。本実施例ではＡＦＥＬＳＩ１１００を用いるので、従来はＤＡＡ内にあった高価で実装面積の大きい絶縁トランスを削除できるので、通信システムが小形化できる。
【００４０】
（実施例７）
本実施例は実施例１から実施例４の半導体装置を用いたＡＦＥＬＳＩ１２００を使ったソフトモデムシステムである。図９は本実施例の構成図である。1200は図７と同様にアイソレータ回路，ＡＤ変換，ＤＡ変換，フィルタ，ディジタル信号処理，制御回路等を含んだＡＦＥＬＳＩである。８１２は応用制御手段であるホスト７１０と変復調手段を内蔵したＡＦＥＬＳＩ１２００とを接続するインタフェース手段で、約０.５Ｍｂｙｔｅ のバッファメモリとその他の制御論理回路を含む。ここで、インタフェース手段(Ｉ／Ｆ)８１２は、ＡＦＥＬＳＩ１２００に内蔵しても良い。
【００４１】
本実施例のソフトモデムシステムは、変復調手段，伝送制御手段をホスト710のＣＰＵで一括処理して、変復調手段であるＤＳＰ８０２、伝送制御手段であるＭＰＵ８０３を削除し、モデム装置の大幅な小形化が図れる。
【００４２】
（実施例８）
本実施例は実施例１から実施例４の半導体装置を用いたＡＦＥＬＳＩ１３００を使ったソフトモデムシステムである。図１０は本実施例の構成図である。1300は図７と同様にアイソレータ回路，ＡＤ変換，ＤＡ変換，フィルタ，ディジタル信号処理，制御回路等を含んだＡＦＥＬＳＩである。この実施例ではAFELSI1300を用いたソフトモデムの構成要素を全て応用制御手段であるホスト７２０に取込んでいる。
【００４３】
（実施例９）
本実施例は実施例１から実施例４の半導体装置を用いたトランシーバLSI1400,１４１０を使ったネットワークシステムである。図１１は本実施例の構成図である。図１１において、２１３はコントローラ＆応用回路、１０１,１０２,１０３はアイソレータ回路、２１１はトランシーバ、２１２は電源レギュレータで、これらによってトランシーバＬＳＩ１４００が構成される。１４１０は別のトランシーバＬＳＩである。トランシーバＬＳＩ１４００，１４１０は、各々ネットワークバス５０００に並列接続されている。ネットワークバス５０００は、電源バス５０１０と、信号バス５０２０と制御信号バス（図示せず）とからなり、電源バス５０１０にはネットワークバス電源５２００が接続されている。トランシーバＬＳＩ１４００，１４１０内部のコントローラ＆応用回路２１３は、アイソレータ回路１０１，１０２，１０３によって、トランシーバ２１１や電源レギュレータ２１２と絶縁分離されている。トランシーバ２１１は電源レギュレータ212を介して電源バス５０２０から電源の供給を受けている。信号バス５０２０からの受信信号は、トランシーバ２１１，アイソレータ回路１０２，コントローラ＆応用回路２１３を順に経てＣＰＵ６１０に伝送される。また、ＣＰＵ６１０からの送信信号は、コントローラ＆応用回路２１３，アイソレータ回路１０１，トランシーバ２１１を経て信号バス５０２０に伝送される。
【００４４】
トランシーバＬＳＩ１４００と別のトランシーバＬＳＩ１４１０間で通信する際には、起動するトランシーバＬＳＩのトランシーバのスタンバイ状態を解除し、信号バス５０２０の受信信号Ｒを監視して信号バス５０２０の空きを知り、他のトランシーバＬＳＩ宛の送信信号Ｔを送信する。他のトランシーバＬＳＩは、時々トランシーバのスタンバイを解除し、受信信号Ｒや制御信号バス(図示せず)の状態を監視し、自分宛の信号を確認したら引き続いて信号を受信する。
【００４５】
【発明の効果】
本発明によれば、小型で高い絶縁性の半導体装置が実現できる。本発明のアイソレータ回路及びそれによって絶縁分離された複数の回路領域を内蔵したマルチチップ構成のＩＣパッケージまたはモジュールは、実装面積が低減し実装工数を削除する。
【図面の簡単な説明】
【図１】実施例１の平面図である。
【図２】実施例１の略断面図である。
【図３（ａ）】実施例１の半導体装置のアイソレータ回路部のブロック構成概略図である。
【図３（ｂ）】実施例１の半導体装置のアイソレータ回路部の動作波形である。
【図４】実施例２の略断面図である。
【図５】実施例３の略断面図である。
【図６】実施例４の略断面図である。
【図７】実施例５の通信回路用のアナログフロントエンドの回路ブロック図である。
【図８】実施例６のモデム及びホスト部の構成図である。
【図９】実施例７のモデム及びホスト部の構成図である。
【図１０】実施例８のモデム及びホスト部の構成図である。
【図１１】実施例９の回路ブロック図である。
【符号の説明】
１０…第１のチップ、２０…第２のチップ、３０…パッケージ、４０…絶縁樹脂、５０，５１，５２…ボンディングワイヤ、６０，６１，６２，６３…リードフレーム、７０，７１，８０，８１…金属膜配線、９０，９１，９２，９３…電極パッド、１００，１０１，１０２,１０３…アイソレータ回路、１１０,１１１，１１２，１１３，１２０，１２１，１２２，１２３…高耐圧容量、２１０…１次側回路、２１１…トランシーバ、２１２…電源レギュレータ、２１３…コントローラ＆応用回路、２２０…２次側回路、３１２，３２０，３２１，３２３，４１０，４１１，４１３…ドライバ回路、４２２…レシーバ回路、５００…プリント基板、５１０〜５２０…プリント基板配線層、６００…ＤＳＰ、６１０…ＣＰＵ、７００，７１０…ＰＣ基本部、８００，８１０…モデム部、９００，９１０，２１００，２２００，３２００,４１００…拡散層、１０００,１１００…マルチチップＩＣ、５０００…ネットワークバス、５０１０…電源バス、5020…信号バス、５２００…ネットワークバス電源。

Claims (16)

  1. 第１の半導体基板と、第２の半導体基板と、前記第１の半導体基板に設けた１次側回路と、前記第２の半導体基板に設けた２次側回路と、前記１次側回路と２次側回路との間で信号を伝達し、前記１次側回路と２次側回路とを絶縁分離する、前記第１の半導体基板に設けた第１の容量性絶縁手段と第２の半導体基板上とに設けた第２の容量性絶縁手段と、前記１次側回路及び２次側回路に各々信号を入出力する第１のリードフレームと、第２のリードフレームと、前記第１の半導体基板を支える第３のリードフレームと、前記第２の半導体基板を支える第４のリードフレームを具備し、
    前記第１の容量性絶縁手段の外部電極と、第２の容量性絶縁手段の外部電極とをボンディングワイヤで接続し、前記第１の半導体基板と、第２の半導体基板と、前記第１から第４のリードフレームとを絶縁樹脂で封止したことを特徴とする半導体装置。
  2. 第１の半導体基板と、第２の半導体基板と、前記第１の半導体基板に設けた１次側回路と、前記第２の半導体基板に設けた２次側回路と、前記１次側回路と２次側回路との間で信号を伝達し、前記１次側回路と２次側回路とを絶縁分離する、前記第１の半導体基板に設けた第１の容量性絶縁手段と第２の半導体基板上とに設けた第２の容量性絶縁手段と、前記１次側回路及び２次側回路に各々信号を入出力する第１のリードフレームと、第２のリードフレームと、第３のリードフレームを具備し、
    前記第１の容量性絶縁手段の外部電極と、第２の容量性絶縁手段の外部電極とを導電接着体を介して前記第３のリードフレームで接続し、前記第１の半導体基板と、第２の半導体基板と、前記第１のリードフレームと、第２のリードフレームと、第３のリードフレームとを絶縁樹脂で封止したことを特徴とする半導体装置。
  3. 第１の半導体基板と、第２の半導体基板と、前記第１の半導体基板に設けた１次側回路と、前記第２の半導体基板に設けた２次側回路と、前記１次側回路と２次側回路との間で信号を伝達し、前記１次側回路と２次側回路とを絶縁分離する、前記第１の半導体基板に設けた第１の容量性絶縁手段と第２の半導体基板上とに設けた第２の容量性絶縁手段と、前記１次側回路及び２次側回路に各々信号を入出力するための第１のプリント基板配線及び第２のプリント基板配線と、前記第１の半導体基板と第２の半導体基板とを支えるプリント基板を具備し、
    前記第１の容量性絶縁手段と第２の容量性絶縁手段の外部電極を導電接着体を介して前記プリント基板に配線した第３のプリント基板配線を接続し、前記第１の半導体基板と、第２の半導体基板と、前記第３のプリント基板配線のプリント基板配線と、前記第１，第２のプリント基板配線の一部とを、前記プリント基板上に絶縁樹脂で封止したことを特徴とする半導体装置。
  4. 請求項１から請求項３の何れかに記載の半導体装置において、前記第１の容量性絶縁手段が、前記第１の半導体基板上に配置した絶縁層と複数の電極とを備えるキャパシタであり、前記第２の容量性絶縁手段が、前記第２の半導体基板上に配置した絶縁層と複数の電極とを備えるキャパシタであることを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、前記絶縁層が層間絶縁膜であることを特徴とする半導体装置。
  6. 請求項４に記載の半導体装置において、前記複数の電極内の少なくとも１つが、メタル層，ポリシリコン層、の何れかであることを特徴とする半導体装置。
  7. 請求項４に記載の半導体装置において、前記複数の電極の１つが、前記第１，第２の半導体基板に形成した拡散層であることを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置において、前記絶縁層が層間絶縁膜であることを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置において、前記複数の電極内の少なくとも１つが、メタル層，ポリシリコン層であることを特徴とする半導体装置。
  10. 請求項１から請求項３の何れかに記載の半導体装置において、前記第１の半導体基板若しくは第２の半導体基板の何れかの半導体基板の素子間分離がＰＮ接合分離であることを特徴とする半導体装置。
  11. 第１の半導体基板と、第２の半導体基板と、前記第１の半導体基板に形成した１次側回路と、前記第２の半導体基板に形成した２次側回路と、前記１次側回路に信号を入出力するための第１のリードフレームと、前記２次側回路に信号を入出力するための第２のリードフレームと、前記第１の半導体基板を支える第３のリードフレームと、第２の半導体基板を支える第４のリードフレームを具備し、
    前記１次側回路と２次側回路とに電気的に接続していて、前記第１及び第２の半導体基板上の電極間に、導電接着体を介して配置した容量性絶縁手段を備えていて、
    前記第１，第２の半導体基板と前記第１から第４のリードフレーム及び前記容量性絶縁手段とを絶縁樹脂で封止したことを特徴とする半導体装置。
  12. 請求項１１に記載の半導体装置において、前記容量性絶縁手段が積層セラミックコンデンサ又はセラミックコンデンサであることを特徴とする半導体装置。
  13. 請求項１または請求項２または請求項３または請求項１１の何れかに記載の半導体装置において、前記１次側回路がアナログ入出力側であり、前記２次側回路がディジタル入出力側であるアナログフロントエンドを備える半導体装置であって、前記アナログ入出力側回路と前記ディジタル入出力側回路との間で前記容量性絶縁手段を介して信号を伝達し、かつ、前記アナログ入出力側回路と前記ディジタル入出力側回路とが絶縁分離していることを特徴とする半導体装置。
  14. アナログフロントエンドと、変復調手段とを備えたモデム装置であって、前記アナログフロントエンドが、第１の半導体基板に形成した１次側回路と、第２の半導体基板に形成した２次側回路を備えていて、前記１次側回路と前記２次側回路とが容量性絶縁手段を介して信号伝達する半導体装置であることを特徴とするモデム装置。
  15. １次側回路にトランシーバ回路を備え、２次側回路に応用制御回路を備える半導体装置であって、前記トランシーバ回路が第１の半導体基板に形成されていて、応用制御回路が第２の半導体基板に形成され、前記トランシーバ回路と前記応用制御回路との間で前記容量性絶縁手段を介して信号を伝達し、かつ、前記トランシーバ回路と前記応用制御回路とが絶縁分離していることを特徴とする半導体装置。
  16. 信号バス線を介して半導体装置と通信を行う通信端末装置において、トランシーバ回路，応用制御回路及びホストを備え、前記トランシーバ回路が信号バス線に接続され、前記応用制御回路がホストに接続され、かつ、少なくとも前記トランシーバ回路及び前記応用制御回路が、請求項１５記載の半導体装置内部に形成されている事を特徴とする通信端末装置。
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