JP2891692B1 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2891692B1
JP2891692B1 JP10046487A JP4648798A JP2891692B1 JP 2891692 B1 JP2891692 B1 JP 2891692B1 JP 10046487 A JP10046487 A JP 10046487A JP 4648798 A JP4648798 A JP 4648798A JP 2891692 B1 JP2891692 B1 JP 2891692B1
Authority
JP
Japan
Prior art keywords
inner lead
semiconductor chip
main surface
lead portion
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP10046487A
Other languages
English (en)
Other versions
JPH11135706A (ja
Inventor
道昭 杉山
環 和田
正親 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi Ltd
Hitachi ULSI Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi ULSI Systems Co Ltd filed Critical Hitachi Ltd
Priority to JP10046487A priority Critical patent/JP2891692B1/ja
Priority to TW087112067A priority patent/TW469546B/zh
Priority to KR10-1998-0032669A priority patent/KR100514023B1/ko
Priority to MYPI98003852A priority patent/MY118513A/en
Priority to CNB981186572A priority patent/CN1167127C/zh
Priority to SG200201113A priority patent/SG106065A1/en
Priority to US09/139,563 priority patent/US6153922A/en
Priority to SG1998003293A priority patent/SG68073A1/en
Application granted granted Critical
Publication of JP2891692B1 publication Critical patent/JP2891692B1/ja
Publication of JPH11135706A publication Critical patent/JPH11135706A/ja
Priority to US09/563,756 priority patent/US6297545B1/en
Priority to US09/761,572 priority patent/US6285074B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45565—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H01L2224/4569—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48724—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48824—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4899—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00015—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed as prior art
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【要約】 【課題】 半導体パッケージの厚さを薄くしても半導体
チップ主面とリードとの間の適正な容量を確保する。半
導体パッケージの厚さを薄くしても半導体パッケージの
半導体チップ主面上の封止体の適正な厚さを確保する。 【解決手段】 半導体基板主面に回路及び複数の外部端
子が形成された半導体チップと、インナーリード部と前
記インナーリード部と一体に形成されたアウターリード
部とを夫々有する複数のリードと、前記外部端子とイン
ナーリード部を夫々電気的に接続するボンディングワイ
ヤと、前記半導体チップ、インナーリード部、ボンディ
ングワイヤを封止する封止体とを備えた半導体装置であ
って、前記インナーリード部の前記半導体チップの主面
上に配設される部分の厚さは、他の部分の厚さよりも薄
くされてなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＬＯＣ（Ｌead Ｏ
n Ｃhip）構造の樹脂封止型半導体装置に関し、特に、
ＴＳＯＰ（Ｔhin Ｓmall Ｏutline Ｐackage）構造等の
薄形の小型半導体パッケージに適用して有効な技術に関
する。
【０００２】
【従来の技術】従来のＬＯＣ構造の樹脂封止型半導体装
置は、例えば、図２２（特開平２−２４６１２５号公報
参照）に記載されるように、半導体基板主面に回路及び
複数の外部端子が形成された半導体チップ１と、信号用
インナーリード（第１の領域）を有するインナーリード
３Ａ1及び電源電圧、接地電圧を供給する共用インナー
リード（第２の領域：以下バスバーリードまたは、固定
電位用リードと称する）３Ａ2を有するインナーリード
部３Ａと前記のインナーリード部３Ａと一体に形成され
たアウターリード部３Ｂとを夫々有する複数のリード
と、前記外部端子（パッド）とインナーリード部３Ａの
信号用インナーリード３Ａ1及びバスバーリード３Ａ2と
を夫々電気的に接続するボンディングワイヤ５と、前記
半導体チップ１、インナーリード部３Ａ、ボンディング
ワイヤ５を封止する封止体２Ａとを備え、前記信号用イ
ンナーリード３Ａ1及びバスバーリード３Ａ2は、前記半
導体チップ１の主面上に絶縁フィルム４を介在して配設
され、前記バスバーリード３Ａ2は、半導体チップ主面
と実質的に平行に配設されている。以下、上記公知文献
（特開平２−２４６１２５号公報）に記載されていない
が、本発明者が検討した事項を述べる。
【０００３】図２２に記載のＬＯＣ構造の樹脂封止型半
導体装置をそのまま図２３、図２４（ａ）に示す薄形の
小型半導体パッケージ（ＴＳＯＰ）に適用した場合、全
体のパッケージ厚が薄く（例えば１．０ｍｍ）なるの
で、それにともない、インナーリード３Ａ1上のレジン
厚が例えば０．１９５ｍｍ程度に薄くなるので、ワイヤ
５のループ高さを低く設定する必要がある。しかしなが
ら、信号線のボンディングワイヤ５とバスバーリード３
Ａ2が接触してショートする恐れがあるため、レジン厚
を薄くすることが困難である。また、ワイヤループ高さ
を低くおさえようとすると、前記バスバーリード３Ａ2
の上に絶縁コート材２０を塗布する等の工夫が必要であ
る。
【０００４】図２３（ＴＳＯＰ構造の樹脂封止型半導体
装置の平面図）及び図２４（図２３の要部の断面図）の
概略構成は、以下の通りである。このＴＳＯＰ構造の樹
脂封止型半導体装置は、半導体チップ１の半導体基板主
面に回路及び複数の外部端子が形成された面（以下、半
導体チップ１の主面と称する）上に、複数の信号線用イ
ンナーリード３Ａ1及び上面に絶縁コート材２０を塗布
したバスバーリード３Ａ2からなるインナーリード部３
Ａが、前記半導体チップ１と絶縁性フィルム４を介在し
て固着されている。前記インナーリード部３Ａと一体に
形成されたアウターリード部３Ｂとでリード３を構成し
ている。
【０００５】図２３及び図２４に示すように、前記イン
ナーリード部３Ａの信号線用インナーリード３Ａ1及び
上面に絶縁コート材２０を塗布したバスバーリード３Ａ
2は、前記半導体チップ１の主面上に絶縁フィルム４を
介在して配設され、前記バスバーリード３Ａ2は、半導
体チップ１の主面と実質的に平行に配設されている。
【０００６】前記複数の信号用インナーリード３Ａ1及
びバスバーリード３Ａ2と半導体チップ１とがボンディ
ングワイヤ５で電気的に接続され、モールドレジン（封
止体）２Ａで封止されている。この封止された薄型パッ
ケージ２は、吊りリード３Ｃ及びアウターリード部３Ｂ
をリードフレームから切り離して成形される。
【０００７】
【発明が解決しようとする課題】前記本発明者が検討し
た薄形の小型半導体パッケージ（ＴＳＯＰ構造）では、
図２４（ａ）に示すように、半導体チップ１上面のモー
ルドレジン２Ａの厚さが薄いため、図２４（ｂ）に示す
ように、そのままさらに薄く（０．５ｍｍ程度）する
と、Ａｕ線等のボンディングワイヤ５がパッケージ上面
から、すけて見える外観不良や、ワイヤ自体が露出する
という問題があった。
【０００８】また、半導体チップ主面上のモールドレジ
ン（封止体）２Ａの厚さが薄くなるため、クラック等を
生じ、信頼性が劣化するという問題があった。
【０００９】また、ワイヤループに低くするため、絶縁
テープ４の使用を廃止し、図２４（ｃ）に示すように、
信号用インナーリード３Ａ1及びバスバーリード３Ａ2を
半導体チップ１の主面上に直接接着剤で固着することが
考えられるが、半導体チップ１の主面と信号用インナー
リード３Ａ1との間の距離（隙間）が小さくなると、半
導体チップ１の主面と信号用インナーリード３Ａ1間の
寄生容量が増大するため、電気特性が劣下するという問
題があった。
【００１０】本発明の目的は、電気特性を劣下させるこ
となく半導体パッケージの厚さを薄くすることが可能な
技術を提供することにある。
【００１１】本発明の他の目的は、半導体パッケージの
厚さを薄くしても半導体チップ主面とリードとの間の寄
生容量をおさえることが可能な技術を提供することにあ
る。
【００１２】本発明の他の目的は、半導体パッケージの
全体の厚さを薄くしても半導体パッケージの半導体チッ
プ主面上の封止体の適正な厚さを確保することが可能な
技術を提供することにある。
【００１３】本発明の他の目的は、半導体パッケージの
全体の厚さを薄くしても半導体チップの上下の封止体量
のバランスをとることが可能な技術を提供することにあ
る。本発明の前記ならびにその他の目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。 （１）半導体基板主面に回路及び複数の外部端子が形成
された半導体チップと、インナーリード部と前記インナ
ーリード部と一体に形成されたアウターリード部とを夫
々有する複数のリードと、前記外部端子とインナーリー
ド部を夫々電気的に接続するボンディングワイヤと、前
記半導体チップ、インナーリード部、ボンディングワイ
ヤを封止する封止体とを備えた半導体装置であって、前
記インナーリード部は、前記半導体チップの主面上に、
当該主面と前記インナーリードとの間に所定の隙間を設
けて配設され、該インナーリード部の先端部にて、前記
半導体チップの主面上に接着剤を介在して固着されてお
り、前記主面上に配設される部分のインナーリードの厚
さは、当該インナーリードの他の部分の厚さよりも薄い
構造になっている。
【００１５】（２）前記封止体を封止体厚１．０ｍｍ以
下の薄型とする。
【００１６】（３）前記インナーリード部が部分的に薄
くされたことによって生じる段差状の面が前記半導体チ
ップ主面と対面している。
【００１７】（４）半導体基板主面に回路及び複数の外
部端子が形成された半導体チップと、第１の領域を有す
るインナーリード部及び第２の領域を有するインナーリ
ード部と前記インナーリード部と一体に形成されたアウ
ターリード部とを夫々有する複数のリードと、前記外部
端子とインナーリード部の第１の領域及び第２の領域と
を夫々電気的に接続するボンディングワイヤと、前記半
導体チップ、インナーリード部、ボンディングワイヤを
封止する封止体とを備えた樹脂封止型半導体装置であっ
て、前記インナーリード部の第１の領域及び第２の領域
は、前記半導体チップの主面上に配設され、前記インナ
ーリード部の第１の領域は、当該主面と前記インナーリ
ードとの間に所定の隙間を設けて配設され、該主面上に
配設される部分のインナーリードの厚さは、当該インナ
ーリードの他の部分の厚さよりも薄くされ、前記主面上
に配置されるインナーリードの先端部は前記半導体チッ
プの主面上に絶縁フィルムを介在して固着された構造に
なっている。
【００１８】（５）前記（４）の樹脂封止型半導体装置
において、前記半導体チップは、長方形であり、前記イ
ンナーリード部の第２の領域は半導体チップの長辺と実
質的に平行に配設された部分を有し、前記平行に配置さ
れた部分は、前記外部端子と前記インナーリードの先端
部の間に配置されている。
【００１９】（６）半導体基板主面に回路及び複数の外
部端子が形成された半導体チップと、第１の領域を有す
るインナーリード部及び第２の領域を有するインナーリ
ード部と前記インナーリード部と一体に形成されたアウ
ターリード部とを夫々有する複数のリードと、前記外部
端子とインナーリード部の第１の領域及び第２の領域と
を夫々電気的に接続するボンディングワイヤと、前記半
導体チップ、インナーリード部、ボンディングワイヤを
封止する封止体とを備えた樹脂封止型半導体装置であっ
て、前記インナーリード部の第１の領域及び第２の領域
は、前記半導体チップの主面上に配設され、前記インナ
ーリード部の第１の領域は、当該主面と前記インナーリ
ードとの間に所定の隙間を設けて配設され、該主面上に
配設される部分のインナーリードの厚さは、当該インナ
ーリードの他の部分の厚さよりも薄くされ、その先端部
は前記半導体チップの主面上に固定されていない構造に
なっている。
【００２０】（７）前記（４）または（６）の樹脂封止
型半導体装置において、前記インナーリード部の第１の
領域は信号リードであり、前記第２の領域は固定電位リ
ードである。
【００２１】（８）その主面に集積回路と複数の外部端
子が形成された半導体チップと、各々がインナーリード
部と前記インナーリード部と一体に形成されたアウター
リード部を有する複数のリードであって、前記インナー
リード部の一部が前記半導体チップの主面上に配置さ
れ、かつ、前記インナーリード部が対応する前記外部端
子に電気的に接続された複数のリードと、前記複数のリ
ードのインナーリード部と前記半導体チップを封止する
樹脂体とを有する樹脂封止型半導体装置であって、前記
インナーリード部は、前記半導体チップの主面側の第１
表面と、前記第１表面と反対側の第２表面を有し、か
つ、前記半導体チップの主面上に位置する第１部分と、
前記第１部分と一体に形成された第２部分であって、前
記半導体チップの主面外部に位置する第２部分とを有
し、前記インナーリード部の第１部分は、前記半導体チ
ップの厚さ方向において、前記第２部分より薄く形成さ
れ、前記インナーリード部の第１部分の第１表面は、前
記半導体チップの厚さ方向において、前記インナーリー
ド部の第２部分の第１表面より、前記半導体チップから
離間されている。
【００２２】（９）前記（８）の樹脂封止型半導体装置
において、前記インナーリード部の第１部分は、絶縁性
フィルムを介して前記半導体チップの主面に接着されて
いる。
【００２３】（１０）前記（８）の樹脂封止型半導体装
置において、前記インナーリード部の第１部分は、接着
剤を介して前記半導体チップの主面に接着されている。
【００２４】（１１）前記（８）の樹脂封止型半導体装
置において、前記インナーリード部と対応する前記外部
端子は、ワイヤで接続されている。
【００２５】（１２）前記（１１）の樹脂封止型半導体
装置において、前記複数のリードは、信号用リードと固
定電位用リードとを含み、前記固定電位用リードのイン
ナーリード部の一部は、前記半導体チップの主面上にお
いて、前記信号用リードのインナーリード部の先端の前
記複数の外部端子の間に配置され、前記信号用リードの
インナーリード部と対応する外部端子を接続するワイヤ
は、前記固定電位用リードのインナーリード部の一部上
を交差するように配置されている。
【００２６】（１３）その主面に集積回路と複数の外部
端子が形成された半導体チップと、各々がインナーリー
ド部と前記インナーリード部と一体に形成されたアウタ
ーリード部を有する複数の信号用リードであって、前記
インナーリード部の一部が前記半導体チップの主面上に
配置され、かつ、前記インナーリード部が対応する前記
外部端子にワイヤにより電気的に接続された複数の信号
リードと、インナーリード部と前記インナーリード部と
一体に形成されたアウターリード部を有する固定電位用
リードであって、前記インナーリード部の一部が前記半
導体チップの主面上に配置され、かつ、前記インナーリ
ード部が対応する前記外部端子に電気的に接続された固
定電位用リードと、前記複数の信号用リードのインナー
リード部、前記固定電位用リードのインナーリード部、
前記半導体チップを封止する樹脂体とを有する樹脂封止
型半導体装置であって、前記信号用リードのインナーリ
ード部は、前記半導体チップの主面側の第１表面と、前
記第１表面と反対側の第２表面を有し、かつ、前記半導
体チップの主面上に位置する第１部分と、前記第１部分
と一体に形成された第２部分であって、前記半導体チッ
プの主面外部に位置する第２部分とを有し、前記信号用
リードのインナーリード部の第１部分は、前記半導体チ
ップの厚さ方向において、前記第２部分より薄く形成さ
れ、前記信号用リードのインナーリード部の第１部分の
第１表面は、前記半導体チップの厚さ方向において、前
記インナーリード部の第２部分の第１表面より、前記半
導体チップから離間され、前記固定電位用リードのイン
ナーリード部の一部は、前記半導体チップの主面上にお
いて、前記信号用リードのインナーリード部の先端と前
記複数の外部端子の間に配置され、前記固定電位用リー
ドのインナーリード部の一部は、前記半導体チップの厚
さ方向において、前記信号用リードのインナーリード部
の先端より低い位置に配置されている。
【００２７】（１４）前記（１３）の樹脂封止型半導体
装置において、前記固定電位用リードのインナーリード
部の一部は、接着剤を介して前記半導体チップの主面に
接着され、前記信号用リードのインナーリード部の先端
は、前記半導体チップの主面から離間されている。
【００２８】（１５）前記（１３）の樹脂封止型半導体
装置において、前記信号用リードのインナーリード部の
先端は、絶縁性フィルムを介して前記半導体チップの主
面に接着されている。
【００２９】（１６）前記（１３）の樹脂封止型半導体
装置において、前記信号用リードのインナーリード部と
対応する外部端子を接続するワイヤは、前記固定電位用
リードのインナーリード部の一部上を交差するように配
置されている。
【００３０】（１７）その主面に集積回路と複数の外部
端子が形成された半導体チップと、各々がインナーリー
ド部と前記インナーリード部と一体に形成されたアウタ
ーリード部を有する複数の信号用リードであって、前記
インナーリード部の一部が前記半導体チップの主面上に
配置され、かつ、前記インナーリード部が対応する前記
外部端子にワイヤにより電気的に接続された複数の信号
リードと、インナーリード部と前記インナーリード部と
一体に形成されたアウターリード部を有する固定電位用
リードであって、前記インナーリード部の一部が前記半
導体チップの主面上に配置され、かつ、前記インナーリ
ード部が対応する前記外部端子に電気的に接続された固
定電位用リードと、前記複数の信号用リードのインナー
リード部、前記固定電位用リードのインナーリード部、
前記半導体チップを封止する樹脂体とを有する樹脂封止
型半導体装置であって、前記信号用リードのインナーリ
ード部は、前記半導体チップの主面側の第１表面と、前
記第１表面と反対側の第２表面を有し、かつ、前記半導
体チップの主面上に位置する第１部分と、前記第１部分
と一体に形成された第２部分であって、前記半導体チッ
プの主面外部に位置する第２部分とを有し、前記信号用
リードのインナーリード部の第１部分は、前記半導体チ
ップの厚さ方向において、前記第２部分より薄く形成さ
れ、前記信号用リードのインナーリード部の第１部分
は、前記ワイヤが接続される先端部を有し、前記先端部
以外の前記信号用リードのインナーリード部の第１部分
の第１表面は、前記半導体チップの厚さ方向において、
前記インナーリード部の第２部分の第１表面より、前記
半導体チップから離間され、前記信号用リードのインナ
ーリード部の第１部分の先端部は、前記半導体チップの
厚さ方向において、前記先端部以外の前記信号用リード
のインナーリード部の第１部分より低い位置に配置さ
れ、前記固定電位用リードのインナーリード部の一部
は、前記半導体チップの主面上において、前記信号用リ
ードのインナーリード部の第１部分の先端部と前記複数
の外部端子の間に配置され、前記固定電位用リードのイ
ンナーリード部の一部は、前記半導体チップの厚さ方向
において、前記先端部以外の前記信号用リードのインナ
ーリード部の第１部分より低い位置に配置されている。
【００３１】（１８）前記（１７）の樹脂封止型半導体
装置において、前記固定電位用リードのインナーリード
部の一部及び前記信号用リードのインナーリード部の先
端部は、接着剤を介して前記半導体チップの主面に各々
接着されている。
【００３２】（１９）前記（１７）の樹脂封止型半導体
装置において、前記信号リードのインナーリード部と対
応する外部端子を接続するワイヤは、前記固定電位用リ
ードのインナーリード部の一部上を交差するように配置
されている。
【００３３】以下、本発明について、図面を参照して実
施形態とともに詳細に説明する。なお、本発明の実施形
態を説明するための全図において、同一機能を有するも
のは同一符号を付け、その繰り返しの説明は省略する。
【００３４】
【発明の実施の形態】
（実施形態１）図１は本発明の実施形態１による樹脂封
止型半導体装置の概略構成を示す平面図であり、図２
（ａ）は図１のＡ−Ａ’線で切った要部の断面図、図２
（ｂ）は図１のＢ−Ｂ’線で切った要部の断面図、図２
（ｃ）は図１のＣ−Ｃ’線で切った要部の断面図であ
る。
【００３５】本発明の全実施形態（実施例）において、
半導体チップはＴＳＯＰ構造の樹脂封止型パッケージで
封止されている。この種の樹脂封止型パッケージは、図
１に示すように、長方形状の半導体チップ１の上にイン
ナーリード部３Ａを配設したＬＯＣ（Ｌead Ｏn Ｃhi
p）構造を採用している。
【００３６】前記インナーリード部３Ａは、その一端側
をアウターリード部３Ｂと一体に構成している。アウタ
ーリード部３Ｂは標準規格に基づき夫々に印加される信
号が規定され、番号が付けられている。図１中、左端上
が１番端子、左端下が１６番端子である。右端下が１７
番端子、右端上が３２番端子である。すなわち、本ＴＳ
ＯＰ構造のパッケージは、３２端子で構成されている。
【００３７】前記１番端子、７番端子及び１６番端子は
電源電圧Ｖｃｃ端子であり、例えば、回路の動作電圧５
ボルト（Ｖ）又は３ボルト（Ｖ）である。１７番端子、
２７番端子及び３２番端子は、基準電圧Ｖｓｓ端子であ
り、例えば、０ボルト（Ｖ）である。
【００３８】前記インナーリード部３Ａは、図１及び図
２に示すように、複数の信号線用インナーリード（第１
の領域）３Ａ1及び２個のバスバーリード（第２の領
域）３Ａ2からなっている。
【００３９】前記複数の信号線用インナーリード３Ａ1
は、半導体チップ１の長方形状の夫々の長辺を横切り、
半導体チップ１の中央側に延在している。
【００４０】前記信号線用インナーリード（第１の領
域）３Ａ1は、図２に示すように、前記半導体チップ１
の主面（半導体基板主面に回路及び複数の外部端子が形
成された面をいう）上に、この主面とインナーリード３
Ａ12との間に所定の隙間Ｓを設けて（所定の距離を隔て
て）配設され、その部分のインナーリード３Ａ12の厚さ
は、インナーリード３Ａ1の他の部分の厚さよりも薄く
されている。
【００４１】その薄くなっている信号線用インナーリー
ド（第１の領域）３Ａ12の先端部３Ａ11は、図１、図２
の（ｂ）及び（ｃ）に示すように、半導体チップ１の主
面上に絶縁フィルム４を介在して固着されている。
【００４２】これらの複数の信号線用インナーリード３
Ａ1の夫々の先端部３Ａ11は、夫々半導体チップ１の中
央部分に配列されたボンディングパッド（外部端子）１
Ａにボンディングワイヤ５で接続される。
【００４３】前記２本のバスバーリード３Ａ2は、図１
に示すように、半導体チップ１の主面上において、チッ
プ１の長辺と実質的に平行に配設されている部分３Ａ21
とチップ１の短辺と実質的に平行に配設され、かつ、ボ
ンディングワイヤ５がボンディングされる領域を有する
突起部３Ａ22とからなり、同質材料で一体に構成されて
いる。前記バスバーリード３Ａ2の部分３Ａ21には、複
数の所定位置に前記突起部３Ａ22が部分３Ａ21と一体構
成で設けられている。この突起部３Ａ22は絶縁性フィル
ム４を介在して固着されている。前記部分３Ａ21は、段
差部Ｄの加工により前記突起部３Ａ22より、チップ１の
主面に近づくように低く配置されている。この段差加工
によって、バスバーと信号用リードのためのワイヤ５が
接触するのを防止できる。前記突起部３Ａ22にボンディ
ングする理由は、ワイヤ５の長さを均一にし、ボンディ
ング性、電気的特性を均一にするためである。
【００４４】前記信号用インナーリード３Ａ12の先端部
３Ａ11と半導体チップ１のボンディングパッド（外部電
極）１Ａ、及び前記バスバーリード３Ａ2の平行部分３
Ａ21に設けられている突起部３Ａ22と半導体チップ１の
ボンディングパッド１Ａが夫々ボンディングワイヤ５で
ボンディングされ、電気的に接続される。前記半導体チ
ップ１、インナーリード部３Ａ、ボンディングワイヤ５
は、モールドレジン（封止体）２Ａで封止されている。
この封止されたＴＳＯＰ構造（薄型）のパッケージ２
は、吊りリード３Ｃ及びアウターリード部３Ｂをリード
フレームから切り離して成形される。本実施例の場合、
部分３Ａ21は、チップ主面に近接しているが、接着剤等
では、接着されていない。尚、上記絶縁テープ４はポリ
イミド系樹脂からなる基材の両面にエポキシ系又は、ポ
リイミド系接着剤が塗布された構造である。
【００４５】前記ボンディングワイヤ５としては、金線
を用いる。金線の代りにアルミニウム線、銅線、金属線
の表面に絶縁性樹脂を被覆した被覆線等を用いてもよ
い。
【００４６】本実施形態１による樹脂封止型半導体装置
の要部の各寸法は、図２（単位はミリメートル：ｍｍで
ある）に示すように、樹脂封止型半導体装置の厚さは
０.５〜０.６ｍｍである。半導体チップ１の主面上のイ
ンナーリード部３Ａから上のモールドレジン（封止体）
２Ａの厚さは、０.０９〜０.１１ｍｍであり、半導体チ
ップ１の主面と反対側の面から下のモールドレジン（封
止体）２Ａの厚さは、０.０６〜０.１１ｍｍである。ボ
ンディングワイヤ５の頂点から上の封止体（モールドレ
ジン）２Ａの厚さは、０.０７ｍｍ以上（最小値０.０７
ｍｍ）である。
【００４７】半導体チップ１の厚さは０.２〜０.２８ｍ
ｍ、バスバーリード３Ａ2の半導体チップ１の主面上に
配設されている部分３Ａ21の厚さは０．０６〜０.０７
ｍｍ、信号用インナーリード３Ａ12部分の厚さは０．０
６〜０．０７ｍｍ、絶縁性フィルム４の厚さは０.０５
ｍｍである。チップ１上に配置されていないインナーリ
ード３Ａ部及びアウターリード３Ｂの厚さは、それぞれ
０．１２５ｍｍ程度である。
【００４８】次に、前述した半導体チップ１の主面上に
インナーリード部３Ａを配設する組立工程を簡単に説明
する。
【００４９】組立工程 ：前記複数の信号線用インナーリード３Ａ1並びに２
本のバスバーリード３Ａ２からなるインナーリード部３
Ａとそれと一体のアウターリード３Ｂを有する平坦なフ
レームを用意する。 ：前記インナーリード部３Ａの複数の信号線用インナ
ーリード３Ａ１に絶縁テープ４を付けると共に２本のバ
スバーリード３Ａ2に段差部Ｄを形成するための成形加
工を行う。 ：前記リードフレームを半導体チップ１の上に、前記
複数の信号線用インナーリード３Ａ1が半導体チップ１
の長方形状の夫々の長辺を横切り、半導体チップ１の中
央側に延在するように、位置合わせ行う（図１、図２参
照）。 ：前記位置合わせ後に熱処理（４００℃、１秒）を行
ない、半導体チップ１の主面上とリードフレームを絶縁
テープにより接着をする。
【００５０】尚、前記インナーリード３Ａ12の厚さをイ
ンナーリード３Ａ1の他の部分の厚さよりも薄くする加
工方法については後述する。また、リード段差加工は、
テープを接着する以前に行なってもよい。絶縁テープ４
は、例えば、厚さ０．０３ｍｍの熱かそ性のポリイミド
系テープの両面に、厚さ０．０１５ｍｍの熱かそ性のポ
リイミド系接着剤を塗布した構造であり、接着剤の厚さ
は、全体として、０．０５ｍｍ程度になっている。
【００５１】図２４（ａ）に示すＴＳＯＰ構造の樹脂封
止型半導体装置では、樹脂封止型半導体装置の厚さは
１.０ｍｍ、インナーリード部３Ａから上のモールドレ
ジン（封止体）２Ａの厚さは０.１９５ｍｍ、半導体チ
ップ１の主面の反対側の面から下のモールドレジン（封
止体）２Ａの厚さは０.３２ｍｍである。ボンディング
ワイヤ５の頂点から上のモールドレジン（封止体）２Ａ
の厚さは、０.０７ｍｍ以上（最小値０.０７ｍｍ）であ
る。半導体チップ１の厚さは０.２８ｍｍ、バスバーリ
ードＡ2の厚さは０.１２５ｍｍ、信号用インナーリード
３Ａ1及びアウターリード３Ｂの厚さはそれぞれ０.１２
５ｍｍ、絶縁性フィルム４の厚さは０.０８ｍｍであ
る。
【００５２】本実施形態１によれば、図２及び図２４
（ａ）からわかるように、前記半導体チップ１の主面上
に、この主面とインナーリード３Ａ12との間に所定の隙
間Ｓを設けて（所定の距離を隔てて）配設され、その部
分のインナーリード３Ａ12の厚さは、インナーリード３
Ａ1の他の部分の厚さよりも薄くなっているので、バス
バーリードＡ21上に絶縁コート材２０を塗布しなくて
も、信号線のボンディングワイヤ５とバスバーリード３
Ａ2をショートさせずに半導体パッケージ２の厚さを薄
くすることができる。また、ワイヤが接続されるインナ
ーリード３Ａ11の上面を、低く設定することができるの
で、ワイヤループの高さを低くすることができ、パッケ
ージ厚を薄くできる。
【００５３】また、半導体パッケージ２の厚さを薄くし
ても、半導体チップ１主面とインナーリード部３Ａとの
間に絶縁性フィルム４（厚さは０.０５ｍｍ）を介在さ
せて所定の隙間Ｓを設けることによって寄生容量を低減
できるので、樹脂封止型半導体装置の高速化が図れる。
【００５４】また、前述のように、半導体パッケージ２
の厚さを薄くしても、半導体パッケージ２の半導体チッ
プ１の主面上の封止体の適切な厚さ（０．０９〜０．１
１ｍｍ程度の厚さ）を確保することができる。
【００５５】また、前記インナーリード３Ａ12の厚さを
インナーリード３Ａ1の他の部分の厚さよりも薄くする
ことにより、半導体パッケージ２の厚さを薄くしてもア
ウタリード３Ｂの突出部を半導体パッケージ２の厚さ方
向の中央部に近ずけることにより、半導体チップ１の上
下の封止体量のバランスがとれるので、半導体パッケー
ジ２の熱膨張による反りを防止することができる。この
とき、チップ１上に配置されない前記インナーリード３
Ａ1の下面が半導体チップ１の主面より下にくることが
好ましい。
【００５６】また、本実施形態１において、絶縁フィル
ム４のかわりに、接着剤のみを使用し、インナーリード
の先端部３Ａ11をチップの主面に接着してもよい。この
場合、チップとリード間の寄生容量は大きくなるもの
の、絶縁フィルム４の基材の厚さ分、先端部３Ａ11を低
い位置に設定できるのでワイヤループ高さを低くでき
る。したがって、パッケージ全体の厚さを薄くすること
が可能である。このようなパッケージは、比較的動作速
度を要求されないフラッシュメモリ等に特に適する。
【００５７】（実施形態２）図３は本発明の実施形態２
による樹脂封止型半導体装置の概略構成を示す平面図、
図４は図３の図のＡ−Ａ’線で切った要部の断面図、図
５は図４に示す丸印Ｍで囲まれた部分の拡大図、６は図
３の図のＢ−Ｂ’線で切った要部の断面図である。
【００５８】本実施形態２による樹脂封止型半導体装置
は、図３乃至図６に示すように、前記バスバーリード３
Ａ2の半導体チップ１の長辺に実質的に平行に配設され
ている部分３Ａ21が直接接着剤６で固着される。複数の
信号線用インナーリード３Ａ1はその先端３Ａ11をチッ
プ主面から浮かせると共に、半導体チップ１の主面と複
数の信号線用インナーリード３Ａ1の薄く加工された部
分３Ａ12との間に絶縁性フィルムを介在させないで隙間
（隙間距離は０.０５ｍｍ）Ｓが設けられて保持された
ものである。上記接着剤６は、例えば、熱かそ性のポリ
イミド系接着剤を使用する。接着剤６の接着後の厚さ
は、０．０１ｍｍ程度である。
【００５９】また、図４に示すように、複数の信号線用
インナーリード３Ａ1は半導体チップ１の主面上のボン
ディングパッド１Ａに直接ボンディングワイヤ（金線）
５をボンディングして、半導体チップ１と信号線用イン
ナーリード３Ａ1とを電気的に接続する。すなわち、前
記信号線用インナーリード３Ａ1の浮かせた状態の薄い
部分Ａ12を半導体チップ１の主面に例えばリードフレー
ム押え機で押し付けてボンディングワイヤ５をその先端
部３Ａ11にボンディングし、ボンディングワイヤ５の他
方の端子を半導体チップ１の主面上のボンディングパッ
ド１Ａにボンデングして、半導体チップ１と信号線用イ
ンナーリード３Ａ1とを電気的に接続する。
【００６０】同様に、図６に示すように、バスバーリー
ド３Ａ2の突出部３Ａ22及び連結部３Ａ21'と半導体チッ
プ１の主面上のボンディングパッド１Ａとをそれぞれボ
ンディングワイヤ５でボンディングして、半導体チップ
１とバスバーリード３Ａ2とを電気的に接続する。その
後、封止材（樹脂）２Ａで封止する。
【００６１】前記半導体チップ１の主面上のボンディン
グパッド１Ａ構成は、図５に示すように、Ｓｉ基板１Ｂ
上の内電極１Ｂ1の上に絶縁酸化膜１Ｂ2が形成され、そ
の上に第１タングステン（Ｗ）合金１Ｂ3、第２タング
ステン（Ｗ）合金１Ｂ4、アルミニウム（Ａｌ）合金１
Ｂ5、第１チタン（Ｔｉ）合金１Ｂ6、第２チタン（Ｔ
ｉ）合金１Ｂ7、第１絶縁酸化膜１Ｂ8、第２絶縁酸化膜
１Ｂ9、ＰｉＱ１Ｂ10が順次積層された構造が形成され
る。そして、前記アルミニウム（Ａｌ）合金１Ｂ5の面
が露出されるように穴が設けられた構造になっている。
【００６２】前記半導体チップ１の主面上にインナーリ
ード部３Ａを直接接着剤６で固着しても、図５に示すよ
うに、半導体チップ１の主面の最上層には絶縁性のポリ
イミド系樹脂（ＰｉＱ）が設けられているので、インナ
ーリード部３Ａと半導体チップ１のボンディングパッド
１Ａ以外の部分の絶縁性は確保できる。
【００６３】次に、前述した本実施形態２による樹脂封
止型半導体装置の半導体チップ１の主面上にインナーリ
ード部３Ａを配設する組立工程を簡単に説明する。
【００６４】組立工程 ：複数のリード３を有する平坦なフレームを用意す
る。 ：前記２本のバスバーリード３Ａ2に接着剤６を付け
ると共にリードフレームに段差部Ｄを形成するための成
形加工を行う。尚、段差加工後に、接着剤６を塗布して
もよい。 ：前記リードフレームを半導体チップ１の上に、前記
複数の信号線用インナーリード３Ａ1が半導体チップ１
の長方形状の夫々の長辺を横切り、半導体チップ１の中
央側に延在するように、位置合わせ行う（図３参照）。 ：前記位置合わせ後に、チップとリードフレームを接
着剤６によって接着する。
【００６５】図７は信号線用インナーリードにボンディ
ングワイヤ５をボンディングする一つの方法を説明する
ための図で、（ａ）はワイヤボンディング前、（ｂ）は
ワイヤーボンディング中、（ｃ）はワイヤボンディング
後の図であり、２１はステージ、２２はリードフレーム
押え機である。
【００６６】前記信号線用インナーリード３Ａ1の浮か
せた状態の先端部３Ａ11を半導体チップ１の主面に押し
付けてボンディングワイヤ５をボンディングする１つの
方法は、図７（ａ）に示すように、ステージ２１の上に
半導体チップ１を配置し、その半導体チップ１の上に配
設する信号線用インナーリード３Ａ1の浮かせた状態の
先端部３Ａ11の位置合せを行う。次に、図７（ｂ）に示
すように、そのインナーリードの位置合せ後リードフレ
ーム押え機２２を下にさげ、ステージ２１を上にあげて
ステージ２１の上の半導体チップ１の主面に前記信号線
用インナーリード３Ａ1を押し付けた状態を保持したま
まで、ボンディングワイヤ５をその先端部Ａ11にボンデ
ィングする。その後、図７（ｃ）に示すように、リード
フレーム押え機２２を上にあげると共にステージ２１を
下にさげて押え力を解放し、信号線用インナーリード３
Ａ1の先端部３Ａ11を浮かせた状態に戻す。
【００６７】図８は信号線用インナーリードにボンディ
ングワイヤ５をボンディングする別の方法を説明するた
めの図で、（ａ）はワイヤーボンディング前、（ｂ）は
ワイヤーボンディング中、（ｃ）はワイヤーボンディン
グ後の図である。前記信号線用インナーリードにボンデ
ィングワイヤ５をボンディングする別の方法は、図８
（ａ）に示すように、固定されたステージ２１の上に半
導体チップ１を配置し、その半導体チップ１の上に配設
する信号線用インナーリード３Ａ1の浮かせた状態の先
端部３Ａ11の位置合せを行う。次に、図８（ｂ）に示す
ように、インナーリードの位置合せ後リードフレーム押
え機２２を下にさげ、ステージ２１の上の半導体チップ
１の主面に前記信号線用インナーリード３Ａ1を押し付
けた状態を保持したままで、ボンディングワイヤ５をそ
の先端部Ａ11にボンディングする。その後、図８（ｃ）
に示すように、リードフレーム押え機２２を上にあげて
押え力を解放し、信号線用インナーリード３Ａ1の先端
部３Ａ11を浮かせた状態に戻す。
【００６８】本実施形態２によれば、前記バスバーリー
ド３Ａ2の半導体チップ１の長辺に実質的に平行に配設
されている部分３Ａ21が直接接着剤６で固着され、複数
の信号線用インナーリード３Ａ1はその先端を浮かせる
と共に、半導体チップ１の主面と複数の信号線用インナ
ーリード３Ａ1との間に絶縁性フィルムを介在させない
で隙間（隙間距離は０.０５ｍｍ）Ｓを設することによ
り、寄生容量を低減できるので、前記実施形態１と同様
の作用効果を得ることができる。また、半導体チップ１
の主面とインナーリード部３Ａとの間に絶縁性フィルム
４（厚さは０.０５ｍｍ）を介在させないので、その分
だけ製造工程及び製造コストを低減することができる。
【００６９】（実施形態３）図９は本発明の実施形態３
による樹脂封止型半導体装置の概略構成を示す平面図で
あり、図１０は図９のＡ−Ａ’線で切った要部の断面図
である。
【００７０】本実施形態３による樹脂封止型半導体装置
は、図９及び図１０に示すように、前記実施形態１にお
いて、前記インナーリード部３Ａのバスバーリード３Ａ
2の半導体チップ１の長辺に実質的に平行に配設されて
いる部分３Ａ21が使用されてない場合の本発明を適用し
た実施例である。他の部分の構造は、前記実施形態１と
同じである。
【００７１】次に、前述した半導体チップ１の主面上に
インナーリード部３Ａを配設する組立工程を簡単に説明
する。
【００７２】組立工程 ：絶縁性フィルム４を付けた平坦なフレームを用意す
る。 ：前記リードフレームを半導体チップ１の上に、前記
複数の信号線用インナーリード３Ａ1が半導体チップ１
の中央側に延在するように、位置合わせを行う（図９、
図１０参照）。 ：前記の位置合わせ後に半導体チップ１の主面に前記
絶縁性フィルム４を介して、リードフレームを接着す
る。
【００７３】このように構成することにより、前記実施
形態１と同様の作用効果を得ることができる。また、バ
スバーリード３Ａ2を使用しない分だけ、製造工程及び
製造コストを低減することができる。
【００７４】（実施形態４）図１１は本発明の実施形態
４による樹脂封止型半導体装置の概略構成を示す模式図
であり、図１２は図１１の図のＡ−Ａ’線で切った要部
の断面図である。
【００７５】本実施形態４による樹脂封止型半導体装置
は、図１１及び図１２に示すように、前記実施形態３の
複数の信号線用インナーリード３Ａ1の先端３Ａ11が半
導体チップ１の主面上に直接接着剤６で固着され、半導
体チップ１主面と複数の信号線用インナーリード３Ａ12
との間に絶縁性フィルム４を介在させないで寄生容量を
低減するための隙間（隙間距離は０.０５ｍｍ）が設け
られたものである。
【００７６】次に、前述した本実施形態４による樹脂封
止型半導体装置の半導体チップ１の主面上にインナーリ
ード部３Ａを配設する組立工程を簡単に説明する。
【００７７】組立工程 ：インナーリード部３Ａの先端３Ａ11に接着剤６を付
けた段差加工されたフレームを用意する。 ：前記リードフレームを半導体チップ１の上に、前記
複数の信号線用インナーリード３Ａ1が半導体チップ１
の中央側に延在するように、位置合わせを行う（図１
１、図１２参照）。 ：前記の位置合わせ後に半導体チップ１の主面とリー
ドフレームを接着剤６を介して、接着する。
【００７８】このように構成することにより、前記実施
形態３と同様の作用効果を得ることができる。また、バ
スバーリード３Ａ2及び絶縁性フィルム４を使用しない
分だけ、製造工程及び製造コストを低減することができ
る。
【００７９】（実施形態５）図１３は本発明の実施形態
５よる樹脂封止型半導体装置の概略構成を示す模式図、
図１４は図１３の図のＡ−Ａ’線で切った要部の断面
図、図１５は図１４のＢ−Ｂ’線で切った要部の断面図
である。
【００８０】本実施形態５による樹脂封止型半導体装置
は、図１３乃至図１４に示すように、前記バスバーリー
ド３Ａ2の半導体チップ１の主面に実質的に平行に配設
されている部分３Ａ21が直接接着剤６で固着される。複
数の信号線用インナーリード３Ａ1の各先端が半導体チ
ップ１の主面に直接接着剤６で固着されると共に、半導
体チップ１の主面と複数の信号線用インナーリード３Ａ
1との間に絶縁性フィルムを介在させないで適正な容量
を確保するための隙間（隙間距離は０.０５ｍｍ）が設
けられて保持されたものである。
【００８１】次に、前述した本実施形態５による樹脂封
止型半導体装置の半導体チップ１の主面上にインナーリ
ード部３Ａを配設する組立工程を簡単に説明する。
【００８２】組立工程 ：平坦なフレームを用意する。その後、クレームを成
形して段差部Ｄを形成する。 ：バスバーリード３Ａ2の半導体チップ１の長辺に実
質的に平行に配設されている部分３Ａ21，及び突出部３
Ａ22及び複数の信号線用インナーリード３Ａ1の先端部
３Ａ12に接着剤を付ける。 ：前記リードフレームを半導体チップ１の上に、前記
バスバーリード３Ａ2の半導体チップ１の長辺に実質的
に平行に配設されている部分３Ａ21を複数の信号線用イ
ンナーリード３Ａ1の先端部３Ａ11が半導体チップ１の
中央側に延在するように、位置合わせを行う（図１５参
照）。 ：前記の位置合わせ後に、前記半導体チップ１の主面
にリードフレームを前記接着剤６により接着する（図１
４及び図１５参照）。
【００８３】前記接着後、ボンディングワイヤ５の一端
をインナーリード３Ａ12の先端部３Ａ11にボンディング
し、ボンディングワイヤ５の他方の端子を半導体チップ
１の主面上のボンデングパッド１Ａにボンディングし
て、半導体チップ１と信号線用インナーリード３Ａ1と
を電気的に接続する。同様に半導体チップ１の長辺に実
質的に平行に配設されている部分３Ａ21と一体に設けら
れている部分３Ａ22と半導体チップ１の主面上のボンデ
ィングパッド１Ａとをボンディングワイヤ５で接続し
て、半導体チップ１とバスバーリード３Ａ2とを電気的
に接続する。その後、トランスファーモールド法により
封止材（樹脂）２Ａで封止する。
【００８４】このように構成することにより、前記実施
形態１と同様の作用効果を得ることができる。また、絶
縁性フィルム４を使用しない分だけ、製造工程及び製造
コストを低減することができる。また、信号用インナー
リード３Ａ1の先端部３Ａ11が、よりチップ主面に近づ
く位置に配置されているので、ワイヤループの高さを低
くすることが可能である。
【００８５】前述した実施形態１乃至５において、信号
線用インナーリード３Ａ1の薄くした部分３Ａ11，３Ａ
12及びバスバーリード３Ａ2の薄くした部分３Ａ21，３
Ａ21'，３Ａ22の形成は、図１６に示す破線で囲んだ部
分Ｈ（チップより、少し大きい長方形状）に位置するイ
ンナーリード部の裏面をハーフエッチングまたはコイニ
ングすることにより作製する。
【００８６】また、前記外部リード（アウターリード）
は、図１７（ａ）に示すように、ジェベンド（Ｊ文字）
型に加工される。また、必要に応じて、（ｂ）に示すフ
ラット型、（ｃ）に示す逆エル（逆Ｌ文字）型、（ｄ）
に示すゼット（Ｚ文字）型に加工される。
【００８７】なお、前記実施形態においては、半導体チ
ップ１が一個一層のものについて説明したが、本発明の
薄形の樹脂封止型半導体装置は、例えば、２個以上の半
導体チップもしくは半導体パッケージを積層してメモリ
容量を増大する場合等にも適用できる。
【００８８】（実施形態６）図１８は本発明の実施形態
６による半導体記憶モジュールの概略構成を示す平面
図、図１９は図１８の側面図であり、３０は実装基板、
３１はＤＲＡＭ等の半導体記憶装置が２つ重ねられた積
層体、３２はチップコンデンサ、３３は半導体記憶モジ
ュールの端子である。積層体３１を構成する各々のパッ
ケージには、実施形態１〜５に示したパッケージが適用
される。
【００８９】本実施形態６の半導体記憶モジュールは、
図１８及び図１９に示すように、基板３０の両面に、そ
れぞれＤＲＡＭ等の半導体記憶装置が２つ重ねられた積
層体３１が８個づつ搭載されている。チップコンデンサ
３２は実装基板３０の平面一周辺部に設けられ、半導体
記憶モジュールの端子３３は実装基板３０の一側端面に
設けられたものである。このように構成することによ
り、小型で大容量の薄型半導体記憶モジュールを得るこ
とができる。積層体３１の厚さは、最大で１．２〜１．
３ｍｍ程度である。
【００９０】（実施形態７）図２０は本発明の実施形態
による電子装置の概略構成を示す平面図で、（ａ）は一
片面の平面図、（ｂ）は他片面の平面図であり、図２１
は図２０の図の側面図である。図２０及び図２１におい
て、３４はマイクロコンピュータが搭載されたＱＦＰ、
３５はドライバ用ＩＣが搭載されたＱＦＰ、３６はフラ
ッシュメモリ等の半導体記憶装置が２つ重ねられた積層
体である。積層体３６を構成する各々のパッケージに
は、実施形態１〜５に示したパッケージが適用される。
【００９１】本実施形態７の半導体記憶モジュールは、
図２０及び図２１に示すように、基板３０の一片面（例
えば表面）には、それぞれフラッシュメモリ等の半導体
記憶装置が２つ重ねられた積層体３６が３個、マイクロ
コンピュータ（ＱＦＰ）３４、ドライバ（ＱＦＰ）３
５、チップコンデンサ３２が搭載され、他の片面（例え
ば裏面）にはフラッシュメモリ等の半導体記憶装置が２
段重ねの積層体３６が８個及びチップコンデンサ３２が
搭載されている。このように構成することにより、小型
で大容量の記憶容量を持つ電子装置を得ることができ
る。これにより高精度で大容量の情報処理が可能な電子
カードを得ることができる。積層体３６の厚さは、最大
で１．２〜１．３ｍｍであり、ＱＦＰ３４，３５の厚さ
とほぼ同じになっている。
【００９２】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００９３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【００９４】（１）バスバーリードを備えた樹脂封止型
半導体装置において、信号用インナーリード（インナー
リード部の第１の領域）は、前記半導体チップの主面上
に、当該主面とインナーリードとの間に所定の隙間を形
成するように配設され、その部分のインナーリードの厚
さは、インナーリードの他の部分の厚さよりも薄くされ
ているので、バスバーリード上に絶縁コート材を塗布し
なくでも、信号線のボンディングワイヤとバスバーリー
ドをショートさせずに半導体パッケージの厚さを薄くす
ることができる。
【００９５】（２）バスバーリードを備えた樹脂封止型
半導体装置において、半導体パッケージの厚さを薄くし
ても、半導体チップ主面とインナーリード部との間に絶
縁性フィルムを介在させて所定の隙間を形成することに
よって適正な容量を確保することができるので、樹脂封
止型半導体装置の適正な容量による電気特性が得られ
る。
【００９６】（３）バスバーリードを備えた樹脂封止型
半導体装置において、半導体パッケージの厚さを薄くし
ても、半導体パッケージの半導体チップの主面上の封止
体の適正な厚さを確保することができる。
【００９７】（４）バスバーリードを備えた樹脂封止型
半導体装置において、半導体パッケージの厚さを薄くし
ても、アウターリードの突出部を半導体パッケージの厚
さ中央部に近づけることにより、半導体チップの上下封
止体のバランスがとれるので、半導体パッケージの熱膨
張係数の相違による反りを防止することができる。
【００９８】（５）バスバーリードを備えた樹脂封止型
半導体装置において、信号用インナーリード（インナー
リード部の第１の領域）は、前記半導体チップの主面上
に、当該主面とインナーリードとの間に所定の隙間を形
成するように配設され、バスバーリードのみを直接半導
体チップ主面上に接着剤で固着するので、絶縁性フィル
ム４を用いない分だけ製造工程及び製造コストを低減す
ることができる。
【００９９】（６）バスバーリードを備えない樹脂封止
型半導体装置において、信号用インナーリードは、前記
半導体チップの主面上に、当該主面とインナーリードと
の間に所定の隙間を形成するように配設され、その部分
のインナーリードの厚さは、インナーリードの他の部分
の厚さよりも薄くされ、その先端部は前記半導体チップ
の主面上に絶縁フィルムを介在して固着されるので、半
導体チップとリードの絶縁性を確実にすることができ
る。
【０１００】（７）バスバーリードを備えない樹脂封止
型半導体装置において、半導体パッケージの厚さを薄く
しても半導体チップ主面とインナーリード部との間に絶
縁性フィルムを介在させて適正な容量を確保するので、
樹脂封止型半導体装置の適正な容量による電気特性が得
られる。また、バスバーリードを用いない分だけ製造工
程及び製造コストを低減することができる。
【０１０１】（８）バスバーリードを備えない樹脂封止
型半導体装置において、半導体パッケージの厚さを薄く
しても、半導体パッケージの半導体チップの主面上の封
止体の適正な厚さを確保することができる。
【０１０２】（９）バスバーリードを備えない樹脂封止
型半導体装置において、半導体チップ主面とインナーリ
ード部との間に絶縁性フィルムを介在させないで所定の
間隔を設け、半導体チップ主面上にインナーリード部の
先端部のみを直接接着剤で固着しても半導体チップ主面
の最上層が絶縁膜であり、半導体チップとリードの絶縁
性を確保できるので、バスバーリード及び絶縁性フィル
ムを用いない分だけ製造工程及び製造コストを低減する
ことができる。
【図面の簡単な説明】
【図１】本発明の実施形態１による樹脂封止型半導体装
置の概略構成を示す平面図である。
【図２】図１の要部の断面図である。
【図３】本発明の実施形態２による樹脂封止型半導体装
置の概略構成を示す平面図である。
【図４】図３のＡ−Ａ’線で切った要部の断面図であ
る。
【図５】図４に示す丸印Ｍで囲まれた部分の拡大図であ
る。
【図６】図３のＢ−Ｂ’線で切った要部の断面図であ
る。
【図７】信号線用インナーリードにボンディングワイヤ
をボンディングする１つの方法を説明するための図であ
る。
【図８】信号線用インナーリードにボンディングワイヤ
をボンディングする別の方法を説明するための図であ
る。
【図９】本発明の実施形態３による樹脂封止型半導体装
置の概略構成を示す平面図である。
【図１０】図９の要部の断面図である。
【図１１】本発明の実施形態４による樹脂封止型半導体
装置の概略構成を示す平面図である。
【図１２】図９の要部の断面図である。
【図１３】本発明の実施形態５による樹脂封止型半導体
装置の概略構成を示す模式図である。
【図１４】図１３のＡ−Ａ’線で切った要部の断面図で
ある。
【図１５】図１３のＢ−Ｂ’線で切った要部の断面図で
ある。
【図１６】インナーリード部の裏面をハーフエッチング
する領域Ｈを示す図である。
【図１７】外部リード（アウターリード）の形状を示す
図である。
【図１８】本発明の実施形態６による半導体記憶装置の
モジュールの概略構成を示す平面図である。
【図１９】図１８の側面図である。
【図２０】本発明の実施形態７による電子装置の概略構
成を示す平面図である。
【図２１】図２０の側面図である。
【図２２】従来のＬＣＯ構造の樹脂封止型半導体装置の
全体概略構成を示す一部欠き視斜図である。
【図２３】本発明者が検討したＴＳＯＰ構造の樹脂封止
型半導体装置の概略構成を示す平面図である。
【図２４】図２３の要部の断面図である。
【符号の説明】
１…半導体チップ、１Ａ…外部電極（パッド）、２…半
導体パッケージ、２Ａ…モールドレジン（封止体）、３
…リードフレーム、３Ａ…インナーリード部、３Ａ1…
信号線用インナーリード、３Ａ11…信号線用インナーリ
ードの先端部、３Ａ12…信号線用インナーリードの薄く
加工された部分、３Ａ2…バスバーリード、３Ａ21…バ
スバーリードの半導体チップの主面に平行に配設されて
いる部分、３Ａ21'…バスバーリードの薄く加工された
部分、３Ａ22…バスバーリードの突起部、３Ｂ…アウタ
ーリード部、３Ｃ…吊りリード、４…絶縁性フィルム、
５…ボンディングワイヤ、６…接着剤、２０…絶縁コー
ト材、２１…ステージ、２２…リードフレーム押え機、
３０…基板、３１…ＤＲＡＭ等の半導体記憶装置、３２
…チップコンデンサ、３３…半導体記憶モジュールの端
子、３４…マイクロコンピュータ、３５…ドライバ、３
６…フラッシュメモリ等の半導体記憶装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 環 東京都国分寺市東恋ケ窪三丁目１番地１ 日立超エル・エス・アイ・エンジニア リング株式会社内 (72)発明者 増田 正親 東京都小平市上水本町五丁目20番１号 株式会社日立製作所 半導体事業部内 (56)参考文献 特開 平10−125845（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/50 H01L 21/60 H01L 23/28

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板主面に回路及び複数の外部端
    子が形成された半導体チップと、インナーリード部と前
    記インナーリード部と一体に形成されたアウターリード
    部とを夫々有する複数のリードと、前記外部端子とイン
    ナーリード部を夫々電気的に接続するボンディングワイ
    ヤと、前記半導体チップ、インナーリード部、ボンディ
    ングワイヤを封止する封止体とを備えた半導体装置であ
    って、前記インナーリード部は、前記半導体チップの主
    面上に、当該主面と前記インナーリードとの間に所定の
    隙間を設けて配設され、該インナーリード部の先端部に
    て、前記半導体チップの主面上に接着剤を介在して固着
    されており、前記主面上に配設される部分のインナーリ
    ードの厚さは、当該インナーリードの他の部分の厚さよ
    りも薄くされてなることを特徴とする半導体装置。
  2. 【請求項２】 前記封止体が封止体厚１．０ｍｍ以下の
    薄型であることを特徴とする請求項１に記載の半導体装
    置。
  3. 【請求項３】 前記インナーリード部が部分的に薄くさ
    れたことによって生じる段差状の面が前記半導体チップ
    主面と対面していることを特徴とする請求項１又は請求
    項２に記載の半導体装置。
  4. 【請求項４】 半導体基板主面に回路及び複数の外部端
    子が形成された半導体チップと、第１の領域を有するイ
    ンナーリード部及び第２の領域を有するインナーリード
    部と前記インナーリード部と一体に形成されたアウター
    リード部とを夫々有する複数のリードと、前記外部端子
    とインナーリード部の第１の領域及び第２の領域とを夫
    々電気的に接続するボンディングワイヤと、前記半導体
    チップ、インナーリード部、ボンディングワイヤを封止
    する封止体とを備えた半導体装置であって、前記インナ
    ーリード部の第１の領域及び第２の領域は、前記半導体
    チップの主面上に配設され、前記インナーリード部の第
    １の領域は、当該主面と前記インナーリードとの間に所
    定の隙間を設けて配設され、該主面上に配設される部分
    のインナーリードの厚さは、当該インナーリードの他の
    部分の厚さよりも薄くされ、前記主面上に配置されるイ
    ンナーリードの先端部は前記半導体チップの主面上に絶
    縁フィルムを介在して固着されてなることを特徴とする
    半導体装置。
  5. 【請求項５】 前記半導体チップは、長方形であり、前
    記インナーリード部の第２の領域は、半導体チップの長
    辺と実質的に平行に配設された部分を有し、前記平行に
    配設された部分は、前記外部端子と前記インナーリード
    の先端部の間に配置されることを特徴とする請求項４に
    記載の半導体装置。
  6. 【請求項６】 半導体基板主面に回路及び複数の外部端
    子が形成された半導体チップと、第１の領域を有するイ
    ンナーリード部及び第２の領域を有するインナーリード
    部と前記インナーリード部と一体に形成されたアウター
    リード部とを夫々有する複数のリードと、前記外部端子
    とインナーリード部の第１の領域及び第２の領域とを夫
    々電気的に接続するボンディングワイヤと、前記半導体
    チップ、インナーリード部、ボンディングワイヤを封止
    する封止体とを備えた半導体装置であって、前記インナ
    ーリード部の第１の領域及び第２の領域は、前記半導体
    チップの主面上に配設され、前記インナーリード部の第
    １の領域は、当該主面と前記インナーリードとの間に所
    定の隙間を設けて配設され、該主面上に配設される部分
    のインナーリードの厚さは、当該インナーリードの他の
    部分の厚さよりも薄くされ、その先端部は前記半導体チ
    ップの主面上に固定されていないことを特徴とする半導
    体装置。
  7. 【請求項７】 前記インナーリード部の第１の領域は信
    号リードであり、前記第２の領域は固定電位リードであ
    ることを特徴とする請求項４または６に記載の半導体装
    置。
  8. 【請求項８】 その主面に集積回路と複数の外部端子が
    形成された半導体チップと、各々がインナーリード部と
    前記インナーリード部と一体に形成されたアウターリー
    ド部を有する複数のリードであって、前記インナーリー
    ド部の一部が前記半導体チップの主面上に配置され、か
    つ、前記インナーリード部が対応する前記外部端子に電
    気的に接続された複数のリードと、前記複数のリードの
    インナーリード部と前記半導体チップを封止する樹脂体
    とを有する半導体装置であって、前記インナーリード部
    は、前記半導体チップの主面側の第１表面と、前記第１
    表面と反対側の第２表面を有し、かつ、前記半導体チッ
    プの主面上に位置する第１部分と、前記第１部分と一体
    に形成された第２部分であって、前記半導体チップの主
    面外部に位置する第２部分とを有し、前記インナーリー
    ド部の第１部分は、前記半導体チップの厚さ方向におい
    て、前記第２部分より薄く形成され、前記インナーリー
    ド部の第１部分の第１表面は、前記半導体チップの厚さ
    方向において、前記インナーリード部の第２部分の第１
    表面より、前記半導体チップから離間されていることを
    特徴とする半導体装置。
  9. 【請求項９】 前記インナーリード部の第１部分は、絶
    縁性フィルムを介して前記半導体チップの主面に接着さ
    れていることを特徴とする請求項８に記載の半導体装
    置。
  10. 【請求項１０】 前記インナーリード部の第１部分は、
    接着剤を介して前記半導体チップの主面に接着されてい
    ることを特徴とする請求項８に記載の半導体装置。
  11. 【請求項１１】 前記インナーリード部と対応する前記
    外部端子は、ワイヤで接続されていることを特徴とする
    請求項８に記載の半導体装置。
  12. 【請求項１２】 前記複数のリードは、信号用リードと
    固定電位用リードとを含み、前記固定電位用リードのイ
    ンナーリード部の一部は、前記半導体チップの主面上に
    おいて、前記信号用リードのインナーリード部の先端の
    前記複数の外部端子の間に配置され、前記信号用リード
    のインナーリード部と対応する外部端子を接続するワイ
    ヤは、前記固定電位用リードのインナーリード部の一部
    上を交差するように配置されていることを特徴とする請
    求項１１に記載の半導体装置。
  13. 【請求項１３】 その主面に集積回路と複数の外部端子
    が形成された半導体チップと、各々がインナーリード部
    と前記インナーリード部と一体に形成されたアウターリ
    ード部を有する複数の信号用リードであって、前記イン
    ナーリード部の一部が前記半導体チップの主面上に配置
    され、かつ、前記インナーリード部が対応する前記外部
    端子にワイヤにより電気的に接続された複数の信号リー
    ドと、インナーリード部と前記インナーリード部と一体
    に形成されたアウターリード部を有する固定電位用リー
    ドであって、前記インナーリード部の一部が前記半導体
    チップの主面上に配置され、かつ、前記インナーリード
    部が対応する前記外部端子に電気的に接続された固定電
    位用リードと、前記複数の信号用リードのインナーリー
    ド部、前記固定電位用リードのインナーリード部、前記
    半導体チップを封止する樹脂体とを有する半導体装置で
    あって、 前記信号用リードのインナーリード部は、前記半導体チ
    ップの主面側の第１表面と、前記第１表面と反対側の第
    ２表面を有し、かつ、前記半導体チップの主面上に位置
    する第１部分と、前記第１部分と一体に形成された第２
    部分であって、前記半導体チップの主面外部に位置する
    第２部分とを有し、前記信号用リードのインナーリード
    部の第１部分は、前記半導体チップの厚さ方向におい
    て、前記第２部分より薄く形成され、前記信号用リード
    のインナーリード部の第１部分の第１表面は、前記半導
    体チップの厚さ方向において、前記インナーリード部の
    第２部分の第１表面より、前記半導体チップから離間さ
    れ、 前記固定電位用リードのインナーリード部の一部は、前
    記半導体チップの主面上において、前記信号用リードの
    インナーリード部の先端と前記複数の外部端子の間に配
    置され、 前記固定電位用リードのインナーリード部の一部は、前
    記半導体チップの厚さ方向において、前記信号用リード
    のインナーリード部の先端より低い位置に配置されてい
    ることを特徴とする半導体装置。
  14. 【請求項１４】 前記固定電位用リードのインナーリー
    ド部の一部は、接着剤を介して前記半導体チップの主面
    に接着され、前記信号用リードのインナーリード部の先
    端は、前記半導体チップの主面から離間されていること
    を特徴とする請求項１３に記載の半導体装置。
  15. 【請求項１５】 前記信号用リードのインナーリード部
    の先端は、絶縁性フィルムを介して前記半導体チップの
    主面に接着されていることを特徴とする請求項１３に記
    載の半導体装置。
  16. 【請求項１６】 前記信号用リードのインナーリード部
    と対応する外部端子を接続するワイヤは、前記固定電位
    用リードのインナーリード部の一部上を交差するように
    配置されていることを特徴とする請求項１３に記載の半
    導体装置。
  17. 【請求項１７】 その主面に集積回路と複数の外部端子
    が形成された半導体チップと、各々がインナーリード部
    と前記インナーリード部と一体に形成されたアウターリ
    ード部を有する複数の信号用リードであって、前記イン
    ナーリード部の一部が前記半導体チップの主面上に配置
    され、かつ、前記インナーリード部が対応する前記外部
    端子にワイヤにより電気的に接続された複数の信号リー
    ドと、インナーリード部と前記インナーリード部と一体
    に形成されたアウターリード部を有する固定電位用リー
    ドであって、前記インナーリード部の一部が前記半導体
    チップの主面上に配置され、かつ、前記インナーリード
    部が対応する前記外部端子に電気的に接続された固定電
    位用リードと、前記複数の信号用リードのインナーリー
    ド部、前記固定電位用リードのインナーリード部、前記
    半導体チップを封止する樹脂体とを有する半導体装置で
    あって、 前記信号用リードのインナーリード部は、前記半導体チ
    ップの主面側の第１表面と、前記第１表面と反対側の第
    ２表面を有し、かつ、前記半導体チップの主面上に位置
    する第１部分と、前記第１部分と一体に形成された第２
    部分であって、前記半導体チップの主面外部に位置する
    第２部分とを有し、 前記信号用リードのインナーリード部の第１部分は、前
    記半導体チップの厚さ方向において、前記第２部分より
    薄く形成され、 前記信号用リードのインナーリード部の第１部分は、前
    記ワイヤが接続される先端部を有し、 前記先端部以外の前記信号用リードのインナーリード部
    の第１部分の第１表面は、前記半導体チップの厚さ方向
    において、前記インナーリード部の第２部分の第１表面
    より、前記半導体チップから離間され、 前記信号用リードのインナーリード部の第１部分の先端
    部は、前記半導体チップの厚さ方向において、前記先端
    部以外の前記信号用リードのインナーリード部の第１部
    分より低い位置に配置され、 前記固定電位用リードのインナーリード部の一部は、前
    記半導体チップの主面上において、前記信号用リードの
    インナーリード部の第１部分の先端部と前記複数の外部
    端子の間に配置され、 前記固定電位用リードのインナーリード部の一部は、前
    記半導体チップの厚さ方向において、前記先端部以外の
    前記信号用リードのインナーリード部の第１部分より低
    い位置に配置されていることを特徴とする半導体装置。
  18. 【請求項１８】 前記固定電位用リードのインナーリー
    ド部の一部及び前記信号用リードのインナーリード部の
    先端部は、接着剤を介して前記半導体チップの主面に各
    々接着されていることを特徴とする請求項１７に記載の
    半導体装置。
  19. 【請求項１９】 前記信号リードのインナーリード部と
    対応する外部端子を接続するワイヤは、前記固定電位用
    リードのインナーリード部の一部上を交差するように配
    置されていることを特徴とする請求項１７に記載の半導
    体装置。
JP10046487A 1997-08-25 1998-02-27 半導体装置 Expired - Fee Related JP2891692B1 (ja)

Priority Applications (10)

Application Number Priority Date Filing Date Title
JP10046487A JP2891692B1 (ja) 1997-08-25 1998-02-27 半導体装置
TW087112067A TW469546B (en) 1997-08-25 1998-07-23 A TLOC (thin lead on chip) semiconductor device
KR10-1998-0032669A KR100514023B1 (ko) 1997-08-25 1998-08-12 반도체장치
CNB981186572A CN1167127C (zh) 1997-08-25 1998-08-24 半导体器件
MYPI98003852A MY118513A (en) 1997-08-25 1998-08-24 Semiconductor device
US09/139,563 US6153922A (en) 1997-08-25 1998-08-25 Semiconductor device
SG200201113A SG106065A1 (en) 1997-08-25 1998-08-25 Semiconductor device
SG1998003293A SG68073A1 (en) 1997-08-25 1998-08-25 Semiconductor device
US09/563,756 US6297545B1 (en) 1997-08-25 2000-05-01 Semiconductor device
US09/761,572 US6285074B2 (en) 1997-08-25 2001-01-18 Semiconductor device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP9-227995 1997-08-25
JP22799597 1997-08-25
JP10046487A JP2891692B1 (ja) 1997-08-25 1998-02-27 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP10047181A Division JPH11135707A (ja) 1997-08-25 1998-02-27 半導体記憶装置のモジュール及び電子装置

Publications (2)

Publication Number Publication Date
JP2891692B1 true JP2891692B1 (ja) 1999-05-17
JPH11135706A JPH11135706A (ja) 1999-05-21

Family

ID=26386583

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10046487A Expired - Fee Related JP2891692B1 (ja) 1997-08-25 1998-02-27 半導体装置

Country Status (7)

Country Link
US (3) US6153922A (ja)
JP (1) JP2891692B1 (ja)
KR (1) KR100514023B1 (ja)
CN (1) CN1167127C (ja)
MY (1) MY118513A (ja)
SG (2) SG106065A1 (ja)
TW (1) TW469546B (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3768744B2 (ja) * 1999-09-22 2006-04-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法
KR100566781B1 (ko) * 1999-11-10 2006-04-03 삼성전자주식회사 리드 온 칩 타입 반도체 패키지
JP3403699B2 (ja) * 2000-05-31 2003-05-06 宮崎沖電気株式会社 半導体装置および半導体装置の製造方法
US7199477B1 (en) * 2000-09-29 2007-04-03 Altera Corporation Multi-tiered lead package for an integrated circuit
JP3839267B2 (ja) * 2001-03-08 2006-11-01 株式会社ルネサステクノロジ 半導体装置及びそれを用いた通信端末装置
DE10158770B4 (de) * 2001-11-29 2006-08-03 Infineon Technologies Ag Leiterrahmen und Bauelement mit einem Leiterrahmen
US6621150B1 (en) * 2002-07-10 2003-09-16 Siliconware Precision Industries Co., Ltd. Lead frame adaptable to the trend of IC packaging
JP4387654B2 (ja) * 2002-10-10 2009-12-16 パナソニック株式会社 半導体装置およびその製造方法
KR101036987B1 (ko) * 2003-08-29 2011-05-25 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치의 제조 방법
KR100635386B1 (ko) * 2004-11-12 2006-10-18 삼성전자주식회사 고속 신호 처리가 가능한 반도체 칩 패키지
KR100639948B1 (ko) * 2005-08-22 2006-11-01 삼성전자주식회사 이원 리드 배치 형태를 가지는 리드프레임 패키지
CN100421237C (zh) * 2005-08-08 2008-09-24 南茂科技股份有限公司 不对称铸模的芯片封装体
US7990727B1 (en) * 2006-04-03 2011-08-02 Aprolase Development Co., Llc Ball grid array stack
TWI301316B (en) * 2006-07-05 2008-09-21 Chipmos Technologies Inc Chip package and manufacturing method threrof
TWI438953B (zh) 2008-01-30 2014-05-21 Osram Opto Semiconductors Gmbh 電子組件之製造方法及電子組件
US8067307B2 (en) * 2008-02-26 2011-11-29 Stats Chippac Ltd. Integrated circuit package system for stackable devices
JP2009289969A (ja) * 2008-05-29 2009-12-10 Nec Electronics Corp リードフレーム
DE102008048259A1 (de) * 2008-09-22 2010-04-08 Osram Opto Semiconductors Gmbh Gehäuse für ein optoelektronisches Bauteil
JP2013149779A (ja) * 2012-01-19 2013-08-01 Semiconductor Components Industries Llc 半導体装置
US20140374892A1 (en) * 2013-06-24 2014-12-25 Yit Meng LEE Lead frame and semiconductor device using same
ITTO20150230A1 (it) * 2015-04-24 2016-10-24 St Microelectronics Srl Procedimento per produrre componenti elettronici, componente e prodotto informatico corrispondenti
JP7241763B2 (ja) * 2018-09-06 2023-03-17 三菱電機株式会社 パワー半導体装置およびその製造方法、ならびに電力変換装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2702219B2 (ja) * 1989-03-20 1998-01-21 株式会社日立製作所 半導体装置及びその製造方法
US5068712A (en) * 1988-09-20 1991-11-26 Hitachi, Ltd. Semiconductor device
JPH04120765A (ja) * 1990-09-12 1992-04-21 Seiko Epson Corp 半導体装置とその製造方法
JP3398198B2 (ja) 1993-11-24 2003-04-21 新光電気工業株式会社 リードフレーム及びその製造方法
US5532189A (en) * 1994-06-02 1996-07-02 International Business Machines Corporation Method of making semiconductor package
US5559366A (en) * 1994-08-04 1996-09-24 Micron Technology, Inc. Lead finger tread for a semiconductor lead package system
JP3499655B2 (ja) * 1994-08-16 2004-02-23 富士通株式会社 半導体装置
US5834831A (en) * 1994-08-16 1998-11-10 Fujitsu Limited Semiconductor device with improved heat dissipation efficiency
US5545921A (en) * 1994-11-04 1996-08-13 International Business Machines, Corporation Personalized area leadframe coining or half etching for reduced mechanical stress at device edge
JPH08162594A (ja) * 1994-12-02 1996-06-21 Hitachi Cable Ltd 複合リードフレーム及び半導体パッケージ
JPH08213529A (ja) 1995-02-01 1996-08-20 Dainippon Printing Co Ltd 樹脂封止型半導体装置
US5796158A (en) * 1995-07-31 1998-08-18 Micron Technology, Inc. Lead frame coining for semiconductor devices
KR19980026609A (ko) 1996-10-10 1998-07-15 김광호 리드 온 칩용 리드 프레임 및 그를 이용한 반도체 칩 패키지
JPH10214933A (ja) * 1997-01-29 1998-08-11 Toshiba Corp 半導体装置とその製造方法
US6271582B1 (en) * 1997-04-07 2001-08-07 Micron Technology, Inc. Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die
JPH11251506A (ja) * 1998-02-27 1999-09-17 Hitachi Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN1213855A (zh) 1999-04-14
MY118513A (en) 2004-11-30
US6297545B1 (en) 2001-10-02
JPH11135706A (ja) 1999-05-21
SG68073A1 (en) 1999-10-19
KR19990023533A (ko) 1999-03-25
CN1167127C (zh) 2004-09-15
KR100514023B1 (ko) 2005-11-25
US20010001504A1 (en) 2001-05-24
US6285074B2 (en) 2001-09-04
US6153922A (en) 2000-11-28
TW469546B (en) 2001-12-21
SG106065A1 (en) 2004-09-30

Similar Documents

Publication Publication Date Title
JP2891692B1 (ja) 半導体装置
US5714405A (en) Semiconductor device
US5418189A (en) Integrated circuit device and method to prevent cracking during surface mount
KR950005446B1 (ko) 수지봉지형 반도체장치
US6762079B2 (en) Methods for fabricating dual loc semiconductor die assembly employing floating lead finger structure
JP4195804B2 (ja) デュアルダイパッケージ
US7557454B2 (en) Assemblies with bond pads of two or more semiconductor devices electrically connected to the same surface of a plurality of leads
KR20010067207A (ko) 반도체 장치 및 그 제조 방법
JPH0864725A (ja) 樹脂封止型半導体装置およびその製造方法
JP3638750B2 (ja) 半導体装置
JP3869562B2 (ja) 半導体装置の製造方法
JP2983620B2 (ja) 半導体装置及びその製造方法
JP3378809B2 (ja) 半導体装置
US20020030251A1 (en) Resin-encapsulated semiconductor device
US20020153600A1 (en) Double sided chip package
JPH08130283A (ja) 半導体装置
JPH11135707A (ja) 半導体記憶装置のモジュール及び電子装置
JP2971594B2 (ja) 半導体集積回路装置
JPH0529528A (ja) 半導体集積回路装置およびそれに用いるリードフレーム
JP3013810B2 (ja) 半導体装置の製造方法
JP3250992B2 (ja) 積層チップパッケージ
JP2001332684A (ja) 樹脂封止型半導体装置及びその製造方法
KR950014116B1 (ko) 반도체 장치 및 그 제조방법
JP2629461B2 (ja) 樹脂封止形半導体装置
JP2563507Y2 (ja) 半導体装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990209

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080226

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090226

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090226

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100226

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110226

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110226

Year of fee payment: 12

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110226

Year of fee payment: 12

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110226

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120226

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130226

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140226

Year of fee payment: 15

LAPS Cancellation because of no payment of annual fees