DE69125794T2 - Verfahren zum gleichzeitigen Herstellen eines Feldeffekttransistors mit isoliertem Gate und eines Bipolartransistors - Google Patents

Verfahren zum gleichzeitigen Herstellen eines Feldeffekttransistors mit isoliertem Gate und eines Bipolartransistors

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Description

    TECHNISCHES GEBIET DER ERFINDUNG
  • Diese Erfindung betrifft allgemein integrierte Schaltungen und insbesondere ein Verfahren zum gleichzeitigen Herstellen eines Feldeffekttransistors mit isolierter Gateelektrode mit reduzierter Gateisolator-Beanspruchung sowie eines bipolaren Transistors.
    • HINTERGRUND DER ERFINDUNG
  • Ohne den Schutzumfang der Erfindung einzuschränken, wird ihr Hintergrund im Zusammenhang mit stark beanspruchenden elektrischen oder elektronischen Systemen, wie elektrischen Systemen für Kraftfahrzeuge, als Beispiel beschrieben.
  • Bisher traten auf diesem Gebiet Schwierigkeiten beim Entwurf von Feldeffekttransistoren auf, die den hohen Stromdichten und hohen Überspannungen (oft bis zu 60 Volt) standhalten konnten, denen diese Transistoren manchmal ausgesetzt waren, wenn sie mit Leistungssystemen von Kraftfahrzeugen oder ähnlichem verbunden waren. Diese Spannungen sind häufig hoch genug, um zwischen dem leitenden Gate und der Epitaxieschicht auf der Drainseite des Feldeffekttransistors einen Gateoxid- Durchbruch zu verursachen.
  • Es sind daher gegenwärtig Verbesserungen zur Lösung des Problems des Gateoxid-Durchbruchs infolge hoher elektrischer Felder wünschenswert.
  • In EP-A-0 111 347 ist ein MIS-Halbleiter-Bauelement beschrieben, bei dem durch Verwendung von hochohmigem polykristallinem Silicium erreicht werden kann, daß in dem Polysiliciumaterial eine Verarmungsschicht gebildet wird, die eine elektrische Entkopplung zwischen dem Polysilicium (dem Gate) und dem darunterliegenden Halbleiterkörper bewirkt.
  • In "Patent Abstracts of Japan", Band 14, Nr. 312 und in JP-A-2 102 578 ist ein Feldeffekttransistor mit isolierter Gatelektrode beschrieben, bei dem die Gatekapazität durch ein Verfahren verringert ist, bei dem eine Störstoffschicht, deren Leitungstyp derjenigen der Gateelektrode entgegengesetzt ist, im Zentrum des Gateelektrodenabschnitts gebildet und potentialfrei gemacht wird.
  • In "Patent Abstracts of Japan", Band 101 Nr. 113 und in JP-A-60 247 973 ist ein Prozeß beschrieben, dessen Zweck darin besteht, den Relaxationseffekt eines elektrischen Felds in einer Drainzone zu verbessern. Dies wird durch einen Prozeß erreicht, bei dem ein Teil eines Gate-Oxidfilms mit einer nicht oxidierbaren Maske beschichtet und oxidiert wird, um einen Teil des Gate-Oxidfilms zu verdicken.
  • In "Patent Abstracts of Japan", Band 13, Nr. 254 und in JP-A-1 053 574 ist ein Halbleiter-Bauelement beschrieben, bei dem eine hohe Durchbruchfestigkeit durch ein Verfahren aufrechterhalten werden soll, bei dem eine erste diffundierte Schicht mit einer hohen Störstoffkonzentration so bereitgestellt wird, daß sie sich von einer ersten Source- oder Drainzone auf der Seite, auf der ein zweiter Gate-Oxidfilm gebildet wird, in den Bereich unter dem zweiten Gate-Oxidfilm erstreckt, und eine zweite diffundierte Schicht mit einer geringen Störstoffkonzentration so bereitgestellt wird, daß sie die erste diffundierte Schicht bedeckt, und eine zweite Source- oder Drainzone aus der ersten und der zweiten diffundierten Schicht zusammengesetzt wird.
  • In CA-A-1 186 072 ist ein Hochspannungs-Metalloxid- Halbleitertransistor beschrieben, bei dem die Gateelektrode die Leitung in der Kanalzone steuert und zusammen mit einer Oxidschicht mit einer abgestuften Dicke Feldverteilungsfunk tionen ausführt. Die Gateelektrode bewirkt durch die Oxiddicke ein gesteuertes Entleeren der Driftzone, wodurch die Zustände eines hohen elektrischen Feldes gemildert werden, die einen Oberflächen-Übergangs-Lawinendurchbruch bewirken würden.
  • In US-A-4 935 802 ist ein EPROM-IC mit Zonen verringerter Störstoffanteile mit einer reduzierten Gatelänge beschrieben; auf demselben Substrat wie der EPROM ist ein vom EPROM verschiedener Transistorabschnitt gebildet, der zwischen der Sourcezone und der Drainzone eine Struktur zum Abschwächen des elektrischen Feldes aufweist, wodurch das Auftreten eines durch heiße Elektronen bewirkten Durchbruchs im Kanal verhindert wird.
  • In EP-A-0 069 429 ist ein Feldeffekttransistor mit isolierter Gateelektrode beschrieben, der eine an die Drainzone angrenzende Oberflächenzone aufweist, wobei die Oberflächenzone den gleichen Leitungstyp wie die Drainzone hat, jedoch eine geringere Dotierung aufweist. Oberhalb der Oberflächenzone ist eine Feldplatte vorgesehen, die vorzugsweise mit der Sourceelektrode oder der Gateelektrode verbunden ist und durch eine isolierende Schicht mit einer in Richtung der Drainzone anwachsenden Dicke gegenüber der Halbleiteroberfläche getrennt ist. Hierdurch wird die Oberflächenzone zunehmend abgeschnürt, und es sind höhere Drainspannungen möglich.
  • In "L'Onde Electrique", Nov. 1987, Band 67, Nr. 6, 5. 58 bis 68, herausgegeben von Pierre Rossel, sind MOS-Technologien für intelligente Leistungs- und Hochspannungsschaltungen offenbart. Es ist darin gezeigt, daß es in durch vertikale P- Wannen isolierten (N-)-Wannen möglich ist, analoge bipolare NPN- und PNP-Transistoren mit hoher Leistungsfähigkeit und geringer Spannung, eine gegenüber dem Latch-up-Effekt widerstandsfähige CMOS-Schaltung mit hoher Leistungsfähigkeit und Hochspannungs-LDMOS-Transistoren zu integrieren.
  • Das erfindungsgemäße Verfahren ist in Anspruch 1 definiert. Eine weitere Ausführungsform ist in Anspruch 2 definiert.
    • KURZBESCHREIBUNG DER ZEICHNUNG
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgende Beschreibung Bezug genommen, die zusammen mit der begleitenden Zeichnung gelesen werden sollte:
  • FIGUR 1 ist ein schematisches Diagramm zur Darstellung eines Kraftfahrzeugs mit mehreren gemäß dem hier beschriebenen Verfahren hergestellten Mikrosteuereinheiten zur Verwendung beim Steuern einer Kraftfahrzeugzündung, beim Betreiben von Meßgeräten aus der Meßgeräteausrüstung und bei der Ausführung anderer Funktionen;
  • FIGUR 2 ist ein vereinfachtes Diagramm eines Schaltplans zur Darstellung des Anschlusses einer Mikrosteuereinheit an verschiedene Meßgeräte und andere peripher angesteuerte Bauteile;
  • FIGUR 3 ist ein gegenständliches Chip-Layout einer gemäß dem hier beschriebenen Verfahren hergestellten Mikrosteuereinheit;
  • FIGUR 3a ist ein schematischer Blockschaltplan des in FIGUR 3 dargestellten Chips, wobei der Aufbau des Systems dargestellt ist;
  • FIGUR 4 ist ein schematisches Funktionsblockdiagramm einer in die in FIGUR 3 dargestellte Mikrosteuereinheit eingebauten EEPROM-Speichermatrix;
  • FIGUR 5 ist ein allgemeines Verfahrens-Flußdiagramm, das einem in den FIGUREN 6a - 6g ausführlicher dargestellten Mikrosteuerchip-Herstellungsverfahren zugeordnet ist;
  • die FIGUREN 6a - 6g sind stark vergrößerte schematische Schnittansichten verschiedener Teile eines Mikrosteuerchips zur Darstellung aufeinanderfolgender Phasen der gleichzeitigen Herstellung mehrerer verschiedener Halbleiter-Bauelemente, wobei die Bauelemente nur zur Darstellung der Auswirkungen des integrierten Verfahrens auf die Bauelemente dichtbenachbart zueinander dargestellt sind;
  • FIGUR 6g-1 ist eine detailliertere schematische Schnittansicht eines in FIGUR 6a - h dargestellten vertikalen DMOS-Transistors;
  • FIGUR 6h-l ist eine Draufsicht des in FIGUR 6g-1 dargestellten vertikalen DMOS-Transistors;
  • wobei FIGUR 6g-1 in etwa entlang einer Linie g-1-g-1 aus FIGUR 6h-1 dargestellt ist;
  • die FIGUREN 7a - 7b und 7d - 7g sind stark vergrößerte schematische Schnittansichten von Schritten der Herstellung eines mit einem Back-Gate versehenen p-Kanal-Niederspannungs- Feldeffekttransistors, wobei das hier beschriebene integrierte Verfahren verwendet wird;
  • FIGUR 7h ist eine schematische Draufsicht des in FIGUR 7g dargestellten Transistors, wobei FIGUR 7g in etwa entlang einer Linie 7g-7g aus FIGUR 7h dargestellt ist;
  • die FIGUREN 8b - 8g sind stark vergrößerte schematische Schnittansichten aufeinanderfolgender Phasen der Herstellung eines mit einem Back-Gate versehenen Niederspannungs-n- Kanal-Feldeffekttransistors gemäß dem hier beschriebenen integrierten Verfahren;
  • FIGUR 8h ist eine schematische Draufsicht des in FIGUR 8g dargestellten Transistors, wobei FIGUR 8g in etwa entlang einer Linie 8g-8g aus FIGUR 8h dargestellt ist;
  • die FIGUREN 9a - 9b und 9d - 9g sind stark vergrößerte schematische Schnittansichten aufeinanderfolgender Phasen der Herstellung eines mit einem Back-Gate versehenen Hochspannungs-p-Kanal-Feldeffekttransistors gemäß dem hier beschriebenen integrierten Verfahren;
  • FIGUR 9h ist eine schematische Draufsicht des in FIGUR 9g dargestellten Transistors, wobei FIGUR 9g in etwa entlang einer Linie 9g-9g aus FIGUR 9h dargestellt ist;
  • die FIGUREN 10b - 10g sind stark vergrößerte schematische Schnittansichten aufeinanderfolgender Phasen der Herstellung eines mit einem Back-Gate versehenen Hochspannungs-n- Kanal-Feldeffekttransistors gemäß dem hier beschriebenen integrierten Verfahren;
  • FIGUR 10h ist eine schematische Draufsicht des in FIGUR 10g dargestellten Transistors, wobei FIGUR 10g in etwa entlang einer Linie 10g-10g aus FIGUR 10h dargestellt ist;
  • die FIGUREN 11a - 11g sind stark vergrößerte schematische Schnittansichten aufeinanderfolgender Phasen der Herstellung eines gemäß dem hier beschriebenen integrierten Verfahren hergestellten seitlich diffundierten MOS-n-Kanal-Transistors (LDMOS-n-Kanal-Transistors);
  • FIGUR 11h ist eine schematische Draufsicht des in FIGUR 11g dargestellten LDMOS-Transistors, wobei FIGUR 11g in etwa entlang einer Linie 11g-11g aus FIGUR 11h dargestellt ist;
  • die FIGUREN 12a - 12b, 12d und 12f - 12g sind stark vergrößerte schematische Schnittansichten aufeinanderfolgender Phasen der Herstellung eines vertikalen bipolaren npn-Transistors gemäß dem hier beschriebenen integrierten Verfahren;
  • FIGUR 12h ist eine schematische Draufsicht des in FIGUR 12g dargestellten vertikalen bipolaren npn-Transistors, wobei FIGUR 12g in etwa entlang einer Linie 12g-12g aus FIGUR 12h dargestellt ist;
  • die FIGUREN 13a und 13c - g sind stark vergrößerte schematische Schnittansichten aufeinanderfolgender Phasen der Herstellung eines mit einem Back-Gate versehenen n-Kanal- Feldeffekttransistors mit erweiterter Drainzone und reduzierter Gateoxid-Beanspruchung;
  • FIGUR 13h ist eine schematische Draufsicht des in FIGUR 13g dargestellten Transistors, wobei FIGUR 13g in etwa entlang einer Linie 13g-13g aus FIGUR 13h dargestellt ist;
  • FIGUR 14g ist eine stark vergrößerte schematische Schnittansicht eines gemäß dem hier beschriebenen integrierten Verfahren hergestellten mit einem Back-Gate versehenen n- Kanal-Feldeffekttransistors mit erweiterter Drainzone und reduzierter Gateoxid-Beanspruchung;
  • FIGUR 14h ist eine schematische Draufsicht des in FIGUR 14g dargestellten Feldeffekttransistors, wobei FIGUR 14g in etwa entlang einer Linie 14g-14g aus FIGUR 14h dargestellt ist;
  • FIGUR 15g ist eine stark vergrößerte schematische Schnittansicht eines gemäß dem hier beschriebenen integrierten Verfahren hergestellten mit einem Back-Gate versehenen p- Kanal-Feldeffekttransistors mit erweiterter Drainzone und reduzierter Gateoxid-Beanspruchung;
  • FIGUR 15h ist eine schematische Draufsicht des in FIGUR 15g dargestellten Feldeffekttransistors, wobei der in FIGUR 15g dargestellte Schnitt in etwa entlang einer Linie 15g-15g aus FIGUR 15h verläuft;
  • FIGUR 15g ist eine stark vergrößerte schematische Schnittansicht eines gemäß dem hier beschriebenen integrierten Verfahren hergestellten mit einem Back-Gate versehenen vertikalen n-Kanal-Feldeffekttransistors;
  • FIGUR 16h ist eine schematische Draufsicht des in FIGUR 16g dargestellten vertikalen Feldeffekttransistors, wobei die in FIGUR 16g dargestellte Schnittansicht in etwa entlang einer Linie 16g-16g aus FIGUR 16h verläuft;
  • FIGUR 17 ist ein schematischer Schaltplan einer gemäß einem "Stapel-Ätz"-Verfahren hergestellten Doppelebenen-Polysilicium-EEPROM-Zelle;
  • FIGUR 18 ist ein schematischer Schaltplan einer gemäß einem Verfahren eines "stapelfreien Ätzens" hergestellten Doppelebenen-Polysilicium-EEPROM-Zelle;
  • FIGUR 19 ist eine stark vergrößerte schematische Draufsicht einer dem in FIGUR 17 dargestellten Schaltplan entsprechenden und gemäß einem "Stapel-Ätz"-Verfahren hergestellten Doppelebenen-EEPROM-Zelle;
  • FIGUR 19g ist eine Ansicht eines in etwa entlang einer Linie 19g-19g aus FIGUR 19 verlaufenden Längsschnitts zur Darstellung möglicher Fehler bei der Herstellung einer "Stapel-Ätz "-Doppelebenen-Polysilicium-EEPROM-Zelle;
  • FIGUR 20 ist eine stark vergrößerte schematische Draufsicht einer dem in FIGUR 18 dargestellten Schaltplan entsprechenden und gemäß einem Verfahren eines "stapelfreien Ätzens" hergestellten Doppelebenen-Polysilicium-EEPROM-Zelle;
  • FIGUR 20g ist eine stark vergrößerte schematische Schnittansicht der in FIGUR 20 dargestellten "stapelfrei geätzten" Zelle, wobei FIGUR 20g im wesentlichen entlang einer Linie 20g-20g aus FIGUR 20 dargestellt ist;
  • die FIGUREN 21a - b, 21d und 21f - g sind stark vergrößerte schematische Schnittansichten aufeinanderfolgender Phasen der Herstellung eines vertikalen bipolaren npn-Transistors mit vergrabenem Kollektor gemäß dem hier beschriebenen integrierten Verfahren;
  • FIGUR 21h ist eine schematische Draufsicht des in FIGUR 21g dargestellten vertikalen npn-Transistors mit vergrabenem Kollektor, wobei FIGUR 21g im wesentlichen entlang einer Linie 21g-21g aus FIGUR 21h dargestellt ist;
  • FIGUR 22 ist eine stark vergrößerte schematische Schnittansicht eines gemäß dem hier beschriebenen integrierten Verfahren hergestellten vertikalen DMOS-Transistors, wobei die Verwendung von Grabenanschlüssen an eine vergrabene Schicht dargestellt ist;
  • FIGUR 23 ist eine stark vergrößerte schematische Schnittansicht eines zu Isolationszwecken verwendeten Polysilicium-Feldgrabens;
  • FIGUR 24 ist eine stark vergrößerte schematische Schnittansicht eines anderen zur Isolation von Bauelementen verwendeten Polysilicium-Feldgrabens;
  • die FIGUREN 25a - 25g sind stark vergrößerte schematische Schnittansichten aufeinanderfolgender Phasen der Herstellung von tankisolierten Feldeffekttransistoren und lateralen und vertikalen DMOS-Leistungstransistoren mit einer frühen Source/Drain-Verarbeitung;
  • FIGUR 26 ist ein schematischer Schaltplan einer elektrisch löschbaren, elektrisch programmierbaren Einzelebenen-Polysilicium-Festspeicherzelle;
  • FIGUR 27a ist eine stark vergrößerte schematische Draufsicht einer bevorzugten Bauform der Speicherzelle aus FIGUR 26;
  • FIGUR 27b ist eine Ansicht eines in etwa entlang einer Linie b-b aus FIGUR 27a verlaufenden Längsschnitts;
  • FIGUR 27c ist eine Ansicht eines in etwa entlang einer Linie c-c aus FIGUR 27a verlaufenden Längsschnitts;
  • FIGUR 28 ist eine Draufsicht einer alternativen Bauform der Speicherzelle aus FIGUR 26; und
  • FIGUR 29 ist eine Draufsicht eines kleinen Abschnitts einer Matrix von Speicherzellen, die der in den FIGUREN 27a-c dargestellten Zelle ähneln.
    • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Die bevorzugten Ausführungsformen des Verfahrens gemäß der vorliegenden Erfindung sowie ihre Vorteile werden am besten Bezug nehmend auf die FIGUREN 1 bis 29 der Zeichnung verstanden, wobei gleiche Bezugszahlen für gleiche und entsprechende Teile der verschiedenen Zeichnungsbestandteile verwendet werden.
  • FIGUR 1 ist eine perspektivische Darstellung eines Kraftfahrzeugs 10, in dem eine oder mehrere gemäß dem hier beschriebenen integrierten Verfahren hergestellte Mikrosteuereinheiten verwendet werden können. Mikrosteuereinheiten können beispielsweise im Heizungs-, Lüftungs- und Klimasystem (HVAC- System) 12 verwendet werden, um relative Werte der Luftströmung zu steuern, und zu steuern, ob das Klimasystem eingeschaltet werden sollte. Mikrosteuereinheiten können auch in der Meßgeräteausrüstung 14 des Kraftfahrzeugs verwendet werden, wo sie analoge Meßgeräte, Videofrequenzanzeigen, Flüssigkristallanzeigen und Blickfeldanzeigen ansteuern können. Mikrosteuereinheiten können im Fahrgestell 16 verwendet werden, um beispielsweise ein Antiblockier-Bremssystem, ein Selbstsperrdifferenzial, eine differenzielle Servolenkung und eine Kraftstoffpumpe zu steuern. In der Antriebsgruppe 18 können Mikrosteuereinheiten verwendet werden, um die Zündung, die Kraftstoffeinspritzung, die Zahnradantriebs- und die Ganganordnung des Getriebes sowie einen Fahrtregelungscomputer zu steuern. Mikrosteuereinheiten können auch verwendet werden, um die Arbeitsweise einiger beliebter Kraftfahrzeug- Zusatzausstattungen 20, wie elektrisch betriebene Sitze, Fenster und Verriegelungen, Sicherungssysteme, Sicherheitsmerkmale, wie Airbags und Sicherheitsgurt-Meßfühler, und eine multiplexierte Verdrahtung zur Bedienung einiger oder aller von diesen zu steuern.
  • FIGUR 2 ist eine schematische Darstellung eines Mikrosteuerchips 22, der als ein Meßgeräteausrüstungs-Treiber zum Ansteuern einer Gruppe 24 analoger Meßgeräte und Flüssigkristall-Kilometeranzeigen 26 verwendet wird.
  • Eine 12-Volt-Autobatterie 28 ist an einen Spannungsregler und eine Stromversorgung 29 angeschlossen, die sich auf dem Chip 22 befinden. Infolge der Anordnung des Spannungsreglers auf dem Chip müssen sich gewisse Arten von Hochspannungs-Leistungstransistoren auf diesem Chip befinden, die Überspannungen widerstehen können, die bei elektrischen Systemen von Kraftfahrzeugen bis zu 60 Volt erreichen können. Bei diesen Leistungstransistoren ergeben sich deshalb andere Verarbeitungsanforderungen als bei mit geringeren Spannungen arbeitenden Logiktransistoren. Infolge der verschiedenen Verarbeitungsanforderungen bei diesen Leistungstransistoren war es traditionell erforderlich, sie in einer getrennten integrierten Schaltung anzuordnen. Das hier beschriebene integrierte Verfahren ermöglicht es jedoch, die Leistungstransistoren, die beispielsweise im Spannungsregler 29 und den anderen Hochspannungs- oder Hochleistungs-Bauteilen auf dem Chip 22 enthalten sind, zusammen mit den übrigen Bauelementen auf dem Chip 22 in einem einzigen Verfahren herzustellen. Der Spannungsregler 29 liefert dem übrigen Teil des Chips 22 eine Vielzahl von Spannungen, einschließlich achtzehn Volt, fünf Volt und null Volt.
  • Verschiedene Meßfühler 30, 32, 34 und 36 liefern Daten zum Chip 22, um die verschiedenen Anzeigen zu aktualisieren. Die Meßfühler 30 - 34 sind an einen Analog-Digital-Umsetzerblock 38 angeschlossen. Die Meßfühler 30 - 34 können beispielsweise analoge Signale hinsichtlich des Öldrucks, des Treibstoffpegels, der Temperatur des Motors und der Spannung der Drehstromlichtmaschine aussenden. Während nur drei solche Meßfühler 30 - 34 dargestellt sind, könnten auch mehrere andere Meßfühler an den Chip 22 angeschlossen sein, um verschiedene Funktionen des Motors, wie die Motorgeschwindigkeit und ähnliches, zu messen.
  • Ein Meßfühler 36 zählt die Radumdrehungen und überträgt ein Impulssignal entsprechend der Anzahl dieser Umdrehungen zu einem auf dem Chip 22 befindlichen Impulsempfänger 40. Der Chip 22 enthält auch eine LCD-Treiberschaltung 42 zum Ansteuern der Flüssigkristallanzeigen 26 des Kilometerzählers und des Tageskilometerzählers. Auf dem Chip 22 befinden sich verschiedene Zeitgeber 44, einschließlich eines "Überwachungszeitgebers" zum automatischen Rücksetzen des aktuell ablaufenden Programms in einen Anfangszustand in Abhängigkeit von intern oder extern erzeugten Software-Fehlern. Der Zeitgeberblock 44 enthält auch Taktgeneratoren (s. FIGUREN 3 und 3a) zum Liefern synchroner Signale für den übrigen Teil des Chips 22.
  • Der Mikrosteuerchip 22 enthält weiterhin eine CPU 46 zur Ausführung von Programmbefehlen, die vorzugsweise eine Verarbeitungsbreite von 16 Bit aufweist, einen Programmspeicher 48 zum Speichern dieser Befehle, einen Direktzugriffsspeicher 50 sowie einen elektrisch löschbaren und programmierbaren Festspeicher 52. Die CPU 46 enthält eine Steuereinheit. Die Ergebnisse der von der CPU 46 ausgeführten Befehle können im RAM 50 gespeichert werden. Der EEPROM-Block 52 kann beispielsweise als Programmspeicher für das auf der CPU 46 ablaufende Programm, als Datenspeicher oder für vom Benutzer gelieferte Konstanten, die die Arbeitsweise des Chips 22 oder des Kraftfahrzeugs 10 betreffen, verwendet werden.
  • Ein anderer wesentlicher Block des Mikrosteuerchips 22 ist der Meßgerätetreiberblock 54, der verwendet wird, um den Block 24 der analogen Meßgeräteausrüstung anzusteuern. Der Meßgerätetreiberblock 54 enthält mehrere analoge lineare Leistungsmodule, die Ausgangsleistungstransistoren erfordern.
  • Der Meßgerätetreiberblock 54 enthält weiterhin HSD-, LSD- und H-Brücken-Schaltungen.
  • FIGUR 2 ist ein allgemeines Funktionsblockdiagramm des Mikrosteuerchips 22. Ein tatsächliches reales Layout des Mikrosteuerchips 22 ist in FIGUR 3 dargestellt. FIGUR 3 ist nur ein als Beispiel dienender Layout-Plan. Die Mikrosteuereinheit 22 hat 60 Anschlußstifte 56 für einen externen Anschluß. Der Chip 22 ist dafür ausgelegt, über zwei der Anschlußstifte 56 an eine Standard-Kraftfahrzeug-Spannungsquelle mit 12 Volt angeschlossen zu werden. Die 12-Volt-Spannungsquelle ist an einen Primärspannungsregler 58 und an einen Sekundärspannungsregler 60 angeschlossen. Der Primärspannungsregler 58 und der Sekundärspannungsregler 60 sind in FIGUR 2 durch den Reglerblock 29 dargestellt. Die Spannungsregler 58 und 60 erzeugen alle auf dem Chip 22 erforderlichen Spannungen, wie Vpp, Vdd und Vss. Die in FIGUR 3 dargestellte CPU 46 enthält auch den in FIGUR 2 dargestellten Programmspeicher 48. Die CPU 46 ist durch geeignete Busse und Datenübertragungsleitungen (s. FIGUR 3a) an den Rest des Mikrosteuerchips 22 angeschlossen. Eine Direktzugriffsspeicher-Matrix (RAM-Matrix) 50 und eine elektrisch löschbare und programmierbare Festspeicher-Matrix (EEPROM-Matrix) 52 belegen jeweilige Blöcke im unteren Teil des Chips. Weiterhin ist Platz für eine serielle Datenübertragungs-Schnittstelle 62 für einen seriellen Anschluß an externe Vorrichtungen, für den Analog-Digital-Umsetzer 38 und für den Impulsempfänger 40 vorgesehen.
  • Der obere rechte Teil des Chips 22 ist durch mehrere durch den Block 54 aus FIGUR 2 repräsentierte Meßgeräte-Treiberschaltungen belegt. Diese umfassen einen 135º-Analog-Meßgerätetreiber 64 und zwei 360º-Meßgeräte-Treiberschaltungen 66 und 68. Alle Meßgeräte-Treiberschaltungen 64 - 68 sind analoge lineare Leistungsmodule, die in Reaktion auf den Empfang von Meßfühler-Signalen aus der Analog-Digital-Schnittstellenschaltung 38 und dem Impulsempfänger 40 (s. FIGUR 2) durch die CPU 46 gesteuert werden. Der Zeitgeberblock 44 aus FIGUR 2 ist für FIGUR 3 weiter in eine Taktgeneratorschaltung 70, eine PLL- Oszillatorschaltung 72 und eine oberhalb der CPU 46 angeordnete modulare Zeitgeberschaltung 74 eingeteilt. Der modulare Zeitgeber 74 enthält Bauteile für zwei Zeitgeber.
  • Der Chip 22 enthält weiterhin einen digitalen Ausgangsschaltungsblock 76. Der digitale Ausgangsblock 76 ermöglicht die parallele Ausgabe digitaler Signale zu einem anderen Bauelement, wie einem anderen Mikrosteuerchip 22, oder (als ein Buserweiterungsbauelement) zu außerhalb der Platine angeordneten Speicherchips oder anderen externen Bauelementen. Wenngleich die dargestellte Ausführungsform nur einen digitalen Ausgabeport 76 aufweist, könnten leicht andere ähnliche digitale Ausgabeports 76 aufgenommen werden. Schließlich weist der Chip 22 vier Schaltschnittstellen-Schaltungen 78 auf, um es dem Kunden zu ermöglichen, verschiedene Betriebsarten auszuwählen.
  • Zusätzlich zu verschiedenen Niederspannungstransistoren, Kondensatoren und anderen Logikbauelementen enthält der Chip 22 mehrere Schaltungsblöcke, die Hochleistungstransistoren benötigen. Diese umfassen den Analog-Digital-Umsetzer 38, den Impulsempfänger 40, den Primärspannungsregler 58 und den Sekundärspannungsregler 60 sowie die Meßgerätetreiber 64, 66 und 68. Das hier beschriebene integrierte Herstellungsverfahren ermöglicht es, diese Leistungsschaltungen ebenso wie die übrigen auf dem Chip 22 vorhandenen Logikbauelemente in dasselbe Substrat einzubauen.
  • In FIGUR 3a ist ein schematisches Blockdiagramm des Aufbaus des Chips 22 dargestellt. Ein interner Bus 894 liefert Daten- und Adressenleitungen zwischen der CPU 46, dem EEPROM- Speicher 52 und dem RAM 50. Ein Peripheriebus 896 verbindet die CPU 46, die eine Steuereinheit enthält, mit dem ersten und dem zweiten Zeitgeber 74, dem Analog-Digital-Umsetzer 38, der seriellen Datenübertragungs-Schnittstelle 62, den Meßgerätetreibern 64, 66 und 68, der digitalen Ausgabeschnittstelle 76 und den Schaltschnittstellen 78. Der Primärspannungsregler 58 und der Sekundärspannungsregler 60 versorgen die anderen Bauelemente des Chips über getrennte Leitungen, die durch die Ausgangspfeile dieser Blöcke dargestellt sind, bei verschiedenen vorgegebenen Spannungen mit Leistung. In ähnlicher Weise versorgen der Taktgenerator 70 und der PLL-Isolator 72 den Rest des Chips 22, wie dargestellt, über ihre eigenen unabhängigen Leitungen mit Signalen.
  • FIGUR 4 ist ein schematisches Blockdiagramm des Aufbaus des EEPROM-Speichers 52, der sich auf dem Chip 22 befindet. Es sei bemerkt, daß die EEPROM-Matrix als unabhängige integrierte Schaltung eigenständig arbeiten kann und die hier beschriebenen neuartigen Zellen enthalten kann, ebenso wie sie ein Modul auf dem als integrierte Schaltung ausgeführten Mikrosteuerchip 22 sein kann.
  • Die eigentliche Matrix 500 weist für eine Matrix von n x m Bits n Zeilen und m Spalten auf. Eine Matrix mit einer geeigneten Größe für die hier beschriebene Mikrosteuereinheit 22 kann 256 jeweils 8 Bits enthaltende Wörter bei insgesamt 2048 Bits aufweisen. Diese können in einer Matrix organisiert sein, die beispielsweise 32 Zeilen und 64 Spalten oder 64 Zeilen und 32 Spalten aufweist.
  • Um die hier beschriebene Einzelebenen-Polysilicium- EEPROM-Zelle zu verwenden, muß die Matrix 500 jeder Zelle vier Leitungen zur Verfügung stellen: eine Leseleitung, eine Zeilenleitung, eine Spaltenleitung und eine Virtuelle-Masse- Leitung. Ein Zeilendecodierer und ein Pegelumsetzer 502 liefern mehrere Leseleitungen, die folgendermaßen mit den Zeilenleitungen gepaart sind: Leseleitung 0, Zeilenleitung 0, Leseleitung 1, Zeilenleitung 1 usw. bis Leseleitung n und Zeilenleitung n. Ein Spaltendecodierer-, Pegelumsetzer- und Leseverstärkerabschnitt 504 stellt mehrere Spaltenleitungen Spaltenleitung 0, Spaltenleitung 1, Spaltenleitung 2, Spaltenleitung 3, ..., Spaltenleitung m bereit. Zwischen jedem Paar von Spaltenleitungen befindet sich eine gemeinsam verwendete Virtuelle-Masse-Leitung (VG)-Leitung.
  • Ein Block 506 enthält eine Schaltungsanordnung zum Steuern der Synchronisierung des Zugriffs auf die EEPROM- Matrix 500 sowie Ladungspumpen, um die Matrix 500 und die Blöcke 502 und 504 mit Steuersignalen geeigneter Spannungen zu versorgen. Der Steuerungs- und Ladungspumpenblock 506 ist an einen Ein-/Ausgabe-Schnittstellenblock 508 angeschlossen, der eine Schnittstelle zum übrigen Chip oder, falls der herzustellende EEPROM-Speicher 52 nicht mit anderen Funktionen integriert ausgebildet ist, zu anderen Chips bildet. Der Ein- /Ausgabe-Schnittstellenchip 508 ist über einen Adressenbus 510 an den Zeilendecodierer 502 und den Spaltendecodierer 504 angeschlossen. Ein Datenbus 512 verbindet die Ein-/Ausgabe- Schnittstelle 508 mit dem Spaltendecodiererblock 504. Über diesen Weg 512 werden Daten in die Matrix 500 geschrieben oder aus dieser gelesen.
    • Integriertes Verfahren
  • Der Chip 22 wird gemäß einem neuen integrierten Verfahren hergestellt, bei dem Leistungs- und Nicht-Leistungs- Bauelemente bei einem Minimum an Verfahrensschritten und einer minimalen Anzahl von Masken auf demselben Chip hergestellt werden können. Der Verfahrensablauf ist so angelegt, daß jedes der fertigen Bauelemente mit dem geringsten Maß an Wärmezyklen beaufschlagt wird. D. h., daß Hochtemperatur-Verfahrensschritte soweit wie möglich an den Beginn des Verfahrens verlagert werden, so daß keine später erzeugten anderen Bauelements trukturen beschädigt werden.
  • FIGUR 5 ist ein Verfahrens-Flußdiagramm, das einen breiten Überblick über die beim Herstellen des Mikrosteuerchips 22 verwendeten Herstellungsschritte des Verfahrens gibt. Nach einer breiten allgemeinen Beschreibung des Verfahrens im Zusammenhang mit dem in FIGUR 5 dargestellten Flußdiagramm wird im Zusammenhang mit den nachfolgenden FIGUREN 6a bis 6g detaillierter auf das Verfahren eingegangen.=
  • Wenngleich das Verfähren im Zusammenhang mit der Herstellung von Bauelementen in einem Siliciumsubstrat vom (p)-Typ und Epitaxieschichten beschrieben wird, kann das Verfahren auch auf Halbleitermaterialien vom (n)-Typ und auf andere Halbleiter angewendet werden. Der erste wesentliche Verfahrensschritt 100 ist das selektive Erzeugen einer in einer Siliciumschicht vom p-Typ gebildeten vergrabenen (n+)- Schicht. Die vergrabene (n+)-Schicht wird zwischen zwei (p-)- Epitaxieschichten angeordnet, wobei sich die untere über ein (p+)-Substrat erstreckt. Die vergrabene (n+)-Schicht ist für die beispielsweise in den Spannungsreglerblöcken 58 und 60, dem Impulsempfänger/Impulstreiber 40, dem Analog-Digital- Umsetzerblock 38 und den Meßgeräte-Treiberblöcken 64, 66 und 68 (s. FIGUR 3) verwendeten vertikalen doppeltdiffundierten Metalloxid-Halbleiter-(VDMOS)-n-Kanal-Leistungstransistoren erforderlich. Eine vergrabene (n+)-Schicht wird auch als Kollektor eines vertikalen bipolaren npn-Transistors verwendet, was später beschrieben wird. Es kann für jeden VDMOS- Transistor eine seitlich getrennte vergrabene (n+)-Schicht verwendet werden, oder es kann für mehrere solcher Transistoren eine einzige solche Schicht verwendet werden, falls diese parallel geschaltet werden sollen.
  • Nach dem Erzeugen der vergrabenen (n+)-Schicht werden in Schritt 102 (n-)-Transistortanks für die Hochspannungs- Leistungstransistoren hergestellt. Diese Tanks sind große Diffusionszonen, in denen die Leistungstransistoren selbst hergestellt werden, Ein technischer Vorteil der Erfindung besteht darin, daß dieselbe Implantation, die zum Erzeugen der Hochspannungstanks für die Leistungstransistoren verwendet wird, zum Erzeugen von Tanks für andere Bauelemente, wie 18-V- EEPROM-n-Kanal-Schalttransistoren, verwendet werden kann.
  • In Schritt 104 wird wenigstens eine jeweilige tiefe (n+)-Implantation verwendet, um jede vergrabene (n+)-Schicht an Oberflächenkontakte für die vertikalen Transistoren anzuschließen. In Schritt 106 werden Niederspannungs-Bauelement(n-)-Tanks erzeugt, um herkömmliche Niederspannungs-(Vdd ≤ 5 Volt)-Feldeffekt-Logiktransistoren und beispielsweise folgende weitere Bauelemente sowie Bauteile aus diesen einzuschließen: vertikale und laterale DMOS-n-Kanal-Leistungstransistoren, n- Kanal-Leistungstransistoren mit erweiterter Drainzone und p- Kanal-Leistungstransistoren mit erweiterter Drainzone. Niederspannungs-n-Tanks werden auch verwendet, um Schottky-Dioden einzuschließen. Die hier beschriebenen Hochspannungs- und Niederspannungstanks unterscheiden sich in den zu ihrer Erzeugung verwendeten Störstoffkonzentrationen und werden daher zu verschiedenen Zeiten in den Chip implantiert. Die Hochspannungstanks weisen eine geringere Störstoffkonzentration auf, um einen hohen pn-Übergangs-Diodendurchbruch zu bewahren, sind jedoch tiefer. Die Niederspannungstanks sind flacher, weisen jedoch eine höhere Störstoffkonzentration auf.
  • In Schritt 107 werden mehrere Hochspannungs-p-Tanks in der Epitaxieschicht erzeugt. Die Hochspannungs-p-Tanks werden als Tanks für die 18-Volt-EEPROM-Schalttransistoren, als ein Fowler-Nordheim-Tunneln aufweisende EEPROM-Zellen in der EEPROM-Matrix selbst, als Kanalzonen für die p-Kanal-Transistoren mit erweiterter Drainzone sowie als Tanks für elektrisch programmierbare Floating-Gate-Lawineninjektion-Festspeicherzellen (FAMOS-EPROM-Zellen) verwendet. Schritt 108 betrifft die Herstellung von Niederspannungs-p-Tanks, beispielsweise als Einschließungen für Niederspannungs-n-Kanal- Feldeffekt-Logiktransistoren, als erweiterte Drainzonen für p- Kanal-Feldeffekttransistoren mit erweiterter Drainzone und als Kanalzonen für n-Kanal-LDMOS- und VDMOS-Transistoren.
  • In Schritt 109 werden tiefe (p+)-Implantationen durchgeführt, um beispielsweise Back-Gates für die lateralen und vertikalen DMOS-n-Kanal-Leistungstransistoren zu bilden.
  • In Schritt 110 werden die Graben- oder Isolationsoxidzonen, die die aktiven Bereiche des Bauelements umgeben, mit einer Maske festgelegt. Kanalstoppimplantationen, die die Bauelemente weiter gegeneinander isolieren, werden in Schritt 112 durchgeführt. Im selben Schritt 112 werden die vorhergehend festgelegten Isolationsoxidzonen lokal auf der Fläche der Halbleiter-Epitaxieschicht aufgewachsen.
  • Schritt 114 betrifft die Bildung eines Leiters aus polykristallinem Silicium einer ersten Ebene (Polyl-Leiter), beispielsweise für eine Floating-Gate-Lawineninjektion "Metall"-Oxid-Halbleiter-EPROM-Zelle (FAMOS-EPROM-Zelle) und/oder Doppelebenen-Polysilicium-EEPROM-Zellen.
  • Nachfolgend wird in Schritt 116 das Gateoxid für die Steuer-Gates der Hochspannungs- und Hochleistungstransistoren gebildet und Schwellenspannungs-Einstellungs-Implantationen (Vt-Einstellungs-Implantationen) für diese Transistoren durchgeführt. In Schritt 118 werden ähnliche Niederspannungs-Vt- Einstellungs-Implantationen durch die Hochspannungs-Gate- Oxidschicht hindurch ausgeführt. Für die Niederspannungstransistoren wird das relativ dicke Hochspannungs-Gateoxid entfernt, und es wird innerhalb des Schrittes 118 ein dünnes Gateoxid gebildet.
  • Schritt 120 betrifft einen Abschnitt der Herstellung von EEPROM-Zellen und umfaßt eine (n+ )-Fowler-Nordheim-Tunneldioden-Implantation und die Bildung eines dünnen Tunneloxids über dem Implantat. In Schritt 122 wird eine Polysiliciumschicht einer zweiten Ebene (Poly2-Schicht) abgeschieden, dotiert, strukturiert und geätzt, um die Gateelektroden für die Niederspannungs- und die Hochspannungs-Feldeffekttransistoren und die Polysilicium-EEPROM-Zellen mit einer einzigen Ebene festzulegen und das Steuer-Gate für die FAMOS-n-Kanal- EPROM-Zellen und die Doppelebenen-Polysilicium-EEPROM-Zellen teilweise oder vollständig festzulegen. In Schritt 124 findet ein Strukturieren und Ätzen gewisser Doppelebenen-Polysilicium-Gate-Stapel statt, um das Festlegen der FAMOS-n- Kanal-EPROM-Zellen-Steuer-Gates und in einer Ausführungsform von stapelgeätzten EEPROM-Zellen abzuschließen.
  • In Schritt 126 treten mehrere Source/Drain-Implantationen und Diffusionen auf. Der Polysiliciumtransistor und die Speicherzellen-Gates weisen, angrenzend an ihre Seitenränder und Verkappungsoxide, an anderen freigelegten Polysiliciumflächen gebildete Seitenwandoxide auf. Eine Niederdichtediffusion-(LDD)-Implantation vom (n)-Typ wird unmittelbar vor einer Haupt-(n+)-Source/Drain-Implantation in die Oberflächen- Source/Drain-Zonen der n-Kanal-Feldeffekttransistoren eingebracht. Die LDD- und (n+)-Implantationen werden nach einer (p+)-Source/Drain-Strukturierung und Implantation ausgeheilt. Der Source/Drain-Implantationsschritt vom n-Typ wird weiterhin verwendet, um Back-Gates für p-Kanal-Transistoren zu bilden, und der (p+)-Source/Drain-Implantationsschritt wird weiterhin verwendet, um Back-Gates für n-Kanal-Transistoren zu bilden.
  • In Schritt 128 ist die Bildung der Halbleiterabschnitte der hergestellten Bauelemente im wesentlichen abgeschlossen, und diese Bauelemente müssen mit Ausnahme der Schottky-Dioden-Bauelemente nur noch leitend miteinander und mit der Außenwelt verbunden werden. Ein Mittelebenen-Oxid wird in Schritt 128 aufgebracht und wird strukturiert und geätzt, um Kontaktöffnungen zu erzeugen. In Schritt 130 wird die erste Metallebene aufgebracht, strukturiert und geitzt, welche für PtSi-Schottky-Dioden nur Platin enthält, aber im allgemeinen eine zerstäubte Titanwolframlegierung und eine Aluminiumkupferlegierung oberhalb dieser aufweist. In Schritt 132 wird eine zweite Isolatorebene auf das erste Metall aufgebracht, und es werden Kontaktlöcher zum ersten Metall gebildet. Das zweite Metall selbst wird in Schritt 134 auf das erste Metall aufgebracht, strukturiert und geätzt. In Schritt 136 wird eine schützende Deckschicht hinzugefügt, und der Chip wird in Schritt 138 verschiedenen nach der Reinraumverarbeitung ausgeführten Vorgängen unterzogen.
  • Nun wird ein integrierter Verfahrensablauf mit Hilfe der FIGUREN 6a - 6g detailliert beschrieben, die schematische Schnittansichten verschiedener Bereiche des Chips 22 (FIGUR 3) zu verschiedenen aufeinanderfolgenden Phasen des Verfahrens sind. Wenngleich die verschiedenen während dieses integrierten Verarbeitungsablaufs hergestellten Bauelemente in den FIGUREN 6a - 6g als aneinander angrenzend dargestellt sind, muß dies beim fertigen Halbleiterchip 22 nicht der Fall sein. Die Bauelemente sind nur zur Bequemlichkeit des Lesers dichtbenachbart zueinander dargestellt. Der Leser sollte verstehen, daß gewisse der Bauelemente auf dem wirklichen Halbleiterchip 22 durch große Flächen getrennt sein können (und dies sehr wahrscheinlich sein werden). Wenn die verschiedenen Bauelemente jedoch dichtbenachbart zueinander dargestellt sind, führt dies zu einem Verständnis der gleichzeitigen Anwendung eines jeden Verfahrensschritts auf ein jedes der nach dem Verfahren hergestellten Bauelemente.
  • Das hier beschriebene integrierte Verfahren ist modular, d. h., daß nicht alle der dargestellten Bauelemente für einen bestimmten integrierten Schaltungschip hergestellt werden müssen. Wenn gewisse dieser Bauelemente nicht erforderlich sind, werden manche der in FIGUR 5 dargestellten Verfahrensschritte fortgelassen. Falls in einer integrierten Schaltung beispielsweise keine EEPROM-Zellen erforderlich sind, würde der Tunneldiodenschritt 120 fortgelassen werden. Falls beim bestimmten herzustellenden Chip keine Leistungstransistoren mit vergrabenen Drainzonen oder Kollektoren erforderlich sind, werden der die vergrabene (n+)-Schicht betreffende Schritt 100 und der die tiefe (n+)-Implantation betreffende Schritt 104 fortgelassen. Falls beim Verfahren keine FAMOS- EPROM-Zellen erforderlich sind, werden der das FAMOS-Floating- Gate betreffende Schritt 114 und der den EPROM-Stapel betreffende Schritt 124 fortgelassen. Für Änderungen der dargestellten Zellen können gewisse Ergänzungen zum integrierten Verfahren, wie später erklärt wird, vorgenommen werden. Ein wesentlicher technischer Vorteil der Erfindung besteht darin, daß ein vereinheitlichter Satz von Verfahrensparametern vorgesehen ist, der auf jedes der mehreren deutlich verschiedenen Bauelemente angewendet werden kann. Die Entwurfsregeln für jedes dieser Bauelemente können in einer Bibliothek gespeichert sein. Der Entwickler der integrierten Schaltung kann daher aus dieser Bibliothek verschiedene Bauelemente auswählen, wobei er sicher sein kann, daß ein integriertes Verfahren verfügbar ist, um diese herzustellen, und daß die so ausgewählten Bauelemente mit diesem Verfahren kompatibel sind. Hierdurch wird die Entwurfszeit für Chips mit neuen Bauformen beträchtlich verringert.
  • FIGUR 6a ist eine schematische Schnittansicht zur Darstellung der Anfangsphase des Verfahrens. Das Ausgangsmaterial ist vorzugsweise ein Siliciumsubstrat 150 vom p-Typ, das beispielsweise einen spezifischen Widerstand von etwa 0,015 und eine [100]-Kristallographie aufweisen kann. Eine (p-)- Epitaxieschicht 152 wird auf dem Siliciumsubstrat 150 aufgewachsen.
  • Das erfindungsgemäße Verfahren ist in den FIGUREN 6a - 6g im Zusammenhang mit der Herstellung von elf verschiedenen Bauelementen, die jeweils in ihren jeweiligen Bauelementbereichen gebildet werden, dargestellt. In der nachfolgenden Beschreibung ist die Herstellung folgender Bauelemente detailliert angegeben: eines Niederspannungs-p-Kanal-Feldeffekttransistors 139, eines Niederspannungs-n-Kanal-Feldeffekt-Logiktransistors 140 (wobei die Bauelemente 139 und 140 für Spannungen von etwa fünf Volt oder darunter ausgelegt sind), eines p-Kanal-Isolations- oder Schalt-Feldeffekttransistors 141 für eine EEPROM-Matrix, eines n-Kanal-Isolations- oder Schalt- Feldeffekttransistors 142 für eine EEPROM-Matrix, einer elektrisch programmierbaren Festspeicher-Fowler-Nordheim-Tunnelzelle 143, eines n-Kanal-Feldeffekttransistors 144 mit erweiterter Drainzone, eines p-Kanal-Feldeffekttransistors 145 mit erweiterter Drainzone, eines lateral diffundierten Source/- Drain-"Metall"-Oxid-Halbleiter-n-Kanal-Feldeffekttransistors (LDMOS n-Kanal-Feldeffekttransistors) 146, eines vertikal diffundierten Source/Drain-"Metall"-Oxid-Halbleiter-n-Kanal- Feldeffekttransistors (VDMOS n-Kanal-Feldeffekttransistors) 147, einer Schottky-Diode 148 und einer elektrisch programmierbaren Floating-Gate-Lawinen-Metalloxid-Halbleiter-Festspeicherzelle (FAMOS-EPROM-Zelle) 149. Die jeweiligen Bauelementbereiche, in denen diese Bauelemente herzustellen sind, sowie die Bauelemente selbst sind in der ganzen Zeichnung durch die gleichen Bezugszahlen bezeichnet. Die Bauelemente 141 - 147 und 149 sind dafür vorgesehen, Spannungen und/oder Stromdichten ausgesetzt zu werden, die erheblich größer sind als die der Niederspannungs-Logiktransistoren 139 und 140.
  • Die erste wesentliche auf dem Chip 22 herzustellende Bauelementstruktur ist eine vergrabene (n+)-Schicht 154. Dieser Verfahrensschritt entspricht dem in FIGUR 5 dargestellten Schritt 100 zur Herstellung der vergrabenen (n+)-Schicht. Eine Oxidschicht (nicht dargestellt) wird auf die Oberfläche der (p-)-Epitaxieschicht 152 aufgebracht und wird strukturiert und geätzt, um einen Bereich zu bilden, der für die Implantation der vergrabenen (n+)-Schicht vorgesehen ist. Die Implantation kann beispielsweise mit einem Störstoff vom n- Typ, wie Antimon, bei einer Dosis von etwa 4 x 10 Ionen/cm und bei etwa 40 KeV ausgeführt werden. Der implantierte Störstoff wird in einem nachfolgenden Hochtemperaturschritt unter einer Edelgasatmosphäre diffundiert. Nach dem Bilden der vergrabenen Schicht 154 wird ein weiterer epitaxialer (p-)- Abschnitt 156 des Halbleitersubstrats auf der vergrabenen Schicht 154 und dem übrigen Teil der Chipoberfläche aufgewachsen. Dieses letzte epitaxiale Aufbringen wird bis zu einer Dicke von etwa 11 Mikrometern ausgeführt.
  • Sobald die vergrabene (n+)-Schicht 154 gebildet und vergraben worden ist, besteht der nächste Schritt des bevorzugten Verfahrens im Bilden von Hochspannungs-n-Tanks für verschiedene der Bauelemente. Der Begriff "Hochspannung" bezeichnet die Spannungen, denen die in diesen Tanks gebilde ten Bauelemente ausgesetzt sein werden; durch diese höheren Spannungen, wie zwölf und achtzehn Volt und Überspannungen von bis zu sechzig Volt, sind größere und tiefere Tanks erforderlich, in denen die Bauelemente jeweils gebildet werden, die jedoch geringere Störstoffkonzentrationen aufweisen. Die Erzeugung der Hochspannungs-(n-)-Tanks entspricht dem in FIGUR 5 dargestellten allgemeinen Schritt 102.
  • Eine Oxidschicht 164 und eine Nitridschicht 166 werden aufgewachsen. Die Nitridschicht 166 wird daraufhin strukturiert und geätzt, um die Bereiche festzulegen, die für die Hochspannungs-n-Tank-Implantation vorgesehen sind. Die n-Tank- Implantation wird daraufhin vorzugsweise mit Phosphor bei einer Dosis von etwa 2,5 x 10 Ionen/cm und bei einer Energie von etwa 80 KeV ausgeführt. Hierdurch werden Hochspannung-(n-)-Tankzonen 168, 169, 170 und 171 erzeugt. Die Abschnitte 168 und 169 der Tanks sind für das Bilden der Kanalzonen für die p-Kanal-Transistoren 141 bzw. 145 vorgesehen. Die Tanks 170 und 171 sind für das Bilden von Abschnitten der Drainzonen der PMOS-Transistoren 146 bzw. 147 vorgesehen.
  • Die vergrabene (n+)-Schicht 154 dient als Drainzone oder als Sourcezone des vertikalen DMOS-Feldeffekttransistors 147. Es muß eine leitende Verbindung zur vergrabenen Schicht 154 hergestellt werden, um sie an andere Bauelemente auf dem Chip 22 anzuschließen. Der dargestellte Weg, um dies zu erreichen, besteht darin, tiefe (n+)-Implantationen 172 vorzunehmen, deren Erzeugung dem Schritt 104 aus FIGUR 5 entspricht. Ein anderer Weg zum Vornehmen dieses Anschlusses besteht darin, später in dieser Anmeldung beschriebene leitende Grabenverbindungen vorzunehmen. In der in den FIGUREN 6a - 6g dargestellten Ausführungsform wird eine tiefe (n+)-Struktur durch Photolack auf der Chipoberfläche festgelegt, und alle restlichen Abschnitte der Nitridschicht 166 werden durch ein Plasma geätzt (nicht dargestellt). Daraufhin wird eine tiefe (n+)-Implantation unter Verwendung von Phosphor bei etwa 1,0 x 10¹&sup6; Ionen/cm² und etwa 80 KeV ausgeführt. Die Hochspannungs- n-Tankzonen 168 - 171 und die tiefen (n+)-Zonen 172 werden daraufhin in einem thermischen Schritt bei etwa 1200 ºC für mehrere Stunden unter einer Edelgasatmosphäre eingetrieben.
  • Daraufhin werden Implantationen von Tanks vom n-Typ für Niederspannungs-Bauelemente ausgeführt. Dies entspricht dem allgemeinen Schritt 106 aus FIGUR 5. Die Nitridschicht 166 wird strukturiert und geätzt, und sie und eine zum Festlegen des Nitridätzens verwendete Photolackschicht (nicht dargestellt) werden als Maske für die Implantation von Niederspannungs-(n-)-Tanks 175, 176 und 177 verwendet. Der n-Tank 175 wird als der einschließende Tank für den Niederspannungs-p- Kanal-Feldeffekt-Logiktransistor 139 verwendet. Der n-Tank 176 wird als ein Teil der Drainzone eines n-Kanal-Leistungstransistors 144 mit erweiterter Drainzone verwendet. Der n-Tank 177 wird als einschließender Tank einer Schottky-Diode 148 verwendet. Einer der technischen Vorteile des hier beschriebenen Verfahrens besteht darin, daß die Drainzone 176 des n- Kanal-Feldeffekttransistors 144 mit erweiterter Drainzone zur selben Zeit erzeugt wird wie die n-Tanks 175 und 177. Hierdurch wird das Verfahren durch Verringern der Anzahl der erforderlichen Masken vereinfacht und eine Beschädigung des Chips 22 durch unnötige Implantations-, Ätz- sowie thermische und Reinigungsschritte gemindert.
  • Es sei bemerkt, daß die ungefähren Implantationsgrenzen, die in den dargestellten Schnittansichten gegeben sind, in etwa die Grenzen sind, die erhalten werden, wenn alle thermischen Schritte abgeschlossen worden sind. In dieser frühen Phase der Verarbeitung sind die Grenzen nicht so tief oder breit, aber sie nähern sich den dargestellten Grenzen an, wenn weitere thermische Schritte auf den Halbleiterchip 22 einwirken.
  • Nach dem Niederspannungs-n-Typ-Implantationsschritt 106 (FIGUR 5) wird ein Kontaktstellenoxid 178 innerhalb der vorhergehend geätzten Bereiche aufgewachsen. Die Nitridmaske 166 wird daraufhin als Vorbereitung für den nächsten Verfahrensschritt durch Ätzen mit einer heißen Phosphorsäure abgehoben.
  • In FIGUR 6b sind weitere Schritte des bevorzugten Verfahrens dargestellt. Die im Verfahren unmittelbar danach stattfindenden Schritte entsprechen dem Schritt 107 des Bildens der Hochspannungs-p-Tanks aus FIGUR 5. Die Hochspannungs- p-Tanks, die als isolierende Tanks für die EEPROM-Zelle 143, als Kanalzone für den n-Kanal-Leistungs-Feldeffekttransistor 144 mit erweiterter Drainzone bzw. als Tank für die FAMOS- EPROM-Zelle 149 verwendet werden, werden unter Verwendung einer Photolackschicht (nicht dargestellt) strukturiert. Nachfolgend wird eine (p-)-Implantation mit Bor bei einer Dosis von etwa 1,4 x 10¹² Ionen/cm und bei einer Energie von etwa 40 KeV ausgeführt. Hierdurch werden Hochspannungs-p- Tankzonen 180, 182, 184 und 186 erzeugt. Durch die Implantation des Hochspannungs-p-Tanks 180 wird der p/n- Diodenübergang zwischen ihm und dem Niederspannungs-n-Tank 176, wie dargestellt, geändert.
  • In Schritt 108 aus FIGUR 5 werden nachfolgend Niederspannungs-p-Tanks mit einer Photolackschicht 188 strukturiert, und es wird eine Implantation vom p-Typ vorzugsweise mit Bor bei einer Dosis von etwa 2,5 x 10 Ionen/cm und einer Energie von etwa 40 KeV ausgeführt. Durch diese Implantation werden ein Niederspannungs-p-Tank 190 für den Niederspannungsn-Kanal-Feldeffekttransistor 140, eine Zone 192 als Drainzone des p-Kanal-Transistors 145 mit erweiterter Drainzone, eine Zone 194 als Kanalzone des lateralen DMOS-n-Kanal-Transistors 146 und eine Zone 196 als Kanalzone des vertikalen DMOS-n- Kanal-Leistungstransistors 147 erzeugt. Die Photolackschicht 188 wird daraufhin abgehoben.
  • Bezug nehmend auf FIGUR 6c werden weitere Verfahrensschritte erläutert, die dem tiefen (p+)-Herstellungsschritt 109 aus FIGUR 5 entsprechen. Eine Photolackschicht 198 wird als Maske für die Implantation der bei der Herstellung von Back-Gates für den lateralen DMOS-n-Kanal-Transistor 146 und den vertikalen DMOS-n-Kanal-Transistor 147 verwendeten tiefen (p+)-Implantate verwendet. Die Implantation wird vorzugsweise mit Bor bei einer Dosis von etwa 1 x 10 Ionen/cm und einer Energie von etwa 40 KeV ausgeführt. Nach der Hochspannungs-p- Tank-Implantation, der Niederspannungs-p-Tank-Implantation und der tiefen (p+)-Implantation wird ein Schritt zum thermischen Eintreiben von Tanks bei etwa 1100 ºC für etwa 500 Minuten unter einer Edelgasatmosphäre ausgeführt. Der Schritt der tiefen (p+)-Implantation führt zu einer tiefen (p+)-Back-Gate- Zone 200 im lateralen DMOS-n-Kanal-Transistor 146 und einer tiefen (p+)-Back-Gate-Zone 202 im Zentrum des vertikalen DMOS- n-Kanal-Transistors 147. Daraufhin wird die Photolackschicht 198 abgehoben. Die (p-)-Tanks 194 und 196 werden so angeordnet, daß sie sich in einem beträchtlichen Abstand zu den Seitenrändern des Hochspannungs-n-Tanks 170 bzw. des Hochspannungs-n-Tanks 171 befinden. Der p-Tank 196 befindet sich ebenfalls in einem beträchtlichen Abstand zur tiefen (n+)- Diffusion 172, die in einer bevorzugten Ausführungsform eine ringförmige oder endlose Gestalt annimmt. Die tiefen (p+)- Implantationen 200 und 202 befinden sich vorzugsweise im Zentrum der Seitenränder des p-Tanks 194 bzw. des p-Tanks 196 und innerhalb dieser in einem Abstand dazu.
  • Das Verfahren wird nun mit dem Graben-Schritt 110 fortgesetzt, der im Verfahrensdiagramm aus FIGUR 5 dargestellt ist. Dieser Teil des Verfahrens ist in FIGUR 6d teilweise dargestellt. Eine Graben-Kontaktstellen-Oxidschicht mit einer Dicke von etwa 400 Angstrom (nicht dargestellt) wird unter Verwendung von Wasserstoffperoxid als Reaktionsstoff auf der ganzen Fläche des Chips 22 gebildet. Daraufhin wird eine Nitridschicht (eine Schicht 204 kann in FIGUR 6d als das Nitrid und das Kontaktstellenoxid gemeinsam repräsentierend angenommen werden) mit einer Dicke von etwa 1400 Angstrom unter Verwendung eines Siliciumnitrid-Aufbringungssystems, wie einer Kombination von Ammoniak und Dichlorsilan, in einem thermischen Schritt bei 800 ºc gebildet. Die sich ergebende Nitrid/Oxid-Grabenschicht 204 wird daraufhin strukturiert und plasmageätzt, so daß die Grabenmaske 204, wie dargestellt, zurückbleibt. Die Graben-Nitrid/Oxid-Schicht 204 bleibt über den zentralen Zonen der n- und p-Tanks als Schutz vor nachfolgenden Implantationsschritten und Schritten einer lokalisierten Oxidation (LOCOS) bestehen.
  • Der Kanalstopp-Schritt 112 aus FIGUR 5 wird nachfolgend ausgeführt. Es ist bei diesen auf dem Chip 22 in (n-)- Tanks herzustellenden Bauelementen wünschenswert, daß der Kanalstoppstörstoff nicht in die durch die Grabenschicht 204 freigelegten Bereiche implantiert wird. Daher wird eine Photolackschicht 206 strukturiert, um zahlreiche der Seitenränder der Kanalstoppzonen festzulegen. Die Kanalstoppimplantation kann beispielsweise mit einem Störstoff vom (p)-Typ, wie Bor, bei einer Dosis von etwa 3 x 10¹³ Ionen cm/² und bei einer Energie von etwa 30 KeV ausgeführt werden. Sie erzeugt die in FIGUR 6d durch die Pluszeichen 208 dargestellten Kanalstoppzonen. Die Kanalstoppzonen 208 wurden aus Deutlichkeitsgründen in den nachfolgenden in den FIGUREN 6e - 6g dargestellten Schnittansichten fortgelassen. Durch die Kanalstoppimplantation wird der Leitungstyp der (p-)-Epitaxieschicht 152 in den implantierten Kanalstoppzonen 208 zum (p)- Typ erhöht. Sie verhindert die Bildung parasitärer Transistoren zwischen den Bauelementen. Die Photolackschicht 206 wird daraufhin verascht und von der Oberfläche des Chips 22 entfernt.
  • Bezug nehmend auf FIGUR 6e werden weitere unter den in FIGUR 5 dargestellten allgemeinen Kanalstoppschritt 112 fallende Schritte beschrieben. Nachfolgend findet eine lokalisierte Oxidation (LOCOS) bis zu einer Dicke von etwa 7600 Angstrom (die Dicken der in den FIGUREN 6a - 6g dargestellten Abschnitte sind nicht maßstäblich) für etwa neun bis zehn Stunden bei etwa 900 ºC unter einer oxidierenden Atmosphäre, wie Wasserstoffperoxid, statt. Die Oxidation geschieht in den Bereichen, die durch die in FIGUR 6d dargestellte Nitrid/Oxid- Maske 204 offengelassen wurden. Hierdurch werden die in FIGUR 6e dargestellten isolierenden Oxidzonen 210 erzeugt. Der Oxidteil der Maskierungsschicht 204 wird durch ein zwei Minuten dauerndes Eintauchen in eine Fluorwasserstoffsäure entfernt, und der Nitridteil der Schicht 204 wird in einer heißen Phosphorsäurelösung bei etwa 185 ºC für etwa 185 Minuten entfernt.
  • Nach einem Reinigungsschritt wird eine Blindoxidschicht (nicht dargestellt) auf der freigelegten Siliciumoberfläche aufgewachsen, um beschädigtes Material zu entfernen. Diese Blindoxidschicht wird nachfolgend durch einen Fluorwasserstoffsäure-Naßätzvorgang abgehoben.
  • Weiterhin Bezug nehmend auf FIGUR 6e sind weitere Schritte des Verfahrens dargestellt. Diese Schritte entsprechen dem "FAMOS-Floating-Gate"-Schritt 114, der in FIGUR 5 dargestellt ist. Eine EPROM-Floating-Gate-Oxidschicht 212 wird für die Floating-Gate-Lawinen-Metalloxid-Halbleiter-EPROM- Zelle (FAMOS-EPROM-Zelle) 149 aufgewachsen. Diese Oxidschicht 212 wird bei etwa 900 ºC unter einer Sauerstoffatmosphäre bis zu einer Dicke von etwa 350 Angstrom aufgewachsen. Dann wird eine erste Schicht 214 aus polykristallinem Silicium (Polyl) unter Verwendung von beispielsweise Silan als einem gasförmigen Siliciumträger bei etwa 625 ºC bis zu einer Dicke von etwa 2000 Angstrom auf die Chipoberfläche aufgebracht. Die Polyl-Schicht 214 wird mit Phosphor dotiert, um sie leitfähig zu machen, indem der Chip 22 für etwa 20 Minuten einer Stickstoff-Sauerstoff-POCl&sub3;-Atmosphäre bei etwa 900 ºC ausgesetzt wird. Die Polyl-Schicht 214 wird daraufhin aufgerauht, strukturiert und geätzt, um das FAMOS-Floating-Gate 214 und das Gateoxid 212 zu erzeugen, wie in FIGUR 6e dargestellt ist.
  • Während des Schritts des Bildens der Gate-Oxidschicht 212 und des Aufbringens der Polyl-Schicht 214 wurde die Polyl- Schicht auf andere nicht zur Matrix gehörige Teile des Chips 22 (nicht dargestellt) aufgebracht. Nach dem Aufbringen, dem Strukturieren und dem Ätzen der Polyl-Schicht 214 wird eine Zwischenebenen-Oxidschicht auf die freigelegten Oberflächen der Polyl-Schicht 214 bis zu einer Dicke von etwa 110 Angstrom unter einer Sauerstoffatmosphäre bei etwa 950 ºC aufgewachsen. Daraufhin wird eine Zwischenebenen-Nitridschicht bis zu einer Dicke von etwa 250 Angstrom bei etwa 800 ºC unter einer Ammoniak- und Dichlorsilan-Atomosphäre aufgewachsen. Die kombinierte Nitrid/Oxid-Schichtstruktur ist in FIGUR 6e als eine Einzelschicht 216 für die Zelle 149 dargestellt.
  • Nach dem Schritt des Bildens der Nitrid/Oxid-Isolatorschicht 216 wird eine Photolackschicht (nicht dargestellt) verwendet, um die Schicht 216 für alle FAMOS-n-Kanal-EEPROM- Zellen 149 abzudecken. Nicht zur Matrix gehörige Teile der Nitridschicht 216 werden jedoch freistehend gelassen. Die nicht zur Matrix gehörigen Teile der Nitridschicht 216 werden daraufhin geätzt und entfernt.
  • Zeitweilig auf FIGUR 5 zurückblickend, sei bemerkt, daß der nächste allgemeine Verfahrensschritt der Hochspannungs-Bauelement-Vt-Einstellungsschritt 116 ist. In diesem Schritt wird eine Photolackschicht (nicht dargestellt) auf den Chip aufgebracht und strukturiert, um die Hochspannungs-n- Tanks 158, 160, 162 und 164 freizulegen. Diese Tanks werden bei einer zum Ändern der Schwellenspannung der p-Kanäle um etwa ein Volt ausreichenden Konzentration und Energie mit Bor implantiert. Die Photolackschicht (nicht dargestellt) wird daraufhin abgehoben. Eine zweite Schwellenspannungs-Einstellungs-Implantation wird für diese Bauelemente unter Verwendung der Hochspannungs-p-Tank-Strukturen 182, 184, 180 und 186 ausgeführt. Eine Photolackschicht (nicht dargestellt) wird auf den Chip 22 aufgebracht und strukturiert, um diese Bereiche selektiv freizulegen, während alle anderen abgedeckt werden. Daraufhin wird eine n-Kanal-Vt-Einstellungs-Implantation unter Verwendung von Bor ausgeführt, um die Schwellenspannung um etwa 0,85 Volt zu ändern.
  • Nach den Hochspannungs-Vt-Einstellungs-Implantationen wird eine Hochspannungs-Gate-Oxidschicht 218 auf den freigelegten Teilen des Siliciums bis zu einer Dicke von 325 bis 500 Angstrom bei etwa 900 ºC unter einer Sauerstoffatmosphäre aufgewachsen.
  • Eine Niederspannungs-Vt-Einstellungs-Implantation ist Teil des nächsten allgemeinen Verfahrensschritts 118 (FIGUR 5). Weiterhin Bezug nehmend auf FIGUR 6e sei bemerkt, daß eine Photolackschicht (nicht dargestellt) auf die Oberfläche des Chips 22 aufgebracht und so strukturiert wird, daß die Niederspannungstanks 175, 190, 182, 176, 192, 194 und 196 freigelegt werden. Eine Borimplantation wird daraufhin durch die daraufhin auf den Niederspannungs-Tankbereichen auftretende Hoch spannungs-Gate-Oxidschicht 218 hindurch vorgenommen. Nach diesem Implantationsschritt und unter Verwendung derselben strukturierten Photolackschicht wird die Gate-Oxidschicht 218 von den Oberflächen der unmittelbar vorhergehend beschriebenen Niederspannungs-n- und -p-Tanks abgeätzt. Die Gate-Oxidschicht 218 bleibt nach diesem Ätzschritt auf den Hochspannungstanks 168, 182, 184, 180, 169, 170, 171 und 186 zurück.
  • Nachfolgend wird die alte Photolackschicht abgehoben, und eine Niederspannungs-Gate-Oxidschicht 220 wird anstelle der weggeätzten Hochspannungs-Gate-Oxidschicht 218 auf den Niederspannungstanks der Feldeffekttransistoren 139 und 140 aufgewachsen. Die Niederspannungs-Gate-Oxidschicht 220 wird in einem thermischen Schritt unter einer Sauerstoffatmosphäre bis zu einer Dicke von etwa 200 Angstrom aufgewachsen.
  • Der nächste allgemeine Verfahrensschritt ist, wie in FIGUR 5 dargestellt ist, Schritt 120, der die Herstellung einer Tunneldiode für die auf dem Chip 22 hergestellte EEPROM- Zelle 143 beinhaltet. Wiederum auf FIGUR 6e Bezug nehmend, sei bemerkt, daß eine Photolackschicht 222 auf die Oberfläche des Chips 22 aufgebracht und strukturiert wird, um einen Implantationsbereich für die Tunneldiode festzulegen. Daraufhin wird eine Phosphorimplantation durch die Oxidschicht 218 vorgenommen, die daraufhin oberhalb des zu implantierenden Bereichs auftritt, um eine (n-)-Tunnelzone 224 zu erzeugen. Der Teil der Oxidschicht 212, der oberhalb der Tunnelzone 224 auftritt, wird daraufhin bis zur Halbleiteroberfläche rückgeätzt. Die Photolackschicht 222 wird daraufhin abgehoben. Nachfolgend wird eine Tunneloxidschicht 226 auf der freigelegten Oberfläche erneut bis zu einer Dicke von etwa 90 Angstrom bei etwa 850 ºC unter einer Sauerstoffatmosphäre aufgewachsen. Hierdurch wird der in FIGUR 5 dargestellte allgemeine Schritt 120 abgeschlossen.
  • Der nächste allgemeine Verfahrensschritt 122 aus FIGUR 5 betrifft das Aufbringen, Dotieren und Festlegen mehrerer leitender Poly-Gates der zweiten Ebene. Diese nächsten Schritte des Herstellungsverfahrens werden Bezug nehmend auf FIGUR 6f erläutert. Eine zweite Schicht aus polykristallinem Silicium (Poly2) wird bis zu einer Dicke von etwa 4500 Angstrom aufgebracht. Dies kann beispielsweise unter Verwendung von Silan als dem Aufbringungsmittel bei etwa 625 ºC geschehen. Die Poly2-Schicht wird daraufhin in einem thermischen Schritt bei etwa 900 ºC bei Vorhandensein von Stickstoff und Sauerstoff beispielsweise unter Verwendung von POCl&sub3; mit Phosphor dotiert, um sie leitfähig zu machen. Die Poly2- Schicht wird daraufhin aufgerauht. Eine Photolackschicht (nicht dargestellt) wird auf die ganze Fläche aufgebracht und strukturiert. Die zweite Polysiliciumschicht wird daraufhin geätzt, um die folgenden Poly2-Gates festzulegen: ein Niederspannungs-p-Kanal-Transistor-Gate 228, ein Niederspannungs-n- Kanal-Transistor-Gate 230, ein p-Kanal-EEPROM-Transistor-Gate 232, ein n-Kanal-EEPROM-Transistor-Gate 234, ein n-Kanal- EEPROM-Steuer-Gate 236, ein EEPROM-Floating-Gate 238, ein n- Kanal-Transistor-Gate 240 mit erweiterter Drainzone, ein p- Kanal-Transistor-Gate 242 mit erweiterter Drainzone, ein ringförmiges oder endloses laterales DMOS-n-Kanal-Transistor- Gate 244, ein ringförmiges oder endloses vertikales DMOS-n- Kanal-Transistor-Gate 246 sowie ein FAMOS-n-Kanal-Steuer-Gate 248 (dieses letzte Gate ist an dieser Stelle nur teilweise festgelegt).
  • Bezug nehmend auf FIGUR 6g werden nun die restlichen wesentlichen Schritte des integrierten Herstellungsverfahrens erläutert. Zeitweilig erneut auf FIGUR 5 Bezug nehmend, sei bemerkt, daß die nächsten in FIGUR 5g dargestellten Schritte der EPROM-Stapel-Ätzschritt 124, der Source/Drain-Herstellungsschritt 126 und der Kontakt-Schritt 128 sind. Eine Photolackschicht (nicht dargestellt) wird auf die Oberfläche des Chips 22 aufgebracht und strukturiert, um die unerwünschten Teile der zweiten Polysiliciumschicht 248 im EPROM-Bereich 149 freizulegen. Der strukturierte Photolack legt einen Stapel fest, der das EPROM-Floating-Gate-Oxid 212, das EPROM- Floating-Gate 214, die Nitrid/Oxid-Mehrschicht 216 und das zweite Polysilicium-Steuergate 248 enthält. Unter Verwendung derselben Photolackmaske werden alle diese Schichten erfolgreich geätzt, bis der "Stapel" 212, 214, 216 und 248, wie in FIGUR 6g dargestellt ist, hergestellt ist. Die strukturierte Photolackschicht wird daraufhin entfernt.
  • Nach diesem Stapel-Ätzen wird eine 2000 Angstrom dicke Oxidschicht (nicht dargestellt) auf den Chip 22 aufgebracht und anisotrop rückgeätzt, um Seitenwand-Oxidzonen 250 zu erzeugen. wegen der ursprünglichen Dicke des Oxids an Merkmalen der Fläche, deren vertikales Relief im allgemeinen tiefer ist als die Dicke der Oxidschicht, bleiben die Zonen 250 nach dem Rückätzen zurück. Nach dem Rückätzen wird eine 300 Angstrom dicke Verkappungs-Oxidschicht in einem thermischen Schritt unter einer Sauerstoffatmosphäre aufgewachsen, um die freigelegten Flächen der Gates 228, 230, 232, 234, 236, 238, 240, 242, 244, 246 und 248 zu isolieren.
  • Nachfolgend wird eine Photolackschicht (nicht dargestellt) auf die Oberfläche des Chips 22 aufgebracht und strukturiert, um die Bauelementbereiche 140, 142 und 143 freizulegen. Weiterhin werden ausgewählte Teile der Bauelementbereiche 144, 145, 146 und 147 offengelassen. Der EPROM-Bauelementbereich 149 wird ebenfalls offengelassen. Eine Niederdichte- Diffusion-Implantation (LDD-Implantation) wird daraufhin mit einem beweglichen Störstoff vom n-Typ, wie Phosphor, bei einer Dosis von etwa 4,0 x 10 Ionen/cm und bei einer Energie von ungefähr 80 KeV ausgeführt. Hierdurch wird folgendes erzeugt: Source/Drain-Zonen 254, 256, 258, 260, 262 und 264, eine Sourcezone 266 für den n-Kanal-Transistor 144 mit erweiterter Drainzone, eine Kontaktzone 268 für die Drainzone des Transistors 144, eine Drain-Kontaktzone 272 und eine ringförmige Source/Drain-Zone 274 für den lateralen DMOS-n-Kanal-Transistor 146, eine tiefe (n+)-Kontaktzone 276 und eine ringförmige Source/Drain-Zone 278 für den vertikalen DMOS-Transistor 147, eine Kontaktzone 278 für die Schottky-Diode 148 und Source/Drain-Zonen 280 und 282 für die FAMOS-EPROM-Zelle 149.
  • Eine zweite (n+)-Source/Drain-Implantation folgt der LDD-Implantation in denselben Bereichen, wodurch sie (n+)- dotiert werden, und wird mit Arsen bei einer Dosis von etwa 5 x 10¹&sup5; Ionen/cm und bei einer Implantationsenergie von etwa 120 KeV ausgeführt. Daraufhin werden diese beiden Implantationen bei etwa 900 ºC unter einer Stickstoffatmosphäre ausgeheilt, um die dargestellten Implantationsgrenzen zu erhalten. Insbesondere diffundiert ein Teil des Phosphor-Störstoffs in den (n+)-Zonen 274 und 278 teilweise unter die jeweiligen Gateoxide 218 für den LDMOS-Transistor 146 und den VDMOS- Transistor 147.
  • Die strukturierte (n+)-Source/Drain-Photolackschicht (nicht dargestellt) wird abgehoben und durch eine Photolackschicht (nicht dargestellt) ersetzt, die strukturiert wird, um mehrere (p+)-Source/Drain-Zonen festzulegen. Eine (p+)- Source/Drain-Implantation wird mit Bor bei einer Dosis von etwa 2 x 10 Ionen/cm und bei einer Energie von etwa 25 KeV ausgeführt. In diesem Implantationsschritt wird folgendes erzeugt: (p+)-Source/Drain-Zonen 284, 286, 288 und 290 für die Niederspannungs- und EEPROM-p-Kanal-Feldeffekt-Schalttransistoren 139 bzw. 141, eine Source-Kontaktzone 292 und eine Drain-Kontaktzone 294 für den p-Kanal-Transistor 145 mit erweiterter Drainzone sowie zentrale Back-Gate-Kontaktzonen 296 und 298 für den lateralen DMOS-Transistor 146 bzw. den vertikalen DMOS-Transistor 147.
  • Die unmittelbar vorhergehend beschriebenen Schritte entsprechen dem Source/Drain-Herstellungsschritt 126 in FIGUR 5. Das Verfahren wird daraufhin mit dem "Kontakte"-Schritt 128 fortgesetzt. Nach einem Reinigungsschritt wird Borphosphat silicium-Glas (BPSG) aufgebracht und verdichtet. Eine Photolackschicht (nicht dargestellt) wird für die Kontakte (nicht dargestellt) für ein jedes der Bauelemente 139 - 149 strukturiert und geätzt. Das BPSG ist nur bezüglich des Schottky- Dioden-Bauelementbereichs 148 dargestellt, wo es mit 300 bezeichnet ist. Der strukturierte Photolack wird als Maske für ein aufeinanderfolgendes Naß- und Plasmaätzen der Kontaktöffnungen einschließlich einer Öffnung 302 der Schottky-Diode 148 verwendet.
  • Nach einem weiteren Reinigungsschritt wird Platin ausschließlich in der (den) Schottky-Diodenöffnung(en) 302 abgelagert und gesintert, um eine Platinsilicidschicht 304 zu erzeugen. Platin, das nicht reagiert hat, wird entfernt. Daraufhin wird ein hochschmelzendes Metall, wie eine Titanwolframlegierung, durch Zerstäuben bis zu einer Tiefe von etwa 3300 Angstrom in die Öffnung 302 und in die anderen Kontaktöffnungen (nicht dargestellt) eingebracht. Hierauf wird eine weitere etwa 6000 Angstrom dicke Aluminiumkupferlegierung aufgebracht, um die Metallisierung der ersten Ebene abzuschließen. Die erste Metallschicht (Metall1) wird daraufhin strukturiert, geätzt und gesintert. Ein Metall1-Kontakt ist in FIGUR 5g mit 306 bezeichnet; es werden gleiche Metallkontakte für eine jede der verschiedenen Bauelement-Anschlußklemmen der Bauelemente 139 - 149 hergestellt. Manche dieser Kontakte werden in den in FIGUR 6 dargestellten Schnittebenen nicht hergestellt und andere wurden aus Deutlichkeitsgründen fortgelassen.
  • Die verbleibenden Verfahrensschritte sind in FIGUR 6g durch keine Struktur repräsentiert, da sie für den Fachmann offensichtlich sind. Eine Mittelebenen-Isolatorschicht wird auf die Metallisierung der ersten Ebene aufgebracht, und es werden Kontaktlöcher strukturiert und in sie eingeätzt. Eine durch Zerstäuben einer Titanwolframlegierung und einer Aluminiumkupferlegierung schrittweise gebildete zweite Metallschicht wird daraufhin strukturiert und geätzt. Eine Nitrid/ Oxid-Schicht wird auf die Oberfläche des Chips 22 aufgebracht. Diese Nitrid-Oxid-Schicht bildet eine schützende Deckschicht, die strukturiert und geätzt wird, um die Leitungskontaktstellen 56 des Chips 22 freizulegen (s. FIGUR 3). In Schritt 138 aus FIGUR 5 werden nachfolgende nach der Reinraum- Verarbeitung stattfindende Schritte ausgeführt.
  • FIGUR 6g-1 ist eine detailliertere Schnittansicht des vertikalen DMOS-Transistors 147. Wie vorhergehend beschrieben wurde, wird die Source/Drain-Zone 278 mit einer LDD-Implantation (Niederdichtediffusion-Implantation) von Phosphor sowie einer (n+)-Implantation eines Störstoffs vom schwereren (n)- Typ, wie Arsen, beaufschlagt. Der Niederspannungs-p-Tank 196 wird mit einem Störstoff, wie Bor, erzeugt.
  • Gemäß dem Stand der Technik wurde die dem p-Tank 196 und der Source/Drain-Zone 278 gleichwertige Struktur selbstjustiert auf die inneren Seitenränder des Polysilicium-Gates 246, die durch die Seitenwand-Oxidzonen 250 verstärkt waren, implantiert. Da Phosphor ein sehr beweglicher Störstoff ist, wies die Source/Drain-Zone 278 eine Neigung auf, schneller als das die (p-)-Kanalzone 196 festlegende Bor seitlich unter das Gate 276 zu diffundieren, wodurch die metallurgischen Kanallängen l&sub1; und l&sub2; verringert oder beseitigt werden. Um dieses Problem zu vermeiden, wurde die Störstoffkonzentration der Source/Drain-Zone 278 erheblich unter den optimalen Wert oder etwa 10¹&sup8; Ionen/cm³ verringert.
  • Da der Niederspannungs-p-Tank 196 durch das integrierte Verfahren vor dem Einbau der Polysilicium-Gates 246 gebildet wird, kann die Störstoffkonzentration innerhalb der Source/Drain-Zonen 278 auf wenigstens etwa 10²&sup0; Ionen/cm³ erhöht werden. Da die (n+)-Zonen 278 auf das Polysilicium-Gate 246 selbstjustiert sind, ist die Kanallänge l&sub1;, l&sub2; durch die Justierung des Polysiliciums bezüglich des Niederspannungs-p- Tanks 196 bestimmt. Die Struktur und die Vorteile des LDMOS- Transistors 146 sind ähnlich.
  • FIGUR 6h-l ist eine Draufsicht des LDMOS-Transistors 146. Der in FIGUR 69-a dargestellte Schnitt könnte; abgesehen von der vergrabenen Schicht und den tiefen Diffusionsstrukturen des in FIGUR 69-1 dargestellten VDMOS-Transistors, in etwa entlang einer Linie 69-1 - 69-1 aus FIGUR 6h-1 vorgenommen worden sein. Eine Grabenoxidgrenze 210 bildet eine rechtwinklige (Bildrahmen)-Begrenzung um den aktiven Bauelementbereich. Die Grenze des Hochspannungs-n-Tanks ist durch eine im Inneren des Grabenoxids 210 rechtwinklige Begrenzungslinie 170 dargestellt. Für die vertikale DMOS- Struktur 147 ist eine tiefe Diffusionszone erforderlich, und die innere Abgrenzung hiervon ist bei 172b in Umrissen dargestellt. Dies ist auch in etwa die Grenze der tiefen Diffusions-Kontaktzone 276. In FIGUR 6h-1 ist ein einzelner "Streifen" einer innerhalb des (n-)-Tanks 170 angeordneten LDMOS- oder VDMOS-Struktur dargestellt. Die äußere ovale Linie 244a markiert die äußere Abgrenzung des Polysilicium-Gates 244. Im Falle der LDMOS-Struktur repräsentiert die nächste innere Linie die innere Abgrenzung einer seitlich außerhalb liegenden (n+)-Source/Drain-Zone 272, die sich von der inneren Grenze des Grabenoxids 210 (bei 272a dargestellt) zu einem Punkt unterhalb des Polysilicium-Gates 244 bei 272b erstreckt. Im Falle der VDMOS-Struktur ist die innere Grenze dieser äußeren Source/Drain-Zone an der inneren Grenze der bei 172b dargestellten tiefen Diffusionszone gehalten.
  • Die nächste angetroffene Abgrenzung beim Fortschreiten nach innen ist ein Metall1-Leiterrand. Die äußere Grenze der inneren ringförmigen (n+)-Source/Drain-Zone wird nachfolgend bei 274a angetroffen. Die äußere Grenze des Niederspannungs-p- Tanks 194 kann mit der inneren Grenze der äußeren Source/Drain-Zone 272b übereinstimmen. Die nächste innere Grenze ist der innere Seitenrand 244b des ringförmigen Polysilicium-Gates 244. Der äußere Seitenrand der tiefen (p+)- Diffusions-Oberflächen-Kontaktzone 296 tritt als nächstes auf. Radial einwärts gerichtet hiervon befindet sich die äußere Abgrenzung des tiefen (p+)-Back-Gates 200. Die letzte beim Fortschreiten nach innen angetroffene Abgrenzung ist die innere Grenze 274b der (n+)-Source-Drain-Zone 274.
  • Es ist nur ein Teil der Draufsicht des LDMOS-Transistors 146 dargestellt. Während der Transistor 146 in einem typischen Fall, durch den äußeren Rand des Polysiliciums 244a begrenzt, einen Durchmesser von etwa 32 Mikrometer aufweisen kann, kann er 500 bis 1010 Mikrometer lang sein. Weiterhin können mehrere solcher "Streifen" im selben n-Tank 170 angeordnet und parallel geschaltet sein. In ähnlicher Weise können eben diese parallelen "Streifen" im Falle der vertikalen DMOS- Transistor-Struktur dieselbe endlose ringförmige tiefe (n+)- Diffusionszone 122 und dieselbe vergrabene (n+)-Schicht 154 aufweisen (s. FIGUR 6g).
  • Wenngleich die Bauelemente 139 - 149 als Beispiel verwendet wurden, um ein integriertes Verfahren zur Herstellung eines jeden von diesen darzustellen, können auch weitere Bauelemente unter Verwendung desselben Verarbeitungsablaufs aufgebaut werden. Die FIGUREN 7 - 14 aus der folgenden Reihe sind alle in ähnlicher Weise angeordnet. Beispielsweise ist in jeder der FIGUREN 7a - 7h ein dem in den FIGUREN 6a - 69 dargestellten Transistor 139 ähnlicher Niederspannungs-p- Kanal-Feldeffekt-Transistor 303 dargestellt, wobei ein Back- Gate-Anschluß hinzugefügt wurde. Hierbei sind die FIGUREN 7a - 7g schematische Schnittansichten, die jeweils den FIGUREN 6a - 6g entsprechen. FIGUR 7h ist eine schematische Draufsicht des Transistors 303. Dieses Muster wiederholt sich für andere Bauelemente für die übrigen FIGUREN 8 - 14. In den FIGUREN 7 - 14 identifizieren gleiche Zeichen, wenn möglich, Strukturen, die denen entsprechen, die in den FIGUREN 6a - 6g auftreten.
  • Insbesondere auf FIGUR 7a Bezug nehmend, sei bemerkt, daß ein bei 303 allgemein dargestellter Niederspannungs-p- Kanal-Transistor mit einem Back-Gate-Anschluß während desselben Verfahrensablaufs wie die in den FIGUREN 6a - 6g dargestellten Bauelemente hergestellt werden kann, Der Niederspannungs-n-Tank 304 wird zur selben Zeit wie der Tank 175 implantiert (FIGUR 6a). Eine Photolackschicht 166 wurde strukturiert und als Maske für einen Niederspannungs-n-Tank 304 verwendet. In FIGUR 7b werden der n-Tank 304 und die bedeckende Oxidschicht 178 ungestört gelassen. In der in FIGUR 6c dargestellten Phase geschieht mit dem Bauelementbereich 303 nichts Bemerkenswertes, so daß FIGUR 7c fortgelassen wurde. In FIGUR 7d werden der n-Tank 304 und die Oxidschicht 178 durch eine Kombination der Nitrid/Oxid-Schicht 204 und der strukturierten Photolackschicht 206 zum Festlegen des Kanalstopps maskiert. Daraufhin werden die durch die Pluszeichen in dieser Figur dargestellten Kanalstopp-Zonen 208 vom p-Typ implantiert.
  • In FIGUR 7e wird nach dem Abheben der Photolackschicht 206 ein lokalisiertes Oxidationsverfahren (LOCOS-Verfahren) verwendet, um die isolierenden Oxidzonen 210 in den nicht durch die Nitrid/Oxid-Schicht 204 bedeckten Bereichen zu erzeugen (FIGUR 7d). Nachdem das Hochspannungs-Gateoxid (nicht dargestellt) weggeätzt worden ist und die Niederspannungs-Vt- Einstellungs-Implantation ausgeführt worden ist, wird eine Gate-Oxidschicht 220 auf der Fläche des Tanks 304 aufgewachsen. In FIGUR 7e ist der Zustand des Bauelements 303 zur Zeit des Implantierens der Tunneldiode 224 (FIGUR 6e) dargestellt. Das ganze Bauelement 303 ist als durch eine Photolackschicht 222 maskiert dargestellt.
  • Ein Poly2-Gate 306 wird aufgebracht, dotiert, strukturiert und geätzt, wie in FIGUR 7f dargestellt ist. In FIGUR 79 wird das Gate 306 mit den Seitenwand-Oxidzonen 250 und einem Verkappungsoxid 252 isoliert. Durch die bezüglich FIGUR 69 beschriebene LDD-Implantation wird eine (n-)-Implantationszone 308 erzeugt. Der übrige Teil des Transistorbereichs 303 wird für diesen Implantationsschritt mit Photolack maskiert. Hierauffolgt unmittelbar eine (n+)-Implantation, die zur selben Zeit stattfindet wie die während des Schritts 126 (FIGUR 5) stattfindende (n+)-Source/Drain-Arsenimplantation. Hierdurch wird eine (n+)-Zone 310 erzeugt. Die Zonen 308 und 310 wirken als Back-Gate-Anschluß an den n-Tank 304. Während der im Zusammenhang mit FIGUR 6g beschriebenen (p+)- Source/Drain-Implantation werden Source/Drain-Zonen 312 und 314 in ähnlicher Weise wie die Zonen 284 und 286 des Transistors 139 (FIGUR 6g) erzeugt.
  • In FIGUR 7h ist eine Draufsicht eines fertigen Bauelements 303 schematisch dargestellt. Der Niederspannungs-n-Tank 304 ist durch eine den aktiven Bereich des Bauelements einschließende durchgezogene rechtwinklige Linie angedeutet. Die Source/Drain-Implantationen sind durch die bei 312 und 314 mit angedeuteten durch gepunktete Linien bezeichneten Einrahmungen dargestellt. Die Back-Gate-Anschlußzone 308 ist als durch eine gepunktete Begrenzung eingeschlossen dargestellt. Die obere, die untere und die linke Begrenzung der Zone 308, die obere und die untere Begrenzung der Zone 312 und die obere, die untere und die rechte Begrenzung der Zone 314 sind durch die seitlichen Ränder der Grabenoxidschicht 210 festgelegt. Die Implantationen 312 und 314 sind auf die Ränder des LOCOS-Oxids 210 und die Ränder des Polysilicium-Gates 306 der zweiten Ebene, die durch das Seitenwandoxid 250 verstärkt sind (s. FIGUR 7g), selbstjustiert. Das Polysilicium-Gate 306 der zweiten Ebene ist zu einer Kontaktstelle 316 hin verlängert, zu der ein Kontakt 318 vom Metall der ersten Ebene hergestellt ist. Das Metall der ersten Ebene wird auch verwendet, um Kontakte 320 zur Back-Gate-Zone 308, zur Source/Drain-Zone 312 und zur Source/Drain-Zone 314 des Transistors 303 herzustellen.
  • In den FIGUREN 8b - 8h sind aufeinanderfolgende Phasen der Herstellung eines Niederspannungs-n-Kanal-Feldeffekttransistors 322 mit einem Back-Gate-Anschluß dargestellt. Es gibt keine FIGUR 8a, da im Bauelementbereich, der in der in FIGUR 6a dargestellten Phase des Verfahrens zum mit dem Back-Gate versehenen Transistor 322 wird, nichts wesentliches geschieht. In FIGUR 8b ist die Implantation eines Niederspannungs-p-Tanks 324 zu der Zeit dargestellt, zu der der p-Tank 190 in FIGUR 6b gebildet wird. Der p-Tank 324 wird durch eine strukturierte Photolackschicht 188 festgelegt. In FIGUR 8c wird der Bauelementbereich 322 mit einer Photolackschicht 198 maskiert. In FIGUR 8d wird die Nitrid/Oxid-Schicht 204 selbst als Maske für die Implantation der Kanalstopps 208 verwendet, die in den restlichen Figuren in der Abfolge nicht dargestellt sind. In den nicht durch die Nitrid/Oxid-Schicht 204 (FIGUR 8d) maskierten Zonen werden in FIGUR 8e isolierende Oxidzonen 210 aufgewachsen. Ein Hochspannungs-Gateoxid 218 (in FIGUR 8a nicht dargestellt) wird auf der Oberfläche des Tanks 324 aufgewachsen. Der Tank 324 wird gegenüber der Hochspannungs- Vt-Einstellungs-Implantation maskiert, wird jedoch strukturiert, um die Niederspannungs-Vt-Einstellungs-Implantation zu empfangen. Nach einem Reinigungsschritt wird darauf eine Gate- Oxidschicht 220 aufgewachsen. Wie dargestellt ist, ist der Bauelementbereich 322 während des Schritts der Implantation der EEPROM-Tunneldiode durch eine Photolackschicht 222 maskiert.
  • In FIGUR 8f wird ein Gate 326 aus polykristallinem Silicium aufgebracht, dotiert, strukturiert und geätzt. Dieses Gate 326 weist Seitenwand-Oxidzonen 250, die ihm in FIGUR 8g hinzugefügt wurden, sowie ein Verkappungsoxid 252 auf. Die Gate/Seitenwand-Oxidstruktur 326, 250 wird verwendet, um ein Paar von (n)-Implantationen teilweise selbstzujustieren: Eine mit Phosphor ausgeführte Niederdichte-(n-)-Implantation zur Bildung der Source/Drain-Zonen 328 und 329 und eine mit Arsen ausgeführte Hochdichte-Implantation zur Bildung der Zonen 330 und 331. Am Ende des Herstellungsvorgangs werden die Zonen 328 und 329 diffundiert, damit sie sich unter das Gate 326 erstrecken, während die das Arsen festlegenden Bereiche 330 und 331 in höherem Maße an ihrem Ort bleiben. Schließlich wird eine Zone 332 während des (p+ )-Source/Drain-Implantationsschritts mit Bor strukturiert und implantiert, um einen Back- Gate-Anschluß zum (p-)-Tank 324 zu erzeugen.
  • FIGUR 8h ist eine schematische Draufsicht des Niederspannungs-n-Kanal-Transistors 322. Die p-Tank-Grenze ist bei 324 angedeutet. Die Source/Drain-Bereiche 328 und 329 sind auf beiden Seiten (für die Zone 328) oder auf drei Seiten (Zone 329) durch das isolierende LOCOS-Oxid 210 festgelegt. Die Implantationen 328, 329, 330 und 331 (s. FIGUR 8g hinsichtlich der letzten beiden Zonen, die aus Deutlichkeitsgründen in FIGUR 8h fortgelassen wurden) sind auf das Gate 326 und die begleitenden Seitenwand-Oxidzonen 250 (in FIGUR 8h nicht dargestellt) selbstjustiert. Die Back-Gate-Diffusion 332 ist auf ihrer linken Seite auf das LOCOS-Oxid 210 selbstjustiert. Die rechte Seite davon ist durch Verwendung von Photolack festgelegt. Das Poly2-Gate 326 erstreckt sich zu einer Kontaktstelle 334, und es ist von der ersten Metallschicht (nicht dargestellt) ein Kontakt 336 zu ihr hergestellt. Leiter der ersten Metallschicht stellen ebenfalls über entsprechende Kontakte 338 eine Verbindung zum Back-Gate-Anschluß 332 und zu den Source/Drain-Zonen 328 und 329 her.
  • Das auf einen mit einem Back-Gate versehenen 18-Volt- NMOS-Feldeffektransistor 340 angewendete Herstellungsverfahren wird nun Bezug nehmend auf die FIGUREN 9a - 9h beschrieben. Der Transistor 340 ähnelt dem Hochspannungs-NMOS-Transistor 141, und beide können im Zusammenhang mit dem Steuern von Löschspannungen oder Programmierungsspannungen für eine EEPROM-Matrix verwendet werden. In der FIGUR 6a in der Hauptabfolge entsprechenden FIGUR 9a ist die Bildung eines Hochspannungs-n-Tanks 342 dargestellt, der zur selben Zeit wie die Hochspannungs-n-Tanks 168, 169, 170 und 171 gebildet wird. Die Randbereiche des Bauelementbereichs 340 sind während der Bildung des Niederspannungs-n-Tanks in FIGUR 6a durch eine Nitridschicht 166 maskiert, und der Tank 342 ist durch eine Photolackschicht (nicht dargestellt) maskiert. Wie durch FIGUR 9b teilweise dargestellt ist, werden während der in den FIGUREN 6b und 6c dargestellten Schritte keine Verfahrensschritte hinsichtlich des Bauelementbereichs 340 ausgeführt. FIGUR 9c wurde deshalb fortgelassen.
  • Wie in FIGUR 9d dargestellt ist, wird der Tank 342 teilweise durch die Nitrid/Oxid-Schicht 204 maskiert, und die Maske wird durch eine strukturierte Photolackschicht 206 vervollständigt. Diese Photolackschicht 206 wird für die Implantation der bei 208 durch "+"-Zeichen bezeichneten Kanalstoppzonen verwendet. Aus Deutlichkeitsgründen sind die Kanalstoppzonen 208 in den anderen Figuren dieser Abfolge fortgelassen. In FIGUR 9e werden Isolations- oder Grabenoxidzonen 210 an den Abschnitten der Oberfläche der Halbleiterschicht, die durch die Nitrid/Oxid-Schicht 204 (s. FIGUR 9d) freistehend gelassen wurden, selektiv aufgewachsen. Der Tank 342 wird freistehend gelassen, um durch eine Hochspannungs-Vt-Einstellungs-Implantation beaufschlagt zu werden. Daraufhin wird eine Hochspannungs-Gate-Oxidschicht 218 bis zu einer Dicke von etwa 500 Angstrom aufgewachsen.
  • In FIGUR 9f wird die zweite Schicht aus polykristallinem Silicium aufgebracht, dotiert, strukturiert und geätzt, um ein leitendes Gate 344 zu erzeugen. In FIGUR 9g werden die Seitenwand-Oxidzonen 250 ebenso wie die Verkappungsoxidschicht 252 hinzugefügt. Nach der Bildung des Verkappungsoxids 252 wird eine Tankanschlußzone 346 durch die Implantation von Phosphor während des (n-)-Niederdichtediffusion-Implantationsschritts gebildet. Dies wird mit Phospor als Störstoff ausgeführt. Dieselbe Maske wird für eine Arsenimplantation verwendet, die die (n+)-Zone 348 bildet. Source/Drain-Zonen 350 und 352 werden während des (p+)-Source/Drain-Implantationsschritts gebildet und sind auf das Gate 344 selbstjustiert.
  • In FIGUR 9h ist eine schematische Draufsicht des Bauelements 340 dargestellt. Während die schematische Darstellung des Bauelements 340 den Darstellungen aus den FIGUREN 7h und 8h ähnelt, gibt es Unterschiede in den Abmessungen, da dieser Transistor 340 dafür vorgesehen ist, daß an seinen Kanal eine Spannung Vdd von 18 Volt angelegt wird. Die n-Tank- Grenze 342 ist größer als die in den FIGUREN 7h und 8h dargestellte Tankgrenze und ist tiefer als diese. Der überhängende Teil des Grabenoxids 210 ist breiter und das Gate 344 ist ebenfalls breiter. Das Gate 344 erstreckt sich zu einer Kontaktstelle 354, die durch einen geeigneten Kontakt 356 an einen ersten Metalleiter angeschlossen ist. Wie zuvor wird die Source/Drain-Zone 350 durch die isolierende LOCOS-Oxidschicht 210 auf ihrer Ober- und Unterseite, durch Photolack auf ihrer linken Seite und durch das Floating-Gate 344 und dessen begleitendes Seitenwandoxid 250 (s. FIGUR 99) auf ihrer rechten Seite festgelegt. Die Source/Drain-Zone 352 ist durch den Rand des isolierenden Oxids 210 auf drei ihrer Seiten und durch das Seitenwandoxid-Gate 344 auf ihrer linken Seite selbstjustiert. Die Back-Gate-Anschlußzone 346 ist auf drei Seiten durch das Oxid 210 und auf ihrer rechten Seite durch strukturierten Photolack festgelegt. Geeignete Kontakte 358 sind zwischen jeweiligen Metall1-Leitern (nicht dargestellt) und den Zonen 346, 350 und 352 hergestellt.
  • In den FIGUREN 10b - 10h sind aufeinanderfolgende Phasen der Herstellung eines mit einem Back-Gate versehenen 18-Volt-NMOS-Feldeffekttransistors 360 dargestellt. Der Feldeffekttransistor 360 ähnelt dem in den FIGUREN 6a - 6g dargestellten n-Kanal-FET 142. Dieser 18-Volt-Transistor ist für das Schalten von Hochspannungen zu der EEPROM-Matrix aus EEPROM-Zellen, die aus den Zellen 143 (s. FIGUR 6g) zusammengesetzt sein kann, nützlich.
  • Es gibt in dieser Abfolge keine FIGUR 10a, da zu der Zeit, die FIGUR 6a repräsentiert, noch kein Tank im Bauelementbereich 360 gebildet worden ist. In FIGUR 10b wurde ein Hochspannungs-p-Tank 362 gebildet. Eine Oxidschicht 164 und eine Photolackschicht 188 maskieren zu dieser Zeit den Tank 362, um die Implantation von Niederspannungs-p-Tanks anderswo auf dem Chip 22 durchzuführen. In FIGUR 10c bleibt der Hochspannungs-p-Tank 362 durch die Oxidschicht 178 und eine andere Photolackschicht 198 maskiert, so daß eine tiefe (p+)-Back- Gate-Zone 202 für den vertikalen DMOS-Transistor 147 (s. FIGUR 6c) implantiert werden kann. In FIGUR 10d wird die strukturierte und geätzte Nitrid/Oxid-Schicht 204 selbst verwendet, um die Abgrenzungen der (p+)-Kanalstoppzonen 208, die in FIGUR 10d durch Pluszeichen dargestellt sind, die jedoch in dieser Zeichnungsabfolge nirgendwo sonst angegeben sind, festzulegen. In FIGUR 10e werden die isolierenden Oxidzonen 210 auf den Bereichen der Oberfläche der Epitaxieschicht aufgewachsen, die nicht von der Nitrid/Oxid-Schicht 204 (s. FIGUR 10d) bedeckt sind. Nach dem Abheben der Nitrid/Oxid-Schicht 204 wird eine Hochspannungs-Vt-Einstellungs-Implantation bezüglich des Tanks 362 ausgeführt, woraufhin eine 500 Angstrom dicke Hochspannungs-Gate-Oxidschicht 218 aufgewachsen wird. Die daraufhin aufgebrachte Photolackschicht 222 maskiert die ganze Chipoberfläche mit Ausnahme einer Tunneldioden-Implantationszone 224 (s. FIGUR 6e).
  • Die Polysiliciumschicht der zweiten Ebene wird aufgebracht, dotiert, strukturiert und geätzt, um ein in FIGUR 10f dargestelltes leitendes Gate 364 zu erzeugen. In FIGUR 10g werden die Seitenwand-Oxidzonen 250 und eine Verkappungsoxidschicht 252 zum Gate 364 hinzugefügt. Daraufhin wird Phosphor mit einer relativ geringen Konzentration implantiert, um (n-)- Zonen 366 und 368 zu bilden, die bei der nachfolgenden Ausführung eines Ausheilens seitlich unter das Gateoxid 364 diffundieren. Eine Arsenimplantation wird unter Verwendung derselben Maske, die für die (n-)-Implantationen 366 und 368 verwendet wurde, verwendet, um (n+)-Zonen 370 und 372 zu erzeugen. Schließlich wird während der Implantation der (p+)-Source- und Drainzonen eine p-Tank-Kontaktzone 374 implantiert, die teilweise unter Verwendung von Photolack festgelegt ist und die teilweise auf den Rand des isolierenden Oxids 210 selbstjustiert ist.
  • In der in FIGUR 10h schematisch dargestellten Draufsicht sind die seitlichen Abgrenzungen des p-Tanks 362 durch ein durchgezogenes Rechteck bezeichnet. Das Feldoxid 210 bildet eine Begrenzung, die breiter ist als die Bauelemente mit geringerer Spannung. Das Polysilicium-Gate 364 ist ebenfalls breiter, um einen Kanal festzulegen, der ausreichend breit ist, um eine hohe Spannung bewältigen zu können und um einen Durchgriff zwischen den Source/Drain-Zonen 366 und 368 zu verhindern. Die Source/Drain-Zone 368 ist auf drei Seiten durch das Grabenoxid 210 und auf der verbleibenden Seite durch das Gate 364 festgelegt. Die Source/Drain-Zone 366 ist auf ihrer Ober- und ihrer Unterseite durch das Grabenoxid 210, auf ihrer rechten Seite durch das Gate 364 und auf ihrer linken Seite durch strukturierten Photolack festgelegt. Die Back- Gate-Anschlußzone 374 ist auf drei Seiten durch das isolierende Oxid 210 und auf ihrer rechten Seite durch strukturierten Photolack festgelegt. Es werden geeignete Kontakte 380 von der Back-Gate-Anschlußzone 374, den Source/Drain-Zonen 366 und der Source/Drain-Zone 368 zu entsprechenden Metall1-Leitungen (nicht dargestellt) hergestellt.
  • Auf die FIGUREN 11a - 11g Bezug nehmend, werden nachfolgend die aufeinanderfolgenden Schritte der Herstellung eines seitlich diffundierten Source/Drain-n-Kanal-"Metall"- Oxid-Halbleiter-Feldeffekttransistors (LDMOS-Feldeffekttransistors) 382 dargestellt, wobei diese Phasen in das hier erläuterte Verfahren integriert sind. Der laterale DMOS-Transistor 382 wird zuerst mit einem Hochspannungs-n-Tank 384 versehen, der gleichzeitig mit dem Hochspannungs-n-Tank 170 aus FIGUR 6a gebildet wird. Der n-Tank 384 wird durch eine Oxidschicht 178 maskiert, und die Randabschnitte des Bauelementbereichs werden durch eine Nitridschicht 166 bedeckt, währenddessen die Niederspannungs-n-Tanks implantiert werden (s. FIGUR 6a). Zu dieser Zeit bedeckt Photolack (nicht dargestellt) den zentralen Tankbereich 384. Mit FIGUR 11b fortfahrend, sei bemerkt, daß eine Photolackschicht 188 strukturiert wird und ein Niederspannungs-p-Tank 386 implantiert wird, während die anderen Niederspannungs-p-Tanks 190 - 196 (s. FIGUR 6b) implantiert werden. Daraufhin wird die Photolackschicht 188 abgehoben und eine tiefe (p+)-Diffusion 388 durch eine strukturierte Photolackschicht 198 festgelegt und, wie in FIGUR 11c dargestellt, implantiert. In FIGUR 11d wird eine Schicht 204 aus Nitrid und Oxid im Zusammenhang mit einer Photolackschicht 206 verwendet, um die Maske für die Kanalstopps 208 zu bilden. Die Photolackschicht 206 wird daraufhin abgehoben, und das lokalisierte Oxid 210 wird in den Bereichen des Bauelementbereichs 382 aufgewachsen, die nicht durch die strukturierte und geätzte Nitrid/Oxid-Maske 204 abgedeckt sind (s. FIGUREN 11d und 11e). Die Nitrid/Oxid-Schicht 204 und die Oxidschicht 164 werden daraufhin entfernt. Nachfolgend wird ein Hochspannungs-V'-Einstellungs-Implantat in den Tank 384 implantiert. Dann wird eine Hochspannungs-Gate-Oxidschicht 218 bis zu einer Dicke von etwa 500 Angstrom aufgewachsen. Eine Photolackschicht (nicht dargestellt) wird verwendet, um das Bauelement 382 zu der Zeit zu maskieren, zu der die Niederspannungs-Vt-Einstellungen implantiert werden und zu der das Niederspannungs-Gateoxid 220 (s. FIGUR 6e) hergestellt wird. Eine Photolackschicht 222 wird strukturiert, um die Tunneldiode 224 festzulegen, und wird zu der Zeit, zu der dies geschieht, über dem Bauelementbereich 382 ungestört gelassen.
  • Nach dem Tunneldioden-Implantationsschritt wird die durch FIGUR 11f repräsentierte Phase des Verfahrens erreicht. In FIGUR 11f ist dargestellt, wie die Poly2-Schicht aufgebracht, dotiert, strukturiert und geätzt wird, um ein Gate 390 auf der Oberfläche der Gate-Oxidschicht 218 zu erzeugen. In FIGUR 11g werden die Seitenwand-Oxidzonen 250 auf den Seitenrändern eines Polysilicium-Gates 390 gebildet, und es wird ein Verkappungsoxid 252 auf dem freigelegten oberen Teil des Polysilicium-Gates 390 gebildet. Eine Photolackschicht (nicht dargestellt) wird verwendet, um die Ränder der Source/Drain- Implantationszonen 392 und 394 festzulegen, die nicht durch das Gate 390 oder die Ränder der LOCOS-Oxidzone 210 festgelegt sind. Daraufhin wird eine leicht dotierte Diffusion unter Verwendung von Phosphor implantiert, um die (n-)-Zonen 392 und 394 zu erzeugen. Diese diffundieren während eines nachfolgenden Ausheilens seitlich und abwärts, wie durch die ursprünglichen Implantationsabgrenzungen dargestellt ist. Eine nachfolgende Arsenimplantation wird verwendet, um unter Verwendung derselben Source/Drain-Implantationsmaske Zonen 396 und 398 zu erzeugen.
  • Während der p-Typ-Source/Drain-Implantationsphase wird eine Photolackschicht (nicht dargestellt) strukturiert, um einen Rand der implantierten (p+)-Back-Gate-Anschlußzone 400 festzulegen.
  • Eine schematische Draufsicht des LDMOS-Transistors 382 ist in FIGUR 11h dargestellt. Die Implantationsabgrenzungen des n-Tanks 384 sind durch das in durchgezogenen Linien gezeichnete Rechteck dargestellt. Die Abgrenzung der Implantationsmaske für den p-Tank 386 ist durch eine gepunktete Linie dargestellt. Diese Implantationsmaske 386 erstreckt sich unter den Rand des LOCOS-Oxids 210, das einen Graben für den aktiven Bauelementbereich bildet. Die tiefe (p+)-Diffusionszone 388 nimmt den linken Teil des Implantationsbereichs für den p-Tank 386 ein. Die Source/Drain-Zone 392 ist auf ihrer linken Seite durch eine strukturierte Photolackschicht (nicht dargestellt), auf ihrer Ober- und ihrer Unterseite durch das Grabenoxid 210 und auf ihrer rechten Seite durch das Poly2-Gate 390 festgelegt, das durch die Seitenwand-Oxidzonen 250 (in FIGUR 11h nicht dargestellt) begleitet wird. Die Source/Drain-Zone 394 ist auf drei Seiten durch das Grabenoxid 210 und auf ihrer linken Seite durch eine strukturierte Photolackschicht festgelegt. Das Polysilicium-Gate 390 erstreckt sich zu einer Kontaktstelle 402, und es ist ein Kontakt 404 von einem ersten Metall (nicht dargestellt) zur Kontaktstelle 402 hergestellt. Es werden geeignete Kontakte 406 von den Zonen 400, 392 und 394 zu jeweiligen Metalleitungen der ersten Ebene (nicht dargestellt) gebildet.
  • In den FIGUREN 12a - 12g sind aufeinanderfolgende stark vergrößerte Schnittansichten der Herstellungsphasen eines vertikalen bipolaren npn-Transistors 408 dargestellt, der während des hier beschriebenen integrierten Verfahrens hergestellt wird. In FIGUR 12a ist ein (n-)-Tank 410 dargestellt, der gleichzeitig mit den anderen Hochspannungs-n-Tanks (s. FIGUR 6a) gebildet wird. Zu Beginn der durch FIGUR 12a repräsentierten Zeit maskieren eine Oxidschicht 164 und eine Photolackschicht (nicht dargestellt) die n-Tankzone 410. Die Nitridschicht 166 wurde strukturiert und geätzt, um die Implantation des Tanks 410 zu ermöglichen. Die Nitridschicht 166 ist an dieser Stelle für einen Niederspannungs-n-Tank- Implantationsschritt (s. FIGUR 5a) strukturiert und geätzt; eine Photolackschicht (nicht dargestellt) maskiert zu dieser Zeit den Bauelementbereich 408. Wie in FIGUR 12b dargestellt ist, wird eine Photolackschicht 188 für die Implantation eines (p-)-Tanks 412, die gleichzeitig mit der Implantation der Niederspannungs-p-Tanks 190, 192, 194 und 196 ausgeführt wird, aufgebracht und strukturiert. Der Hochspannungs-n-Tank 410 bildet den Kollektor des npn-Transistors 408, während der p- Tank 412 seine Basis bildet.
  • In dieser Abfolge tritt als nächstes FIGUR 12d auf, wobei FIGUR 12c nicht erscheint, da während des in FIGUR 6c dargestellten integrierten Herstellungsverfahrens nichts Wichtiges mit diesem Bauelement 408 geschieht. Eine Nitrid/- Oxid-Schicht 204 und eine Photolackschicht 206 werden verwendet, um den n-Tank 410 zu maskieren, so daß eine Kanalstoppimplantation ausgeführt werden kann, wodurch die Kanalstopps 208 gebildet werden, die in FIGUR 11d, jedoch sonst nirgendwo, in dieser Abfolge von Figuren durch Pluszeichen bezeichnet sind. Der nächste den Transistor 408 betreffende Herstellungsschritt geschieht zur durch FIGUR 6f repräsentier ten Zeit und ist in FIGUR 12f dargestellt. Zu dieser Zeit wird eine lokalisierte Oxidation verwendet, um LOCOS-Oxidzonen 210 auf den Oberflächen der Tanks 410 und 412 zu bilden, die durch die Nitrid/Oxid-Maske 204 freistehend gelassen wurden. In FIGUR 12g ist dargestellt, daß die Oxidzonen 210 für die Selbstjustierung der Basis-, Emitter- und Kollektorkontaktzonen verwendet werden. Gemäß der Erfindung werden während der LDD-(n-)-Source/Drain-Implantation, die anderswo auf dem Chip 22 stattfindet, die Kollektorkontaktzone 414 und der Emitter 416 unter Verwendung von Phosphor implantiert. Unmittelbar hierauffolgt eine Implantation von Arsen, um (n+)-Zonen 418 und 420 zu erzeugen. Nachfolgend wird eine Zone 422 während der anderswo auf dem Chip 22 stattfindenden p-Typ- Source/Drain-Implantationsphase unter Verwendung von Bor implantiert.
  • In FIGUR 12h ist eine schematische Draufsicht des vertikalen bipolaren npn-Transistors 408 dargestellt. Die Hochspannungs-n-Tank-Maskenabgrenzung ist durch eine dunkle rechtwinklige Linie 410 dargestellt, und die entsprechende Abgrenzung des p-Tanks 412 ist durch eine unterbrochene Linie dargestellt. Die Kollektorkontaktzone 414, der Emitter 416 und die Basiskontaktzone 422 sind durch die seitlichen Ränder des LOCOS-Oxids 210 festgelegt. Geeignete Kontakte 424 sind jeweils zur Kollektorkontaktzone 414, zum Emitter 416 und zur Basis 422 hergestellt, um Verbindungen zu jeweiligen Metall1- Leitern (nicht dargestellt) herzustellen.
  • Die FIGUREN 13a und 13c - 13g sind stark vergrößerte schematische Schnittansichten eines während des integrierten Verfahrens der Erfindung hergestellten Hochspannungs-p-Kanal- Feldeffekttransistors. Dieser bei 426 allgemein dargestellte Transistor weist eine reduzierte Gateoxid-Beanspruchung auf, was nachfolgend in näheren Einzelheiten beschrieben wird. FIGUR 13b tritt nicht auf, da während der entsprechenden Phase des Herstellungsverfahrens, die in FIGUR 6b dargestellt ist, nichts Wesentliches in diesem Bereich des Chips 22 geschieht.
  • Wie in FIGUR 13a dargestellt ist, wird ein Niederspannungs-n-Tank 428 zur gleichen Zeit und mit dem gleichen Störstoff innerhalb des Bauelementbereichs 426 hergestellt wie die Niederspannungs-n-Tanks 175, 176 und 177, die in FIGUR 6a dargestellt sind. Zu der Zeit, wo das in FIGUR 13c dargestellte Stadium erreicht ist, wurde ein Hochspannungs-p-Tank 430 in den Bauelementbereich 426 implantiert, um den n-Tank zu umgeben. Da der p-Tank 430 denselben Leitungstyp aufweist wie die (p-)-Epitaxieschicht 252, in der er gebildet ist, ist die Grenze des p-Tanks 430 tief innerhalb der Schicht 150 etwas unbestimmt und ist durch eine gepunktete Linie dargestellt. Dies ist auch deshalb der Fall, da die Störstoffkonzentration, wie bei allen im integrierten Verfahren hergestellten Tanks, abnimmt, wenn man sich von der Oberfläche der Epitaxieschicht entfernt. Die Tiefe des p-Tanks 430 ist etwas größer als die Tiefe des n-Tanks 428.
  • In FIGUR 13c sind der n-Tank 428 und der p-Tank 430 dargestellt, die von jeweiligen Oxidschichten 164 und 178 sowie einer Photolackschicht 198 bedeckt sind. Die Photolackschicht 198 wird strukturiert, um anderswo auf dem Chip 22 tiefe (p+)-Diffusionen festzulegen.
  • Bezug nehmend auf FIGUR 13d sei bemerkt, daß eine strukturierte und geätzte Nitrid/Oxid-Schicht 204 im Zusammenhang mit einer strukturierten Photolackschicht 206 verwendet wird, um die Implantation der (p)-Kanalstoppbereiche 208 festzulegen, die in FIGUR 13d, jedoch sonst nirgendwo, in dieser Abfolge von Figuren durch Pluszeichen dargestellt sind. Die Photolackschicht 206 wird daraufhin abgehoben, und die LOCOS-Oxidzonen 210 und 432 (FIGUR 13e) werden auf den Bereichen des Bauelementbereichs 426 aufgewachsen, die von der Nitrid/Oxid-Schicht 204 freistehend gelassen wurden. Die Zone 432 ist vorzugsweise am linken Ende der Nitrid/Oxidschicht 204, jedoch innerhalb dieser angeordnet, und die Oxidschichten 166 und 178 werden nachfolgend entfernt. Eine Hochspannungs- Gate-Oxidschicht 218 wird bis zu einer Dicke von etwa 500 Angstrom auf den Bereichen der Tanks 428 und 430 aufgewachsen, die nicht von den lokalisierten Oxidzonen 210 und 432 bedeckt sind. Eine Hochspannungs-n-Tank-Vt-Einstellungs-Implantation wird nach dem Aufbringen der Hochspannungs-Gate-Oxidschicht 218 ausgeführt.
  • Wie in FIGUR 13f dargestellt ist, wird die Poly2- Schicht aufgebracht, dotiert, strukturiert und geätzt, um ein leitendes Gate 434 zurückzulassen. Das Gate 434 befindet sich teilweise auf der Grabenoxidzone 432 und teilweise links von der Oxidzone 432 auf dem Gateoxid 218.
  • In FIGUR 139 werden die Seitenwand-Oxidzonen 250 auf den lateralen Seiten des Gates 434 gebildet, und ein Verkappungsoxid 252 wird auf dessen oberer Fläche gebildet. Die Niederdichte-Diffusion-(n-)-Implantation wird nachfolgend strukturiert, und Phosphor wird implantiert und schließlich diffundiert, um Source/Drain-Zonen 436 und 438 zu erzeugen. Unter Verwendung derselben strukturierten Photolackmaske werden Zonen 440 und 442 mit einer Arsenimplantation erzeugt. Eine Source/Drain-Implantation vom p-Typ wird mit einer strukturierten Photolackschicht (nicht dargestellt) verwendet, um die (p+)-Back-Gate-Anschlußzone 444 zu erzeugen.
  • FIGUR 13h ist eine schematische Draufsicht des p- Kanal-Feldeffekttransistors 426 mit reduzierter Gateoxid- Beanspruchung. Die obere, die untere und die linke Seite der Back-Gate-Anschlußzone 44 sind auf den seitlichen Rand des Grabenoxids 210 selbstjustiert. Die rechte Seite der Back-Gate-Anschlußzone 444 ist durch eine strukturierte Photolackschicht (nicht dargestellt) festgelegt, und eine andere strukturierte Photolackschicht wird verwendet, um den linken Rand der Source/Drain-Zone 436 festzulegen. Der obere und der untere Rand der Source/Drain-Zone 436 sind auf die jeweiligen Ränder des Grabenoxids 210 selbstjustiert, während deren rechter Rand auf das Seitenwandoxid 250 (s. FIGUR 13g) auf der nächstgelegenen Seite des Gates 434 selbstjustiert ist. Die Source/Drain-Zone 438 ist durch die seitlichen Ränder der Grabenoxidzonen 210 und 432 vollständig selbstjustiert.
  • Bezug nehmend auf die FIGUREN 13g und 13h sei bemerkt, daß sich die LOCOS-Oxidzone 432 unter dem Drain-Ende des leitenden Gates 434 befindet, um Probleme mit einem Durchbruch des Gateoxids zu vermeiden. Zwischen dem Gate 434 und der (n+)-Drain-Zone 442 tritt eine hohe Spannung auf, die hoch genug ist, um die meisten normalen dünnen Oxide zu zerreißen. Durch das Einfügen der Oxidzone 432 wird dieses Problem beseitigt.
  • Bezug nehmend auf die FIGUREN 14g und 14h wird nachfolgend eine andere Bauform des Hochspannungs-Leistungs- Feldeffekttransistors mit reduzierter Gateisolator-Beanspruchung erläutert. Die den FIGUREN 6a - 6f entsprechenden Verfahrensschritte wurden fortgelassen, da sie angesichts der in den FIGUREN 13a und 13c - g ausgeführten Schritte offensichtlich sind.
  • In FIGUR 14g ist eine stark vergrößerte Schnittansicht eines im wesentlichen fertigen Feldeffekttransistors 452 dargestellt. Ebenso wie der Transistor 426 (s. FIGUR 13g) wird ein Niederspannungs-n-Tank 454, gefolgt von einem Hochspannungs-p-Tank 456, implantiert. Das lokalisierte Oxid 210 legt einen Graben für den aktiven Bauelementbereich 452 fest.
  • Nach dem Aufwachsen eines Hochspannungs-Gateoxids 218 und einer Vt-Einstellungs-Implantation wird die Poly2-Schicht, die das allgemein mit 458 bezeichnete Gate bilden wird, aufgebracht. Anstelle einer unstrukturierten Dotierung des Gates 458 wird jedoch ein Abschnitt 462 davon mit einer Maske, beispielsweise aus strukturiertem Photolack, bedeckt, so daß ein Abschnitt 462 des Gates 458 keinen Phosphor-Störstoff empfängt. Der übrige Abschnitt 460 des Gates 458 empfängt während des POCl&sub3;-Dotierungsschritts Phosphor. Das Gate 458 wird daraufhin in einem Ätzschritt festgelegt.
  • Eine weitere Methode zum Bilden des Gates 458 besteht darin, es während des POCl&sub3;-Polysilicium-Dotierungsschritts vollständig zu maskieren und das Gate 458 statt dessen während der (n+)-Source/Drain-Implantationsphase zu dotieren. Bei dieser alternativen Bauform wird die (n+)-Source/Drain-Maske so erweitert, daß sie den Teil 462 des Polysilicium-Gates 458 bedeckt, während der Teil 460 den Phosphor- und Arsen-Störstoffen ausgesetzt bleibt. Der eigenleitende, d. h. undotierte Teil 462 wirkt als Isolator.
  • Während oder nach der Fertigstellung des Gates 458 werden (n+)-Source/Drain-Zonen 464 und 466 in die Epitaxieschicht 152 implantiert. Die zum Festlegen des Schritts verwendete Maske steuert die Position des letztendlich linken Rands der Sourcezone 464. Die Drainzone 466 kann entweder auf die Ränder des Grabenoxids 210 und des Seitenwandoxids 250 selbstjustiert werden oder durch eine geeignete strukturierte Photolackschicht in einem Abstand vom Gate 458 gehalten werden. In FIGUR 14g ist die Source/Drain-Implantation 466 als in einem Abstand vom Gate 458 gehalten dargestellt, während die Implantation 466 in der in FIGUR 14h dargestellten Draufsicht als auf das Gate 458 selbstjustiert dargestellt ist.
  • Die Implantationen 464 und 466 werden mit Phosphor durchgeführt, dessen Atome bei nachfolgenden thermischen Schritten in erheblichem Maße seitlich von ihren Anfangs- Implantationsstellen aus diffundieren. Den Phosphor-Implantationen 464 und 466 folgen Arsen-Implantationen 468 und 470, die entsprechende (n+)-Zonen erzeugen. Die Arsen-Ionen sind nicht annähernd so mobil wie die Phosphor-Ionen, wodurch sich ein Gradient in die (n+)-Source- und Drainzonen ergibt.
  • Eine nachfolgende Maskierung wird verwendet, um die zum Herstellen eines Kontakts zum p-Tank 456 als einem Back-Gate- Anschluß verwendete (p+)-Zone 472 festzulegen.
  • FIGUR 14h ist eine Draufsicht des Bauelements 452, wobei FIGUR 14g in etwa entlang einer Linie 14g-14g aus FIGUR 14h dargestellt ist. Das Grabenoxid 210 wird verwendet, um die obere, die untere und die linke Seite der Back-Gate-Anschlußzone 472, die obere und die untere Seite der Sourcezone 464 und die obere, die untere und die rechte Seite der Drainzone 466 festzulegen. Anders als beim entsprechenden in den FIGUREN 13g und 13h dargestellten Bauelement tritt unterhalb des Gates 458 kein dickes Oxid auf. Der dotierte Teil 460 des Gates 458 erstreckt sich zu einer Kontaktstelle 474, wo es über einen geeigneten Kontakt 476 durch das erste Metall angeschlossen ist. Kontakte 478 sind vorgesehen, um die Anschlußklemmen des Transistors 452 an Punkte außerhalb des Bauelements anzuschließen.
  • Zeitweilig auf FIGUR 149 rückblickend sei bemerkt, daß sich das Potential der eigenleitenden Polysilicium-Gatezone 462 ändert, wenn sich das Gate/Drain-Potential ändert, da diese als Isolator wirkt. Die Zone 480 der Gate-Oxidschicht 218 kann ein hohes elektrisches Feld aufweisen, das bei einem normalen (mit einem dotierten Gate versehenen) Transistor normalerweise zu einem Durchbruch des Gateoxids führen würde. Da der undotierte Gateteil 462 jedoch nur kapazitiv mit der Drainzone 466 gekoppelt ist und der Kontakt zum dotierten Gateteil 460 einen hohen Widerstand aufweist, kann die am Teil 480 auftretende Spannung nun geringer sein als die Oxid- Durchbruchspannung. Durch Vorsehen eines undotierten Gateteus 462 anstelle einer Feldoxidzone 432 (s. FIGUR 13g) wird ermöglicht, daß die vom Transistor 452 verwendete Fläche kleiner ist und daß die Leistungsfähigkeit pro Fläche des Chips 22 auf diese Weise erhöht wird. Weiterhin ist die Verstärkung oder die Steilheit des Transistors 452 höher, da ein dünnes Oxid 218 unterhalb des gesamten Gates 458 gebildet ist. Der Transistor 452 ist in einer Kraftfahrzeug-Mikrosteuereinheit als ein Transistor innerhalb des Spannungsreglers 58 oder einem anderen Bestandteil der Mikrosteuereinheit, die direkt der Batteriespannung von 12 Volt ausgesetzt ist, besonders nützlich, da er besser dazu in der Lage ist, die manchmal bei Stromversorgungen von Kraftfahrzeugen auftretenden jiber spannungen von 60 Volt zu überstehen.
  • Bezug nehmend auf die FIGUREN 15g und 15h wird nun ein anderer, allgemein mit 600 bezeichneter isolierter Feldeffekttransistor erläutert, der dem in den FIGUREN 13a und 13c bis 13h dargestellten Transistor etwas ähnelt. Der Transistor 600 ist eine p-Kanal-Version des Feldeffekttransistors 426. Den FIGUREN 6a - 6f entsprechende Schnittansichten wurden fortgelassen, da sie in hohem Maße den Ansichten 13a und 13c - 13f ähneln. Die in FIGUR 15g dargestellte stark vergrößerte schematische Schnittansicht entspricht FIGUR 6g, und FIGUR 15h ist eine Draufsicht derselben Zelle, wobei FIGUR 15g in etwa entlang der Linie 15g-15g aus FIGUR 15h dargestellt ist. Ebenso wie die in den FIGUREN 13a und 13c - 13h dargestellte Zelle 426 weist der Feldeffekttransistor 600 eine erhöhte Toleranz gegenüber 60-Volt-Überspannungen auf, wie sie üblicherweise in elektrischen Systemen von Kraftfahrzeugen auftreten, da der Gateisolator 218 dieser Zelle 600 eine reduzierte Beanspruchung erfährt, wenn er den Spannungen ausgesetzt wird.
  • Während die Hochspannungs-n-Tanks implantiert werden, wird ein Hochspannungs-n-Tank 602 im Bauelementbereich 600 implantiert. Hierauffolgt zur gegebenen Zeit die Implantation eines Niederspannungs-p-Tanks 604, der einen Bereich des Hochspannungs-n-Tanks 602 belegt, der etwas gegenüber seinem Zentrum verschoben ist. Der Hochspannungs-n-Tank 602 wird zur gleichen Zeit einer Hochspannungs-Vt-Einstellungs-Implantation (nicht dargestellt) unterzogen, zu der diese Einstellung mit anderen Hochspannungs-n-Tanks auf dem Chip 22 geschieht.
  • Geeignete Kanalstoppzonen (nicht dargestellt) werden im Randbereich des n-Tanks 602 implantiert. Die Nitrid/Oxid- Maske 204 (s. z. B. FIGUR 13d) wird strukturiert und geätzt, so daß ein zentraler Bereich innerhalb der Tanks 602 und 604 freistehend gelassen wird&sub0; Wenn daraufhin der Schritt der lokalisierten Oxidation stattfindet (s. FIGUREN 6e, 13e), wird eine relativ dicke zentrale Oxidzone 606 zeitgleich mit dem Grabenoxid 210 aufgewachsen, das vorzugsweise rechts von der Grenze des (p-)-Tanks 604 angeordnet ist.
  • Eine Hochspannungs-Gate-Oxidschicht 218 wird auf den übrigen freistehenden Siliciumflächen der Tanks 602 und 604 aufgewachsen. Daraufhin wird ein leitendes Poly2-Gate 608 aufgebracht, dotiert, strukturiert und geätzt, um die leitende Gatestruktur 608, wie dargestellt, zurückzulassen&sub0; Das leitende Gate 608 kreuzt einen Seitenrand 609 der Oxidinsel 606 und erstreckt sich über eine beträchtliche Entfernung auf deren oberer Fläche 611. Ein anderer beträchtlicher Teil des leitenden Gates 608 erstreckt sich über den am weitesten links gelegenen Seitenrand des (p-)-Tanks 604 hinaus über dem Tank 602.
  • Das Seitenwandoxid 250 und das Verkappungsoxid 252 werden, wie vorhergehend beschrieben, für andere während des integrierten Vorgangs hergestellte Bauelemente hinzugefügt. Während der Implantation der (n+)-Source/Drain-Zonen wird eine Photolackschicht (nicht dargestellt) verwendet, um die rechte Implantationsabgrenzung einer Niederdichte-(n-)-Diffusion 612 festzulegen, die vorzugsweise unter Verwendung von Phosphor diffundiert wird. Hierauffolgt eine (n+)-Implantation 610 von Arsen. Die Zonen 610 und 612 bilden einen Back-Gate-Anschluß zum (n-)-Tank 602. Im (p+)-Source/Drain-Implantationsschritt wird eine Photolackschicht (nicht dargestellt) verwendet, um den am weitesten links gelegenen Seitenrand der Sourcezone 614 festzulegen. Die übrigen seitlichen Ränder der Sourcezone 614 und einer Drainzone 616 sind entweder auf den am weitesten links gelegenen Seitenrand des leitenden Gates 608 (durch das Seitenwandoxid 250 verstärkt) oder durch entsprechende Seitenränder der Oxidinsel 606 und des Grabenoxids 210 selbstjustiert.
  • FIGUR 15h ist eine schematische Draufsicht des Feldeffekttransistors 600. Das leitende Gate 618 erstreckt sich nach oben gerichtet zur oberen Fläche des Oxids oder Streifens 606 (der als eine Insel im in etwa entlang der Linie 159-159 dargestellten Abschnitt erscheint). Die obere, die untere und die linke Seite des (n+)-Back-Gate-Anschlusses 612 sind durch das Grabenoxid 210 festgelegt. Der rechte Rand ist durch eine strukturierte Photolackschicht (nicht dargestellt) festgelegt. Der obere und der untere Rand der (p+)-Sourcezone 614 sind durch das Grabenoxid 210 festgelegt, dessen linke Grenze durch die strukturierte (p+ )-Source-Drain-Diffusions-Photolackschicht (nicht dargestellt) festgelegt ist und dessen am weitesten rechts gelegene Grenze auf den linken Rand des leitenden Gates 618 selbstjustiert ist. Die (p+)-Drainzone 616 ist mit allen ihren Rändern auf das Grabenoxid 210 und seine Erweiterung 606 selbstjustiert. Das leitende Gate 608 erstreckt sich jenseits der Abgrenzungen des n-Tanks 602 zu einer Kontaktstelle 618, und es ist ein geeigneter Kontakt 620 vom Metall1 (nicht dargestellt) zum Gate 608 hergestellt Weiterhin sind Kontakte 622 von den verschiedenen Metall1- Leitern zu den Implantationszonen 612, 614 und 616 hergestellt.
  • Wenngleich die zentralen Oxidstreifen und nicht dotierten Teile der Steuer-Gates im Zusammenhang mit einem Feldeffekttransistor mit erweiterter Drainzone dargestellt worden sind, können diese Techniken zum Reduzieren der Gateoxid-Beanspruchung für jegliche Feldeffekttransistoren verwendet werden, die ungewöhnlich hohen Spannungen ausgesetzt sind.
  • Die FIGUREN 16g und 16h sind je eine stark vergrößerte schematische Schnittansicht bzw. Draufsicht eines gemäß dem hier beschriebenen integrierten Verfahren hergestellten vertikalen n-Kanal-DMOS-Transistors. Die FIGUREN 16a - 16f wurden fortgelassen, da sie angesichts der anderen vorhergehend beschriebenen ähnlichen Herstellungsschritte für andere Bauelemente offensichtlich sind. FIGUR 16g entspricht FIGUR 6g und ist ebenfalls in etwa entlang der Linie 16g-16g aus FIGUR 16h dargestellt.
  • Die vergrabene (n+)-Source/Drain-Zone 625 wird zur gleichen Zeit wie die vergrabene (n+)-Schicht 154, die in FIGUR 6a dargestellt ist, gebildet. Eine zweite (p-)- Epitaxieschicht 156 wird auf der vergrabenen (n+)-Schicht 625 gebildet. Ein (n-)-Hochspannungs-n-Tank 626 wird in die Oberfläche der Epitaxieschicht 156 für dieses Bauelement 624 implantiert. Daraufhin wird eine tiefe (n+)-Diffusion 628 ausgeführt, um die vergrabene (n+)-Schicht 625 mit außerhalb des Bauelements 624 liegenden Punkten zu verbinden.
  • Eine Hochspannungs-(p-)-Tankzone 630 wird durch strukturierten Photolack (nicht dargestellt) festgelegt und in die Epitaxieschicht 156 implantiert, so daß sie durch den (p-)- Tank 626 eingeschlossen wird. Der (n-)-Tank 630 belegt einen linken Teil der Oberfläche des (n-)-Tanks 626. Daraufhin wird eine tiefe (p+)-Diffusion 632 innerhalb des (n-)-Tanks 630 implantiert, so daß sie sich vorzugsweise vollständig durch den (p-)-Tank 630 erstreckt. Die dadurch erzeugte tiefe (p+)- Zone 632 wirkt als ein Back-Gate, um die Leitfähigkeit der durch den (p-)-Tank 630 gebildeten Kanalzone zu steuern.
  • Das lokalisierte Oxid 210 wird im Randbereich des Bauelements 624 aufgewachsen, um einen Graben für die verschiedenen nachfolgend implantierten Source/Drain-Zonen festzulegen und um den Transistor 624 gegenüber angrenzenden Bauelementen zu isolieren. Ein Gateoxid 218 wird bis zu einer Dicke von etwa 500 Angstrom aufgewachsen, um die Hochspannungs-Belastungen aufzunehmen, die auf den Transistor 624 einwirken werden. Nach einer Hochspannungs-Vt-Einstellungs- Implantation wird eine für das Steuer-Gate für die meisten der anderen Bauelemente auf dem Chip 22 verwendete Poly2-Schicht aufgebracht, dotiert, strukturiert und geätzt, um ein Steuer- Gate 634 zurückzulassen, das sich über den rechten Seitenrand des (n-)-Tanks 630 erstreckt. Wesentliche Teile des Steuer- Gates 634 liegen sowohl über dem (n-)-Tank 626 als auch über dem (p-)-Tank 630.
  • Nach dem Erreichen der Seitenwand-Oxidzonen 250 und eines Verkappungsoxids 252 wird das Steuer-Gate 634 verwendet, um eine Niederdichte-Implantation 636, vorzugsweise von Phosphor, teilweise selbstzujustieren, um eine Sourcezone 636 zu erzeugen. Zu dieser Zeit wird eine (n-)-Kontaktzone 638 gebildet, um einen Kontakt zur tiefen (n+)-Zone 628 herzustellen.
  • Unmittelbar hierauffolgt eine Arsenimplantation, wobei dieselbe strukturierte Maske verwendet wird, die zum Festlegen von nicht selbstjustierten Rändern der (n-)-Zonen 636 und 638 verwendet wurde. Die zweite (n+)-Implantation wird mit Arsen ausgeführt und erzeugt Zonen 640 und 642. Der zum Bilden der Niederdichtediffusionszone 636 verwendete Phosphor diffundiert nach außen, um die dargestellten Grenzen zu erreichen. Der zum Festlegen der Zone 638 verwendete Phosphor tut das gleiche, ist in diesem Fall jedoch lediglich ein zusätzlicher Teil des Störstoffs, um die tiefe (n+)-Kontaktzone leitfähiger zu machen. Die am weitesten rechts gelegenen Ränder der Zonen 638 und 642 sind auf den Seitenrand des Grabenoxids 210 selbstjustiert.
  • Nach den (n+)-Source/Drain-Implantationen wird eine (p+)-Implantation unter Verwendung von Photolack strukturiert und so implantiert, daß sie teilweise auf den linken inneren Rand des Grabenoxids 210 selbstjustiert ist. Hierdurch wird eine Back-Gate-Kontaktzone 644 gebildet.
  • FIGUR 16h ist eine schematische Draufsicht des Transistors 624, wobei FIGUR 16g in etwa entlang der Linie 16g-16g aus FIGUR 16h dargestellt ist. Die n-Tank-Diffusion 626 ist durch die einschließende durchgezogene rechtwinklige Linie dargestellt. Die linken und die rechten Abgrenzungen der vergrabenen (n+)-Schichten 625 sind durch eine gepunktete und eine gestrichelte Linie dargestellt. Die obere und die untere Abgrenzung der vergrabenen Schicht 625 können so gewählt werden, daß sie den entsprechenden Abgrenzungen des Hochspannungs-n-Tanks 626 gleichen oder im wesentlichen gleichen. Die seitlichen Abgrenzungen des (p-)-Tanks 630 liegen vollständig innerhalb des (n-)-Hochspannungstanks 626 und sind in FIGUR 16h durch eine gepunktete Linie dargestellt. Die tiefe (n+)- Diffusion 628 ist durch ein langes Rechteck auf der rechten Seite des Poly2-Gates 634 dargestellt. Der linke Rand der tiefen (n+)-Diffusion 628 kann auch der linke Rand der (n+)- Kontaktzone 638 sein, und diese letztere Zone ist daher in FIGUR 16h nicht dargestellt. Die tiefe (p+)-Zone 632 hat Implantationsabgrenzungen, die denen der (p+)-Kontaktzone 644 ähneln. Wie vorhergehend erklärt wurde, wird die tiefe (p+)- Zone 632 jedoch vor dem Bilden des Grabenoxids 210 implantiert, während die Kontaktzone 644 so implantiert wird, daß ihr oberer, ihr unterer und ihr am weitesten links gelegener Rand auf den seitlichen Rand des Grabenoxids 210 selbstjustiert sind. Der obere und der untere Rand der Source/Drain- Zone 636 sind ebenfalls auf den Rand des Grabenoxids 210 selbstjustiert, und ihre rechte Seite ist auf den Rand des leitenden Gates 634 selbstjustiert, der durch das Seitenwandoxid 250 verstärkt ist (s. FIGUR 16g). Die obere, die untere und die rechte Seite der tiefen (n+)-Kontaktzonen 638 und 642 sind auf geeignete Seitenränder des Grabenoxids 210 selbst justiert.
  • Die zum Aufbauen des Transistors 624 verwendete Herstellungsabfolge ermöglicht eine hohe Störstoffkonzentration von Arsen in der (n+)-Source/Drain-Zone 640. Bei früheren Techniken wurde das leitende Gate 634 verwendet, um die Implantation des equivalenten (p-)-Tanks 630 selbstzujustieren; da der die Zone 636 bildende Phosphor jedoch schneller diffundiert als die schwereren Atome in der epitaxialen Siliciumschicht, waren Bauelemente bei den hier verwendeten (n+)- Störstoffkonzentrationen schwer zu erreichen. Die (n+)-Zone 640 mußte in Bauelementen aus dem Stand der Technik daher weniger Störstoff aufweisen und war daher weniger leitfähig, wodurch sich der Widerstand des Bauelements erhöhte und sich die Wirksamkeit des Transistors pro Anteil der durch sie belegten Chipfläche verringerte.
  • Das leitende Gate 634 erstreckt sich zu einer Kontaktstelle 646, und ein geeigneter Kontakt 648 ist von der Kontaktstelle 646 zu einem Metall1-Leiter (nicht dargestellt) hergestellt. Kontakte 650 sind ebenfalls von geeigneten Metaill-Leitern (nicht dargestellt) zur (p+)-Back-Gate- Anschlußzone 644, zur Source/Drain-Zone 636 und zur tiefen (n+)-Kontaktzone 638 hergestellt.
    • Stapelfreie EEPROM-Zelle
  • Doppelebenen-Polysilicium-EEPROM-Zellen können ebenfalls durch das hier beschriebene integrierte Verfahren hergestellt werden. Diese Zellen werden in der Art der EEPROM-Zelle 143 aus FIGUR 69 hergestellt, welche hinsichtlich des Auftretens von Polysilicium einer zweiten Ebene, wie es bei der FAMOS-EPROM-Zelle 149 der Fall ist, abgeändert sind. Wo eine Steuer-Gate-Polysilicium-Schicht später über einem Floating- Gate-Polysilicium abgelagert wird, wurde vorher ein "Stapel"- Ätzen durchgeführt, um die seitlichen Ränder der Polyl- und Poly2-Schichten sowie eine dazwischenliegende isolierende Nitrid/Oxid-Schicht gleichzeitig zu ätzen. Es sind jedoch gewisse Herstellungsprobleme hinsichtlich der herkömmlichen "Stapel"-EEPROM-Zelle aufgetreten. Diese Beschreibung enthält daher auch eine Erklärung der Herstellung einer "stapelfreien" Zelle, die eine erheblich höhere Zuverlässigkeit aufweist, wenn sie innerhalb des beschriebenen integrierten Verfahrens für Mikrosteuereinheiten und ähnliches hergestellt wird.
  • FIGUR 17 ist ein schematischer Schaltplan einer "Stapel"-EEPROM-Zelle, die bei 652 allgemein dargestellt ist. Von einer Spaltenspannungsquelle 654 ausgehend, ist eine hoch dotierte implantierte Leitung 656 an eine erste Anschlußklemme eines Zeilentransistors 658 angeschlossen. Ein Gate 660 des Zeilentransistors ist durch eine Zeilenleitung 662 aus leitfähigem Polysilicium gebildet. Eine zweite hoch dotierte leitfähige implantierte Leitung 664 verläuft von einer zweiten Anschlußklemmenzone des Zeilentransistors 658 zu einer Strom-Erstebenen-Polysilicium-Floating-Gates 668 und eine Zweitebenen-Polysilicium-Leseleitung 670 gesteuert. Eine hoch dotierte Implantationszone 672 schließt eine zweite Stromweg-Anschlußklemme des Lesetransistors 666 an die virtuelle Masse an.
  • Die hoch dotierte Implantationszone 664 bildet auch einen Teil einer Tunneldiode 674. Ein dünnes Tunnelfenster (in FIGUR 17 nicht dargestellt) trennt die hoch dotierte Diffusionszone 664 vom Floating-Gate 668. Der Leseleiter 670 wirkt als ein Steuer-Gate und kann eine geeignete Programmierungsspannung, beispielsweise 18 Volt, zum Programmieren des Floating-Gates 668 übertragen.
  • FIGUR 18 ist ein schematischer Schaltplan einer "stapelfreien" EEPROM-Zelle, die bei 676 allgemein dargestellt ist. Von einem Spaltenspannungsanschluß 678 aus verläuft eine hoch dotierte Implantationszone 680 zu einer ersten Stromweg- Anschlußklemme eines Zeilentransistors 682. Ein Gate 684 des Zeilentransistors ist durch eine Polysilicium-Zeilenleitung 686 gebildet. Eine zweite hoch dotierte Implantationszone 688 schließt eine zweite Stromweg-Anschlußklemme des Zeilentransistors 682 an eine erste Stromweg-Anschlußklemme eines Transistors 690 an. Die hoch dotierte Diffusionszone 688 bildet auch einen Teil einer Tunneldiode, die bei 692 allgemein dargestellt ist. Die Transistoren 690, 696 und 700 sind verschiedene Teile einer einzigen Lesetransistor-Kanalzone, wobei die Leitfähigkeit der Transistoren 690 und 700 durch eine Zweitebenen-Polysilicium-Leseleitung 706 gesteuert wird und die Leitfähigkeit des Lesetransistors 696 selbst durch ein Erstebenen-Polysilicium-Floating-Gate 708 gesteuert wird. Eine endgültige hoch dotierte Implantationszone 702 schließt eine zweite Source/Drain-Zone des vierten Transistors 700 an eine Virtuelle-Masse-Quelle 704 an.
  • Das Erstebenen-Polysilicium-Floating-Gate 708 ist weiterhin über einem dünnen Tunnelfenster (nicht dargestellt; s. FIGUR 20) in der Tunneldiode 692 angeordnet. Die Zweitebenen-Polysilicium-Leseleitung oder das Steuer-Gate 706 sind über dem Erst-Polysilicium-Leiter 708 innerhalb der Tunneldiode 692 angeordnet. Nach dem Einprägen einer geeigneten Programmierungsspannung für die Steuer- oder Leseleitung 706 wird der Erstebenen-Polysilicium-Leiter 708 durch das Fowler- Nordheim-Tunneln von Elektronen aus der hoch dotierten Implantationszone 688 durch das dünne Tunnelfenster programmiert.
  • Eine schematische Draufsicht einer "Stapel"-Zelle ist in FIGUR 19 dargestellt. In den FIGUREN 19 und 20 sind Metall1-Strukturen in dunklen Umrißlinien dargestellt, sind Poly2-Leiter mit einer diagonalen Schraffur dargestellt, sind die Seitenränder der Polyl-Leiter in dunklen verdeckten Linien dargestellt (wo sie nicht mit den Seitenrändern der Poly2- Leiter übereinstimmen), sind die Grenzen der hoch dotierten Epitaxiezonen in schwächeren verborgenen Linien dargestellt und sind die Ränder der Fowler-Nordheim-Tunnelfenster als dicke streifenschraffierte Rechtecke dargestellt. Ein in dunklen Umrißlinien dargestellter Metalil-Leiter 710 verläuft vertikal durch die FIGUR 19 und stellt über einen geeigneten Kontakt 654 einen Anschluß zur hoch dotierten Zone 656 her. Die EEPROM-Zelle 652 ist vorzugsweise in einem Material vom (p)-Typ gebildet, und in diesem Fall sind die hoch dotierten Zonen 656, 664 und 672 (n+)-dotiert. Der Zeilentransistor 658 ist von der Zone 656 als einer ersten Source/Drain-Zone und der Zone 664 als einer zweiten Source/Drain-Zone gebildet. Die seitlichen Ränder der Source/Drain-Zonen 656 und 664, die an die Ränder des Zeilenleiters 652 angrenzen, sind bei ihrer Implantation in die Halbleiterschicht selbstjustiert. Ein 500 Angstrom dickes Gateoxid (nicht dargestellt) wird verwendet, um die Polysiliciumleiter der Transistoren 658 und 672 von den unterhalb von diesen gebildeten Kanälen zu trennen.
  • Die hoch dotierten Zonen 656, 664 und 672 weisen dort, wo sie nicht durch überlagerte Polysiliciumleiter festgelegt sind, Seitenränder auf, die durch das Grabenoxid 210 festgelegt sind. Die (n+)-Zone 664 weist innerhalb ihrer Seitenränder an ihrer Fläche ein dünnes Tunneloxidfenster 712 auf. Ein Tunneloxid mit einer Dicke von etwa 90 Angstrom ist innerhalb des Tunneloxids 712 aufgewachsen, um das Floating-Gate 668 von der hoch dotierten Zone 664 zu trennen.
  • Der Floating-Gate-Leiter und der Leseleiter 670 weisen im wesentlichen identische Seitenränder auf, die während eines Stapel-Ätzens erzeugt werden. Ausnahmen hiervon sind ein rechter Seitenrand 714 des Floating-Gate-Leiters 768 und ein linker Seitenrand 716. Diese werden während eines Ätzvorgangs vor dem Stapel-Ätzen festgelegt. Ansonsten fallen die Seitenränder des Floating-Gates 668 und des Steuer-Gates 670 genau zusammen. Das Floating-Gate 668 und das Steuer-Gate 670 erstrecken sich in einem Finger 718 über das Fowler-Nordheim- Tunnelfenster 674. Das Steuer-Gate 670 und das Floating-Gate 668 erstrecken sich über den Lesetransistor 666. Die (n+)- Zonen 664 und 672 bilden die Source/Drain-Zonen für den Lesetransistor 656. Die hoch dotierte Zone 672 stellt über einen geeigneten Kontakt 720 einen Kontakt zu einem Metall1-Virtueile-Masse-Leiter 722 her, der ebenso wie der Spaltenspannungsleiter in FIGUR 19 vertikal verläuft. Eine (p+)- Feldplattenzone 724 ist über einen Kontakt 726 an einen Feldplattenleiter 728 angeschlossen, der, wie die Leiter 710 und 722, vertikal verläuft.
  • In FIGUR 20 ist eine stark vergrößerte schematische Draufsicht einer bei 676 allgemein dargestellten stapeifreien Zelle dargestellt. Ein Metall1-Spalten-Leiter 730 verläuft in FIGUR 20 vertikal und ist über einen Kontakt 678 an eine vorzugsweise (n+)-hochdotierte Zone 680 angeschlossen. Die hochdotierten Zonen 688 und 680 bilden gegenüberliegende Source/Drain-Zonen des Zeilentransistors 682, dessen Leitfähigkeit durch einen Zweitebenen-Polysilicium-Zeilenleiter 686 gesteuert wird, der in FIGUR 20 horizontal verläuft, und durch eine Gate-Isolatorschicht, beispielsweise durch 350 - 500 Angstrom dickes Oxid, von der Halbleiteroberfläche getrennt ist. Innerhalb der Seitenränder der hoch dotierten Zone 688 befindet sich ein Fowler-Nordheim-Tunnelfenster 732, in dem ein Tunneloxid gleichzeitig mit dem Aufwachsen des Tunnel6xids 226 im hier beschriebenen integrierten Verfahren (s. FIGUR 6g) bis zu einer Dicke von etwa 90 Angstrom aufgewachsen ist. Die hoch dotierten Zonen 688 und 702 bilden gegenüberliegende Source/Drain-Zonen für den Lesetransistor 696. In einer Draufsicht ist das Steuer-Gate oder die Leseleitung 706 dem ganzen Floating-Gate 708 überlagert, weist jedoch anders als die Stapelzelle 652 keinen Seitenrand zusammen mit dem Floating- Gate 708 auf. Ein Finger 734 des Floating-Gates 708 erstreckt sich über das Fowler-Nordheim-Tunnelfenster 732. Der Finger 734 ist an einen Hauptkörper 736 des Floating-Gates 708 angeschlossen, das sich in der dargestellten Ausführung wiederum in einem Finger 738 nach links erstreckt, um die Leitfähigkeit des Lesetransistors 696 zu steuern. Der Finger 734 und der Finger 738 sind in einem beträchtlichen Abstand voneinander gehalten, so daß die Tunneldiodenzone 92 von der Kanalzone des Transistors 696 abgesetzt ist.
  • Da das Steuer-Gate bzw. die Leseleitung 706 nicht in der Art des Floating-Gates 708 mit einem Finger versehen werden muß, bildet sein/ihr Seitenrand keine entsprechenden Finger. Das Steuer-Gate 706 überlagert das Floating-Gate 708 an jedem Punkt, wo das Floating-Gate 708 über einer hoch dotierten Zone 688 oder 702 angeordnet ist. Ein großer Teil des Fowler-Nordheim-Tunnelfensters 732 ist vom Steuer-Gate 706 bedeckt. Das Überlappen des Fingers 738 durch das Steuer-Gate 706 bewirkt die Bildung der Transistoren 690 und 700 auf beiden Seiten des Lesetransistors 696.
  • Die hoch dotierte Zone 702 ist über einen Kontakt 704 an einen Virtuelle-Masse-Leiter 740 angeschlossen. Eine (p+)- Feldplattenzone 742 ist über einen Kontakt 744 an einen Metall1-Feldplattenleiter 746 angeschlossen, der in FIGUR 20 zusammen mit den Leitern 740 und 730 vertikal ausgerichtet ist. Der Zeilen- und der Leseleiter 686 und 706 sind in FIGUR 20 in etwa horizontal angeordnet.
  • In FIGUR 20g ist eine schematische Ansicht eines Schnitts entlang einer Linie 20g-20g aus FIGUR 20 dargestellt. FIGUR 20g entspricht FIGUR 6g beim integrierten Hauptverfahren, wobei zusätzliche BPSG- und Metall1-Schichten hinzugefügt werden, wie nachfolgend beschrieben wird. Die entsprechenden FIGUREN 20a - 20f wurden fortgelassen, da sie hinsichtlich der Beschreibung von Schritten des bereits für andere Bauelemente beschriebenen integrierten Verfahrens in hohem Maße redundant sind.
  • Die wesentlichen Merkmale des auf die stapeifreie EEPROM-Zelle 676 angewendeten integrierten Verfahrens sind die folgenden: Ein Hochspannungs-(p-)-Tank 748 wird derart implantiert, daß er die Source/Drain-Zonen und die Diodenimplantationszone der Zelle 676 enthält. Nach den anderen Tankdiffusionen und tiefen Diffusionen für die anderen in dem integrierten Verfahren gebildeten Bauelemente werden ein Graben-Kontaktstellenoxid und ein Graben-Kontaktstellennitrid (nicht dargestellt; s. Schicht 204 in z. B. FIGUR 6d) aufgebracht, strukturiert und geätzt. Eine Photolackschicht (nicht dargestellt) wird aufgebracht und strukturiert, um die Kanalstoppimplantation (nicht dargestellt) festzulegen, die im Randbereich der Zelle 676 stattfindet. Nachdem die Kanalstopp-Photolackschicht abgehoben worden ist, wird das LOCOS-Oxid 210 an den nicht durch die Nitrid/Oxid-Schicht 204 (nicht dargestellt) maskierten Stellen der Epitaxieschicht 152 aufgewachsen.
  • Hierauf wird ein Blindoxid (nicht dargestellt) wenigstens in einem Bereich, der den Bereich umgibt, der für das Tunneloxidfenster 732 vorgesehen ist, innerhalb des p-Tanks 748 aufgewachsen. Eine Tunneldiodenimplantation wird durch dieses Blindoxid (nicht dargestellt) hindurch beispielsweise mit Phosphor bei einer Dosis von etwa 5,0 x 10¹&sup4; Ionen/cm² und einer Implantationsenergie von etwa 100 KeV durchgeführt. Nach dieser Implantation wird eine Diodenzone 750 erzeugt. Die Diodenzone 750 geht in die hoch dotierte Zone 688 über. Das Blindoxid (nicht dargestellt) wird daraufhin weggeätzt. Auf der Oberfläche der freigelegten. Halbleiter-Epitaxieschicht wird eine Lesetransistor-Gate-Isolierschicht bis zu einer Dicke von beispielsweise 350 Angstrom aufgewachsen. Daraufhin wird dieses Lesetransistor-Gateoxid innerhalb des Bereichs 732 abgehoben, und es wird innerhalb des Bereichs 732 ein dünnes Tunneloxid bis zu einer Dicke von etwa 90 Angstrom aufgewachsen.
  • Daraufhin wird während des Aufbringens der Erstebenen- Polysiliciumschicht, beispielsweise des in FIGUR 6e dargestellten FAMOS-EEPROMs 149, das Erstebenen-Polysilicium innerhalb des Zellenbereichs 676 aufgebracht. Diese Erstebenen- Polysiliciumschicht wird so strukturiert und geätzt, daß das Floating-Gate 708 zusammen mit einem zugehörigen Finger 734, der über das Tunneloxidfenster 732 verläuft, und einem Finger 738, der sich über den Lesetransistor (im in FIGUR 209 dargestellten Schnitt nicht dargestellt) erstreckt, gebildet wird. Eine Zwischenebenen-Nitrid- und Oxidschicht 752 wird daraufhin auf den freigelegten Oberflächen des Floating-Gates 708 gebildet. Ein Hochspannungs-Gateoxid wird für den Zeilentransistor 658 aufgewachsen. Das Hochspannungs-Gateoxid 218 wird bis zu einer Dicke von etwa 500 Angstrom aufgewachsen. Die Zelle 676 ist dann für eine Hochspannungs-p-Tank- Schwellenspannungs-Einstellungs-Implantation vorbereitet, die in den nicht durch den Finger 734 maskierten Teilen des p- Tanks 748 vorgenommen wird.
  • Daraufhin wird die Zweitebenen-Polysiliciumschicht aufgebracht, dotiert, strukturiert und geätzt, um den Zeilenleiter 686 und das Steuer-Gate 706 festzulegen. Die Zelle 676 wird jedoch gegenüber jedem Stapel-Ätzen, das bezüglich der FAMOS-EPROM-Zelle (falls auf demselben Chip vorhanden), die beispielsweise in FIGUR 6f bei 149 dargestellt ist, stattfinden kann, durch Maskieren geschützt.
  • Das Seitenwandoxid 250 und ein Verkappungsoxid 252 werden hinzugefügt, um die Oberflächen der Zweitebenen-Polysilicium-Gates 686 und 706 freizulegen. Daraufhin werden Phosphor- und Arsenimplantationen verwendet, um während der (n+)-Source/Drain-Implantationsphase die (n+)-Source/Drain- Zonen 680 und 688 zu bilden. Eine glättende Borphosphorsilikatglas-Schicht (BPSG-Schicht) 754 kann daraufhin auf die Oberfläche des Chips 22 aufgebracht werden. Gleichzeitig mit der Bildung der Kontakte 744 und 704 (s. FIGUR 20) wird ein Kontakt 678 durch die BPSG-Schicht 754 zur Source/Drain-Zone 680 geöffnet. Eine Titanwolframlegierung wird, gefolgt von einer Aluminiumkupferlegierung, auf die Oberfläche des Chips 22 aufgestäubt. Diese Metall1-Schicht wird daraufhin strukturiert und geätzt, um u. a. den Spaltenleiter 730 zu bilden.
  • FIGUR 19g ist eine Ansicht eines etwa entlang einer Linie 19g-19g aus FIGUR 19 verlaufenden Schnitts zur Darstellung von Problemen, die bei einem "Stapel"-EEPROM-Zellen- Verfahren auftreten können. Das Stapel-Ätzen von zwei Polysiliciumschichten muß durch beide Schichten hindurch ausgeführt werden. Wenn das Stapel-Ätzen jedoch auf eine einzige Polysiliciumschicht, wie die Schicht 662, angewendet wird, bilden sich auf beiden Seiten des geätzten Polysiliciumleiters 662 bei 756 und 758 allgemein dargestellte unerwünschte Gräben. Das Vorhandensein dieser Gräben bewirkt eine hohe Fehlerrate der "Stapel"-EEPROM-Zellen. Im erläuterten Beispiel wurde die Source/Drain-Zone 656 durch den Graben 756 in hohem Maße vernichtet, und der Spaltenleiter 710 stellt direkten Kontakt zum (p-)-Tank 760 her. Der Graben 758 schneidet die Source/Drain-Zone 664 so, daß der Zeilentransistor 658 im wesentlichen isoliert ist. Die Zelle 652 wird daher nie für ein Programmieren oder ein Auslesen gewählt.
  • Die Vorspannungsbedingungen für die Schreib-, die Lösch- und die Lesebetriebsart für die "stapelfreie" EEPROM- Zelle 676 sind in der folgenden Tabelle dargestellt:
  • Bei einer typischen Anwendung können Vpp im Bereich von 18 Volt, VSS im Bereich von 0 Volt, VDD im Bereich von 5 Volt und VREF im Bereich von 2 bis 2,5 Volt liegen.
  • Die Feldplatten 724 (FIGUR 19) und 742 (FIGUR 20) werden zur Hochspannungsisolation verwendet.
  • Bezug nehmend auf FIGUR 20 sei bemerkt, daß die Entwurfsregel für das Überlappen sicherstellen sollte, daß die Polyl-Ränder nie freigelegt werden, da die Poly2-Schicht das Polyl-Floating-Gate 708 überlappt, wie für das Steuer-Gate 706 dargestellt ist. Die stapelfreie Zelle aus FIGUR 20 belegt auf dem Chip 22 in etwa die gleiche Fläche wie die Stapel-Zelle 652 (FIGUR 19).
  • Erneut Bezug nehmend auf FIGUR 199 sei bemerkt, daß die Gräben 756 und 758 ein Ergebnis des zweiten Polysilicium- Ätzens sind. Die Tiefen der Gräben 756 und 758 sind nicht direkt gesteuert und schwanken, abhängig von der Selektivität des Atzmittels gegenüber dotiertem und undotiertem Silicium, vom Prozentsatz des Überätzens der Polyl-Schicht 662, von der Ätzgleichmäßigkeit auf einem bestimmten Wafer und von der Dichte des geätzten Materials, das eine Neigung aufweist, die Chemie des Ätzsystems zu "belasten". Da die Tiefen dieser Gräben nicht direkt gesteuert sind, ist ihr Einfluß auf die Zuverlässigkeit des Erzeugnisses nicht wertmäßig bestimmt. Die Möglichkeit einer Rißbildung im Metall oder in der schützenden Deckschicht im Spaltenkontakt 654 wurde durch Eignungsprüfungsausfälle bei einem Speichererzeugnis nachgewiesen, bei dem ein ähnliches Zellen-Layout verwendet wurde. Das Erzeugnis versagte bei Anhebungstests für Metallöffnungen an den Spaltenkontakten. Die in den FIGUREN 20 und 209 dargestellte stapeifreie Zelle weist in der Hinsicht einen zusätzlichen Vorteil gegenüber der Stapelzelle auf, als das Poly2-Steuer- Gate das Polyl-Floating-Gate 708 an allen Seiten bedeckt, statt das Floating-Gate 708 nur mit einer Verkappung 252 aus thermischem Oxid zu bedecken. Hierdurch wird die Programmerhaltung für das Floating-Gate 708 verbessert. Der dem unterstehend angeordneten Floating-Gate 708 durch das Steuer-Gate 706 gewährte Schutz erhöht auch in der Hinsicht die Herstellungszuverlässigkeit, als das Floating-Gate 708 gegenüber dem HF-Tauchvorgang geschützt ist, dem der Chip 22 vor der Verkappungsoxidation ausgesetzt wird, durch die das Verkappungsoxid 252 gebildet wird.
  • Die FIGUREN 21a, 21b, 21d und 21f - g sind stark vergrößerte schematische Schnittansichten eines vertikalen npn-Transistors, der gemäß dem hier beschriebenen integrierten Verfahren hergestellt werden kann. Die Schritte des Herstellungsverfahrens und die endgültige Struktur ähneln denen des in den FIGUREN 12a - b, 12d und 12f - h dargestellten lateralen npn-Transistors.
  • Zur Zeit des Bildens der vergrabenen (n+)-Schichten beispielsweise für den vertikalen DMOS-Transistor 147 wird eine vergrabene (n+)-Schicht 772 auf der (p-)-Epitaxieschicht 152 aufgewachsen. Nach dem Bilden der vergrabenen (n+)-Schicht 772 wird das einkristalline Halbleitermaterial durch eine (p-)-Epitaxieschicht 156 vervollständigt.
  • Ein Hochspannungs-n-Tank 774 wird daraufhin durch die Nitrid/Oxid-Maske 166 festgelegt in die Epitaxieschicht 152 implantiert. Der Hochspannungs-n-Tank 774 enthält den übrigen Teil der Struktur mit Ausnahme der vergrabenen (n+)-Schicht 772. Nachfolgend wird eine tiefe (n+)-Diffusion 776 gebildet, um die vergrabene (n+)-Schicht 772 leitend mit Punkten außerhalb des Bauelements 770 zu verbinden.
  • Nachfolgend auf FIGUR 21b Bezug nehmend, sei bemerkt, daß eine strukturierte Photolackschicht 188 verwendet wird, um einen Hochspannungs-p-Tank 778 festzulegen. Der (p-)-Tank 778 wird so innerhalb des n-Tanks 774 gebildet, daß er sich in einem Abstand zur tiefen (n+)-Diffusion 776 befindet.
  • In der FIGUR 6c entsprechenden Phase geschieht nichts Wichtiges mit dem Bauelement 770. In FIGUR 21d, die FIGUR 6d aus der Hauptabfolge des integrierten Verfahrens entspricht, wird eine Nitrid/Oxid-Schicht 204 gebildet, strukturiert und geätzt, um jene Bereiche der Epitaxieschicht 156 festzulegen, wo kein lokalisiertes Oxid erwünscht ist. Eine Photolackschicht 206 wird strukturiert, um eine Maske für die Implantation der (p+)-Kanalstoppzonen 208 zu bilden. Nach der Kanalstoppimplantation wird die Photolackschicht 206 abgehoben, und der Chip 22 wird einem langen thermischen Schritt unterzogen, um die lokalisierten Zonen oder Grabenoxidzonen 210 (FIGUR 21f) zu erzeugen.
  • Die restlichen wichtigen Herstellungsschritte sind in FIGUR 219 dargestellt. Das Grabenoxid 210 wird verwendet, um die Implantation der Niederdichte-Diffusionszonen 784 und 786 vom n-Typ vollständig selbstzujustieren. Dieselbe Photolackmaske wird verwendet, um die (n+)-Zonen 780 und 782 zu implantieren. Die Zonen 780 und 784 bilden eine tiefe Diffusionskontaktzone für den vergrabenen (n+)-Kollektor 772. Die Zonen 782 und 786 zusammen bilden einen Emitter für dieses vertikale npn-Bauelement. Schließlich wird das Grabenoxid 210 verwendet, um die Implantation einer (p+)-Basiskontaktzone 788 für den Anschluß an die Basis 778 vollständig selbstzujustieren.
  • In FIGUR 21h ist eine schematische Draufsicht des vertikalen npn-Transistors 770 dargestellt. Der Hochspannungsn-Tank und die ungefähren seitlichen Abgrenzungen der vergrabenen Schicht 772 sind durch die einschließende rechtwinklige durchgezogene Linie dargestellt. Innerhalb dieser Grenze befinden sich die durch eine gestrichelte Linie dargestellte tiefe (n+)-Anschlußdiffusion 776 sowie der Hochspannungs-(p-)- Tank 778. Die Seitenränder des Grabenoxids 210 werden verwendet, um die Implantationen für die vergrabene Kollektorkontaktzone 780, den Emitter 782 und die Basiskontaktzone 788 selbstzujustieren. Geeignete Kontakte 790 sind zu einer jeden der Zonen 780, 782 und 788 hergestellt.
  • In dem im Zusammenhang mit den FIGUREN 21a - b, 21d und 21f - h beschriebenen vertikalen npn-Transistor 770 sowie dem in den FIGUREN 12a - b, 12d und 12f - h dargestellten lateralen npn-Transistor wird ein Hochspannungs-p-Tank anstelle eines Niederspannungs-p-Tanks verwendet, um eine geringere Störstoffkonzentration, eine schmalere Basiszone und ein höheres hFE zu bekommen.
  • FIGUR 22 ist eine schematische Schnittansicht eines vertikalen DMOS-Transistors 800, der eine alternative Bauform zum beispielsweise in den FIGUREN 6g-1 und 6h-1 dargestellten vertikalen DMOS-Transistor 147 ist. FIGUR 22 entspricht der in FIGUR 6g dargestellten Vorgangsphase; vorhergehende Verarbeitungsschritte wurden fortgelassen, da sie angesichts der bereits für andere Bauelemente beschriebenen Verarbeitungsschritte in hohem Maße redundant sind.
  • Die Herstellung des VDMOS-Transistors 800 wird für den größten Teil des Verarbeitungsablaufs in derselben Weise fortgesetzt wie für den Transistor 144. Eine vergrabene (n+)- Schicht 154 wird auf der Epitaxieschicht 152 gebildet, und ein zweiter (p-)-Epitaxieschichtteil 156 wird hierauf gebildet. Ein Hochspannungs-n-Tank 171 wird in die Epitaxieschicht 156 zur Aufnahme des Bauelements implantiert. Hierauffolgt die Implantation des (p-)-Niederspannungstanks 196 und die tiefe (p+)-Diffusion 202. Kanalstopps (nicht dargestellt) werden in den Randbereich des Bauelements 800 implantiert, woraufhin die epitaxiale Oberfläche selektiv oxidiert wird, um das Grabenoxid 210 zu erzeugen.
  • Nachfolgend wird ein 500 Angstrom dickes Hochspannungsoxid 218 auf der Oberfläche aufgewachsen, woraufhin eine Vt-Einstellungs-Implantation und das Aufbringen, Dotieren, Strukturieren und Ätzen eines vorzugsweise ringförmigen Poly2- Gates 246 stattfinden.
  • An diesem Punkt weicht die Verarbeitung in der Hinsicht vom gewöhnlichen Verarbeitungsablauf ab, als die Chipoberfläche so maskiert wird, daß nur die Bereiche übrigbleiben, in denen die Gräben 802 zu ätzen sind. Ein anisotropes Plasmaätzen wird verwendet, um die Gräben 802 durch den Hochspannungs-n-Tank 171 in die vergrabene (n+)-Schicht 154 zu ätzen. Sobald die Gräben 802 ausgehoben worden sind, wird ein thermisches Oxid 804 auf den Seiten (und den Böden) der Gräben 802 aufgewachsen. Der Chip wird wiederum strukturiert, und ein anisotropes Ätzen entfernt das Oxid von den Böden der Gräben 802. Die Gräben 802 können verbunden werden, so daß sie einen langen ringförmigen Graben bilden.
  • Die alte Photolackschicht wird abgehoben, und eine neue Photolackschicht wird auf der Oberfläche gebildet und für das Aufbringen einer dritten Polysiliciumschicht strukturiert. Die dritte Polysiliciumschicht wird strukturiert und geätzt, um (n+)-Polysiliciumstopfen 806 zu bilden, die die Gräben 802 ausfüllen. Kontakterweiterungen 808 der Polysiliciumstopfen 806 werden nach dem Ätzen zurückgelassen, um Kontaktpunkte für Metall1-Kontakte (nicht dargestellt) zu bilden.
  • Statt dessen können die Gräben 802 nach dem Bilden des Hochspannungs-Gateoxids 218, jedoch vor dem Aufbringen der Polysiliciumschicht 246, geätzt werden. Die Polysiliciumstopfen 806 und die leitenden Poly2-Gates 246 würden daraufhin, wie dargestellt, aufgebracht, strukturiert und geätzt werden. Das zum Erzeugen der Stopfen 806 verwendete Polysilicium sollte vordotiert werden; falls dasselbe Polysilicium, das zum Füllen der Grgben 802 verwendet wird, für die Poly2-Schicht verwendet wird, sollte das Polysiliciummaterial vordotiert sein, statt an der Verwendungsstelle dotiert zu werden.
  • Die in FIGUR 22 dargestellten Gräben 802 stellen einen technischen Vorteil gegenüber dem tiefen (n+)-Verfahren des Anschlusses an die vergrabene Schicht 154 dar. Dies liegt daran, daß die tiefen (n+)-Zonen (s. z. B. FIGUR 69-1) sowohl lateral als auch vertikal diffundieren. Eine für Hochspannungsanwendungen erforderliche dicke Epitaxieschicht 156 erzwingt wiederum große Abstände für die tiefen (n+ )-Diffusionen. Unter Verwendung des Grabenanschlußverfahrens können die Entwurfsregeln für den Transistor 800 jedoch unabhängig vom Bedarf an großen Abständen für die tiefen (n+)-Diffusionen sein, wodurch Platz gespart wird.
  • In den FIGUREN 23 und 24 sind alternative Verwendungen der Gräben auf dem Chip 22 für Isolationszwecke dargestellt. Wie in FIGUR 23 dargestellt ist, die eine stark vergrößerte schematische Seitenansicht ist, wurde ein Graben 810 durch die Epitaxieschicht 152 geätzt, bis er auf das (p+)-Substrat 150 trifft. Der Graben 810 ist beispielsweise zwischen einem Hochspannungs-(n-)-Tank 812 und einem benachbarten Hochspannungs-n-Tank 814 angeordnet. Nach dem Ätzen des Grabens 810 wird ein thermisches Oxid 816 auf seinen Wänden und seinem Boden aufgewachsen, und der Graben 810 wird mit (n+)- Polysilicium 818 ausgefüllt. Der Graben 810 bildet eine isolierende Struktur zwischen den (n-)-Tanks 812 und 814, die anstelle des Grabenoxids oder zusätzlich zu diesem verwendet werden kann.
  • In FIGUR 24 ist eine weitere alternative Bauform dargestellt, in der ein Graben 820 zwischen einem ersten Hochspannungs-(n-)-Tank 822 und einem zweiten Tank 824 geätzt worden ist. Ein thermisches Oxid 826 wird an den Seiten des Grabens 820 aufgewachsen, wird jedoch anisotrop vom Boden 828 des Grabens abgeätzt. Der Graben wird daraufhin, wie zuvor, mit einer (n+)-Polysiliciumschicht 830 aufgefüllt. Da der Boden jedoch gegenüber dem (p)-Siliciumsubstrat 150 freistehend gelassen worden ist, wird eine ausdiffundierende (n+)- Zone 832 durch vom (n+)-Polysilicium 830 gelieferten Störstoff erzeugt. Hierdurch wird eine zusätzliche Isolation bereitgestellt.
  • Bezug nehmend auf die FIGUREN 25a - g werden nun weitere Bauelemente erklärt, die gemäß dem hier beschriebenen integrierten Verfahren hergestellt werden können. Diese Bauelemente umfassen einen isolierten Niederspannungs-n-Kanal- Feldeffekttransistor 834, einen isolierten n-Kanal-Feldeffekttransistor 836 für das Schalten einer EEPROM-Matrix, einen weiteren lateralen DMOS-Transistor 836 und einen weiteren vertikalen DMOS-Transistor 840. Zuerst Bezug nehmend auf FIGUR 25a sei bemerkt, daß ein Hochspannungs-n-Tank 842 für den Transistor 834 und ein Hochspannungs-n-Tank 844 für den EEPROM-Transistor 836 in die Halbleiter-Epitaxieschicht 152 implantiert werden. Das Schaffen dieser Hochspannungs-n-Tanks ist die wesentliche Abänderung dieser Transistoren 834 und 836 im Vergleich zu den verwandten Transistoren 140 und 142 (s. FIGUREN 6a - g). Ein Hochspannungs-n-Tank 846 wird für den lateralen DMOS-Transistor 838 implantiert, und ein weiterer Hochspannungs-n-Tank 848 wird für den vertikalen DMOS-Transistor 840 implantiert. Vor der Implantation der Hochspannungs- n-Tanks 842, 168, 844, 846 und 848 wurde eine vergrabene (n+)- Schicht 841 auf der Epitaxieschicht 152 gebildet, und eine weitere (p-)-Epitaxieschicht 156 wurde auf der vergrabenen (n+)-Schicht 841 gebildet, um das Silicium, das für das spätere Bilden des Hochspannungs-n-Tanks 848 vorgesehen ist, fertigzustellen.
  • Nach diesem Schritt werden tiefe (n+)-Zonen 850 mit einer Störstoffkonzentration und einer Implantationsenergie, die ausreichen, um die vergrabene (n+)-Schicht 841 zu erreichen, in den Hochspannungs-n-Tank 848 implantiert, wodurch eine leitende Verbindung von der Phase der Epitaxieschicht 156 zur vergrabenen (n+)-Schicht 841 hergestellt wird.
  • Nachfolgend Bezug nehmend auf FIGUR 25b wird die Implantation der Niederspannungs- und Hochspannungs-p-Tanks für die Bauelemente 834, 836, 838 und 840 nachfolgend dargestellt. Eine Photolackschicht (nicht dargestellt) maskiert den ganzen Chip 22 mit Ausnahme der Bereiche, die für das Implantieren von Hochspannungs-p-Tanks vorgesehen sind. Es folgt eine Implantation zum Herstellen des Hochspannungs-p-Tanks 852. Die strukturierte Photolackschicht wird daraufhin abgehoben, und eine neue Photolackschicht 188 wird auf die Oberfläche der Epitaxieschicht 152 aufgebracht und strukturiert, um Niederspannungs-p-Tanks festzulegen. Die Niederspannungs-p- Tank-Implantation wird daraufhin beispielsweise mit Bor bei etwa 1 x 10¹&sup4; Ionen/cm² und bei einer Implantationsenergie von etwa 40 KeV ausgeführt, um folgendes herzustellen: einen Niederspannungs-p-Tank 854 für den Niederspannungs-n-Kanal Transistor 834, einen Niederspannungs-p-Tank 856, der in der Mitte des Hochspannungs-n-Tanks 846 für den LDMOS-Transistor 838 zentriert ist, sowie einen in der Mitte des Hochspannungs- n-Tanks 848 zentrierten und in einem Abstand von den tiefen (n+)-Diffusionen 850 für den vertikalen DMOS-Transistor 840 angeordneten Niederspannungs-p-Tank 858.
  • In FIGUR 25b-1 ist eine Zwischenphase der Verarbeitung zwischen den FIGUREN 6b und 6c für die Bauelemente 834, 836, 838 und 840 dargestellt. Nach der Implantation der Niederspannungs-p-Tanks 654 - 858 wird eine zweite Photolackschicht 860 auf die Oberfläche des Chips 22 aufgebracht und, wie dargestellt, strukturiert. Nachfolgend werden eine (n+)-Implanta tion vorzugsweise mit Arsen bei einer Dosis von 5 x 10¹&sup5; Ionen/cm² und einer Implantationsenergie von etwa 120 KeV erzeugt. Durch diesen Implantationsschritt wird eine ringförmige hoch dotierte (n+)-Zone 862 innerhalb der Seitenränder des Niederspannungs-p-Tanks 856 sowie eine durch den Niederspannungs-p-Tank 858 aufgenommene ähnliche ringförmige hoch dotierte Zone 864 erzeugt.
  • In FIGUR 25c sind die Phasen des Herstellungsverfahrens für diese Bauelemente dargestellt, die den in FIGUR 6c dargestellten entsprechen. Eine Photolackschicht 198 wird nachfolgend auf den Chip aufgebracht und für eine tiefe (p+)- Diffusion strukturiert. Dies kann beispielsweise mit Bor bei etwa 1,0 x 10¹² Ionen/cm und bei einer Implantationsenergie von etwa 40 KeV ausgeführt werden. Durch diesen Implantationsschritt werden tiefe (p+)-Zonen 866 und 868 hergestellt.
  • Wie in FIGUR 25d dargestellt ist, wird eine Nitrid/Oxid-Maske 204 auf einer vorher bestehenden Oxidschicht 178 gebildet und wird strukturiert und geätzt, um eine Grabenoxidmaske herzustellen. Diese Maske 204 wird durch eine strukturierte Photolackschicht 206 verstärkt, um eine Maske für die Implantation der in dieser Figur nur durch Pluszeichen dargestellten (p+)-Kanalstoppzonen 208 zu bilden. Die Photolackschicht 206 wird daraufhin abgehoben, und der Chip wird einem langen thermischen Schritt unterzogen, um isolierende Oxidzonen 210 (FIGUR 25e) aufzuwachsen. Nach dem Aufwachsen der isolierenden Oxidzonen 210 wird die Maske 204 entfernt. Nachfolgend wird ein Hochspannungs-Gateoxid 218 auf den Oberflächen der Tanks 168, 852, 846 und 848 aufgewachsen. Zu dieser Zeit wird eine Hochspannungs-N-VT-Implantation mit Bor in den Hochspannungs-n-Tank 168 eingebracht. Eine Hochspannungs-VT-Einstellungs-Implantation wird nachfolgend für künftige Kanalzonen vom p-Typ in den Hochspannungs-p-Tank 852 eingebracht. Nachfolgend wird eine Niederspannungs-VT-Einstellungs-Implantation in die Niederspannungs-n- und -p-Tanks, einschließlich des Niederspannungs-p-Tanks 842 und der -p- Tanks 856 und 858, eingebracht.
  • Weitere auf diese Bauelemente angewendete Schritte des integrierten Verfahrens sind in FIGUR 25f dargestellt. Das Strukturieren und Implantieren einer Tunneldiode wird nachfolgend ebenso wie das Aufwachsen eines Fowler-Nordheim-Tunnelfensters (nicht dargestellt) für andere als die dargestellten Bauelemente ausgeführt. Daraufhin wurde eine zweite Schicht aus polykristallinem Silicium (nicht dargestellt; die erste Schicht wurde im Zusammenhang mit einer FAMOS-EEPROM-Zelle, die in dieser Serie ebenfalls nicht dargestellt ist, aufgebracht, strukturiert und geätzt) aufgebracht, dotiert, strukturiert und geätzt, um (n+)-Polysilicium-Gates 870, 232, 872, ein ringförmiges Polysilicium-Gate 874 für den LDMOS-Transistor 838 sowie ein ringförmiges Gate 876 für den VDMOS-Transistor 840 zu bilden.
  • Weitere auf die Bauelemente 834, 836, 838 und 840 angewendete Schritte des integrierten Verfahrens sind in FIGUR 259 dargestellt. Die Seitenwand-Oxidstrukturen 250 werden zu den verschiedenen Polysilicium-Gates 870, 232, 872, 874 und 876 hinzugefügt. Hierauf wird ein Verkappungsoxid 252 auf den freigelegten Oberflächen der Polysilicium-Gates 232 und 870 - 876 gebildet.
  • Eine Photolackschicht (nicht dargestellt) wird verwendet, um mehrere Source/Drain-Implantationen vom n-Typ festzulegen. Während die meisten von diesen auf entsprechende Seitenwand-Oxidstrukturen oder Grabenoxidstrukturen selbstjustiert sind, sind dies die (n+)-Source/Drain-Implantationen für den LDMOS-Transistor 838 und den VDMOS-Transistor 840 nicht. Eine erste Niederdichte-Diffusion-Source/Drain-Implantation, die sog. LDD-Implantation, wird mit Phosphor in folgendes eingebracht: Source/Drain-Zonen 878 und 880 für den Niederspannungs-n-Kanal-Feldeffekttransistor 834, die Zonen 288 und 290 für den Transistor 141, die Zonen 882 und 884 für den Hochspannungs-EEPROM-n-Kanal-Schalttransistor 836, eine ringförmige Source/Drain-Zone 886 für den LDMOS-Transistor 838, eine ringförmige Source/Drain-Zone 888 in der Nähe des Randbereichs des Hochspannungs-n-Tanks 846 für den LDMOS- Transistor 838, eine Source/Drain-Kontaktzone 890, die sich an der Fläche der ringförmigen tiefen (n+)-Diffusionszone 850 befindet, sowie eine ringförmige innere Source/Drain-Zone 892 für den VDMOS-Transistor 840. Dieser LDD-Implantation folgt unmittelbar eine Arsenimplantation unter Verwendung derselben strukturierten Photolackschicht (nicht dargestellt).
  • Eine andere Photolackschicht (nicht dargestellt) wird für die (p+)-Source/Drain-Implantationen strukturiert. Das Implantieren einer tiefen (p+)-Kontaktzone 894 wird für den LDMOS-Transistor 838 so ausgeführt, daß sie in etwa mit den seitlichen Flächenrändern der tiefen (p+)-Zone 866 zusammenfällt. Durch den (p+)-Source/Drain-Implantationsschritt wird auch eine zentrale tiefe (p+)-Kontaktzone 896 für den VDMOS- Transistor 840 erzeugt. Die Endschritte des Verfahrens, einschließlich der Aufbringung eines Mittelebenen-Isolators, eines Erstebenen-Metalis, eines zweiten Mittelebenen-Isolators und eines Zweitebenen-Metalis, werden gemäß den in der Technik wohlbekannten Verfahren durchgeführt.
  • Wenn die Epitaxieschicht 152 (p-)-dotiert ist, wie es in der bevorzugten Ausführungsform der Fall ist, fallen die Back-Gates der n-Kanal-Transistoren zusammen. Die (n-)-Tanks 842 und 844 liefern zusätzliche pn-Übergänge zur Isolation, was die Verwendung negativer Spannungen bezüglich der Epitaxieschicht 152 ermöglicht. Weiterhin bieten die einschließenden Tanks 842 und 844 einen zusätzlichen Schutz gegenüber Überspannungen. Dies macht die isolierten Transistoren 834 und 836 für Kraftfahrzeug-Mikrosteuereinheiten und andere Chips, die 60-Volt-Überspannungen ausgesetzt sind, besonders nützlich.
  • Die frühe Implantation der (n+)-Zonen 862 und 864 bietet eine justierungsunabhängige DMOS-Kanallänge in einem Verfahren, das mit CMOS-Logik und EEPROM- und EPROM-Zellen kompatibel ist. Dies bedeutet, daß die durch die (p-)-Tanks 856 und 858 erzeugte Kanallänge von der Position der ringförmigen Gates 874 und 876 unabhängig gemacht ist.
  • In FIGUR 26 ist eine elektrisch löschbare, elektrisch programmierbare Festspeicherzelle EEPROM 1010 schematisch dargestellt. Die Speicherzelle 1010 enthält einen Wähl- Feldeffekttransistor 1012, einen Programmier-Feldeffekttransistor 1014 und einen Lese-Feldeffekttransistor 1016. Ein Steuerkondensator 1018 ist vorgesehen, um eine Spannung derart kapazitiv an ein Floating-Gate 1020 zu legen, daß dieses durch Fowler-Nordheim-Tunneln über den Programmier-Transistor 1014 geladen oder entladen werden kann. Das Floating-Gate 1020 bildet auch das Gate für den Lesetransistor 1016, so daß die Ladung am Floating-Gate 1020 gelesen werden kann, wodurch ermöglicht wird, daß die Speicherzelle 1010 Informationen als logische "Einsen" und logische "Nullen" speichert.
  • Der Wähltransistor 1012 steuert die Arbeitsweise der Speicherzelle 1010, wenn die Speicherzelle 1010 Teil einer Matrix ähnlicher Zellen ist. Der Transistor 1012 ist ein Feldeffekttransistor, der eine erste stark dotierte Zone 1022 und eine zweite stark dotierte Zone 1024 aufweist, die durch einen Kanalbereich 1026 getrennt sind. Ein leitendes Gate 1028 ist zum Steuern der Leitfähigkeit des Kanals 1026 und folglich des Stromflusses zwischen der ersten stark dotierten Zone 1022 und der zweiten stark dotierten Zone 1024 vorgesehen. Das Gate 1028 ist durch eine Gate-Oxidschicht 1030 getrennt in einem Abstand vom Kanalbereich 1026 angeordnet. Die erste stark dotierte Zone 1022 ist an eine Spaltenleitung 1032 gekoppelt, während das Gate 1028 an eine Zeilenauswahlleitung 1034 gekoppelt ist.
  • Die stark dotierte Zone 1024 bildet auch eine erste stark dotierte Zone für den Programmiertransistor 1014. Die stark dotierte Zone 1024 ist zur Bildung des Feldeffekttransistors durch einen Kanal 1038 getrennt in einem Abstand von einer zweiten stark dotierten Zone 1036 des Transistors 1014 angeordnet. Der Kanal 1038 weist eine zentrale leicht dotierte Zone 1072 auf, die eine Verarmungsimplantation empfängt, um das Löschen zu verbessern und während des Lesens einen Leitungsweg bereitzustellen. Eine Schicht 1040 eines dünnen Tunnelisolators liegt über dem Kanal 1038 und ist in einem Abstand von den beiden stark dotierten Zonen 1024 und 1036 angeordnet. In der bevorzugten Ausführungsform weist die dünne Tunnelisolatorschicht 1040 eine Schicht aus dünnem Oxid auf; die dünne Tunnelisolatorschicht 1040 kann jedoch auch aus dünnen Schichten aus Nitrid und Oxid oder dünnen Schichten aus Oxid, Nitrid und Oxid bestehen. Das Floating-Gate 1020 ist angrenzend an die dünne Tunnelisolatorschicht 1040 angeordnet, so daß das Fowler- Nordheim-Tunneln entweder von der stark dotierten Zone 1024 oder von der stark dotierten Zone 1036 oder vom Kanal 1038 aus erreicht werden kann.
  • Die stark dotierte Zone 1036 bildet wiederum eine erste stark dotierte Zone für den Lesetransistor 1016. Der Lesetransistor 1016 ist ein Feldeffekttransistor, der eine zweite stark dotierte Zone 1042 aufweist, die durch einen Kanalbereich 1043 getrennt in einem Abstand von der stark dotierten Zone 1036 angeordnet ist. Eine herkömmliche Gate- Oxidschicht 1046 liegt über dem Kanal 1043 und stellt einen Abstand zwischen diesem und dem Floating-Gate 1020 her. Die zweite stark dotierte Zone 1042 ist an eine Virtuelle-Masse- Leitung 1044 gekoppelt.
  • Die Spannung des Floating-Gates 1020 wird durch den Steuerkondensator 1018 gesteuert, der aus einer leicht dotierten Zone 1049, einem dünnen Oxid und dem Floating-Gate 1020 besteht. Das Floating-Gate 1020 ist durch einen dünnen Isolator 1048 getrennt in einem Abstand von der Kanalzone 1050 angeordnet. In der bevorzugten Ausführungsform weist der dünne Isolator 1048 eine Schicht aus dünnem Oxid auf, es können jedoch auch andere Materialien, wie eine dünne Schicht aus Oxid, Nitrid und Oxid, oder eine Übereinanderschichtung aus drei Schichten aus Oxid, Nitrid und Oxid, verwendet werden. Die leicht dotierte Zone 1049 empfängt eine Verarmungsimplantation, um unter allen Vorspannungsbedingungen eine leitende Arbeitsweise zu gewährleisten. Die Zonen 1049 und sind durch Überlappen ihrer jeweiligen Diffusionen elektrisch miteinander verbunden. Die stark dotierte Zone 1050 ist an eine Leseleitung 1051 in einer Speichermatrix angeschlossen.
  • In den FIGUREN 27a-27c sind eine Draufsicht und entsprechende Ansichten von Längsschnitten der bevorzugten Bauform gezeigt. FIGUR 27b entspricht in etwa dem Querschnitt, der entlang der Linie b-b aus FIGUR 27a verläuft, während FIGUR 27c in etwa dem Schnitt entspricht, der entlang der Linie c-c aus FIGUR 27a verläuft.
  • Bei der in FIGUR 27a dargestellten Draufsicht sind die Metall2-Leiterbahnen mit einer diagonalen Schraffur dargestellt, die von oben links nach unten rechts verläuft, sind die Metall1-Leiterbahnen mit einer mit einem großen Abstand versehenen diagonalen Schraffur dargestellt, die von unten links nach oben rechts verläuft, ist die Zweitebenen- Polysiliciumschicht mit einer entweder vertikalen oder horizontalen mit einem geringen Abstand versehenen Schraffur dargestellt, sind die Seitenränder der implantierten Zonen durch verborgene Linien dargestellt und ist das Fowler- Nordheim-Tunnelfenster 1040 mit einer dicken von oben rechts nach unten links verlaufenden diagonalen Schraffur dargestellt.
  • Bei der in FIGUR 27a dargestellten bevorzugten Bauform sind die Transistoren 1012, 1014 und 1016 in etwa parallel zur Linie b-b angeordnet, während ein Tank 1018 sowie eine darüberliegende Erweiterung des Polysilicium-Gates 1020 gegenüber der Linie b-b seitlich versetzt sind. Die Spaltenauswahlleitung 1032 ist eine Erstebenen-Metalleitung, die durch einen Kontakt 1052 an die stark dotierte Zone 1022 angeschlossen ist. In ähnlicher Weise ist die Virtuelle-Masse- Leitung 1044 eine durch einen Kontakt 1054 an die stark dotierte Zone 1042 gekoppelte Erstebenen-Metalleitung. Eine Leseleitung 1051 ist aus einem Zweitebenen-Metall gebildet und über einen Kontaktfleck 1056 an einen Erstebenen-Metallbereich 1058 angeschlossen, der wiederum durch einen Kontakt 1060 an die stark dotierte Zone 1050 angeschlossen ist. Bei der in FIGUR 27a dargestellten Bauform weist das Polysilicium- Floating-Gate 1020 drei Finger oder Bereiche auf: einen Finger, der sich über den Lesetransistor 1016 erstreckt und einen Teil davon bildet, einen zweiten Finger, der sich über die Fowler-Nordheim-Tunnelzone 1040 erstreckt, sowie einen dritten Finger oder einen Kontaktfleck zum kapazitiven Koppeln des Floating-Gates 1020 an die leicht dotierte Zone 1049. Ein Polysilicium-Zeilenauswahlleiter 1028 ist so geführt, daß er die Kontakte 1052 und 1058 umgeht und das Gate des Zeilenauswahltransistors 1012 bildet. Die Lese- und Programm- /Matrix-Finger des Floating-Gates 1020 sind bei der in FIGUR 27a dargestellten Bauform parallel zueinander in horizontaler Orientierung und im allgemeinen parallel zur Zeilenauswahileitung 1028 angeordnet.
  • In FIGUR 27b ist die bevorzugte Bauform gezeigt, bei der die bei 1010 allgemein dargestellte Speicherzelle auf einer P-leitenden Halbleiterschicht oder einem P-leitenden Substrat 1062 hergestellt ist. Die stark dotierten Zonen 1022, 1024, 1036 und 1042 weisen in die Halbleiterschicht 1062 eingebrachte stark dotierte N-leitende Diffusionen (n+) auf. Die stark dotierte Zone 1022 ist in einer leicht dotierten Nleitenden Diffusionszone 1064 (n-) gebildet. Die leicht dotierte Diffusionszone 1064 bildet einen abgestuften Übergang zwischen der stark dotierten Zone 1022 und dem angrenzenden Kanal 1026. In ähnlicher Weise ist die stark dotierte Zone 1024 in einer leicht dotierten Diffusionszone 1068 gebildet, während die stark dotierte Zone 1036 in einer leicht dotierten Diffusionszone 1070 gebildet ist.
  • Eine Phosphorimplantation wird vorzugsweise durch ein Blindoxid (nicht dargestellt) hindurch vorgenommen, das später durch das Tunneloxidfenster 1040 ersetzt wird, so daß eine leicht dotierte Diffusionszone 1072 in der Kanalzone 1038 des bei 1014 allgemein dargestellten Programmiertransistors gebildet wird. Die leicht dotierte Zone 1049 wird gleichzeitig mit der Zone 1072 gebildet. Die leicht dotierte Diffusionszone 1072 verbessert die Feldplatten-Durchbruchspannung der zwischen dem Kanal 1038 und dem Floating-Gate 1020 gebildeten Tunneldiode durch das dünne Oxidtunnelfenster 1040. Schließlich wird auch die stark dotierte Zone 1042 in einer leicht dotierten Diffusionszone 1074 gebildet, um einen abgestuften Übergang mit dem Kanalbereich 1043 zu bilden. Die stark dotierte Zone 1036 und die leicht dotierte Zone 1070 können selbstjustiert zu den Fingern des Polysilicium-Gates 1020 in die vorzugsweise epitaxial ausgebildete Schicht 1062 implantiert werden. Die stark dotierte Zone 1024 und die leicht dotierte Zone 1068 können an den linken Rändern des Programmier-/Löschfingers des Polysilicium-Gates 1020 zu dessen jeweiligen seitlichen Kanten und an dessen rechten Rändern zu einer seitlichen Kante des Zeilenauswahl-Gates 1028/1034 selbstjustiert sein. Die Implantationen 1042 und 1074 können wenigstens zum Seitenrand des angrenzenden Meßfingers des Polysilicium-Gates 1020 selbstjustiert sein; die Spaltenauswahl-Dotierungszonen 1022 und 1064 können zum rechten Seitenrand des Zeilenauswahlgates 1028/1034 selbstjustiert sein.
  • Eine thermisch gewachsene Oxidschicht 1076 wird über den stark dotierten Zonen 1022, 1024, 1036 und 1042 sowie über dem Floating-Gate 1020 gebildet. Unmittelbar an das thermisch gewachsene Oxid 1076 angrenzend, wird beispielsweise durch chemisches Abscheiden aus der Dampfphase eine zusätzliche Oxidschicht 1078 gebildet. Kontaktfenster 1080 und 1082 werden derart durch die Oxidschichten 1070 und 1076 geätzt, daß die Kontakte 1054 und 1052 zu stark dotierten Zonen 1042 bzw. 1022 gemacht werden können. Die erste Metallschicht, die die Verbindungsleitungen 1032 und 1044 aufweist (s. FIGUR 27a), wird mit einer Oxidschicht 1084 überzogen, um sie von der zweiten Metalischicht, die eine Verbindungsleitung 1051 enthält, zu trennen.
  • In FIGUR 27c, die in etwa entlang der Linie c-c aus FIGUR 27a dargestellt ist, ist die Beziehung zwischen dem Steuerkondensator 1018 und den Transistoren 1014 gezeigt. Ein Kanalstopp 1086 aus P-leitendem Material ist in der Fläche der P-leitenden Halbleiterschicht 1062 gebildet, um eine elektrische Isolation in der Halbleiterschicht 1062 zwischen dem Steuerkondensator 1018 und den Transistoren 1012, 1014 und 1016 zu bilden. Die stark dotierte (n+)-Zone 1050 liegt in einer leicht dotierten Diffusionszone (n-) 1088. Da die Leseleitung 1051 ein Zweitebenen-Metall ist, während der Steuerkondensator-Implantationskanal 1049 in der Fläche der Halbleiterschicht 1062 gebildet ist, ist eine Doppelschichtverbindung erforderlich. Erstens verbindet der Kontakt 1060 die stark dotierte Zone 1050 mit einem Erstebenen-Metall- Kontaktfleck 1058. Zweitens ist die Leseleitung 1051 über den Kontaktfleck 1056 an den Metall-Kontaktfleck 1058 gekoppelt, wodurch die Leseleitung 1051 mit dem Steuerkondensator- Diffusionskanal 1049 verbunden wird.
  • Es ist wichtig, zu bemerken, daß die Breite der Tunnelzone 1040 geringer als die Breite des Kanals 1038 des Transistors 1014 sein kann; die Tunnelzone 1040 kann jedoch auch über dem ganzen Kanal 1038 des Transistors 1014 ausgebildet sein. Weiterhin können die zweiten Metallverbindungsleitungen, wie die Leseleitung 1051, verwendet werden, um das Floating-Gate 1020 zu dessen Abschirmung vertikal zu bedecken, wenn die Fläche der Zelle 1010 einer elektromagnetischen Strahlung ausgesetzt ist, die eine Entladung des Floating-Gates 1020 bewirken kann. Dies kann beispielsweise dann auftreten, wenn die Speicherzelle 1010 auf dem Chip 22 verwendet wird (s. FIGUREN 3 und 6g), die weiterhin einen elektrisch programmierbaren Festspeicher (EPROM) (wie die in FIGUR 6g dargestellte Zelle 149) aufweist, der durch Einwirken ultravioletten Lichtes gelöscht werden kann. Es kann in diesem Fall wünschenswert sein, die EPROM- Zelle 149 zu löschen, während die Information in der EEPROM- Zelle 1010 gemäß der vorliegenden bevorzugten Ausführungsform erhalten bleibt.
  • FIGUR 28 ist eine Draufsicht einer alternativen Bauform der Speicherzelle 1010. Die verschiedenen Schichten sind in ähnlicher Weise dargestellt wie die entsprechenden Schichten in FIGUR 27a. Bei dieser Bauform wurden die stark dotierte Zone 1042, der Kanal 1043 und der Kontakt 1054 im Gegensatz zur in FIGUR 27a dargestellten Konfiguration seitlich gegenüber der Mittellinie der Transistoren 1014 und 1012 versetzt. Der Kanal 1043 wurde ebenfalls gedreht, so daß er in etwa senkrecht zu seiner Lage in FIGUR 27a verläuft. Der seitliche Versatz der stark dotierten Zone 1042 und des Kontakts 1054 führt zu einem zusätzlichen Abstand zwischen den Erstebenen-Metall-Verbindungsleitungen 1032 und 1044.
  • In FIGUR 29 ist ein kleiner Teil einer Matrix von Speicherzellen 1010 gezeigt. Wenngleich in FIGUR 29 nur vier dieser Zellen dargestellt sind, kann die Gesamtzahl der Zellen in einer Speichermatrix im Bereich von 256000 liegen. Bei der Matrixkonfiguration sind die Speicherzellen 1010 symmetrisch in Spaltenpaaren angeordnet. Bei der Matrixkonfiguration sind für jedes Paar horizontal aneinandergrenzender Zellen, die jeweilige Abschnitte eines Spaltenpaars bilden, ein Steuerkondensator 1018 und seine zugehörigen Kontakte 1056 und 1060 vorgesehen. Entlang jeder Spalte sind für jedes Paar vertikal aneinandergrenzender Zellen eine stark dotierte Zone 1022 und eine stark dotierte Zone 1042 sowie ihre zugehörigen Kontakte 1054 und 1052 vorgesehen. Die vertikal aneinandergrenzenden Zellen sind entlang einer jeden Spalte symmetrisch zueinander angeordnet.
  • Die Arbeitsweise der in FIGUR 26 gezeigten Speicherzelle kann nun beschrieben werden. Um eine logische "0" in die Speicherzelle 1010 einzuprogrammieren, wird das Floating-Gate 1020 durch Tunneln von Elektronen von der stark dotierten Zone 1024 durch das dünne Tunneloxidfenster 1040 zum Floating-Gate 1020 negativ geladen. Die auf dem Floating-Gate befindlichen Elektronen verringern das Potential des Floating-Gates 1020, so daß das Floating-Gate 1020 die Schwellenspannung des Transistors 1016 nicht mehr übersteigt, wenn eine Referenzspannung Vref an den Steuerkondensator- Diffusionskanal 1040 angelegt wird, und es fließt daher während des nachfolgend erörterten Lesezyklus kein Strom in den Kanal 1043. Um eine logische "1" in die Speicherzelle 1010 einzuprogrammieren, verbleibt das Floating-Gate 1020 in einem ungeladenen Zustand, so daß das Floating-Gate 1020 den Schwellenwert des Transistors 1016 übersteigt, wenn die Spannung Vref durch den Steuertank 1018 kapazitiv an das Floating-Gate 1020 gekoppelt wird, und es fließt während des Lesevorgangs ein Strom im Kanal 1043.
  • Es ist wichtig, zu bemerken, daß die logische "0" und die logische "1" willkürlich festgelegt sind und abhängig von der Logikschaltung außerhalb der Speicherzelle umgekehrt werden könnten. Weiterhin können bei alternativen Bauformen beim "Lesevorgang" eine Blindzelle und ein differentieller Stromverstärker verwendet werden, die selbst dann, wenn sich irgendein Strom im "0"-Zustand befindet (solange der Strom geringer ist als der in der Blindzelle), ein korrektes Lesen der Zelle ermöglichen.
  • Um das Floating-Gate 1020 mit Elektronen zu laden und so eine logische "0" in die Speicherzelle 1010 einzuprogrammieren, wird eine Spannung Vpp, die im Bereich von 5 bis 18 Volt liegt, an die Zeilenauswahlleitung 1034 angelegt. Eine Spannung Vss, die etwa 0 Volt beträgt oder an Masse liegt, wird an die Spaltenauswahlleitung 1032 angelegt. Die Spannung Vpp wird auch an den Steuerkondensator-Diffusionskanal 1049/1050 angelegt, während die Virtuelle-Masse-Leitung 1044 potentialfrei gehalten wird. Ein Teil der an den Steuerkondensator-Diffusionskanal 1049/1050 angelegten Spannung wird kapazitiv an das Floating-Gate 1020 gekoppelt, wodurch über das dünne Oxidtunnelfenster 1040 eine Spannungsdifferenz zwischen der (n-)-Diffusion 1072 (Zone 1038) und dem Floating-Gate 1020 erzeugt wird. Diese Spannungsdifferenz bewirkt das Tunneln von Elektronen durch Fowler-Nordheim- Tunneln durch das Tunnelfenster 1040 zum Floating-Gate 1020, wodurch es negativ geladen wird.
  • Zum Lesen der Speicherzelle 1010 wird eine Spannung Vdd, die etwa 5 Volt beträgt, an die Zeilenauswahlleitung 1034 angelegt. Die Spaltenauswahileitung 1032 wird zum Messen eines Stromflusses durch die Transistoren 1012, 1014 und 1016 an einen Leseverstärker (nicht dargestellt) gekoppelt. Eine Spannung Vref, die etwa 2-2,5 Volt beträgt, wird über die Leseleitung 1051 an den Steuerkondensator-Diffusionskanal 1049/1050 angelegt. Die Virtuelle-Masse-Leitung 1044 wird daraufhin an eine Spannung Vss gekoppelt, die etwa 0 Volt beträgt oder auf Masse liegt. Wenn das Floating-Gate 1020 mit Elektronen geladen wird, erhöht die kapazitive Kopplung eines Teils der von der Spannung Vref von der Steuerkondensator- Diffusionszone 1049/1050 an das Floating-Gate 1020 angelegten Spannung das Potential nicht über den Schwellenwert des Lesetransistors 1016 hinaus. Wenn der Transistor 1016 gesperrt ist, fließt kein Strom von der stark dotierten Zone 1042 über die Kanäle 1043, 1038 und 1012 zum an die Spaltenauswahlleitung 1032 gekoppelten Leseverstärker. Ein Stromfluß von Null bezeichnet durch Konvention eine logische "0". Falls das Floating-Gate 1020 jedoch während des Schreibvorgangs nicht mit Elektronen geladen worden ist, erhöht sich das Potential des Floating-Gates 1020 durch Anlegen der Spannung Vref an den Steuerkondensator-Diffusionskanal 1049/1050 über den Schwellenwert des Transistors 1016 hinaus, wodurch ermöglicht wird, daß ein Strom durch die Transistoren 1016, 1014 und 1012 fließt, der durch Konvention eine logische "1" bezeichnet.
  • Zum Löschen der Speicherzelle 1010 durch Entfernen der auf dem Floating-Gate 1020 befindlichen Elektronen wird eine Spannung Vpp von etwa 5 bis 18 Volt an die Zeilenauswahlleitung 1034 angelegt. Eine Spannung von Vpp wird auch an die Spaltenauswahileitung 1032 angelegt. Eine Virtuelle- Masse-Leitung 1044 wird potentialfrei gehalten, während eine Spannung Vss, die etwa 0 Volt beträgt oder an Masse liegt, an die Steuerkondensator-Diffusionszone 1049/1050 angelegt wird. Die Spannungsdifferenz zwischen dem Floating-Gate 1020 und der (n-)-Diffusion 1072 (Zone 1038) über das dünne Oxidtunnelfenster 1040 bewirkt, daß Elektronen durch Fowler- Nordheim-Tunneln vom Floating-Gate 1020 zur (n-)-Diffusion 1072 (Zone 1038) tunneln, wodurch die Speicherzelle 1010 gelöscht wird.
  • Wenngleich die vorliegende Erfindung und ihre Vorteile detailliert beschrieben wurden, ist zu verstehen, daß zahlreiche Änderungen, Ersetzungen und Modifikationen vorgenommen werden können, ohne vom Gedanken und vom Schutzumfang der durch die beigefügten Ansprüche definierten Erfindung abzuweichen.
  • Im Zusammenhang mit der vorliegenden Erfindung wurden Feldeffekttransistoren mit isolierter Gateelektrode offenbart, bei denen eine Beanspruchung des Gateoxids vermieden wird. Eine erste Lösung dieses Problems besteht darin, einen Teil des Polysilicium-Gates undotiert zu lassen, so daß der undotierte Teil nur kapazitiv an den dotierten Teil gekoppelt ist und sich das auf den undotierten Teil einwirkende elektrische Feld ändert, wenn sich die Gate-Drain-Potentiale ändern. Bei einer zweiten Lösung dieses Problems wird das Drainende des leitenden Gates auf einer LOCOS-Feldoxidzone angeordnet, die auch das hohe elektrische Feld abschwächt, das ansonsten am Drainende des leitenden Gates am Gateoxid auftreten würde.

Claims (2)

1. Verfahren zum gleichzeitigen Herstellen eines Feldeffekttransistors mit isolierter Gateelektrode mit reduzierter Gateisolator-Beanspruchung sowie eines bipolaren Transistors, wobei das Verfahren folgende Schritte enthält:
Erzeugen eines Halbleitersubstrats (150) eines ersten Leitungstyps, wobei das Substrat eine Fläche aufweist;
Erzeugen einer ersten Epitaxieschicht (156) des ersten Leitungstyps auf der Fläche des Substrats, wobei die erste Epitaxieschicht eine Fläche aufweist und in eine erste Zone und eine zweite Zone aufgeteilt ist;
Bilden einer ersten Tankzone (410, 774) aus einem zweiten Leitungstyp entgegengesetzt zum ersten Leitungstyp in der Fläche der ersten Zone der ersten Epitaxieschicht;
Bilden einer zweiten Tankzone (456) des ersten Leitungstyps in der Fläche der zweiten Zone der ersten Epitaxieschicht;
Bilden einer dritten Tankzone (454) des zweiten Leitungstyps in der zweiten Tankzone in der Fläche der ersten Epitaxieschicht;
Bilden einer vierten Tankzone (412, 778) des ersten Leitungstyps in der ersten Tankzone in der Fläche der ersten Epitaxieschicht;
Bilden einer Gatestruktur (458), die isoliert über der Fläche der zweiten Zone der ersten Epitaxieschicht angeordnet ist und aus einem leitenden Abschnitt (460) und einem nichtleitenden Abschnitt (462) besteht, der im wesentlichen über der dritten Tankzone liegt;
gleichzeitiges Bilden von Zonen eines zweiten Leitungstyps, wobei diese Zonen enthalten:
a) eine Sourcezone (464) an der Fläche der ersten Epitaxieschicht in der zweiten Tankzone im Abstand von der dritten Tankzone,
b) eine Drainzone (466) an der Fläche der ersten Epitaxieschicht in der dritten Tankzone im Abstand von dem nichtleitenden Abschnitt der Gatestruktur,
c) eine Kollektorzone (414, 784) an der Fläche der ersten Epitaxieschicht in der ersten Tankzone im Abstand von der vierten Tankzone, und
d) eine Emitterzone (416, 786) an der Fläche der ersten Epitaxieschicht in der vierten Tankzone; und
Bilden einer Basiszone (422, 788) an der Fläche der ersten Epitaxieschicht in der vierten Tankzone im Abstand von der Emitterzone.
2. Verfahren nach Anspruch 1, ferner enthaltend die Schritte:
Bilden einer zweiten Epitaxieschicht (152) des ersten Leitungstyps, wobei die zweite Epitaxieschicht zwischen dem Substrat und der ersten Epitaxieschicht liegt;
Bilden einer vergrabenen Tankzone (772) des zweiten Leitungstyps in der zweiten Epitaxieschicht in der ersten Zone und Bilden einer Kollektorkontaktzone (772) des zweiten Leitungstyps an der Fläche der ersten Epitaxieschicht in der ersten Tankzone im Abstand von der vierten Tankzone, wobei die Kollektorzone in der Kollektorkontaktzone liegt und die Kollektorkontaktzone zu der vergrabenen Tankzone reicht;
wobei sich die erste Tankzone zu der vergrabenen Tankzone erstreckt.
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