JP2834058B2 - 半導体装置の製造方法 - Google Patents
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Description
方法に関し、特に縦型二重拡散MOSFETを有する半
導体装置の製造方法に関する。
3に示すような構造になっている。同図において、ドレ
イン領域となるn+ 型シリコン基板1上に形成されたn
型エピタキシャル層5と、このn型エピタキシャル層5
の表面にゲート酸化膜6Aを介して形成されたゲート電
極7Aと、このゲート電極7Aの外側に相当する領域の
n型エピタキシャル層5内に形成されたp型ベース層8
と、このp型ベース層8内に形成されたn+ 型ソース層
10と、このp型ベース層8にコンタクトを取るための
p+ 型バックゲート層9と、ゲート電極7Aの表面に形
成された層間絶縁膜11と、n+ 型ソース層10とp+
型バックゲート層9の部分でコンタクトを取るように形
成されたソース電極12と、このソース電極12の表面
に形成された表面保護膜13と、シリコン基板1の下面
に形成されたドレイン電極14とから主に構成されてい
る。
では、ドレイン・ソース間耐圧BVDSS を30V以下程
度に低耐圧化するためn型エピタキシャル層5の比抵抗
ρepi を低減して不純物濃度を高めると、このn型エピ
タキシャル層5内に後に形成されるp型ベース層8の不
純物濃度が低い為、n+ 型ソース層10からの空乏層が
p型ベース層8へ伸びパンチスルーを起こし易くなり、
ドレイン・ソース間耐圧BVDSS のばらつきが増加す
る。このため、パンチスルーを起こし難くするようにp
型ベース層8の不純物濃度を高めるが、これによりゲー
ト・チャネル領域となるp型ベース層8の基板表面近傍
の不純物濃度が高まり、MOSFETの駆動電圧となる
ゲート・カットオフ電圧VGS(off) が1V以上に高ま
り、低耐圧でしかも低駆動電圧のMOSFETを実現す
ることが困難であった。
663号公報において図4に示す構造のMOSFETを
提案した。図4において図3との相違は、ドレイン領域
となるn+ 型シリコン基板1上に形成するエピタキシャ
ル層をn+ 型エピタキシャル層2とn型エピタキシャル
層5とから構成したことである。
型二重拡散MOSFETでは、パンチスルーを起こし難
くするためにp型ベース層8の不純物濃度を高める必要
がなく、これによりMOSFETの駆動電圧となるゲー
ト・カットオフ電圧VGS(off) が高くなることはない
が、ドレイン・ソース間耐圧BVDSS はn+ 型エピタキ
シャル層2とp型ベース層8の不純物濃度で決定される
ため30V以下程度に低耐圧化し難く、低耐圧でしかも
低駆動電圧のMOSFETを実現することが困難であ
る。
Tを有する半導体装置において、低耐圧でしかも低駆動
電圧化することができる半導体装置の製造方法を提供す
ることにある。
造方法は、第1導電型半導体基板上に第1導電型高濃度
不純物層からなる第1エピタキシャル層を形成したの
ち、この第1エピタキシャル層の表面に選択的に第2導
電型高濃度不純物層からなる第1ベース層を形成する工
程と、この第1ベース層を含む全面に第1導電型低濃度
不純物層からなる第2エピタキシャル層と酸化膜と多結
晶シリコン膜とを形成したのち、この多結晶シリコン膜
と酸化膜とをパターニングしゲート電極とゲート酸化膜
とを形成する工程と、前記ゲート電極をマスクとし前記
第2エピタキシャル層に第2導電型不純物をイオン注入
して前記第1ベース層に達する低濃度不純物層からなる
第2ベース層を形成する工程と、この第2ベース層の中
央部に第2導電型高濃度不純物層からなるバックゲート
層を形成する工程と、このバックゲート層の周辺部を含
む前記第2ベース層表面に第1導電型高濃度不純物層か
らなるソースを形成する工程とを含むことを特徴とする
ものである。
て説明する。図1(a)〜(c)及び図2(a),
(b)は本発明の一実施の形態を説明する為の工程順に
示した半導体チップの断面図である。
コン基板1上に1016〜1017cm-3の高濃度不純物を
含み第1のドレイン層となるn+ 型エピタキシャル層2
を約4μmの厚さに形成する。次で全面に熱酸化法によ
り厚さ約200nmの酸化膜を形成したのちパターニン
グしマスク3を形成する。次で全面にボロンを1015c
m-2程イオン注入し熱処理して第1のベース層となるp
+ 型ベース層4を形成する。
除去したのちn+ 型エピタキシャル層2の表面を含む全
面に1015〜1016cm-3の低濃度不純物を含む第2の
ドレイン層となるn型エピタキシャル層5を約5μmの
厚さに形成する。次で厚さ20〜50nmの酸化膜6を
形成したのち、CVD法により1018〜1019cm-3の
高濃度不純物を含む多結晶シリコン膜7を形成する。
コン膜7と酸化膜6とをパターニングしゲート電極7A
及びゲート酸化膜6Aを形成する。次でこのゲート電極
7Aをマスクとし全面にボロンを1013〜1014cm-2
イオン注入し熱処理して第2のベース層となるp型ベー
ス層8を形成する。
トレジスト膜を形成したのちパターニングし、p型ベー
ス層8の中央部上に開口部を形成する。次で全面にボロ
ンをイオン注入しp型ベース層8表面にp+ 型バックゲ
ート層9を形成する。次にマスクとして用いたフォトレ
ジスト膜を除去したのち再び全面にフォトレジスト膜を
形成し、パターニングしてバックゲート層9の周辺部を
含むp型ベース層8の表面に開口部を形成する。
注入して熱処理を行い、n+ 型ソース層10を形成す
る。次でマスクとしてのフォトレジスト膜を除去したの
ちゲート電極7A表面を含む全面にCVD法により酸化
膜等からなる層間絶縁膜11を形成する。
11をパターニングしp+ 型バックゲート層9及びn+
型ソース層10上に開孔部を形成したのち全面に厚さ約
2μmのAl膜を堆積してソース電極12を形成する。
次でソース電極12上にPSG膜からなる表面保護膜1
3と、シリコン基板1の下面にTi−Ni−Ag等から
なるドレイン電極14を形成して縦型二重拡散MOSF
ETを完成させる。
ば、ドレイン・ソース間耐圧BVDSS は高不純物濃度の
n+ 型エピタキシャル層5とp+ 型ベース層4で決定さ
れるため、低耐圧化を図るにはこれらの不純物濃度を制
御すればよい。また、MOSFETの駆動電圧となるゲ
ート・カットオフ電圧VGS(off) はn型エピタキシャル
層5の内部にあるp型ベース層8の表面近傍の不純物濃
度で決定されるため、ドレイン−ソース間耐圧BVDSS
を決定する部分に依存することなく独立に制御でき、低
耐圧(例えば、30V以下程度)でしかも低駆動電圧
(例えば、1V以下程度)のMOSFETを実現でき
る。
をn型の場合について説明したが、p型であってもよい
ことは勿論である。
圧BVDSS の低耐圧化を図ってもMOSFETの駆動電
圧となるゲート・カットオフ電圧VGS(off) が高くなら
ないということである。これにより、低耐圧でしかも低
駆動電圧のMOSFETを有する半導体装置を実現でき
るようになる。
DSS はn+ 型エピタキシャル層とp+ 型ベース層の不純
物濃度で決定され、またゲート・カットオフ電圧V
GS(off)はn+ 型エピタキシャル層の不純物濃度に関係
なくn型エピタキシャル層とp型ベース層の不純物濃度
で決定されるため、それぞれ独立に制御できるからであ
る。
ップの断面図。
ップの断面図。
Claims (1)
- 【請求項1】 第1導電型半導体基板上に第1導電型高
濃度不純物層からなる第1エピタキシャル層を形成した
のち、この第1エピタキシャル層の表面に選択的に第2
導電型高濃度不純物層からなる第1ベース層を形成する
工程と、この第1ベース層を含む全面に第1導電型低濃
度不純物層からなる第2エピタキシャル層と酸化膜と多
結晶シリコン膜とを形成したのち、この多結晶シリコン
膜と酸化膜とをパターニングしゲート電極とゲート酸化
膜とを形成する工程と、前記ゲート電極をマスクとし前
記第2エピタキシャル層に第2導電型不純物をイオン注
入して前記第1ベース層に達する低濃度不純物層からな
る第2ベース層を形成する工程と、この第2ベース層の
中央部に第2導電型高濃度不純物層からなるバックゲー
ト層を形成する工程と、このバックゲート層の周辺部を
含む前記第2ベース層表面に第1導電型高濃度不純物層
からなるソース層を形成する工程とを含むことを特徴と
する半導体装置の製造方法。
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