JP4800566B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4800566B2
JP4800566B2 JP2003346493A JP2003346493A JP4800566B2 JP 4800566 B2 JP4800566 B2 JP 4800566B2 JP 2003346493 A JP2003346493 A JP 2003346493A JP 2003346493 A JP2003346493 A JP 2003346493A JP 4800566 B2 JP4800566 B2 JP 4800566B2
Authority
JP
Japan
Prior art keywords
conductivity type
region
type
layer
buried layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003346493A
Other languages
English (en)
Other versions
JP2005116651A (ja
Inventor
宏基 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2003346493A priority Critical patent/JP4800566B2/ja
Priority to US10/958,732 priority patent/US7126191B2/en
Priority to CNB2004100833948A priority patent/CN100438072C/zh
Publication of JP2005116651A publication Critical patent/JP2005116651A/ja
Application granted granted Critical
Publication of JP4800566B2 publication Critical patent/JP4800566B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体装置及びその製造方法に関し、特に、二重拡散型ＭＯＳＦＥＴ及びその製造方法に関する。
１００Ｖ程度の電圧で用いられるＭＯＳトランジスタとして二重拡散型ＭＯＳＦＥＴ（Double Diffused MOSFET：以下、ＤＭＯＳＦＥＴと略す。）が知られている。このＤＭＯＳＦＥＴは、図２４に示すように、Ｐ型半導体基板１上にＮ型埋込層２が全面に形成され、このＮ型埋込層２上にエピタキシャル層を成長させることによりドレイン領域７が形成されている。そして、ドレイン領域７にはＮ型不純物を拡散したドレイン引き出し領域９及びドレインコンタクト層１２と、Ｐ型不純物を拡散したＰ型ボディ領域１０とが形成され、Ｐ型ボディ領域１０内の表層部にはＮ型ソース領域１３が形成され、更にＮ型ソース領域１３の内側にはＰ＋型領域１４が形成されている。また、Ｎ型ソース領域１３とドレイン引き出し領域９との間にはドリフト領域が形成され、ドリフト領域を覆うようにゲート絶縁膜を介してゲート電極１１が形成されている。
このＤＭＯＳＦＥＴは通常の拡散工程で形成することができ、すべての端子がチップ上面から取り出せることからＩＣ化に好適であり、様々なＭＯＳＦＥＴと組み合わせて用いられている。例えば、特開平６−３７２６６号公報には、ロジック用ＣＭＯＳＦＥＴと高耐圧ＤＭＯＳＦＥＴとを混在させて形成した集積回路の構造及びその製造方法が開示されている。
特開平６−３７２６６号公報（第２−３頁、第６図）
上記構造のＤＭＯＳＦＥＴにおいて、ドレイン抵抗を低くするためにはＮ型埋込層２の濃度を高くすればよいが、Ｎ型埋込層２の濃度が高くなるとソース・ドレイン間でパンチスルーしやすくなり、ドレイン耐圧を維持することができなくなってしまう。このため、ドレイン耐圧を８０Ｖ程度に維持しようとするとドレイン抵抗を十分に低減することができず、良好な特性のトランジスタが得られなくなってしまうという問題がある。
また、ＤＭＯＳＦＥＴを２０〜４０Ｖ程度の低耐圧用として使用する場合はＮ型埋込層２の濃度を多少高くすることができるため、ドレイン抵抗をある程度低減することができるが、その場合でも、Ｎ型埋込層２上にエピタキシャル層を成長する際にＮ型埋込層２からＮ型不純物が抜け出し(Out diffusion)、エピタキシャル層にドーピングされてしまう(Auto Doping)という問題も生じる。
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、ドレイン耐圧を維持し、かつ、ドレイン抵抗を低減することができるＤＭＯＳＦＥＴ及びその製造方法を提供することにある。
上記目的を達成するため、本発明のＤＭＯＳＦＥＴは、第一の導電型の半導体基板と、前記第一の導電型の半導体基板上に形成されたエピタキシャル層と、前記エピタキシャル層に形成された第二の導電型の埋込層と、前記エピタキシャル層に形成され、前記第二の導電型の埋込層上に位置するドレイン領域と、前記エピタキシャル層に形成され、前記ドレイン領域上に互いに離間して配置された第一の導電型のボディ領域及び第二の導電型のドレイン引き出し領域と、前記第一の導電型のボディ領域内に形成された第二の導電型のソース領域と、前記第二の導電型のソース領域と前記第二の導電型のドレイン引き出し領域との間の領域上の少なくとも一部にゲート絶縁膜を介して形成されたゲート電極と、前記エピタキシャル層に形成され、前記第一の導電型のボディ領域と前記第二の導電型のドレイン引き出し領域との間に位置するドリフト領域と、を少なくとも有する二重拡散型ＭＯＳＦＥＴにおいて、前記第二の導電型の埋込層は、その第二の導電型の不純物濃度が、前記ドリフト領域下層よりも前記第一の導電型のボディ領域下層の方が低くなるように形成されているものである。
本発明においては、前記第二の導電型の埋込層が、第二の導電型の高濃度埋込層と、前記第二の導電型の高濃度埋込層から不純物が拡散して形成される、前記第二の導電型の高濃度埋込層よりも不純物濃度が低い拡散領域とからなり、前記第一の導電型のボディ領域下層の少なくとも一部には前記拡散領域のみが存在する構成とすることができる。
また、本発明においては、前記第二の導電型の高濃度埋込層が、前記第一の導電型のボディ領域下層において、前記拡散領域によって接続されている構成、又は、前記拡散領域が、前記第一の導電型のボディ領域下層において、前記拡散領域よりもさらに不純物濃度の低い領域によって分離されている構成とすることができる。
また、本発明の二重拡散ＭＯＳＦＥＴの製造方法は、第一の導電型の半導体基板表層に第二の導電型の高濃度埋込層を形成する工程と、前記第二の導電型の高濃度埋込層上にエピタキシャル層からなるドレイン領域を形成する工程と、前記ドレイン領域内に、第一の導電型の不純物を注入して第一の導電型のボディ領域を形成する工程と、前記ドレイン領域内に、第二の導電型の不純物を注入して第二の導電型のドレイン引き出し領域を形成する工程と、前記第一の導電型のボディ領域内に、第二の導電型の不純物を注入して第二の導電型のソース領域を形成する工程と、前記第二の導電型のソース領域と前記第二の導電型のドレイン引き出し領域との間の領域上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する工程と、を少なくとも有する二重拡散型ＭＯＳＦＥＴの製造方法において、前記第二の導電型の高濃度埋込層を、前記第一の導電型のボディ領域下層の少なくとも一部を除いて形成するものである。
また、本発明の二重拡散ＭＯＳＦＥＴの製造方法は、第一の導電型の半導体基板表層に第二の導電型の高濃度埋込層を形成する工程と、前記第二の導電型の高濃度埋込層上に第一の導電型のエピタキシャル層を形成する工程と、前記第一の導電型のエピタキシャル層に第二の導電型の不純物を注入する工程と、熱処理によって、前記第一の導電型のエピタキシャル層に前記第二の導電型の不純物を拡散させてドレイン領域を形成すると共に、前記第二の導電型の高濃度埋込層から第二の導電型の不純物を拡散させて、前記第二の導電型の高濃度埋込層よりも不純物濃度が低い拡散領域を前記第二の導電型の高濃度埋込層周囲に形成する工程と、前記ドレイン領域内に、第一の導電型の不純物を注入して第一の導電型のボディ領域を形成する工程と、前記ドレイン領域内に、第二の導電型の不純物を注入して第二の導電型のドレイン引き出し領域を形成する工程と、前記第一の導電型のボディ領域内に、第二の導電型の不純物を注入して第二の導電型のソース領域を形成する工程と、前記第二の導電型のソース領域と前記第二の導電型のドレイン引き出し領域との間の領域上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する工程と、を少なくとも有する二重拡散型ＭＯＳＦＥＴの製造方法において、前記第二の導電型の高濃度埋込層を、前記第一の導電型のボディ領域下層の少なくとも一部を除いて形成するものである。
本発明においては、前記熱処理を、前記第二の導電型の高濃度埋込層が形成されない領域が前記拡散領域で埋設される温度及び時間で行う構成とすることができる。
このように、本発明は、エピタキシャル成長前に形成する第二の導電型の埋込層をＤＭＯＳＦＥＴの全面に形成するのではなく、第一の導電型のボディ領域下層の少なくとも一部には形成しないようにし、その後の熱処理によって第二の導電型の不純物が拡散された状態において、第一の導電型のボディ領域下層の第二の導電型の不純物の濃度をドリフト領域下層よりも低くすることにより、ソース・ドレイン間のパンチスルーを抑制してドレイン耐圧を高い状態で維持し、かつ、ドリフト領域下層の第二の導電型の不純物の濃度を高くすることによりドレイン抵抗を低減することができる。
本発明のＤＭＯＳＦＥＴ及びその製造方法によれば、下記記載の効果を奏する。
本発明の第１の効果は、ドレイン耐圧の低下を抑制することができるということである。
その理由は、エピタキシャル成長前に形成するＮ型高濃度埋込層を、Ｐ型ボディ領域下層の少なくとも一部を除く領域に形成するため、その後の熱処理によってＮ型不純物が拡散した状態において、Ｐ型ボディ領域下層のＮ型不純物濃度をドリフト領域下層よりも低くすることができ、その結果、ソース領域とＮ型埋込層との間の電位勾配を緩やかにしてソース・ドレイン間のパンチスルーを起こりにくくし、ブレークダウンを抑制することができるからである。
また、本発明の第２の効果は、ドレイン抵抗を低減することができるということである。
その理由は、Ｎ型高濃度埋込層をＰ型ボディ領域下層に形成しないため、ドリフト領域下層のＮ型埋込層の不純物濃度を高くすることができるからである。
従来技術で示したように、１００Ｖ以下の比較的低い電圧領域でＤＭＯＳＦＥＴが一般的に用いられている。このＤＭＯＳＦＥＴにはＮ型埋込層が形成されており、ドレイン抵抗を低減するためにはＮ型埋込層の不純物濃度を高くする必要がある。しかしながら、Ｎ型埋込層の不純物濃度を高くするとソース・ドレイン間のパンチスルーが起こりやすくなり、ドレイン耐圧が低下してしまう。すなわち、従来の構造では、ドレイン抵抗の低減とドレイン耐圧の維持とはトレードオフの関係にあり、その両方の要求を満足することはできなかった。
ここで、Ｎ型埋込層は基板とＰ型ボディ領域とを分離するために設けるものであるが、Ｎ型不純物が埋め込まれていればその濃度は必ずしも均一である必要はない。そこで、本発明では、エピタキシャル成長前にＮ型高濃度埋込層を形成する際に、Ｐ型ボディ領域下層の少なくとも一部にＮ型高濃度埋込層を形成しない領域を設け、その後の熱処理によって不純物が拡散された状態で、Ｐ型ボディ領域下層の不純物濃度がドリフト領域下層よりも低くなるようにする。このような構造にすることによって、ソース・ドレイン間のパンチスルーを抑制してドレイン耐圧の低下を抑制すると同時に、ドリフト領域下層のＮ型埋込層の濃度を高くすることによってドレイン抵抗の低減を実現している。
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の第１の実施例に係るＤＭＯＳＦＥＴ及びその製造方法ついて、図１乃至図１５を参照して説明する。図１は、本発明のＤＭＯＳＦＥＴの構造を示す図であり、図２及び図３は、本実施例のＤＭＯＳＦＥＴのＮ型埋込層の形状を示す図である。また、図４乃至図１２は、本実施例のＤＭＯＳＦＥＴの製造方法を示す工程断面図であり、図１３乃至図１５は、本実施例のＤＭＯＳＦＥＴの効果を説明するための図である。
図１に示すように、本実施例のＤＭＯＳＦＥＴは、Ｐ型半導体基板１上に基板面方向で不純物濃度が異なるＮ型埋込層２が形成され、Ｎ型埋込層２上にはエピタキシャル層からなるドレイン領域７が形成されている。また、ドレイン領域７内には、Ｐ型不純物を注入して形成されたＰ型ボディ領域１０と、フィールド酸化膜８で隔離された領域にＮ型不純物を注入して形成されたドレイン引き出し領域９及びドレインコンタクト層１２とが設けられている。このＰ型ボディ領域１０内の表層部にはＮ型ソース領域１３が形成され、Ｎ型ソース領域１３の内側にはＰ＋領域１４が形成されている。また、Ｐ型ボディ領域１０とドレイン引き出し領域９との間にはドリフト領域が形成され、Ｎ型ソース領域１３とドレイン引き出し領域９との間の領域の少なくとも一部を覆うようにゲート絶縁膜を介してゲート電極１１が形成されている。
このＮ型埋込層２は、エピタキシャル層成長前にＰ型ボディ領域１０下層の少なくとも一部を除く領域に形成されたＮ型高濃度埋込層２ａと、その後の熱処理（例えば、Ｐ型エピタキシャル層にＮ型不純物を拡散させる工程やフィールド酸化膜を形成する工程など）によってＮ型不純物が拡散した、Ｎ型高濃度埋込層２ａよりも不純物濃度の低い拡散領域２ｂとからなり、Ｐ型ボディ領域１０下層には不純物濃度が低い拡散領域２ｂのみが配設されている。なお、本実施例では、エピタキシャル成長前に形成した不純物濃度の高い領域（該領域と同等の不純物濃度の領域を含む。）をＮ型高濃度埋込層２ａ、熱処理によって拡散した領域を埋込層拡散領域２ｂとし、これらを合わせた領域をＮ型埋込層２と呼ぶが、この分類は便宜上のものであり、両者は図に示すように明確に区別されるものではない。
このＮ型埋込層２のＮ型不純物の濃度分布についてシミュレーションした結果を図２及び図３に示す。図２はＮ型埋込層２の形状を示す図であり、図３は、図２のｘ＝１２μｍ位置における深さ方向の不純物濃度分布とｙ＝０位置における基板面方向の不純物濃度分布を示している。また、図２及び図３中の（ａ）はＮ型埋込層２を形成しない構造（第１従来構造）、（ｂ）はＮ型埋込層２をＤＭＯＳＦＥＴ全面に形成した構造（第２従来構造）、（ｃ）はＰ型ボディ領域１０下層の少なくとも一部にＮ型高濃度埋込層を形成しない、すなわち、Ｎ型埋込層２の不純物濃度を変化させた本実施例の構造を示す断面図である。
図２に示すように、（ｂ）の第２従来構造では、ＤＭＯＳ全面にＮ型高濃度埋込層を形成しているため全面にわたって濃度の高い領域（１ｅ１８（１×１０１８をこのように記載する。以下に同様の記載を使う。）ｃｍ−３程度の領域、但し図１のＮ型高濃度埋込層２ａと同一ではない。）が存在するのに対して、（ｃ）の本実施例の構造では、Ｐ型ボディ領域１０直下には濃度の高い領域は存在せず、熱処理によって拡散した濃度の低い領域（１ｅ１６ｃｍ−３程度の領域、但し図１の拡散領域２ｂと同一ではない。）のみが存在している。また、図３上図に示すように、（ｂ）の第２従来構造及び（ｃ）の本実施例の基板深さ方向の不純物濃度分布は同等であるが、図３下図に示すように、本実施例の構造では、基板面方向の不純物濃度分布がＰ型ボディ領域１０側（図の左側）に向かって徐々に小さくなっていることが分かる。なお、図１乃至図３の構造は例示であり、Ｐ型ボディ領域１０下層におけるＮ型埋込層２の濃度（平均濃度）がドリフト領域下層の濃度（平均濃度）よりも低くなるような構造であればよく、Ｎ型高濃度埋込層２ａを形成する位置、拡散領域２ｂの広がり具合は図の構造に限定されるものではない。
上記構造のＤＭＯＳＦＥＴは以下の方法で製造される。まず、図４に示すように、Ｐ型半導体基板１上にＮ型高濃度埋込層２ａを形成する。その際、本実施例では、Ｎ型埋込層２の不純物濃度がドリフト領域７下層よりもＰ型ボディ領域１０下層で低くなるようにするために、Ｐ型ボディ領域１０の少なくとも一部を覆うようにシリコン酸化膜などからなるマスク３を形成する。その後、イオン注入法を用いて、例えば、ＡｓなどのＮ型不純物を注入エネルギー５０〜１００ｋｅＶ、ドーズ量５ｅ１４〜５ｅ１５ｃｍ−２の条件で注入する。なお、マスク３を形成する領域はその後の工程での拡散領域２ｂの広がりを考慮して設定すればよいが、ここでは、マスク３とＰ型ボディ領域１０の寸法を略等しく設定している。
次に、図５に示すように、ＣＶＤ法を用いて、１１００〜１１５０℃程度の温度で厚さ６〜１０μｍ程度のＰ型エピタキシャル層４を形成する。ここで、Ｐ型エピタキシャル層４の成長の際にＮ型高濃度埋込層２ａからＮ型不純物が抜け出し(Out diffusion)、Ｐ型エピタキシャル層４にドーピングされてしまう(Auto Doping)という問題が生じるが、本実施例のＤＭＯＳＦＥＴではＮ型高濃度埋込層２ａを形成する領域が従来構造に比べて少ないため、上記Out diffusionやAuto Dopingを低減する効果が得られる。
次に、図６に示すように、イオン注入法を用いて、例えば、ＰなどのＮ型不純物を注入エネルギー５０〜１００ｋｅＶ、ドーズ量５ｅ１１〜５ｅ１２ｃｍ−２の条件で注入して、Ｐ型エピタキシャル層４の上にＮ型不純物注入層５を形成する。
その後、図７に示すように、Ｐ型半導体基板１を１１００〜１２００℃程度の温度で３〜１１時間程度アニールしてＰをＰ型エピタキシャル層４に押し込んでドレイン領域７を形成する。その際、図の左右のＮ型高濃度埋込層２ａのＡｓがアニールによって拡散し、Ｎ型高濃度埋込層２ａよりも不純物濃度の低い領域（拡散領域２ｂ）が形成される。この拡散領域２ｂの広がり具合はアニールの温度によって変化するが、Ｐ型半導体基板１とドレイン領域７とを確実に分離するために、両側のＮ型高濃度埋込層２ａが拡散領域２ｂによって連結されるようにアニールの条件を設定することが好ましい。なお、上記アニール工程以外の熱処理工程（例えば、エピタキシャル層成長工程や後のフィールド酸化膜形成工程など）でもＮ型高濃度埋込層２ａからＮ型不純物が拡散して拡散領域２ｂが形成されるが、拡散の程度が小さいために説明及び図の記載は省略している。また、図７のＮ型高濃度埋込層２ａは厳密には図４のＮ型高濃度埋込層２ａとは異なるが、同等の不純物濃度を有する領域であることから、両者を同一視している。
次に、図８に示すように、ＬＯＣＯＳ法などを用いて、例えば、１０００〜１２００℃程度の温度条件で熱酸化を行い、０．３〜０．５μｍ程度の厚さのフィールド酸化膜８を形成する。
次に、図９に示すように、Ｐ型ボディ領域１０のみが露出されるようにマスク（図示せず）を形成し、イオン注入法を用いて、例えば、ＢなどのＰ型不純物を、注入エネルギー２００〜３００ｋｅＶ、ドーズ量２〜３ｅ１２ｃｍ−２の条件で注入した後、引き続き、注入エネルギー１００〜１５０ｋｅＶ、ドーズ量２〜３ｅ１２ｃｍ−２の条件で注入し、更に、注入エネルギー２０〜５０ｋｅＶ、ドーズ量２〜３ｅ１２ｃｍ−２の条件で注入して、Ｐ型ボディ領域１０を形成する。このようにＰ型ボディ領域１０を形成するためのイオン注入を複数回に分けて行うのは、Ｐ型ボディ領域１０の不純物濃度を正確に制御するためである。次に、ドレイン引き出し領域のみが露出されるマスク（図示せず）を形成し、イオン注入法を用いて、例えば、ＰなどのＮ型不純物を注入エネルギー２００〜３００ｋｅＶ、ドーズ量２〜３ｅ１２ｃｍ−２の条件で注入し、ドレイン引き出し領域９を形成する。
次に、図１０に示すように、基板全面にシリコン酸化膜などからなるゲート絶縁膜を形成した後、基板全面にポリシリコンを１５０〜３００ｎｍ程度堆積し、選択的にエッチングすることにより、ドリフト領域の少なくとも一部（ここでは、Ｐ型ボディ領域１０の外延部からフィールド酸化膜８にかかる領域）を覆うようにゲート電極１１を形成する。
次に、図１１に示すように、ゲート電極１１にサイドウォールを形成した後、イオン注入法を用いて、例えば、ＡｓなどのＮ型不純物を注入エネルギー３０〜７０ｋｅＶ、ドーズ量１〜５ｅ１５ｃｍ−２の条件で注入して、Ｐ型ボディ領域１０内にＮ型ソース領域１３を形成すると共に、ドレイン引き出し領域９にコンタクトのためのドレインコンタクト層１２を形成する。次に、例えば、ＢＦ２などのＰ型不純物を注入エネルギー３０〜７０ｋｅＶ、ドーズ量１〜５ｅ１５ｃｍ−２で注入して、Ｎ型ソース領域１３の内側にＰ＋領域１４を形成する。
その後、図１２に示すように、層間絶縁膜１５を堆積し、公知の手法を用いてＮ型ソース領域１３、ドレインコンタクト層１２、ゲート電極１１上に層間絶縁膜１５を貫通するビアホールを形成し、ビアホール内部を金属で埋設してビア１６を形成し、更にビア１６に接続される配線を形成して本実施例のＤＭＯＳＦＥＴの基本構造が形成される。この状態で不純物濃度が１ｅ１８ｃｍ−３以上のＮ型高濃度埋込層２ａの深さ方向の厚みは４〜７μｍ程度になる。
このようにして製造されたＤＭＯＳＦＥＴの効果を確認するために、図１３に示すように、Ｎ型埋込層なしの第１従来構造（ａ）と、全面にＮ型埋込層２を形成した第２従来構造（ｂ）と、Ｐ型ボディ領域１０下層のＮ型埋込層２の不純物濃度を低くした本実施例の構造（ｃ）の各々について、ゲート電位、ソース電位、基板電位を０Ｖとし、ドレイン電圧を徐々に上げてブレークダウンが発生した時の電位分布をシミュレーションにより計算した。（図中の数字は、等電位線の電位[Ｖ]を示している。）図１３より、第１従来構造（ａ）の場合、ドレイン電位を１００Ｖ程度まで上げると基板表層部でアバランシェ降伏が起こりブレークダウンが生じる。これに対して、第２従来構造（ｂ）では、全面にＮ型埋込層２が形成されているため基板の深さ方向の電位勾配が急峻になり、その結果、ソース／ドレイン間でパンチスルーが起こりやすくなり、ドレイン電圧が４０Ｖ程度でパンチスルーが生じている。一方、Ｐ型ボディ領域１０下層のＮ型埋込層２の不純物濃度を低くした本実施例の構造（ｃ）では、Ｐ型ボディ領域１０下層のＮ型埋込層２の不純物濃度が低くなっているために、Ｐ型ボディ領域１０における基板の深さ方向の電位勾配が緩やかになり、その結果、ソース・ドレイン間でパンチスルーが起こりにくくなり、ドレイン耐圧が７０Ｖ程度で維持されていることが分かる。
次に、図１４に示すように、ゲート電位、ソース電位、ボディ電位をドレイン電位（４２Ｖ）と等しくしたときの空乏層の様子をシミュレーションにより計算した。図１４より、第１従来構造（ａ）の場合、基板の表層部近傍に空乏層が形成されるためにドレイン領域が狭くなり、オン電流を大きくすることができないが、Ｎ型埋込層２を形成する第２従来構造（ｂ）及び本実施例の構造（ｃ）では、空乏層が基板の深部に形成されるため、ドレイン領域が広くなり、オン電流を大きくすることができる。
次に、図１５に示すように、上記３種類の構造についてゲート幅を１μｍとしたときのＩ−Ｖ特性をシミュレーションにより計算した。図１５より、第１従来構造（ａ）の場合、ゲートに５Ｖを印加したとき（上図）のＩ−Ｖカーブの勾配は緩く、オン電流が小さいのに対して、第２従来構造（ｂ）及び本実施例の構造（ｃ）では、Ｎ型埋込層２を設けることによってドレイン抵抗を小さくすることができ、オン電流が増加していることが分かる。また、第１従来構造（ａ）の場合、ゲートを０Ｖにしたとき（下図）の耐圧は１００Ｖ程度であるが、第２従来構造（ｂ）ではソース／ドレイン間のパンチスルーが起こりやすいために耐圧は約４０Ｖ程度まで低下している。これに対して、本実施例の構造（ｃ）では、Ｎ型埋込層２を設けることによって第１従来構造（ａ）より耐圧は低下しているものの、Ｎ型埋込層２の不純物濃度をＰ型ボディ領域１０下層で低くすることによって耐圧の低下を抑制し、７０Ｖ程度のドレイン耐圧が維持されていることが分かる。
以上のシミュレーション結果から、Ｎ型埋込層２を形成しない第１従来構造では、図１４より空乏層が基板表層部近傍に形成されるため、オン電流を大きくすることができない。一方、全面にＮ型埋込層２を形成する第２従来構造では、深さ方向の電位勾配が急峻になるためにパンチスルーが起こりやすくなり、その結果、ドレイン耐圧を大きくすることができない。これに対して、本実施例の構造では、Ｎ型埋込層２によってドレイン抵抗を小さくしながら、Ｐ型ボディ領域１０下層の不純物濃度を低くすることによってドレイン耐圧の低下を抑制することができ、従来、トレードオフの関係であったドレイン抵抗の低減とドレイン耐圧の維持とを両立させることができた。
次に、本発明の第２の実施例に係るＤＭＯＳＦＥＴ及びその製造方法ついて、図１６乃至図２３を参照して説明する。図１６乃至図２２は、第２の実施例に係るＤＭＯＳＦＥＴの製造方法を示す工程断面図であり、図２３は、第２の実施例に係るＤＭＯＳＦＥＴの構造を示す断面図である。前記した第１の実施例では、Ｐ型エピタキシャル層４を成長した後、Ｎ型不純物を押し込んでドレイン領域７を形成する構造としたが、Ｎ型高濃度埋込層２ａ上に直接Ｎ型エピタキシャル層を形成することも可能である。その場合の製造方法について図１６乃至図２２を参照して説明する。
まず、図１６に示すように、Ｐ型半導体基板１上に、少なくともＰ型ボディ領域１０の一部を覆うようにシリコン酸化膜などからなるマスク３を形成し、イオン注入法を用いて、例えば、ＡｓなどのＮ型不純物を注入してＮ型高濃度埋込層２ａを形成する。ここで、本実施例の製造方法の場合、Ｎ型高濃度埋込層２ａ上にＮ型エピタキシャル層を直接形成するため、第１の実施例で示したＰの押し込みは必要なく、アニールを行わない場合にはＮ型不純物は第１の実施例のように広がらない。そのため、本実施例ではマスク３を小さくしてＮ型高濃度埋込層２ａを形成しない領域の幅を狭くし、その後の工程でＮ型高濃度埋込層２ａが拡散領域２ｂによって連結されるようにしている。
次に、図１７に示すように、ＣＶＤ法を用いて、１１００〜１１５０℃程度の温度で厚さ６〜１０μｍ程度のＮ型エピタキシャル層６（ドレイン領域７）を形成する。なお、本実施例の場合も、Ｎ型高濃度埋込層２ａを形成する領域が従来構造に比べて少ないため、Out diffusionやAuto Dopingを低減する効果が得られる。
次に、必要に応じてＮ型高濃度埋込層２ａのＮ型不純物を拡散させるためのアニールを行った後、図１８に示すように、ＬＯＣＯＳ法などを用いて、例えば、１０００〜１２００℃程度の温度条件で熱酸化を行い、０．３〜０．５μｍ程度の厚さのフィールド酸化膜８を形成する。
その後、第１の実施例と同様に、ＢなどのＰ型不純物をイオン注入してＰ型ボディ領域１０を形成し、ＰなどのＮ型不純物を注入してドレイン引き出し領域９を形成した後（図１９参照）、ゲート絶縁膜を介してゲート電極１１を形成する（図２０参照）。そして、ゲート電極１１にサイドウォールを形成した後、ＡｓなどのＮ型不純物をイオン注入してＰ型ボディ領域１０内にＮ型ソース領域１３を形成すると共にドレイン引き出し領域９内にドレインコンタクト層１２を形成し、ＢＦ２などのＰ型不純物をイオン注入してＮ型ソース領域１３の内側にＰ＋領域１４を形成する（図２１参照）。その後、層間絶縁膜１５を堆積し公知の手法を用いてＮ型ソース領域１３、ドレインコンタクト層１２、ゲート電極１１上に層間絶縁膜１５を貫通するビアホールを形成し、ビアホール内部を金属で埋設してビア１６を形成した後、配線を形成し、本実施例のＤＭＯＳＦＥＴの基本構造が出来上がる。
このような方法で製造されたＤＭＯＳＦＥＴでも、Ｎ型埋込層２を形成しない第１従来構造に比べてドレイン抵抗の低減を図ることができ、また、全面にＮ型埋込層２を形成する第２従来構造に比べてドレイン耐圧の低下を抑制することができる。更に、本実施例の製造方法では、Ｐ型エピタキシャル層４に対するイオン注入やイオンの押し込み工程が必要ないため製造工程を簡略化することができる。
なお、上記各実施例では、Ｎ型高濃度埋込層２ａを形成した後、熱処理によってＮ型不純物を拡散させて拡散領域２ｂを形成し、Ｎ型高濃度埋込層２ａが拡散領域２ｂによって接続されるように形成したが、Ｐ型ボディ領域１０を０Ｖ（基板電位）とする使い方の場合は、必ずしもＰ型ボディ領域１０とＰ型半導体基板１とがＮ型埋込層２によって分離されている必要はなく、Ｎ型埋込層２がＰ型ボディ領域１０下層で分断された構造であってもよい（図２３参照）。また、上記各実施例では、Ｎ型埋込層２を、予め形成したＮ型高濃度埋込層２ａと不純物を拡散させて形成した拡散領域２ｂとで構成したが、Ｎ型高濃度埋込層２ａの間にＮ型高濃度埋込層２ａよりも不純物濃度が低いＮ型埋込層を形成してもよい。その場合は、図４又は図１６でＮ型高濃度埋込層２ａを形成した後、マスク３を除去して（又はマスク３に代えてＮ型高濃度埋込層２ａを覆うマスクを形成して）Ｎ型不純物を低濃度に注入すればよい。
また、上記各実施例では、ＤＭＯＳＦＥＴ単体の構造及びその製造方法について述べたが、本発明は上記実施例の構造及び製造方法に限定されるものではなく、本発明のＤＭＯＳＦＥＴと他の半導体装置とが混在する構造やそれらを同時に製造する場合についても同様に適用することができる。
本発明のＤＭＯＳＦＥＴの構造を示す断面図及び上面図である。 本発明の第１の実施例に係るＤＭＯＳＦＥＴにおけるＮ型埋込層の形状を示す図である。 本発明の第１の実施例に係るＤＭＯＳＦＥＴにおけるＮ型埋込層の深さ方向及び基板面方向の濃度分布を示す図である。 本発明の第１の実施例に係るＤＭＯＳＦＥＴの製造方法を示す工程断面図である。 本発明の第１の実施例に係るＤＭＯＳＦＥＴの製造方法を示す工程断面図である。 本発明の第１の実施例に係るＤＭＯＳＦＥＴの製造方法を示す工程断面図である。 本発明の第１の実施例に係るＤＭＯＳＦＥＴの製造方法を示す工程断面図である。 本発明の第１の実施例に係るＤＭＯＳＦＥＴの製造方法を示す工程断面図である。 本発明の第１の実施例に係るＤＭＯＳＦＥＴの製造方法を示す工程断面図である。 本発明の第１の実施例に係るＤＭＯＳＦＥＴの製造方法を示す工程断面図である。 本発明の第１の実施例に係るＤＭＯＳＦＥＴの製造方法を示す工程断面図である。 本発明の第１の実施例に係るＤＭＯＳＦＥＴの製造方法を示す工程断面図である。 本発明のＤＭＯＳの効果（ドレイン耐圧）を示す図である。 本発明のＤＭＯＳの効果（空乏層の様子）を示す図である。 本発明のＤＭＯＳの効果（Ｉ−Ｖ特性）を示す図である。 本発明の第２の実施例に係るＤＭＯＳＦＥＴの製造方法を示す工程断面図である。 本発明の第２の実施例に係るＤＭＯＳＦＥＴの製造方法を示す工程断面図である。 本発明の第２の実施例に係るＤＭＯＳＦＥＴの製造方法を示す工程断面図である。 本発明の第２の実施例に係るＤＭＯＳＦＥＴの製造方法を示す工程断面図である。 本発明の第２の実施例に係るＤＭＯＳＦＥＴの製造方法を示す工程断面図である。 本発明の第２の実施例に係るＤＭＯＳＦＥＴの製造方法を示す工程断面図である。 本発明の第２の実施例に係るＤＭＯＳＦＥＴの製造方法を示す工程断面図である。 本発明の第２の実施例に係るＤＭＯＳＦＥＴの構造を示す断面図である。 従来のＤＭＯＳＦＥＴの構造を示す断面図である。
符号の説明
１ Ｐ型半導体基板
２ Ｎ型埋込層
２ａ Ｎ型高濃度埋込層
２ｂ 埋込層拡散領域
３ マスク
４ Ｐ型エピタキシャル層
５ Ｎ型不純物注入層
６ Ｎ型エピタキシャル層
７ ドレイン領域
８ フィールド酸化膜
９ ドレイン引き出し領域
１０ Ｐ型ボディ領域
１１ ゲート電極
１２ ドレインコンタクト層
１３ Ｎ型ソース領域
１４ Ｐ＋領域
１５ 層間絶縁膜
１６ ビア

Claims (7)

  1. 第一の導電型の半導体基板と、
    前記第一の導電型の半導体基板上に形成されたエピタキシャル層と、
    前記エピタキシャル層に形成された第二の導電型の埋込層と、
    前記エピタキシャル層に形成され、前記第二の導電型の埋込層上に位置する第二の導電型のドレイン領域と、
    前記エピタキシャル層に形成され、前記ドレイン領域上に互いに離間して配置された第一の導電型のボディ領域及び第二の導電型のドレイン引き出し領域と、
    前記第一の導電型のボディ領域内に形成された第二の導電型のソース領域と、
    前記第二の導電型のソース領域と前記第二の導電型のドレイン引き出し領域との間の領域上の少なくとも一部にゲート絶縁膜を介して形成されたゲート電極と、
    を少なくとも有する二重拡散型ＭＯＳＦＥＴにおいて、
    前記第二の導電型の埋込層は、その第二の導電型の不純物濃度が、前記エピタキシャル層内における前記第一の導電型のボディ領域と前記第二の導電型のドレイン引出領域との間に位置する領域の下層よりも前記第一の導電型のボディ領域下層の方が低くなるように形成されていることを特徴とする二重拡散型ＭＯＳＦＥＴ。
  2. 前記第二の導電型の埋込層が、第二の導電型の高濃度埋込層と、前記第二の導電型の高濃度埋込層から不純物が拡散して形成される、前記第二の導電型の高濃度埋込層よりも不純物濃度が低い拡散領域とからなり、前記第一の導電型のボディ領域下層の少なくとも一部には前記拡散領域のみが存在することを特徴とする請求項１記載の二重拡散型ＭＯＳＦＥＴ。
  3. 前記第二の導電型の高濃度埋込層が、前記第一の導電型のボディ領域下層において、前記拡散領域によって接続されていることを特徴とする請求項２記載の二重拡散型ＭＯＳＦＥＴ。
  4. 前記拡散領域が、前記第一の導電型のボディ領域下層において一部を除いて形成されていることを特徴とする請求項２記載の二重拡散型ＭＯＳＦＥＴ。
  5. 第一の導電型の半導体基板表層に第二の導電型の高濃度埋込層を形成する工程と、
    前記第二の導電型の高濃度埋込層上にエピタキシャル層からなるドレイン領域を形成する工程と、
    前記ドレイン領域内に、第一の導電型の不純物を注入して第一の導電型のボディ領域を形成する工程と、
    前記ドレイン領域内に、第二の導電型の不純物を注入して第二の導電型のドレイン引き出し領域を形成する工程と、
    前記第一の導電型のボディ領域内に、第二の導電型の不純物を注入して第二の導電型のソース領域を形成する工程と、
    前記第二の導電型のソース領域と前記第二の導電型のドレイン引き出し領域との間の領域上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する工程と、を少なくとも有する二重拡散型ＭＯＳＦＥＴの製造方法において、
    前記第二の導電型の高濃度埋込層を、前記第一の導電型のボディ領域下層の少なくとも一部を除いて形成することを特徴とする二重拡散型ＭＯＳＦＥＴの製造方法。
  6. 第一の導電型の半導体基板表層に第二の導電型の高濃度埋込層を形成する工程と、
    前記第二の導電型の高濃度埋込層上に第一の導電型のエピタキシャル層を形成する工程と、
    前記第一の導電型のエピタキシャル層に第二の導電型の不純物を注入する工程と、
    熱処理によって、前記第一の導電型のエピタキシャル層に前記第二の導電型の不純物を拡散させてドレイン領域を形成すると共に、前記第二の導電型の高濃度埋込層から第二の導電型の不純物を拡散させて、前記第二の導電型の高濃度埋込層よりも不純物濃度が低い拡散領域を前記第二の導電型の高濃度埋込層周囲に形成する工程と、
    前記ドレイン領域内に、第一の導電型の不純物を注入して第一の導電型のボディ領域を形成する工程と、
    前記ドレイン領域内に、第二の導電型の不純物を注入して第二の導電型のドレイン引き出し領域を形成する工程と、
    前記第一の導電型のボディ領域内に、第二の導電型の不純物を注入して第二の導電型のソース領域を形成する工程と、
    前記第二の導電型のソース領域と前記第二の導電型のドレイン引き出し領域との間の領域上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する工程と、を少なくとも有する二重拡散型ＭＯＳＦＥＴの製造方法において、
    前記第二の導電型の高濃度埋込層を、前記第一の導電型のボディ領域下層の少なくとも一部を除いて形成することを特徴とする二重拡散型ＭＯＳトランジスタの製造方法。
  7. 前記熱処理を、前記第二の導電型の高濃度埋込層が形成されない領域が前記拡散領域で埋設される温度及び時間で行うことを特徴とする請求項６記載の二重拡散型ＭＯＳＦＥＴの製造方法。
JP2003346493A 2003-10-06 2003-10-06 半導体装置及びその製造方法 Expired - Fee Related JP4800566B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2003346493A JP4800566B2 (ja) 2003-10-06 2003-10-06 半導体装置及びその製造方法
US10/958,732 US7126191B2 (en) 2003-10-06 2004-10-06 Double-diffused semiconductor device
CNB2004100833948A CN100438072C (zh) 2003-10-06 2004-10-08 半导体器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003346493A JP4800566B2 (ja) 2003-10-06 2003-10-06 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2005116651A JP2005116651A (ja) 2005-04-28
JP4800566B2 true JP4800566B2 (ja) 2011-10-26

Family

ID=34509699

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003346493A Expired - Fee Related JP4800566B2 (ja) 2003-10-06 2003-10-06 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US7126191B2 (ja)
JP (1) JP4800566B2 (ja)
CN (1) CN100438072C (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101128694B1 (ko) 2009-11-17 2012-03-23 매그나칩 반도체 유한회사 반도체 장치
CN102280477B (zh) * 2010-06-09 2013-09-11 旺宏电子股份有限公司 一种半导体装置
US8354716B2 (en) * 2010-07-02 2013-01-15 Macronix International Co., Ltd. Semiconductor devices and methods of manufacturing the same
US8921933B2 (en) * 2011-05-19 2014-12-30 Macronix International Co., Ltd. Semiconductor structure and method for operating the same
CN104979376B (zh) * 2014-04-02 2018-12-21 中芯国际集成电路制造(上海)有限公司 绝缘栅双极晶体管及其形成方法
KR102177257B1 (ko) 2014-04-15 2020-11-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10211058B2 (en) * 2015-04-07 2019-02-19 Nxp Usa, Inc. ESD protection device
US10297676B2 (en) * 2015-09-11 2019-05-21 Nxp Usa, Inc. Partially biased isolation in semiconductor device
US10217860B2 (en) 2015-09-11 2019-02-26 Nxp Usa, Inc. Partially biased isolation in semiconductor devices
US9831232B2 (en) 2015-10-02 2017-11-28 Nxp Usa, Inc. ESD protection device
US11557662B2 (en) * 2020-11-02 2023-01-17 Texas Instruments Incorporated Junction field effect transistor on silicon-on-insulator substrate

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5132235A (en) * 1987-08-07 1992-07-21 Siliconix Incorporated Method for fabricating a high voltage MOS transistor
JP3244534B2 (ja) 1992-07-20 2002-01-07 株式会社リコー Ｍｏｓ型集積回路の製造方法
US5517046A (en) * 1993-11-19 1996-05-14 Micrel, Incorporated High voltage lateral DMOS device with enhanced drift region
EP0741416B1 (en) * 1995-05-02 2001-09-26 STMicroelectronics S.r.l. Thin epitaxy RESURF ic containing HV p-ch and n-ch devices with source or drain not tied to grounds potential
KR100204805B1 (ko) * 1996-12-28 1999-06-15 윤종용 디엠오에스 트랜지스터 제조방법
US5859457A (en) * 1997-04-24 1999-01-12 Texas Instruments Incorporated High-voltage isolated high output impedance NMOS
JP3214457B2 (ja) * 1998-09-09 2001-10-02 日本電気株式会社 半導体装置の製造方法
JP2000315792A (ja) * 1999-05-06 2000-11-14 Nissan Motor Co Ltd 半導体装置及びその製造方法
JP3831598B2 (ja) * 2000-10-19 2006-10-11 三洋電機株式会社 半導体装置とその製造方法
JP5183835B2 (ja) * 2000-11-02 2013-04-17 ローム株式会社 半導体装置およびその製造方法
US20020053695A1 (en) * 2000-11-07 2002-05-09 Chorng-Wei Liaw Split buried layer for high voltage LDMOS transistor
JP4526179B2 (ja) * 2000-11-21 2010-08-18 三菱電機株式会社 半導体装置
US6870218B2 (en) * 2002-12-10 2005-03-22 Fairchild Semiconductor Corporation Integrated circuit structure with improved LDMOS design
KR100948139B1 (ko) * 2003-04-09 2010-03-18 페어차일드코리아반도체 주식회사 높은 브레이크다운 전압 및 낮은 온 저항을 위한 다중전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터
DE10345347A1 (de) * 2003-09-19 2005-04-14 Atmel Germany Gmbh Verfahren zur Herstellung eines DMOS-Transistors mit lateralem Driftregionen-Dotierstoffprofil

Also Published As

Publication number Publication date
CN1606171A (zh) 2005-04-13
CN100438072C (zh) 2008-11-26
JP2005116651A (ja) 2005-04-28
US7126191B2 (en) 2006-10-24
US20050082603A1 (en) 2005-04-21

Similar Documents

Publication Publication Date Title
KR100361602B1 (ko) 반도체 장치 및 그 제조 방법
US5349225A (en) Field effect transistor with a lightly doped drain
JP4469677B2 (ja) 半導体装置およびその製造方法
US7238987B2 (en) Lateral semiconductor device and method for producing the same
CN105448712B (zh) 半导体装置的制造方法
US20080188048A1 (en) Semiconductor device
US8748262B2 (en) Method of forming an integrated power device and structure
US7629645B2 (en) Folded-gate MOS transistor
JP2005510088A (ja) 多結晶シリコンソースコンタクト構造を有するトレンチ金属酸化膜半導体電界効果トランジスタデバイス
JP4440188B2 (ja) 半導体装置の製造方法
JP4308096B2 (ja) 半導体装置及びその製造方法
JP6700648B2 (ja) 半導体装置の製造方法
JP4800566B2 (ja) 半導体装置及びその製造方法
US7705399B2 (en) Semiconductor device with field insulation film formed therein
US7514332B2 (en) Semiconductor device and method for manufacturing the same
US20070080396A1 (en) Metal oxide semiconductor device and fabricating method thereof
US7696061B2 (en) Semiconductor device and method for manufacturing same
KR20050058242A (ko) 낮은 기생 저항을 가진 트렌치 ｍｏｓｆｅｔ 디바이스형성 방법
US8207575B2 (en) Semiconductor device and method of manufacturing the same
US7602018B2 (en) High withstand-voltage semiconductor device
JP3259330B2 (ja) 半導体装置の製造方法
JP4146857B2 (ja) 半導体装置及びその製造方法
US7335549B2 (en) Semiconductor device and method for fabricating the same
KR100587605B1 (ko) 고전압 트랜지스터 및 그 제조방법
KR100549941B1 (ko) 반도체소자의 게이트전극 구조

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060907

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20100426

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101019

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110301

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110310

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110802

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110804

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140812

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees