JP3997886B2 - 炭化珪素半導体装置の製造方法 - Google Patents
炭化珪素半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3997886B2 JP3997886B2 JP2002307523A JP2002307523A JP3997886B2 JP 3997886 B2 JP3997886 B2 JP 3997886B2 JP 2002307523 A JP2002307523 A JP 2002307523A JP 2002307523 A JP2002307523 A JP 2002307523A JP 3997886 B2 JP3997886 B2 JP 3997886B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- well region
- concentration well
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装の製造方法に関し、特にパワーＦＥＴ（電界効果トランジスタ）の炭化珪素半導体装置の製造方法に関する。
【０００２】
【従来の技術】
炭化珪素（以下ＳｉＣ）はバンドギャップが広く、また最大絶縁破壊電界がシリコン（以下Ｓｉ）と比較して一桁も大きい。さらに、ＳｉＣの自然酸化物はＳｉＯ2 であり、Ｓｉと同様の方法により容易にＳｉＣの表面上に熱酸化膜を形成できる。このため、ＳｉＣは電気自動車の高速／高電圧スイッチング素子、特に高電力ユニ／バイポーラ素子として用いた際に非常に優れた材料となることが期待される。
【０００３】
図５は例えば以下に示す文献（特許文献１、特許文献２参照）に記載された、一般的なＳｉＣパワーＭＯＳＦＥＴの構造を示す断面図である。図５において、高濃度Ｎ+ 型ＳｉＣ基板５０１上にＮ- 型ＳｉＣエピタキシャル領域５０２が形成されている。エピタキシャル領域５０２の表層部における所定領域には、Ｐ型ウエル領域５０３が形成され、Ｐ型ウエル領域５０３内にはＮ+ 型ソース領域５０４が形成され、Ｐ型ウエル領域５０３内のＮ+ 型ソース領域５０４間には、コンタクト領域５０５が形成されている。
【０００４】
また、Ｐ型ウエル領域５０３上にはゲート絶縁膜５０６を介してゲート電極５０７が配置され、ゲート電極５０７は層間絶縁膜５０８にて覆われている。Ｐ型ウエル領域５０３およびＮ+ 型ソース領域５０４に接するようにソース電極５０９が形成されるとともに、Ｎ+ 型ＳｉＣ基板５０１の裏面にはドレイン電極５１０が形成されている。
【０００５】
このパワーＭＯＳＦＥＴの動作としては、ドレイン電極５１０とソース電極５０９との間に電圧が印加された状態で、ゲート電極５０７に正の電圧が印加されると、ゲート電極５０７に対向したＰ型ウエル領域５０３の表層に反転型のチャネルが形成され、ドレイン電極５１０からソース電極５０９へと電流を流すことが可能となる。また、ゲート電極５０７に印加された電圧を取り去ることによってドレイン電極５１０とソース電極５０８との間は電気的に絶縁され、スイッチング機能を示すことになる。
【０００６】
このようなＳｉＣを用いた高耐圧デバイスの製造においては、Ｓｉに比して不純物拡散係数が一桁程度小さいために、不純物領域をイオン注入技術により形成している。
【０００７】
次に、イオン注入を用いた上記ＳｉＣパワーＭＯＳＦＥＴの製造方法の一例を、図６（ａ）〜同図（ｆ）の工程断面図を用いて説明する。
【０００８】
まず、図６（ａ）の工程においては、Ｎ+ 型ＳｉＣ基板５０１上に例えば不純物濃度が１Ｅ１４〜１Ｅ１８ｃｍ-3、厚さが１〜１００μｍのＮ- 型ＳｉＣエピタキシャル領域５０２を形成する。
【０００９】
次に、図６（ｂ）の工程においては、エピタキシャル領域５０２に対して犠牲酸化を行い、その犠牲酸化膜を除去した後にマスク材６０１を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン６０２を１０ｋ〜３ＭｅＶの加速電圧で多段注入し、Ｐ型ウエル領域５０３を形成する。総ドーズ量は、例えば１Ｅ１２〜１Ｅ１６／ｃｍ2 である。なお、Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００１０】
次に、図６（ｃ）の工程においては、２つのマスク材、すなわちマスク材６０３とマスク材６０４を用いて例えば１００〜１０００℃の高温で燐イオン６０５を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｎ+ 型ソース領域５０４を形成する。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2 である。なお、Ｎ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００１１】
次に、図６（ｄ）の工程においては、マスク材６０６を用いて例えば１００〜１０００℃の高温でアルミニウムイオン６０７を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｐ+ 型コンタクト領域５０５を形成する。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2 である。なお、Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。また、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
【００１２】
次に、図６（ｅ）の工程においては、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
【００１３】
最後に、図６（ｆ）の工程においては、ゲート絶縁膜５０６を１２００℃程度での熱酸化により形成し、続いて例えば多結晶シリコンによりゲート電極５０７を形成する。次に、層間絶縁膜５０８としてＣＶＤ酸化膜を堆積する。
【００１４】
その後は、特に図示しないが、層間膜絶縁膜５０８に対して、Ｎ+ 型ソース領域５０４及びＰ+ 型コンタクト領域５０５上にコンタクトホールを開孔し、ソース電極５０９を形成する。また、基板５０１の裏面にドレイン電極５１０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極とし、図５に示す従来のＳｉＣパワーＭＯＳＦＥＴが完成する。
【００１５】
【特許文献１】
特開平１０−２３３５０３号公報（第５頁、図１）
【００１６】
【特許文献２】
特開平１１−６８０９７号公報（第６頁、図１）
【００１７】
【発明が解決しようとする課題】
以上説明したように、不純物拡散係数の小さいＳｉＣを用いて、イオン注入によってＰ型ウエル領域５０３を形成する、従来のＳｉＣパワーＭＯＳＦＥＴでは、Ｎ+ 型ソース領域５０４に対してウエル領域５０３を十分に深く形成することが難しい。そのため、ドレイン電極５１０に高電圧が印加されたときに、Ｐ型ウエル領域５０３でパンチスルーが起きやすくなるという問題があった。
【００１８】
パンチスルーを防ぐためには、Ｐ型ウエル領域５０３の不純物濃度を十分高くする必要がある。ところが、Ｐ型ウエル領域５０３の不純物濃度を大きくすると、ゲートしきい値電圧が高くなるという問題が生じると共に、不純物散乱の増大によりチャネル移動度が低下し、チャネル抵抗が大きくなるという問題があった。
【００１９】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、しきい値電圧の増大ならびにパンチスルーを防止し、かつチャネル抵抗の低下を達成し得る炭化珪素半導体装置の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明の課題を解決する手段は、第１導電型の炭化珪素半導体基板上に第１導電型のドリフト領域を形成する第１の工程と、前記第１の工程で形成された前記ドリフト領域の表層部に第２導電型の低濃度ウエル領域を形成する第２の工程と、前記第１の工程で形成された前記ドリフト領域上に、第１のマスクパターンと第２のマスクパターンを形成する第３の工程と、前記第１ならびに第２のマスクパターンを介して前記低濃度ウエル領域に不純物を導入し、前記低濃度ウエル領域内に第１導電型のソース領域を形成する第４の工程と、前記第２のマスクパターンのみを除去する第５の工程と、前記第１のマスクパターンを介して前記ソース領域よりも深く不純物を導入し、少なくとも前記低濃度ウエル領域の一部に接合して第２導電型の高濃度ウエル領域を、前記ソース領域に対して自己整合的に形成する第６の工程と、前記ソース領域と前記ドリフト領域との間に形成されるチャネル領域上にゲート電極を形成する第７の工程とを有することを特徴とする。
【００２１】
【発明の効果】
以上説明したように、本発明によれば、高濃度ウエル領域とドリフト領域との接合に高電界が印加されても高濃度ウエル領域には、空乏層が伸張しないため、パンチスルーを防止することができる。また、ウエル抵抗が小さくなり、アバランシェ耐量を大きくすることができる。さらに、チャネルは低濃度のウエル領域内に形成されるため、チャネル内における不純物散乱は小さく、ゲートしきい値電圧を小さくできるとともに、チャネル抵抗を小さくすることができる。
【００２２】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。
【００２３】
図１は本発明の第１の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。図１において、この第１の実施形態の炭化珪素半導体装置は、高濃度
Ｎ+ 型ＳｉＣ基板１０１上にＮ- 型ＳｉＣエピタキシャル領域（ドリフト領域）１０２が形成されている。エピタキシャル領域１０２の表層部における所定領域には、Ｐ- 型低濃度ウエル領域１０３が形成されている。Ｐ- 型低濃度ウエル領域１０３内には、Ｎ+ 型ソース領域１０５が形成され、このソース領域１０５の直下には、Ｐ+ 型高濃度ウエル領域１０４が形成されている。Ｐ+ 型高濃度ウエル領域１０４内のＮ+ 型ソース領域１０５間には、コンタクト領域１０６が形成されている。
【００２４】
また、Ｐ- 型低濃度ウエル領域１０３上には、ゲート絶縁膜１０７を介してゲート電極１０８が配置され、ゲート電極１０８は層間絶縁膜１０９にて覆われている。Ｎ+ 型ソース領域１０５に接するようにソース電極１１０が形成されているとともに、Ｎ+ 型ＳｉＣ基板１０１の裏面にはドレイン電極１１１が形成されている。
【００２５】
上記構成の半導体装置における動作を説明する。なお、基本的な動作は図５に示す従来のＳｉＣパワーＭＯＳＦＥＴのそれと同様である。
【００２６】
ドレイン電極１１１とソース電極１１０との間に電圧が印加された状態で、ゲート電極１０８に正の電圧が印加されると、ゲート電極１０８に対向するＰ- 型低濃度ウエル領域１０３の表層に、反転型チャネルが形成される。その結果、ドレイン電極１１１からＰ- 型低濃度ウエル領域１０３、Ｎ+ 型ソース領域１０５を経て、ソース電極１１０へと電流が流れる。一方、ゲート電極１０８に印加された電圧を取り去ると、Ｐ- 型低濃度ウエル領域１０３の表層に形成されたチャネルは消失する。その結果、ドレイン電極１１１とソース電極１１０との間は電気的に絶縁され、スイッチング機能を示すことになる。
【００２７】
ドレイン電圧が大きくなると、Ｐ+ 型高濃度ウエル領域１０４とＮ- 型エピタキシャル領域１０２との接合界面からエピタキシャル領域１０２側に伸張する空乏層によって、Ｐ- 型低濃度ウエル領域１０３およびゲート絶縁膜１０７に印加される電界が緩和される。そして、素子の耐圧は、Ｐ+ 型高濃度ウエル領域１０４とＮ- 型エピタキシャル領域１０２間のＰＮ接合のアバランシェブレークダウンで決まるから、Ｐ+ 型高濃度ウエル領域１０４が無い場合に比べてドレイン耐圧が高くなる。
【００２８】
次に、図１に示す構成の半導体装置の製造方法の一例を、図２（ａ）〜同図（ｈ）に示す工程断面図を用いて説明する。
【００２９】
まず、図２（ａ）の工程においては、Ｎ+ 型ＳｉＣ基板１０１上に例えば不純物濃度が１Ｅ１４〜１Ｅ１８ｃｍ-3、厚さが１〜１００μｍのＮ- 型ＳｉＣエピタキシャル領域１０２を形成する。
【００３０】
次に、図２（ｂ）の工程においては、エピタキシャル領域１０２に対して犠牲酸化を行い、その犠牲酸化膜を除去した後（犠牲酸化はしなくても構わない）、マスク材２０１を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン２０２を１０ｋ〜３ＭｅＶの加速電圧で多段注入し、Ｐ- 型低濃度ウエル領域１０３を形成する。総ドーズ量は、例えば１Ｅ１２〜１Ｅ１６／ｃｍ2 である。なお、Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００３１】
次に、図２（ｃ）の工程においては、同時に形成した２つのマスク材、すなわちマスク材２０３ならびにマスク材２０４を用いて、例えば１００〜１０００℃の高温で燐イオン２０５を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｎ+ 型ソース領域１０５を形成する。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2 である。なお、Ｎ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００３２】
次に、図２（ｄ）の工程においては、例えば感光材（フォトレジスト）２０６を用いて、マスク材２０３は残したままマスク材２０４だけを除去する。
【００３３】
このとき、感光材２０６は必ずマスク材２０３を覆って、かつマスク材２０４に接触しないようにフォトリソグラフィによりパターニングして形成する必要がある。しかし、マスク材２０３とマスク材２０４との間隔は、最小設計寸法の数倍は確保されるため、フォトリソグラフィの合わせずれを見込んだデザイン設計をする必要はない。例えば、現状ではマスク材２０３とマスク材２０４との間隔は、コンタクト抵抗の低減やコンタクトホールの形成時のサイドエッチングを考慮しなくてはならない等、他のプロセス・デバイス要因に律速されて、最低でも３μｍ程度は確保されなくてはならない。そして、３μｍもあれば、感光材２０６を通常のフォトリソグラフィにより、マスク材２０３を覆ってかつマスク材２０４に接触しないように形成することが十分可能である。
【００３４】
次に、図２（ｅ）の工程においては、感光材（フォトレジスト）２０６を除去した後に、マスク材２０３を用いて例えば１００〜１０００℃の高温でアルミニウムイオン２０７を１０ｋ〜３ＭｅＶの加速電圧で多段注入し、Ｐ+ 型高濃度ウエル領域１０４を形成する。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2 である。なお、Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００３５】
上記工程において、マスク材２０３を用いることで、Ｎ+ 型ソース領域１０５に対してＰ+ 型高濃度ウエル領域１０４が自己整合的に形成される。
【００３６】
次に、図２（ｆ）の工程においては、マスク材２０８用いて例えば１００〜１０００℃の高温でアルミニウムイオン２０９を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｐ+ 型コンタクト領域１０６を形成する。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2 である。なお、Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００３７】
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
【００３８】
次に、図２（ｇ）の工程においては、例えば１０００〜１８００℃での熱処理を行い。注入した不純物を活性化させる。
【００３９】
最後に、図２（ｈ）の工程においては、ゲート絶縁膜１０７を１２００℃程度での熱酸化により形成し、続いて例えば多結晶シリコンによりゲート電極１０８を形成する。次に、層間膜絶縁膜１０９としてＣＶＤ酸化膜を堆積する。その後、特に図示しないが、層間膜絶縁膜１０９に対して、Ｎ+ 型ソース領域１０５及びＰ+ 型コンタクト領域１０６上にコンタクトホールを開孔し、ソース電極１１０を形成する。また、基板１０１裏面にドレイン電極１１１として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図１に示す半導体装置が完成する。
【００４１】
上記第１の実施形態においては、Ｎ+ 型ソース領域１０５の直下にＰ+ 型高濃度ウエル領域１０４を自己整合的に形成できるため、Ｐ+ 型高濃度ウエル領域１０４とＮ- 型エピタキシャル領域１０２との接合に高電界が印加されても、Ｐ+ 型高濃度ウエル領域１０４には空乏層が伸張しないので、パンチスルーを防ぐことができる。
【００４２】
また、ウエル抵抗が小さくなり、Ｐ+ 型高濃度ウエル領域１０４でのキャリアの滞留が生じにくくなる。これにより、Ｎ+ 型ソース領域１０５、Ｐ+ 型高濃度ウエル領域１０４とＮ- 型エピタキシャル領域１０２により形成される寄生バイポーラトランジスタが動作しにくくなるという、いわゆるアバランシェ耐量を大きくすることができる。さらに、チャネルは低濃度のウエル領域１０３内に形成されるため、チャネル内における不純物散乱は小さくなり、ゲートしきい値電圧を小さくすることができるとともに、チャネル抵抗も小さくすることができる。
【００４４】
図３は本発明の第２の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。図３において、この第２の実施形態の炭化珪素半導体装置の特徴とするところは、前述した第１の実施形態の構成に比べて、Ｎ+ 型ソース領域１０５の直下に形成されるＰ+ 型高濃度ウエル領域３０１が、Ｐ- 型低濃度ウエル領域３０２に覆われている点である。すなわち、Ｐ+ 型高濃度ウエル領域３０１は、
Ｎ- 型エピタキシャル領域１０２に形成されたＰ- 型低濃度ウエル領域３０２内に形成されている。他の構成は、図１に示す第１の実施形態と同様である。
【００４５】
次に、この第２の実施形態の半導体装置の動作について説明する。なお、基本的な動作は、図１に示す第１の実施形態のそれと同様である。
【００４６】
ドレイン電極１１１とソース電極１１０との間に電圧が印加された状態で、ゲート電極１０８に正の電圧が印加されると、ゲート電極１０８に対向するＰ- 型低濃度ウエル領域３０２の表層に、反転型チャネルが形成される。その結果、ドレイン電極１１１からＰ- 型低濃度ウエル領域３０２、Ｎ+ 型ソース領域１０５を経て、ソース電極１１０へと電流が流れる。一方、ゲート電極１０８に印加された電圧を取り去ると、Ｐ- 型低濃度ウエル領域３０２の表層に形成されたチャネルは消失する。その結果、ドレイン電極１１１とソース電極１１０との間は電気的に絶縁され、スイッチング機能を示すことになる。
【００４７】
そして、素子の耐圧は、Ｐ- 型低濃度ウエル領域３０２を介して形成される
Ｐ+ 型高濃度ウエル領域３０１とＮ- 型エピタキシャル領域１０２間のＰＮ接合のアバランシェブレークダウンで決まるため、Ｐ+ 型高濃度ウエル領域３０１が無い場合に比べてドレイン耐圧が高くなる。
【００４８】
次に、図３に示す第２の実施形態の半導体装置の製造方法の一例を、図４（ａ）〜同図（ｇ）の工程断面図を用いて説明する。
【００４９】
まず、図４（ａ）の工程においては、Ｎ+ 型ＳｉＣ基板１０１上に例えば不純物濃度が１Ｅ１４〜１Ｅ１８ｃｍ-3、厚さが１〜１００μｍのＮ- 型ＳｉＣエピタキシャル領域１０２を形成する。
【００５０】
次に、図４（ｂ）の工程においては、エピタキシャル領域１０２に対して犠牲酸化を行い、その犠牲酸化膜を除去した後（犠牲酸化はしなくても構わない）に、同時に形成した２つのマスク材、すなわちマスク材４０１とマスク材４０２を用いて、例えば１００〜１０００℃の高温で燐イオン４０３を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｎ+ 型ソース領域１０５を形成する。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2 である。なお、Ｎ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００５１】
次に、図４（ｃ）の工程においては、例えば感光材（フォトレジスト）４０４を用いて、マスク材４０１は残したままマスク材４０２だけを除去する。このとき、感光材４０４は必ずマスク材４０１を覆って、かつマスク材４０２に接触しないようにフォトリソグラフィによりパターニングして形成する必要がある。しかし、マスク材４０１とマスク材４０２との間隔は、最小設計寸法の数倍は確保されるため、フォトリソグラフィの合わせずれを見込んだデザイン設計をする必要はない。例えば、現状ではマスク材４０１とマスク材４０２との間隔は、コンタクト抵抗の低減やコンタクトホールの形成時のサイドエッチングを考慮しなくてはならない等、他のプロセス・デバイス要因に律速されて、最低でも３μｍ程度は確保されなくてはならない。そして、３μｍもあれば、感光材４０４を通常のフォトリソグラフィにより、マスク材４０１を覆ってかつマスク材４０２に接触しないように形成することが十分可能である。
【００５２】
次に、図４（ｄ）の工程においては、感光材（フォトレジスト）４０４を除去した後に、マスク材４０１を用いて例えば１００〜１０００℃の高温でほう素イオン４０５を１０ｋ〜３ＭｅＶの加速電圧で多段注入し、Ｐ+ 型高濃度ウエル領域３０１を形成する。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2 である。このような工程において、マスク材４０１を用いることで、Ｎ+ 型ソース領域１０５に対してＰ+ 型高濃度ウエル領域３０１が自己整合的に形成される。
【００５３】
なお、この後、図４（ｆ）に示す工程にて行う熱処理により、不純物を拡散させて、Ｐ- 型低濃度ウエル領域３０２を形成する。そのためには、Ｐ+ 型高濃度ウエル領域３０１を形成するＰ型不純物は、ほう素が好ましい。ＳｉＣを熱処理した時に、ほう素はＳｉＣ中を拡散しやすいためである。ほう素を用いることで拡散により容易にＰ- 型低濃度ウエル領域３０２を形成できる。なお、ほう素とアルミニウムを共に注入して、熱処理時にほう素を拡散させることで、Ｐ- 型低濃度ウエル領域３０２を形成してももよい。
【００５４】
次に、図４（ｅ）の工程においては、マスク材４０６を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン４０７を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｐ+ 型コンタクト領域１０６を形成する。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2 である。なお、Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００５５】
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
【００５６】
次に、図４（ｆ）の工程においては、例えば１０００〜１８００℃で熱処理を行い、注入した不純物を活性化させる。熱処理時、図４（ｄ）に示す工程でＰ+ 型高濃度ウエル領域３０１を形成するために導入した不純物を拡散させて、Ｐ- 型低濃度ウエル領域３０２を形成する。Ｎ+ 型ソース領域１０５とＰ+ 型高濃度ウエル領域３０１は、自己整合的に形成されるため、Ｎ+ 型ソース領域１０５に対してＰ- 型低濃度ウエル領域３０２も自己整合的に形成される。
【００５７】
最後に、図４（ｇ）の工程においては、ゲート絶縁膜１０７を１２００℃程度での熱酸化により形成し、続いて例えば多結晶シリコンによりゲート電極１０８を形成する。次に、層間膜絶縁膜１０９としてＣＶＤ酸化膜を堆積する。その後、特に図示しないが、層間膜絶縁膜１０９に対してＮ+ 型ソース領域１０５及びＰ+ 型コンタクト領域１０６上にコンタクトホールを開孔し、ソース電極１１０を形成する。また、基板１０１裏面にドレイン電極１１１として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図３に示す第２の実施形態の半導体装置が完成する。
【００５９】
上記第２の実施形態の半導体装置においては、Ｎ+ 型ソース領域１０５に対して、Ｐ- 型低濃度ウエル領域３０２も自己整合的に形成できるため、先の第１の実施形態で得られる効果に加えて、Ｐ- 型低濃度ウエル領域１０３とＮ+ 型ソース領域１０５を形成するための図２（ｃ）に示すそれぞれのマスク材２０１とマスク材２０３の、合わせ精度を考慮したデザイン設計をする必要がなくなり、素子を微細化することができる。さらに、図２（ｂ）に示す工程で使用されるマスク材２０１を形成する工程、ならびに図２（ｂ）に示すイオン注入を行う工程が不要となるため、第１の実施形態に比べて、製造プロセスの簡略化を図ることができる。
【００６１】
なお、上記第１ならびに第２の実施形態で用いられる炭化珪素（ＳｉＣ）のポリタイプは４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、上記実施形態では、すべてドレイン電極１１１をＳｉＣ基板１０１の裏面に形成し、ソース電極１１０を基板１０１の表面に配置して、電流を素子内部に縦方向に流す構造の半導体装置で説明したが、例えばドレイン電極をソース電極と同じく基板表面に配置して、電流を横方向に流す構造の半導体装置でも本発明が適用可能である。
【００６２】
また、上記実施形態においては、例えばドレイン領域１０１がＮ型、低濃度ウエル領域１０３がＰ型となるような構成で説明したが、Ｎ型、Ｐ型の組み合わせはこの限りではなく、例えばドレイン領域１０１がＰ型、低濃度ウエル領域１０３がＮ型となるような構成にしてもよい。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。
【図２】図１に示す構成の半導体装置の製造方法の一例を示す工程断面図である。
【図３】本発明の第２の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。
【図４】図３に示す構成の半導体装置の製造方法の一例を示す工程断面図である。
【図５】従来の炭化珪素半導体装置の構成を示す断面図である。
【図６】図５に示す構成の半導体装置の製造方法の一例を示す工程断面図である。
【符号の説明】
１０１ Ｎ+ 型ＳｉＣ基板
１０２ Ｎ- 型ＳｉＣエピタキシャル領域
１０３，３０２ Ｐ- 型低濃度ウエル領域
１０４，３０１ Ｐ+ 型高濃度ウエル領域
１０５ Ｎ+ 型ソース領域
１０６ Ｐ+ 型コンタクト領域
１０７ ゲート絶縁膜
１０８ ゲート電極
１０９ 層間絶縁膜
１１０ ソース電極
１１１ ドレイン電極
２０１，２０３，２０４，２０８，４０１，４０２，４０６ マスク材
２０２，２０７，２０９ アルミニウムイオン注入
２０５ 燐イオン注入
２０６，４０４ フォトレジスト
４０５ ほう素イオン注入
【発明の属する技術分野】
本発明は、炭化珪素半導体装の製造方法に関し、特にパワーＦＥＴ（電界効果トランジスタ）の炭化珪素半導体装置の製造方法に関する。
【０００２】
【従来の技術】
炭化珪素（以下ＳｉＣ）はバンドギャップが広く、また最大絶縁破壊電界がシリコン（以下Ｓｉ）と比較して一桁も大きい。さらに、ＳｉＣの自然酸化物はＳｉＯ2 であり、Ｓｉと同様の方法により容易にＳｉＣの表面上に熱酸化膜を形成できる。このため、ＳｉＣは電気自動車の高速／高電圧スイッチング素子、特に高電力ユニ／バイポーラ素子として用いた際に非常に優れた材料となることが期待される。
【０００３】
図５は例えば以下に示す文献（特許文献１、特許文献２参照）に記載された、一般的なＳｉＣパワーＭＯＳＦＥＴの構造を示す断面図である。図５において、高濃度Ｎ+ 型ＳｉＣ基板５０１上にＮ- 型ＳｉＣエピタキシャル領域５０２が形成されている。エピタキシャル領域５０２の表層部における所定領域には、Ｐ型ウエル領域５０３が形成され、Ｐ型ウエル領域５０３内にはＮ+ 型ソース領域５０４が形成され、Ｐ型ウエル領域５０３内のＮ+ 型ソース領域５０４間には、コンタクト領域５０５が形成されている。
【０００４】
また、Ｐ型ウエル領域５０３上にはゲート絶縁膜５０６を介してゲート電極５０７が配置され、ゲート電極５０７は層間絶縁膜５０８にて覆われている。Ｐ型ウエル領域５０３およびＮ+ 型ソース領域５０４に接するようにソース電極５０９が形成されるとともに、Ｎ+ 型ＳｉＣ基板５０１の裏面にはドレイン電極５１０が形成されている。
【０００５】
このパワーＭＯＳＦＥＴの動作としては、ドレイン電極５１０とソース電極５０９との間に電圧が印加された状態で、ゲート電極５０７に正の電圧が印加されると、ゲート電極５０７に対向したＰ型ウエル領域５０３の表層に反転型のチャネルが形成され、ドレイン電極５１０からソース電極５０９へと電流を流すことが可能となる。また、ゲート電極５０７に印加された電圧を取り去ることによってドレイン電極５１０とソース電極５０８との間は電気的に絶縁され、スイッチング機能を示すことになる。
【０００６】
このようなＳｉＣを用いた高耐圧デバイスの製造においては、Ｓｉに比して不純物拡散係数が一桁程度小さいために、不純物領域をイオン注入技術により形成している。
【０００７】
次に、イオン注入を用いた上記ＳｉＣパワーＭＯＳＦＥＴの製造方法の一例を、図６（ａ）〜同図（ｆ）の工程断面図を用いて説明する。
【０００８】
まず、図６（ａ）の工程においては、Ｎ+ 型ＳｉＣ基板５０１上に例えば不純物濃度が１Ｅ１４〜１Ｅ１８ｃｍ-3、厚さが１〜１００μｍのＮ- 型ＳｉＣエピタキシャル領域５０２を形成する。
【０００９】
次に、図６（ｂ）の工程においては、エピタキシャル領域５０２に対して犠牲酸化を行い、その犠牲酸化膜を除去した後にマスク材６０１を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン６０２を１０ｋ〜３ＭｅＶの加速電圧で多段注入し、Ｐ型ウエル領域５０３を形成する。総ドーズ量は、例えば１Ｅ１２〜１Ｅ１６／ｃｍ2 である。なお、Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００１０】
次に、図６（ｃ）の工程においては、２つのマスク材、すなわちマスク材６０３とマスク材６０４を用いて例えば１００〜１０００℃の高温で燐イオン６０５を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｎ+ 型ソース領域５０４を形成する。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2 である。なお、Ｎ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００１１】
次に、図６（ｄ）の工程においては、マスク材６０６を用いて例えば１００〜１０００℃の高温でアルミニウムイオン６０７を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｐ+ 型コンタクト領域５０５を形成する。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2 である。なお、Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。また、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
【００１２】
次に、図６（ｅ）の工程においては、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
【００１３】
最後に、図６（ｆ）の工程においては、ゲート絶縁膜５０６を１２００℃程度での熱酸化により形成し、続いて例えば多結晶シリコンによりゲート電極５０７を形成する。次に、層間絶縁膜５０８としてＣＶＤ酸化膜を堆積する。
【００１４】
その後は、特に図示しないが、層間膜絶縁膜５０８に対して、Ｎ+ 型ソース領域５０４及びＰ+ 型コンタクト領域５０５上にコンタクトホールを開孔し、ソース電極５０９を形成する。また、基板５０１の裏面にドレイン電極５１０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極とし、図５に示す従来のＳｉＣパワーＭＯＳＦＥＴが完成する。
【００１５】
【特許文献１】
特開平１０−２３３５０３号公報（第５頁、図１）
【００１６】
【特許文献２】
特開平１１−６８０９７号公報（第６頁、図１）
【００１７】
【発明が解決しようとする課題】
以上説明したように、不純物拡散係数の小さいＳｉＣを用いて、イオン注入によってＰ型ウエル領域５０３を形成する、従来のＳｉＣパワーＭＯＳＦＥＴでは、Ｎ+ 型ソース領域５０４に対してウエル領域５０３を十分に深く形成することが難しい。そのため、ドレイン電極５１０に高電圧が印加されたときに、Ｐ型ウエル領域５０３でパンチスルーが起きやすくなるという問題があった。
【００１８】
パンチスルーを防ぐためには、Ｐ型ウエル領域５０３の不純物濃度を十分高くする必要がある。ところが、Ｐ型ウエル領域５０３の不純物濃度を大きくすると、ゲートしきい値電圧が高くなるという問題が生じると共に、不純物散乱の増大によりチャネル移動度が低下し、チャネル抵抗が大きくなるという問題があった。
【００１９】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、しきい値電圧の増大ならびにパンチスルーを防止し、かつチャネル抵抗の低下を達成し得る炭化珪素半導体装置の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明の課題を解決する手段は、第１導電型の炭化珪素半導体基板上に第１導電型のドリフト領域を形成する第１の工程と、前記第１の工程で形成された前記ドリフト領域の表層部に第２導電型の低濃度ウエル領域を形成する第２の工程と、前記第１の工程で形成された前記ドリフト領域上に、第１のマスクパターンと第２のマスクパターンを形成する第３の工程と、前記第１ならびに第２のマスクパターンを介して前記低濃度ウエル領域に不純物を導入し、前記低濃度ウエル領域内に第１導電型のソース領域を形成する第４の工程と、前記第２のマスクパターンのみを除去する第５の工程と、前記第１のマスクパターンを介して前記ソース領域よりも深く不純物を導入し、少なくとも前記低濃度ウエル領域の一部に接合して第２導電型の高濃度ウエル領域を、前記ソース領域に対して自己整合的に形成する第６の工程と、前記ソース領域と前記ドリフト領域との間に形成されるチャネル領域上にゲート電極を形成する第７の工程とを有することを特徴とする。
【００２１】
【発明の効果】
以上説明したように、本発明によれば、高濃度ウエル領域とドリフト領域との接合に高電界が印加されても高濃度ウエル領域には、空乏層が伸張しないため、パンチスルーを防止することができる。また、ウエル抵抗が小さくなり、アバランシェ耐量を大きくすることができる。さらに、チャネルは低濃度のウエル領域内に形成されるため、チャネル内における不純物散乱は小さく、ゲートしきい値電圧を小さくできるとともに、チャネル抵抗を小さくすることができる。
【００２２】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。
【００２３】
図１は本発明の第１の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。図１において、この第１の実施形態の炭化珪素半導体装置は、高濃度
Ｎ+ 型ＳｉＣ基板１０１上にＮ- 型ＳｉＣエピタキシャル領域（ドリフト領域）１０２が形成されている。エピタキシャル領域１０２の表層部における所定領域には、Ｐ- 型低濃度ウエル領域１０３が形成されている。Ｐ- 型低濃度ウエル領域１０３内には、Ｎ+ 型ソース領域１０５が形成され、このソース領域１０５の直下には、Ｐ+ 型高濃度ウエル領域１０４が形成されている。Ｐ+ 型高濃度ウエル領域１０４内のＮ+ 型ソース領域１０５間には、コンタクト領域１０６が形成されている。
【００２４】
また、Ｐ- 型低濃度ウエル領域１０３上には、ゲート絶縁膜１０７を介してゲート電極１０８が配置され、ゲート電極１０８は層間絶縁膜１０９にて覆われている。Ｎ+ 型ソース領域１０５に接するようにソース電極１１０が形成されているとともに、Ｎ+ 型ＳｉＣ基板１０１の裏面にはドレイン電極１１１が形成されている。
【００２５】
上記構成の半導体装置における動作を説明する。なお、基本的な動作は図５に示す従来のＳｉＣパワーＭＯＳＦＥＴのそれと同様である。
【００２６】
ドレイン電極１１１とソース電極１１０との間に電圧が印加された状態で、ゲート電極１０８に正の電圧が印加されると、ゲート電極１０８に対向するＰ- 型低濃度ウエル領域１０３の表層に、反転型チャネルが形成される。その結果、ドレイン電極１１１からＰ- 型低濃度ウエル領域１０３、Ｎ+ 型ソース領域１０５を経て、ソース電極１１０へと電流が流れる。一方、ゲート電極１０８に印加された電圧を取り去ると、Ｐ- 型低濃度ウエル領域１０３の表層に形成されたチャネルは消失する。その結果、ドレイン電極１１１とソース電極１１０との間は電気的に絶縁され、スイッチング機能を示すことになる。
【００２７】
ドレイン電圧が大きくなると、Ｐ+ 型高濃度ウエル領域１０４とＮ- 型エピタキシャル領域１０２との接合界面からエピタキシャル領域１０２側に伸張する空乏層によって、Ｐ- 型低濃度ウエル領域１０３およびゲート絶縁膜１０７に印加される電界が緩和される。そして、素子の耐圧は、Ｐ+ 型高濃度ウエル領域１０４とＮ- 型エピタキシャル領域１０２間のＰＮ接合のアバランシェブレークダウンで決まるから、Ｐ+ 型高濃度ウエル領域１０４が無い場合に比べてドレイン耐圧が高くなる。
【００２８】
次に、図１に示す構成の半導体装置の製造方法の一例を、図２（ａ）〜同図（ｈ）に示す工程断面図を用いて説明する。
【００２９】
まず、図２（ａ）の工程においては、Ｎ+ 型ＳｉＣ基板１０１上に例えば不純物濃度が１Ｅ１４〜１Ｅ１８ｃｍ-3、厚さが１〜１００μｍのＮ- 型ＳｉＣエピタキシャル領域１０２を形成する。
【００３０】
次に、図２（ｂ）の工程においては、エピタキシャル領域１０２に対して犠牲酸化を行い、その犠牲酸化膜を除去した後（犠牲酸化はしなくても構わない）、マスク材２０１を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン２０２を１０ｋ〜３ＭｅＶの加速電圧で多段注入し、Ｐ- 型低濃度ウエル領域１０３を形成する。総ドーズ量は、例えば１Ｅ１２〜１Ｅ１６／ｃｍ2 である。なお、Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００３１】
次に、図２（ｃ）の工程においては、同時に形成した２つのマスク材、すなわちマスク材２０３ならびにマスク材２０４を用いて、例えば１００〜１０００℃の高温で燐イオン２０５を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｎ+ 型ソース領域１０５を形成する。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2 である。なお、Ｎ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００３２】
次に、図２（ｄ）の工程においては、例えば感光材（フォトレジスト）２０６を用いて、マスク材２０３は残したままマスク材２０４だけを除去する。
【００３３】
このとき、感光材２０６は必ずマスク材２０３を覆って、かつマスク材２０４に接触しないようにフォトリソグラフィによりパターニングして形成する必要がある。しかし、マスク材２０３とマスク材２０４との間隔は、最小設計寸法の数倍は確保されるため、フォトリソグラフィの合わせずれを見込んだデザイン設計をする必要はない。例えば、現状ではマスク材２０３とマスク材２０４との間隔は、コンタクト抵抗の低減やコンタクトホールの形成時のサイドエッチングを考慮しなくてはならない等、他のプロセス・デバイス要因に律速されて、最低でも３μｍ程度は確保されなくてはならない。そして、３μｍもあれば、感光材２０６を通常のフォトリソグラフィにより、マスク材２０３を覆ってかつマスク材２０４に接触しないように形成することが十分可能である。
【００３４】
次に、図２（ｅ）の工程においては、感光材（フォトレジスト）２０６を除去した後に、マスク材２０３を用いて例えば１００〜１０００℃の高温でアルミニウムイオン２０７を１０ｋ〜３ＭｅＶの加速電圧で多段注入し、Ｐ+ 型高濃度ウエル領域１０４を形成する。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2 である。なお、Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００３５】
上記工程において、マスク材２０３を用いることで、Ｎ+ 型ソース領域１０５に対してＰ+ 型高濃度ウエル領域１０４が自己整合的に形成される。
【００３６】
次に、図２（ｆ）の工程においては、マスク材２０８用いて例えば１００〜１０００℃の高温でアルミニウムイオン２０９を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｐ+ 型コンタクト領域１０６を形成する。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2 である。なお、Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００３７】
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
【００３８】
次に、図２（ｇ）の工程においては、例えば１０００〜１８００℃での熱処理を行い。注入した不純物を活性化させる。
【００３９】
最後に、図２（ｈ）の工程においては、ゲート絶縁膜１０７を１２００℃程度での熱酸化により形成し、続いて例えば多結晶シリコンによりゲート電極１０８を形成する。次に、層間膜絶縁膜１０９としてＣＶＤ酸化膜を堆積する。その後、特に図示しないが、層間膜絶縁膜１０９に対して、Ｎ+ 型ソース領域１０５及びＰ+ 型コンタクト領域１０６上にコンタクトホールを開孔し、ソース電極１１０を形成する。また、基板１０１裏面にドレイン電極１１１として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図１に示す半導体装置が完成する。
【００４１】
上記第１の実施形態においては、Ｎ+ 型ソース領域１０５の直下にＰ+ 型高濃度ウエル領域１０４を自己整合的に形成できるため、Ｐ+ 型高濃度ウエル領域１０４とＮ- 型エピタキシャル領域１０２との接合に高電界が印加されても、Ｐ+ 型高濃度ウエル領域１０４には空乏層が伸張しないので、パンチスルーを防ぐことができる。
【００４２】
また、ウエル抵抗が小さくなり、Ｐ+ 型高濃度ウエル領域１０４でのキャリアの滞留が生じにくくなる。これにより、Ｎ+ 型ソース領域１０５、Ｐ+ 型高濃度ウエル領域１０４とＮ- 型エピタキシャル領域１０２により形成される寄生バイポーラトランジスタが動作しにくくなるという、いわゆるアバランシェ耐量を大きくすることができる。さらに、チャネルは低濃度のウエル領域１０３内に形成されるため、チャネル内における不純物散乱は小さくなり、ゲートしきい値電圧を小さくすることができるとともに、チャネル抵抗も小さくすることができる。
【００４４】
図３は本発明の第２の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。図３において、この第２の実施形態の炭化珪素半導体装置の特徴とするところは、前述した第１の実施形態の構成に比べて、Ｎ+ 型ソース領域１０５の直下に形成されるＰ+ 型高濃度ウエル領域３０１が、Ｐ- 型低濃度ウエル領域３０２に覆われている点である。すなわち、Ｐ+ 型高濃度ウエル領域３０１は、
Ｎ- 型エピタキシャル領域１０２に形成されたＰ- 型低濃度ウエル領域３０２内に形成されている。他の構成は、図１に示す第１の実施形態と同様である。
【００４５】
次に、この第２の実施形態の半導体装置の動作について説明する。なお、基本的な動作は、図１に示す第１の実施形態のそれと同様である。
【００４６】
ドレイン電極１１１とソース電極１１０との間に電圧が印加された状態で、ゲート電極１０８に正の電圧が印加されると、ゲート電極１０８に対向するＰ- 型低濃度ウエル領域３０２の表層に、反転型チャネルが形成される。その結果、ドレイン電極１１１からＰ- 型低濃度ウエル領域３０２、Ｎ+ 型ソース領域１０５を経て、ソース電極１１０へと電流が流れる。一方、ゲート電極１０８に印加された電圧を取り去ると、Ｐ- 型低濃度ウエル領域３０２の表層に形成されたチャネルは消失する。その結果、ドレイン電極１１１とソース電極１１０との間は電気的に絶縁され、スイッチング機能を示すことになる。
【００４７】
そして、素子の耐圧は、Ｐ- 型低濃度ウエル領域３０２を介して形成される
Ｐ+ 型高濃度ウエル領域３０１とＮ- 型エピタキシャル領域１０２間のＰＮ接合のアバランシェブレークダウンで決まるため、Ｐ+ 型高濃度ウエル領域３０１が無い場合に比べてドレイン耐圧が高くなる。
【００４８】
次に、図３に示す第２の実施形態の半導体装置の製造方法の一例を、図４（ａ）〜同図（ｇ）の工程断面図を用いて説明する。
【００４９】
まず、図４（ａ）の工程においては、Ｎ+ 型ＳｉＣ基板１０１上に例えば不純物濃度が１Ｅ１４〜１Ｅ１８ｃｍ-3、厚さが１〜１００μｍのＮ- 型ＳｉＣエピタキシャル領域１０２を形成する。
【００５０】
次に、図４（ｂ）の工程においては、エピタキシャル領域１０２に対して犠牲酸化を行い、その犠牲酸化膜を除去した後（犠牲酸化はしなくても構わない）に、同時に形成した２つのマスク材、すなわちマスク材４０１とマスク材４０２を用いて、例えば１００〜１０００℃の高温で燐イオン４０３を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｎ+ 型ソース領域１０５を形成する。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2 である。なお、Ｎ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００５１】
次に、図４（ｃ）の工程においては、例えば感光材（フォトレジスト）４０４を用いて、マスク材４０１は残したままマスク材４０２だけを除去する。このとき、感光材４０４は必ずマスク材４０１を覆って、かつマスク材４０２に接触しないようにフォトリソグラフィによりパターニングして形成する必要がある。しかし、マスク材４０１とマスク材４０２との間隔は、最小設計寸法の数倍は確保されるため、フォトリソグラフィの合わせずれを見込んだデザイン設計をする必要はない。例えば、現状ではマスク材４０１とマスク材４０２との間隔は、コンタクト抵抗の低減やコンタクトホールの形成時のサイドエッチングを考慮しなくてはならない等、他のプロセス・デバイス要因に律速されて、最低でも３μｍ程度は確保されなくてはならない。そして、３μｍもあれば、感光材４０４を通常のフォトリソグラフィにより、マスク材４０１を覆ってかつマスク材４０２に接触しないように形成することが十分可能である。
【００５２】
次に、図４（ｄ）の工程においては、感光材（フォトレジスト）４０４を除去した後に、マスク材４０１を用いて例えば１００〜１０００℃の高温でほう素イオン４０５を１０ｋ〜３ＭｅＶの加速電圧で多段注入し、Ｐ+ 型高濃度ウエル領域３０１を形成する。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2 である。このような工程において、マスク材４０１を用いることで、Ｎ+ 型ソース領域１０５に対してＰ+ 型高濃度ウエル領域３０１が自己整合的に形成される。
【００５３】
なお、この後、図４（ｆ）に示す工程にて行う熱処理により、不純物を拡散させて、Ｐ- 型低濃度ウエル領域３０２を形成する。そのためには、Ｐ+ 型高濃度ウエル領域３０１を形成するＰ型不純物は、ほう素が好ましい。ＳｉＣを熱処理した時に、ほう素はＳｉＣ中を拡散しやすいためである。ほう素を用いることで拡散により容易にＰ- 型低濃度ウエル領域３０２を形成できる。なお、ほう素とアルミニウムを共に注入して、熱処理時にほう素を拡散させることで、Ｐ- 型低濃度ウエル領域３０２を形成してももよい。
【００５４】
次に、図４（ｅ）の工程においては、マスク材４０６を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン４０７を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｐ+ 型コンタクト領域１０６を形成する。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2 である。なお、Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００５５】
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
【００５６】
次に、図４（ｆ）の工程においては、例えば１０００〜１８００℃で熱処理を行い、注入した不純物を活性化させる。熱処理時、図４（ｄ）に示す工程でＰ+ 型高濃度ウエル領域３０１を形成するために導入した不純物を拡散させて、Ｐ- 型低濃度ウエル領域３０２を形成する。Ｎ+ 型ソース領域１０５とＰ+ 型高濃度ウエル領域３０１は、自己整合的に形成されるため、Ｎ+ 型ソース領域１０５に対してＰ- 型低濃度ウエル領域３０２も自己整合的に形成される。
【００５７】
最後に、図４（ｇ）の工程においては、ゲート絶縁膜１０７を１２００℃程度での熱酸化により形成し、続いて例えば多結晶シリコンによりゲート電極１０８を形成する。次に、層間膜絶縁膜１０９としてＣＶＤ酸化膜を堆積する。その後、特に図示しないが、層間膜絶縁膜１０９に対してＮ+ 型ソース領域１０５及びＰ+ 型コンタクト領域１０６上にコンタクトホールを開孔し、ソース電極１１０を形成する。また、基板１０１裏面にドレイン電極１１１として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図３に示す第２の実施形態の半導体装置が完成する。
【００５９】
上記第２の実施形態の半導体装置においては、Ｎ+ 型ソース領域１０５に対して、Ｐ- 型低濃度ウエル領域３０２も自己整合的に形成できるため、先の第１の実施形態で得られる効果に加えて、Ｐ- 型低濃度ウエル領域１０３とＮ+ 型ソース領域１０５を形成するための図２（ｃ）に示すそれぞれのマスク材２０１とマスク材２０３の、合わせ精度を考慮したデザイン設計をする必要がなくなり、素子を微細化することができる。さらに、図２（ｂ）に示す工程で使用されるマスク材２０１を形成する工程、ならびに図２（ｂ）に示すイオン注入を行う工程が不要となるため、第１の実施形態に比べて、製造プロセスの簡略化を図ることができる。
【００６１】
なお、上記第１ならびに第２の実施形態で用いられる炭化珪素（ＳｉＣ）のポリタイプは４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、上記実施形態では、すべてドレイン電極１１１をＳｉＣ基板１０１の裏面に形成し、ソース電極１１０を基板１０１の表面に配置して、電流を素子内部に縦方向に流す構造の半導体装置で説明したが、例えばドレイン電極をソース電極と同じく基板表面に配置して、電流を横方向に流す構造の半導体装置でも本発明が適用可能である。
【００６２】
また、上記実施形態においては、例えばドレイン領域１０１がＮ型、低濃度ウエル領域１０３がＰ型となるような構成で説明したが、Ｎ型、Ｐ型の組み合わせはこの限りではなく、例えばドレイン領域１０１がＰ型、低濃度ウエル領域１０３がＮ型となるような構成にしてもよい。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。
【図２】図１に示す構成の半導体装置の製造方法の一例を示す工程断面図である。
【図３】本発明の第２の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。
【図４】図３に示す構成の半導体装置の製造方法の一例を示す工程断面図である。
【図５】従来の炭化珪素半導体装置の構成を示す断面図である。
【図６】図５に示す構成の半導体装置の製造方法の一例を示す工程断面図である。
【符号の説明】
１０１ Ｎ+ 型ＳｉＣ基板
１０２ Ｎ- 型ＳｉＣエピタキシャル領域
１０３，３０２ Ｐ- 型低濃度ウエル領域
１０４，３０１ Ｐ+ 型高濃度ウエル領域
１０５ Ｎ+ 型ソース領域
１０６ Ｐ+ 型コンタクト領域
１０７ ゲート絶縁膜
１０８ ゲート電極
１０９ 層間絶縁膜
１１０ ソース電極
１１１ ドレイン電極
２０１，２０３，２０４，２０８，４０１，４０２，４０６ マスク材
２０２，２０７，２０９ アルミニウムイオン注入
２０５ 燐イオン注入
２０６，４０４ フォトレジスト
４０５ ほう素イオン注入
Claims (2)
- 第１導電型の炭化珪素半導体基板上に第１導電型のドリフト領域を形成する第１の工程と、
前記第１の工程で形成された前記ドリフト領域の表層部に第２導電型の低濃度ウエル領域を形成する第２の工程と、
前記第１の工程で形成された前記ドリフト領域上に、第１のマスクパターンと第２のマスクパターンを形成する第３の工程と、
前記第１ならびに第２のマスクパターンを介して前記低濃度ウエル領域に不純物を導入し、前記低濃度ウエル領域内に第１導電型のソース領域を形成する第４の工程と、
前記第２のマスクパターンのみを除去する第５の工程と、
前記第１のマスクパターンを介して前記ソース領域よりも深く不純物を導入し、少なくとも前記低濃度ウエル領域の一部に接合して第２導電型の高濃度ウエル領域を、前記ソース領域に対して自己整合的に形成する第６の工程と、
前記ソース領域と前記ドリフト領域との間に形成されるチャネル領域上にゲート電極を形成する第７の工程と
を有することを特徴とする炭化珪素半導体装置の製造方法。 - 第１導電型の炭化珪素半導体基板上に第１導電型のドリフト領域を形成する第１の工程と、
前記第１の工程で形成された前記ドリフト領域上に、第１のマスクパターンと第２のマスクパターンを形成する第２の工程と、
前記第１ならびに第２のマスクパターンを介して前記ドリフト領域に不純物を導入し、前記ドリフト領域内に第１導電型のソース領域を形成する第３の工程と、
前記第２のマスクパターンのみを除去する第４の工程と、
前記第１のマスクパターンを介して不純物を導入し、前記ソース領域の直下に、第２導電型の高濃度ウエル領域を、前記ソース領域に対して自己整合的に形成する第５の工程と、
前記第５の工程で導入された不純物を熱処理により前記高濃度ウエル領域の周囲に拡散させ、前記高濃度ウエル領域の周囲に第２導電型の低濃度ウエル領域を形成する第６の工程と、
前記ソース領域と前記ドリフト領域との間に形成されるチャネル領域上にゲート電極を形成する第７の工程と
を有することを特徴とする炭化珪素半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002307523A JP3997886B2 (ja) | 2002-10-22 | 2002-10-22 | 炭化珪素半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002307523A JP3997886B2 (ja) | 2002-10-22 | 2002-10-22 | 炭化珪素半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004146465A JP2004146465A (ja) | 2004-05-20 |
| JP3997886B2 true JP3997886B2 (ja) | 2007-10-24 |
Family
ID=32453954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002307523A Expired - Fee Related JP3997886B2 (ja) | 2002-10-22 | 2002-10-22 | 炭化珪素半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3997886B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4929579B2 (ja) * | 2004-10-26 | 2012-05-09 | 日産自動車株式会社 | 半導体装置の製造方法 |
| JP5693851B2 (ja) * | 2008-02-06 | 2015-04-01 | ローム株式会社 | 半導体装置 |
| JP5412730B2 (ja) * | 2008-02-14 | 2014-02-12 | 住友電気工業株式会社 | 半導体装置の製造方法 |
| JP2012253291A (ja) | 2011-06-07 | 2012-12-20 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置の製造方法 |
| JP2013182905A (ja) * | 2012-02-29 | 2013-09-12 | Toshiba Corp | 半導体装置 |
| JP2015084444A (ja) * | 2014-12-24 | 2015-04-30 | 株式会社東芝 | 半導体装置 |
-
2002
- 2002-10-22 JP JP2002307523A patent/JP3997886B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004146465A (ja) | 2004-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7705362B2 (en) | Silicon carbide devices with hybrid well regions | |
| US7569900B2 (en) | Silicon carbide high breakdown voltage semiconductor device | |
| US8188483B2 (en) | Silicon carbide devices having smooth channels | |
| US6551865B2 (en) | Silicon carbide semiconductor device and method of fabricating the same | |
| JP5586887B2 (ja) | 半導体装置及びその製造方法 | |
| US20020149022A1 (en) | Silicon carbide inversion channel mosfets | |
| JP4595144B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JPWO2004036655A1 (ja) | 炭化ケイ素半導体装置及びその製造方法 | |
| JP2007013087A (ja) | 電界効果トランジスタおよびサイリスタ | |
| JP2006147789A (ja) | 炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法 | |
| JP4490094B2 (ja) | トレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法 | |
| JP4063353B2 (ja) | トレンチゲート型ｍｏｓ電界効果トランジスタの製造方法 | |
| JP3939583B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP4948784B2 (ja) | 半導体装置及びその製造方法 | |
| JP3997886B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP2004335917A (ja) | 半導体装置及びその製造方法 | |
| JP2834058B2 (ja) | 半導体装置の製造方法 | |
| JP2000082810A (ja) | 炭化けい素トレンチ型ｍｏｓ半導体素子の製造方法および炭化けい素トレンチ型ｍｏｓ半導体素子 | |
| JPH01132167A (ja) | 半導体装置 | |
| WO2023112547A1 (ja) | 半導体装置 | |
| WO2005034246A1 (ja) | 炭化ケイ素半導体装置 | |
| JPH09213954A (ja) | 縦型ｍｏｓトランジスタ及び静電誘導トランジスタ及びトレンチ構造のｍｏｓトランジスタ、及び、縦型半導体装置の製造方法 | |
| JP3968901B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS63211765A (ja) | 縦形半導体装置およびその製造方法 | |
| JPH0766398A (ja) | 高耐圧半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041222 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061205 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070205 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070320 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070518 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070717 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070730 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120817 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120817 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130817 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |