JP3643808B2

JP3643808B2 - 半導体装置

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Publication number: JP3643808B2
Application number: JP2001348747A
Authority: JP
Inventors: 昭一郎松本
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-11-14
Filing date: 2001-11-14
Publication date: 2005-04-27
Anticipated expiration: 2021-11-14
Also published as: US20030089916A1; KR20030040143A; CN1419229A; CN100343889C; US7084862B2; KR100512512B1; JP2003150125A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、画素部やセンサ部を含むアクティブマトリクス型半導体装置に関する。
【０００２】
【従来の技術】
近年、表示装置やセンサの携帯機器への搭載が進んでいる。図１０は、従来の表示装置のパネル部分と外部ＩＣ部分とを示したブロック図である。図１０を参照して、従来の表示装置では、画素部１５０と、データ系駆動回路１５１と、走査系駆動回路１５２と、レベル変換回路１０１、１０２、１０３、１０４および１０５とが、同一のパネル２００上に形成されている。画素部１５０には、ドレイン線（ｄｒａｉｎ線）とゲート線（ｇａｔｅ線）とがマトリクス状に配置されている。また、データ系駆動回路１５１は、ドレイン線を駆動するために設けられている。走査系駆動回路１５２は、ゲート線を駆動するために設けられている。
【０００３】
また、レベル変換回路１０１、１０２、１０３、１０４および１０５は、それぞれ、外部信号ＨＳＴ、ＨＣＫ、ＶＣＫ、ＶＳＴおよびＲＳＴの振幅（３〜５Ｖ）を、８〜１５Ｖにレベル変換するための回路である。なお、外部ＩＣ１２０から入力される各信号（ＲＳＴ、ＶＳＴ、ＶＣＫ、ＨＣＫ、ＨＳＴ）は、外部からパネル２００に入力される駆動信号群における主要な信号を示しており、画素部１５０の駆動に必要な全ての信号を網羅しているわけではない。また、各信号は、相補的な信号であり、常に２本（たとえば、ＲＳＴと／ＲＳＴ）存在する。また、外部ＩＣ１２０内には、水晶発振器を含むクロック発生回路１２１が内蔵されている。
【０００４】
図１１〜図１４は、図１０に示した従来の表示装置の各信号のタイミングチャートである。次に、図１０〜図１４を参照して、従来の表示装置の動作について説明する。
【０００５】
まず、ＨＣＫ１，２クロックと、ＶＣＫ１，２クロックとが常にあるタイミングで外部からパネル２００に入力されている。そして、リセット信号（ＲＳＴ）が切れてＨレベルになった後、画素部１５０へのデータの書き込みが開始される。この従来の駆動シーケンスの概略を以下に説明する。
【０００６】
（１）まず、リセット信号（ＲＳＴ）が切れてＨレベルになった後、ＶＣＫ信号に同期して、最初のゲート線（ｇａｔｅ１）が立ち上がる。
【０００７】
（２）次に、ＨＣＫクロックにタイミングを合わせて、ＨＳＴパルス信号を発生する。これにより、ドレイン線選択信号（ｈ−ｓｗ１）が活性化する。このドレイン線選択信号（ｈ−ｓｗ１）が活性化している間に、図１４に示すように、映像信号をドレイン線（ｄｒａｉｎ線）に入力する。
【０００８】
（３）最終のデータ線選択信号（ｈ−ｓｗｎ）が活性化されると、データ系走査が終了したことを示す信号ｈｏｕｔが発生する。
【０００９】
（４）ｈｏｕｔ信号の発生を起点にして、次のゲート線（ｇａｔｅ２）の立ち上がりと、ＨＳＴ信号の発生へと繋がっていく。
【００１０】
（５）上記（２）および（３）の操作が繰り返されることによって、最後のゲート線（ｇａｔｅＮ）が立ち上がると、図１２に示すように、１画面走査終了を意味するｖｏｕｔ信号が発生する。なお、図１２には、ＶＳＴとＶＣＫ１，２とｖｏｕｔとの関係が示されている。
【００１１】
（６）上記ｖｏｕｔ信号を起点にして、再び、ゲート線１（ｇａｔｅ１）の立ち上がりと、ＨＳＴ信号の発生へと繋がっていく。
【００１２】
なお、図１３には、ドットクロック（ｄｏｔｃｌｋ）とＨＣＫまたはＨＳＴとの関係が示されている。図１３に示すように、ドットクロック６周期でＨＣＫ１周期になっている。
【００１３】
【発明が解決しようとする課題】
上記した従来の表示装置の駆動方式では、データ系駆動回路１５１および走査系駆動回路１５２を駆動するための主要な制御信号（ＲＳＴ、ＶＳＴ、ＶＣＫ、ＨＣＫ、ＨＳＴ）は、パネル２００の外部から入力されるとともに、各信号は相補的な信号対となっているため、パネル２００と外部ＩＣ１２０とを接続するコネクタ部に配線される信号線の数が多いという問題点があった。
【００１４】
図１５および図１６は、パネルを小型化した場合の問題点を説明するための概略図である。図１５に示すように、パネル２００には、外部との接続のためのコネクタ部２０１が接続されている。この状態から、画素部を含むパネル２００を小型化したとしても、図１６に示すように、小型化されたパネル２００ａに、コネクタ部２０１の縮小度合いがついていけないという不都合が生じる。このため、コネクタ部２０１が表示部を含むパネル部２００ａよりも大きくなってしまうという問題点がある。
【００１５】
この発明は上記のような課題を解決するためになされたものであり、
この発明の１つの目的は、画素部またはセンサ部を含む半導体装置を小型化した場合にも、コネクタ部を半導体装置の小型化に対応するように縮小化することが可能な半導体装置を提供することである。
【００１６】
この発明のもう１つの目的は、上記の半導体装置において、少なくとも走査系制御信号を基板内部で生成することである。
【００１７】
【課題を解決するための手段】
請求項１による半導体装置は、アクティブマトリクス型の半導体装置であって、マトリクス状に配置された画素部またはセンサ部と、ゲート線を駆動する走査系駆動回路と、ドレイン線を駆動するデータ系駆動回路と、走査系駆動回路の制御信号を生成する走査系制御信号発生回路とが同一基板上に形成され、走査系制御信号発生回路は、画素部へのデータの書き込み動作の際またはセンサ部からの信号の検出動作の際に、画素部へのデータの書き込み動作開始時の状態またはセンサ部からの信号の検出動作開始時の状態にリセットするためのリセット信号と、データ系走査が最終に達したことを意味する信号との２つの信号に基づいて走査系同期信号を生成する走査系同期信号発生回路と、リセット信号、走査系同期信号、２番目に立ち上がるゲート線活性化信号に関係する信号、および、ゲート系走査が最終に到達したことを意味する信号からなるグループより選択される少なくとも１つの信号に基づいて、スタート信号を生成する走査系スタート信号発生回路とを含む。
【００１８】
請求項１では、上記のように、画素部またはセンサ部、走査系駆動回路およびデータ系駆動回路に加えて、走査系駆動回路の制御信号を生成する走査系制御信号発生回路を同一基板上に形成することによって、走査系制御信号を基板内部で発生することができるので、その分、外部からの入力信号を減少させることができる。これにより、半導体装置に接続されるコネクタ部に配線する信号線の数を減少させることができるので、コネクタ部を縮小化することができる。その結果、画素部またはセンサ部を含む半導体装置を小型化した場合にも、コネクタ部を半導体装置の小型化に対応するように縮小化することができる。
【００２０】
請求項２における半導体装置は、請求項１の構成において、さらに、データ系駆動回路の制御信号を生成するデータ系制御信号発生回路の少なくとも一部が上記同一基板上に形成されている。このように構成すれば、走査系制御信号のみならず、データ系制御信号の少なくとも一部を基板内部で発生することができるので、外部からの入力信号をより減少させることができる。これにより、半導体装置に接続されるコネクタ部に配線する信号線の数をより減少させることができるので、コネクタ部をより縮小化することができる。その結果、画素部またはセンサ部を含む半導体装置を小型化した場合にも、コネクタ部を半導体装置の小型化に対応するように容易に縮小化することができる。
【００２１】
請求項３における半導体装置は、請求項２の構成において、データ系制御信号発生回路は、制御信号の基本クロックを生成するための基本クロック発生回路と、基本クロックに基づいてデータ系同期信号を生成するデータ系同期信号発生回路と、基本クロックとデータ系同期信号とに基づいてスタート信号を生成するデータ系スタート信号発生回路とを含み、少なくともデータ系同期信号発生回路とデータ系スタート信号発生回路とが同一基板上に形成されている。このように構成すれば、容易に、データ系制御信号の少なくとも一部を基板内部で発生することができる。
【００２２】
なお、請求項３の構成において、データ系同期信号発生回路とデータ系スタート信号発生回路とに加えて、基本クロック発生回路も同一基板上に形成されていてもよい。このように構成すれば、データ系制御信号の全てを基板内部で発生することができるので、外部からの入力信号をさらに減少させることができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２４】
（第１実施形態）
図１は、本発明の第１実施形態による表示装置の全体構成を示したブロック図である。図２は、図１に示した第１実施形態による表示装置のデータ系駆動回路の周辺部分を示したブロック図である。また、図３は、データ系駆動信号のタイミングチャートである。図４は、図１に示した第１実施形態による表示装置の走査系駆動回路の周辺部分を示したブロック図である。図５は、図４に示した走査系駆動信号のタイミングチャートである。図６は、図４に示した走査系駆動回路および走査系同期信号発生回路の内部構成を示した回路図である。
【００２５】
まず、図１を参照して、第１実施形態による表示装置の全体構成について説明する。この第１実施形態による表示装置では、パネル１００上に、ドットクロック発生回路１と、データ系同期信号発生回路２と、データ系スタート信号発生回路３と、走査系同期信号発生回路４と、走査系スタート信号発生回路５と、レベル変換回路６と、画素部５０と、データ系駆動回路５１と、走査系駆動回路５２とが形成されている。なお、パネル１００は、本発明の「基板」の一例である。画素部５０には、ドレイン線（ｄｒａｉｎ線）とゲート線（ｇａｔｅ線）とがマトリクス状に配置されている。データ系駆動回路５１は、ドレイン線を駆動するためのものであり、走査系駆動回路５２は、ゲート線を駆動するためのものである。レベル変換回路６は、外部から入力されるリセット信号（ＲＳＴ）の振幅（３〜５Ｖ）を、８〜１５Ｖにレベル変換するための回路である。
【００２６】
また、ドットクロック発生回路１とデータ系同期信号発生回路２とデータ系スタート信号発生回路３とによって、データ系駆動回路５１を制御するデータ系制御信号を発生するためのデータ系制御信号発生回路が構成されている。また、走査系同期信号発生回路４と走査系スタート信号発生回路５とによって、走査系駆動回路５２を制御する走査系制御信号を発生するための走査系制御信号発生回路が構成されている。このように、第１実施形態では、データ系駆動回路５１を制御する制御信号を発生するためのデータ系制御信号発生回路と、走査系駆動回路５２を制御する走査系制御信号を発生するための走査系制御信号発生回路とが、パネル１００の内部に設けられている。したがって、外部ＩＣ２０からパネル１００に入力される信号は、ＲＳＴ信号、水晶発振器出力および映像信号のみである。
【００２７】
つまり、上記第１実施形態では、以下のような点に着目している。すなわち、外部信号のうち、映像信号やリセット信号は必要不可欠な信号である。その一方、走査系やデータ系の信号は、スタート信号や同期信号であるので、高速動作を必要としない場合（１ＭＨｚ未満）、パネル１００の内部で生成可能である点に着目している。
【００２８】
以下、ドットクロック発生回路１、データ系同期信号発生回路２、データ系スタート信号発生回路３、走査系同期信号発生回路４および走査系スタート信号発生回路５の詳細について説明する。ドットクロック発生回路１は、水晶発振器出力に基づいて制御信号の基本クロック（ドットクロック；ｄｏｔｃｌｋ）を発生するためのものである。このドットクロックは、図３に示すように、リセット信号（ＲＳＴ）が解除されてＨレベルになることによって出力される信号である。また、データ系同期信号発生回路２は、ドットクロック発生回路１の出力周期を何倍か（本実施形態では３倍）に分周する機能を有する。また、データ系スタート信号発生回路３は、ドットクロック発生回路１からの出力とデータ系同期信号発生回路２からの出力とに基づいて、スタート信号（ｈｓｔ）を生成する。
【００２９】
また、走査系同期信号発生回路４は、リセット信号（ＲＳＴ）とデータ系走査が最終に到達したことを意味する信号（ｈｏｕｔ）とを入力信号として、走査系同期信号（ｖｃｋ）を発生させる。この走査系同期信号発生回路４は、図６に示すように、２つのクロックドインバータ４１および４２と、３つのインバータ４３ａ、４３ｂおよび４３ｃとによって、奇数段（５段）の周期になるように構成されている。また、走査系同期信号発生回路４は、ドライバ４４と、インバータ４５および４６とを含んでいる。また、走査系駆動回路５２には、各ゲート線に対応して、クロックドインバータ５３、ＮＡＮＤ回路５４およびインバータ５５が設けられている。
【００３０】
走査系スタート信号発生回路５は、リセット信号（ＲＳＴ）、走査系同期信号（ｖｃｋ）、２番目に立ち上がるゲート線活性化信号に関係する信号（ｇａｔｅ２）、および、ゲート走査系走査が最終に到達したことを意味する信号（ｈｏｕｔ）を入力信号として、走査系スタート信号を生成する機能を有する。この走査系スタート信号発生回路５は、リセット信号が不活性化することによって、１番目のゲート線を活性化させる機能を有する。また、走査系スタート信号発生回路５は、ゲート走査系走査が最終に到達したことを意味する信号（ｈｏｕｔ）を用いることによって、２画面目の走査を行うか否かを判断できる機能を有する。なお、本実施形態では、図３に示すように、最終ドレイン線の立ち上がりに応答して、ｈｏｕｔ信号が発生する。
【００３１】
第１実施形態における走査系スタート信号（ｖｓｔ）は、図５に示すように、リセット信号（ＲＳＴ）によってＨレベルになるとともに、ｇａｔｅ２の立ち上がりによってＬレベルになる。走査系最初のゲート線であるｇａｔｅ１は、リセット信号（ＲＳＴ）が解除されることによりＲＳＴがＨレベルになることによって立ち上がり、最初のｈｏｕｔ信号の立ち上がりによって立ち下がるように設計されている。
【００３２】
ｇａｔｅ１は、ＲＳＴ信号、ｖｓｔ信号、ｖｃｋ１信号が全てＨレベルのときに活性化される。各ゲート線（ｇａｔｅ２〜ｇａｔｅＮ）は、走査系同期信号ｖｃｋ１，２にしたがって、順々に立ち上がる。
【００３３】
次に、図１〜図６を参照して、第１実施形態による表示装置の動作について説明する。
【００３４】
（１）リセット信号（ＲＳＴ）が解除されてＨレベルになることによって、最初のゲート線（ｇａｔｅ１）が立ち上がる。
【００３５】
（２）次に、ｈｃｋクロックにタイミングを合わせて、ｈｓｔパルス信号が発生する。これにより、ドレイン線選択信号（ｈ−ｓｗ１）が活性化する。このドレイン線選択信号（ｈ−ｓｗ１）が活性化している間に、映像信号をドレイン線（ｄｒａｉｎ線）に入力する。
【００３６】
（３）最終のドレイン線選択信号（ｈ−ｓｗｎ）が活性化されると、データ系走査が終了したことを示す信号ｈｏｕｔが発生する。
【００３７】
（４）ｈｏｕｔ信号の発生を起点にして、次のゲート線（ｇａｔｅ２）の立ち上がりとｈｓｔ信号の発生へと繋がっていく。
【００３８】
（５）上記（２）および（３）の操作が繰り返されることによって最後のゲート線（ｇａｔｅＮ）が立ち上がると、１画面走査終了を意味するｖｏｕｔ信号が発生する。
【００３９】
（６）このｖｏｕｔ信号を起点にして、ゲート線１（ｇａｔｅ１）の立ち上がりとｈｓｔ信号の発生へと繋がっていく。
【００４０】
第１実施形態では、上記のように、データ系駆動回路５１を制御する信号を発生させるためのデータ系制御信号発生回路（ドットクロック発生回路１、データ系同期信号発生回路２、データ系スタート信号発生回路３）と、走査系駆動回路５２を制御する信号を発生するための走査系制御信号発生回路（走査系同期信号発生回路４、走査系スタート信号発生回路５）とを、パネル１００に内蔵するように構成することによって、パネル１００と外部ＩＣ２０とを接続するコネクタ部の配線数を低減することができるので、コネクタ部を縮小化することができる。これにより、画素部５０を含むパネル１００が小型化された場合にも、そのパネル１００の小型化に対応するように容易にコネクタ部を縮小化することができる。
【００４１】
また、第１実施形態では、コネクタ部の配線数を低減することができるので、コネクタ部のコストを低減することが可能である。また、外部ＩＣ２０の出力ピン数を低減することができるので、パッケージの低コスト化が可能になる。さらに、配線用スペースが少なくなるので、外部ＩＣ２０を搭載するボード自体を小型化することができ、その結果、低コスト化が可能になる。また、配線数が少なくなるので、外部ＩＣ２０の設計が容易になり、その結果、設計コストも低減することができる。
【００４２】
上記のような効果によって、小型および低価格な第１実施形態によるアクティブマトリクス型表示装置を実現することができる。これにより、小型・高精細のビデオカメラのビューファインダや携帯電話、ＰＤＡ（ＰｅｒｓｏｎａｌＤｉｓｐｌａｙＡｓｓｉｓｔａｎｔｓ）などに使用される表示装置などに応用することができる。
【００４３】
（第２実施形態）
図７は、本発明の第２実施形態による表示装置の全体構成を示したブロック図である。図７を参照して、この第２実施形態では、上記した第１実施形態と異なり、ドットクロック（ｄｏｔｃｌｋ）とデータ系スタート信号（ＨＳＴ）とを外部ＩＣ２０ａから入力する場合の回路構成を示している。このため、パネル１１０には、上記した第１実施形態のクロック発生回路１およびデータ系スタート信号発生回路３は内蔵されておらず、データ系同期信号発生回路２、走査系同期信号発生回路４、走査系スタート信号発生回路５、レベル変換回路６および７が内蔵されている。
【００４４】
レベル変換回路６は、外部からのＲＳＴ信号の振幅（３〜５Ｖ）を、８〜１５Ｖにレベル変換するための回路であり、レベル変換回路７は、外部からのＨＳＴ信号の振幅（３〜５Ｖ）を、８〜１５Ｖにレベル変換するための回路である。
【００４５】
この第２実施形態では、ドットクロック（ｄｏｔｃｌｋ）を外部ＩＣ２０ａから供給するため、外部ＩＣ２０ａ内には、水晶発振器を含むクロック発生回路２１が内蔵されている。
【００４６】
第２実施形態では、上記のように、データ系駆動回路５１を制御するための制御信号を生成するデータ系制御信号発生回路のうちのデータ系同期信号発生回路２と、走査系駆動回路５２の制御信号を発生する走査系制御信号発生回路（走査系同期信号発生回路４および走査系スタート信号発生回路５）とをパネル１１０内に内蔵することによって、データ系制御信号および走査系制御信号のすべてを外部からパネル１１０に入力する場合に比べて、パネル１１０と外部ＩＣ２０ａとを接続するコネクタ部の配線数を減少させることができる。これにより、画素部５０を含むパネル１１０を小型化した場合にも、コネクタ部をそのパネル１１０の小型化に対応して縮小化することができる。ただし、コネクタ部の縮小度合いは、第１実施形態の方が大きい。
【００４７】
（第３実施形態）
図８は、本発明の第３実施形態による表示装置の全体構成を示したブロック図である。図８を参照して、この第３実施形態では、データ系制御信号（ＨＣＫ、ＨＳＴ）のすべてを外部からパネル１２０内に入力するとともに、パネル１２０内に内蔵した走査系同期信号発生回路４および走査系スタート信号発生回路５によって走査系制御信号を生成する例を示している。
【００４８】
このため、第３実施形態では、パネル１２０内に、外部からのＨＳＴ信号の振幅（３〜５Ｖ）を８〜１５Ｖにレベル変換するためのレベル変換回路７と、外部からのＨＣＫ信号の振幅（３〜５Ｖ）を８〜１５Ｖにレベル変換するためのレベル変換回路８とが内蔵されている。また、上記第１および第２実施形態と同様、パネル１２０内に、外部からのＲＳＴ信号の振幅（３〜５Ｖ）を８〜１５Ｖにレベル変換するためのレベル変換回路６も内蔵されている。
【００４９】
第３実施形態では、上記のように、走査系駆動回路５２を駆動する制御信号を発生するための走査系同期信号発生回路４および走査系スタート信号発生回路５をパネル１２０内に形成することによって、走査系制御信号を外部からパネル１２０内に供給する場合に比べて、外部ＩＣ２０ａとパネル１２０とを接続するためのコネクタ部の配線数を減少することができる。これにより、画素部５０を含むパネル１２０を小型化した場合にも、コネクタ部をそのパネル１２０の小型化に対応して縮小化することができる。
【００５０】
（第４実施形態）
図９は、本発明の第４実施形態による信号検出装置を示したブロック図である。図９を参照して、この第４実施形態では、上記した第１〜第３実施形態の画素部５０の代わりに、センサ部６０を設けた信号検出装置（センサ）を示している。その他の構成は、第１実施形態と同様である。
【００５１】
すなわち、この第４実施形態によるセンサでは、データ系駆動回路６１を駆動する制御信号を発生するためのデータ系制御信号発生回路（ドットクロック発生回路１、データ系同期信号発生回路２、データ系スタート信号発生回路）と、走査系駆動回路６２を駆動するための制御信号を発生するための走査系制御信号発生回路（走査系同期信号発生回路４、走査系スタート信号発生回路５）とを、パネル１３０内に内蔵している。これにより、外部ＩＣ２０とパネル１３０とを接続するためのコネクタ部の配線数を減少することができる。その結果、センサ部６０を含むパネル１３０を小型化した場合にも、外部ＩＣ２０とパネル１３０とを接続するためのコネクタ部をパネル１３０の小型化に対応するように容易に縮小化することができる。
【００５２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５３】
たとえば、上記実施形態では、走査系同期信号発生回路４を、２つのクロックドインバータ４１と３つのインバータ４３ａ〜４３ｃとを含む５段の構成にしたが、本発明はこれに限らず、奇数段であれば、他の構成であってもよい。
【００５４】
【発明の効果】
以上のように、本発明によれば、画素部またはセンサ部を含む半導体装置を小型化した場合にも、半導体装置と外部ＩＣとを接続するコネクタ部を半導体装置の小型化に対応するように縮小化することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による表示装置の全体構成を示したブロック図である。
【図２】図１に示した第１実施形態による表示装置のデータ系駆動回路の周辺部分を示したブロック図である。
【図３】本発明の第１実施形態による表示装置のデータ系駆動信号のタイミングチャートである。
【図４】図１に示した第１実施形態による表示装置の走査系駆動回路の周辺部分を示したブロック図である。
【図５】本発明の第１実施形態による表示装置の走査系駆動信号のタイミングチャートである。
【図６】図４に示した走査系駆動回路および走査系同期信号発生回路の内部構成を示した回路図である。
【図７】本発明の第２実施形態による表示装置の全体構成を示したブロック図である。
【図８】本発明の第３実施形態による表示装置の全体構成を示したブロック図である。
【図９】本発明の第４実施形態による信号検出装置（センサ）の全体構成を示したブロック図である。
【図１０】従来の表示装置の全体構成を示したブロック図である。
【図１１】従来の表示装置の制御信号を示したタイミングチャートである。
【図１２】従来の表示装置の制御信号を示したタイミングチャートである。
【図１３】従来の表示装置の制御信号を示したタイミングチャートである。
【図１４】従来の表示装置のデータ取り込み信号と映像データとの関係を説明するためのタイミングチャートである。
【図１５】従来の小型化前の表示装置のパネル部とコネクタ部との関係を示した概略図である。
【図１６】従来の小型化された表示装置のパネル部とコネクタ部との関係を示した概略図である。
【符号の説明】
１ドットクロック発生回路（基本クロック発生回路：データ系制御信号発生回路）
２データ系同期信号発生回路（データ系制御信号発生回路）
３データ系スタート信号発生回路（データ系制御信号発生回路）
４走査系同期信号発生回路（走査系制御信号発生回路）
５走査系スタート信号発生回路（走査系制御信号発生回路）
２０外部ＩＣ
５０画素部
５１、６１データ系駆動回路
５２、６２走査系駆動回路
６０センサ部
１００、１１０、１２０、１３０パネル（基板）

Claims

アクティブマトリクス型の半導体装置であって、
マトリクス状に配置された画素部またはセンサ部と、
ゲート線を駆動する走査系駆動回路と、
ドレイン線を駆動するデータ系駆動回路と、
前記走査系駆動回路の制御信号を生成する走査系制御信号発生回路とが同一基板上に形成され、
前記走査系制御信号発生回路は、
前記画素部へのデータの書き込み動作の際または前記センサ部からの信号の検出動作の際に、前記画素部へのデータの書き込み動作開始時の状態または前記センサ部からの信号の検出動作開始時の状態にリセットするためのリセット信号と、データ系走査が最終に達したことを意味する信号との２つの信号に基づいて走査系同期信号を生成する走査系同期信号発生回路と、
前記リセット信号、前記走査系同期信号、２番目に立ち上がるゲート線活性化信号に関係する信号、および、ゲート系走査が最終に到達したことを意味する信号からなるグループより選択される少なくとも１つの信号に基づいて、スタート信号を生成する走査系スタート信号発生回路とを含む、半導体装置。
さらに、データ系駆動回路の制御信号を生成するデータ系制御信号発生回路の少なくとも一部が前記同一基板上に形成されている、請求項１に記載の半導体装置。
前記データ系制御信号発生回路は、
制御信号の基本クロックを生成するための基本クロック発生回路と、
前記基本クロックに基づいてデータ系同期信号を生成するデータ系同期信号発生回路と、
前記基本クロックと前記データ系同期信号とに基づいてスタート信号を生成するデータ系スタート信号発生回路とを含み、
少なくとも前記データ系同期信号発生回路と前記データ系スタート信号発生回路とが前記同一基板上に形成されている、請求項２に記載の半導体装置。