JPH05210364A

JPH05210364A - 液晶パネル表示装置

Info

Publication number: JPH05210364A
Application number: JP4060292A
Authority: JP
Inventors: Katsuhisa Ogawa; 勝久小川; Katsuto Sakurai; 克仁櫻井
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1992-01-31
Filing date: 1992-01-31
Publication date: 1993-08-20

Abstract

(57)【要約】【目的】高画質でフリッカーのない画像表示用液晶パ
ネルを提供する。【構成】ノンインタレース駆動に必要な制御回路と、
アクティブマトリクス液晶パネルとを、ＥＬＴＲＡＮ法
により光透過性の基体に単結晶Ｓｉ層が形成された、同
一基板上に集積化する事により、部品点数や実装スペー
スを削減し、ビデオ信号の周波数特性の劣化やノイズの
混入を防止した液晶パネル表示装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像表示用液晶パネル
に関する。

【０００２】

【従来の技術】液晶を表示部に用いた画像表示装置にお
いて、通常のＣＲＴと同様のインタレース駆動を行う
と、液晶表示部の映像データ書き換え周波数は３０Ｈｚ
となり、更に液晶の場合は、交流駆動が必要である為、
液晶駆動周波数は、３０Ｈｚの１／２の周波数である１
５Ｈｚとなり、液晶を表示部に用いた場合フリッカーが
生じる。また画素に対する書き込み周期が長くなる為、
画素の電荷保持特性により液晶に印加される信号電圧の
実効値が低下してしまい、コントラスト比が低下してし
まう。この為、画像メモリを使用したノンインタレース
変換による液晶駆動方式が幾つか提案されている。

【０００３】従来の画像メモリを使用したノンインタレ
ース変換による液晶駆動システムの例を図５に示す。

【０００４】画像入力端子２００に入力された画像信号
は画像メモリ２０２に書き込まれる。同期信号入力端子
２０１に入力された同期信号によって、同期信号発生回
路２０４はメモリ制御回路２０３とシフトレジスタ制御
回路２０５をコントロールする信号を発生する。前記画
像メモリ２０２に書き込まれたデータは、１ラインごと
処理され書き込み周期の半分の周期で読み出され、時間
軸上半分に圧縮される。この出力が極性反転回路２０６
によって液晶駆動用の交流化信号に変換されて液晶パネ
ル２０７に入力され、１ラインの表示が完結する。本来
ＮＴＳＣ／ＰＡＬ等の映像信号をノンインタレースする
場合、前記表示ラインの次の走査線には次のフィールド
のデータを持ってこなければいけないが、本従来例にお
いては前記表示ラインのデータを次のラインに再度表示
する。すなわち、１ライン分の画像データを１／２に時
間圧縮して、前記液晶パネルの走査線２ライン分を駆動
する。これによって１フィールド内で５２５本のノンイ
ンタレース駆動を実現していた。

【０００５】

【発明が解決しようとする課題】しかしながら、前記従
来例のノンインタレース変換による駆動方法では、垂直
解像度の低下の問題や、フレーム単位での完ぺきなノン
インタレースを実現する為の、画像メモリ、制御回路等
の回路（ＩＣ）が必要となり、これに要するスペースや
コスト大となる問題がある。

【０００６】さらには、従来、画像マトリクスを駆動す
る為の駆動用トランジスタはＳＯＩ基板上に形成された
ポリシリコン又はアモルファスシリコンのチャンネルを
有する薄膜トランジスタ及びそれらを電気的に接続する
金属配線により構成されていた。この従来構造ではポリ
シリコンやアモルファスシリコンをチャネルとして用い
ている為に、チャネルを通る電子の移動度は０．１〜１
００ｃｍ² ／Ｖ・Ｓであり、ばらつきも大きかった。電
子の移動度は、トランジスタのスイッチング速度及び電
流駆動力を律速しており、ポリシリコンやアモルファス
シリコンなどの多結晶シリコンをチャネルとしたトラン
ジスタにて、高速ロジック回路、ＳＲＡＭ及び高速アナ
ログ回路を作り込む事は不可能であった。この為、液晶
パネルをノンインタレース変換して駆動する時、画像メ
モリや制御用回路等は、液晶パネルを形成しているＳＯ
Ｉ基板上の多結晶シリコントランジスタで組む事は不可
能であり、単結晶シリコンを使用した通常のＬＳＩ技術
を利用して別チップで構成していた。図３に従来のノン
インタレース駆動を実現した時の全体外形図を示す。３
０１が液晶マトリクスパネル、３０２がフレキ、３０３
が信号処理用基板、３０４〜３０６がノンインタレース
駆動用ＩＣ、３０７がビデオ入力端子である。この様に
ノンインタレース駆動用ＩＣを別チップで構成すると部
品点数が増大し、実装スペースが広がり、特に８ミリカ
ムコーダ等のビューファインダ等に応用する時は問題と
なっていた。また前記ノンインタレース駆動用ＩＣ３０
４〜３０６と前記液晶マトリクスパネル３０１は前記フ
レキ３０２で接続されている為、前記ノンインタレース
駆動用ＩＣ３０４〜３０６の出力には寄生容量が付き、
この事によって以下の問題が発生していた。（１）前記フレキ３０２や前記信号処理用基板３０３の
寄生容量により、ビデオ信号の周波数特性が落ち、解像
度を下げていた。（２）前記液晶マトリクスパネル３０１に内蔵されたシ
フトレジスタを駆動する制御パルスは前記ノンインタレ
ース駆動用ＩＣ３０４〜３０６より出力されるが、この
パルスが前記フレキ３０２を伝送する時、寄生容量を充
放電する為のラッシュ電流が流れる、これがノイズとな
り前記液晶マトリクスパネル３０１に混入して画質を低
下させていた。

【０００７】

【課題を解決するための手段及び作用】本発明によれば
ノンインタレース駆動に必要な制御回路をアクティブマ
トリクス液晶パネルと同一基板上に集積化する事で、部
品点数や実装スペースを削減し、ビデオ信号の周波数特
性の劣化やノイズの混入を防止した高画質でかつフリッ
カーのない液晶パネル表示を実現出来る。

【０００８】即ち本発明は、画素マトリクスを駆動する
為の駆動用トランジスタと前記駆動用トランジスタを制
御するシフトレジスタによって構成されるアクティブマ
トリクス液晶パネルにおいて、映像信号の第１及び第２
フィールドの画像を制御するメモリー手段と、前記メモ
リー手段に対して書き込み、読み出しを制御するアドレ
スコントロール手段と、前記メモリー手段より読み出さ
れた画像情報を液晶駆動信号に変換する液晶駆動信号発
生手段とを有し、前記駆動用トランジスタ及び前記の各
手段を構成する回路を、液晶パネルと同一基板上に有す
ることを特徴とする液晶パネル表示装置である。

【０００９】本発明では、液晶パネルの駆動回路を液晶
パネルと同一基板上に設けることを特徴としているが、
上記回路を構成する半導体素子が形成される半導体活性
層は、極めて結晶性の優れた半導体単結晶層が、光透過
性の基体に形成されたものでなければならない。

【００１０】以下に本発明に係る半導体装置の作成方法
の一例を図４を用いて説明する。

【００１１】まず、図４（ａ）に示すような基板を用意
する。すなわち、数百μｍの厚さを持つシリコン基板４
０１上に絶縁層４０２を有し、その上に１００Åから１
μｍの単結晶のシリコン４０３を有する構造である。こ
のような構造は、ＳＩＭＯＸ法または、ポーラスシリコ
ン層上のエピタキシャル層を別の基板に張り合せた後に
該ポーラス基板をエッチング除去するＥＬＴＲＡＮ法に
より得ることができる。

【００１２】本発明に適用される上記ＥＬＴＲＡＮ法で
は、単結晶Ｓｉ層４０３は単結晶Ｓｉ基体を多孔質化し
た多孔質Ｓｉ基体を用いて形成したものである。

【００１３】この多孔質Ｓｉ基体には、透過型電子顕微
鏡による観察によれば、平均約６００Å程度の径の孔が
形成されており、その密度は単結晶Ｓｉに比べると、半
分以下になるにもかかわらず、その単結晶性は維持され
ており、多孔質層の上部へ単結晶Ｓｉ層をエピタキシャ
ル成長させることも可能である。ただし、１０００℃以
上では、内部の孔の再配列が起こり、増速エッチングの
特性が損なわれる。このため、Ｓｉ層のエピタキシャル
成長には、分子線エピタキシャル成長法、プラズマＣＶ
Ｄ法、熱ＣＶＤ法、光ＣＶＤ法、バイアス・スパッタ
法、液晶成長法等の低温成長が好適とされる。

【００１４】ここでＰ型Ｓｉを多孔質化した後に単結晶
層をエピタキシャル成長させる方法について説明する。

【００１５】先ず、Ｓｉ単結晶基体を用意し、それをＨ
Ｆ溶液を用いた陽極化成法によって、多孔質化する。単
結晶Ｓｉの密度は２．３３ｇ／ｃｍ³ であるが、多孔質
Ｓｉ基体の密度はＨＦ溶液濃度を２０〜５０重量％に変
化させることで、０．６〜１．１ｇ／ｃｍ³ に変化させ
ることができる。この多孔質層は下記の理由により、Ｐ
型Ｓｉ基体に形成され易い。

【００１６】多孔質Ｓｉは半導体の電解研磨の研究過程
において発見されたものであり、陽極化成におけるＳｉ
の溶解反応において、ＨＦ溶液中のＳｉの陽極反応には
正孔が必要であり、その反応は、次のように示される。

【００１７】Ｓｉ＋２ＨＦ＋（２−ｎ）ｅ⁺ →ＳｉＦ₂ ＋２Ｈ⁺ ＋ｎ
ｅ^- ＳｉＦ₂ ＋２ＨＦ→ＳｉＦ₄ ＋Ｈ₂ ＳｉＦ₄ ＋２ＨＦ→Ｈ₂ ＳｉＦ₆ 又は、Ｓｉ＋４ＨＦ＋（４−λ）ｅ⁺ →ＳｉＦ₄ ＋４Ｈ⁺ ＋λ
ｅ^- ＳｉＦ₄ ＋２ＨＦ→Ｈ₂ ＳｉＦ₆ ここで、ｅ⁺ 及び、ｅ^- はそれぞれ、正孔と電子を表し
ている。また、ｎ及びλはそれぞれＳｉ１原子が溶解す
るために必要な正孔の数であり、ｎ＞２又は、λ＞４な
る条件が満たされた場合に多孔質Ｓｉが形成されるとし
ている。

【００１８】以上のことから、正孔の存在するＰ型Ｓｉ
は、多孔質化され易いと言える。

【００１９】一方、高濃度Ｎ型Ｓｉも多孔質化されうる
ことが報告されており、従って、Ｐ型、Ｎ型の別にこだ
わらずに多孔質化を行うことができる。

【００２０】また、多孔質層はその内部に大量の空隙が
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、通常の単結晶層のエッチン
グ速度に比べて著しく増速される。

【００２１】単結晶Ｓｉを陽極化成によって多孔質化す
る条件を以下に示す。尚、陽極化成によって形成する多
孔質Ｓｉの出発材料は、単結晶Ｓｉに限定されるもので
はなく、他の結晶構造のＳｉでも可能である。

【００２２】印加電圧：２．６（Ｖ）電流密度：３０（ｍＡ・ｃｍ^-2）陽極化成溶液：ＨＦ：Ｈ₂ Ｏ：Ｃ₂ Ｈ₅ ＯＨ＝１：１：
１時間：２．４（時間）多孔質Ｓｉの厚み：３００（μｍ）Ｐｏｒｏｓｉｔｙ：５６（％）このようにして形成した多孔質化Ｓｉ基体の上にＳｉを
エピタキシャル成長させて単結晶Ｓｉ薄膜を形成する。
単結晶Ｓｉ薄膜の厚さは好ましくは５０μｍ以下、さら
に好ましくは２０μｍ以下である。

【００２３】次に上記単結晶Ｓｉ薄膜表面を酸化した
後、最終的に基板を構成することになる基体を用意し、
単結晶Ｓｉ表面の酸化膜と上記基体を貼り合わせる。或
いは新たに用意した単結晶Ｓｉ基体の表面を酸化した
後、上記多孔質Ｓｉ基体上の単結晶Ｓｉ層と貼り合わせ
る。この酸化膜を基体と単結晶Ｓｉ層の間に設ける理由
は、例えば基体としてガラスを用いた場合、Ｓｉ活性層
の下地界面により発生する界面準位は上記ガラス界面に
比べて、酸化膜界面の方が準位を低くできるため、電子
デバイスの特性を、著しく向上させることができるため
である。さらに、後述する選択エッチングにより多孔質
Ｓｉ基体をエッチング除去した単結晶Ｓｉ薄膜のみを新
しい基体に貼り合わせても良い。貼り合わせはそれぞれ
の表面を洗浄後に室温で接触させるだけでファンデルワ
ールス力で簡単には剥すことができない程充分に密着し
ているが、これをさらに２００〜９００℃、好ましくは
６００〜９００℃の温度で窒素雰囲気下熱処理し完全に
貼り合わせる。

【００２４】さらに、上記の貼り合わせた２枚の基体全
体にＳｉ₃ Ｎ₄ 層をエッチング防止膜として堆積し、多
孔質Ｓｉ基体の表面上のＳｉ₃ Ｎ₄ 層のみを除去する。
このＳｉ₃ Ｎ₄ 層の代わりにアピエゾンワックスを用い
ても良い。この後、多孔質Ｓｉ基体を全部エッチング等
の手段で除去することにより薄膜単結晶Ｓｉ層を有する
半導体基板が得られる。

【００２５】この多孔質Ｓｉ基体のみを無電解湿式エッ
チングする選択エッチング法について説明する。

【００２６】結晶Ｓｉに対してはエッチング作用を持た
ず、多孔質Ｓｉのみを選択エッチング可能なエッチング
液としては、弗酸、フッ化アンモニウム（ＮＨ₄ Ｆ）や
フッ化水素（ＨＦ）等バッファード弗酸、過酸化水素水
を加えた弗酸又はバッファード弗酸の混合液、アルコー
ルを加えた弗酸又はバッファード弗酸の混合液、過酸化
水素水とアルコールとを加えた弗酸又はバッファード弗
酸の混合液が好適に用いられる。これらの溶液に貼り合
わせた基板を湿潤させてエッチングを行う。エッチング
速度は弗酸、バッファード弗酸、過酸化水素水の溶液濃
度及び温度に依存する。過酸化水素水を添加することに
よって、Ｓｉの酸化を増速し、反応速度を無添加に比べ
て増速することが可能となり、さらに過酸化水素水の比
率を変えることにより、その反応速度を制御することが
できる。またアルコールを添加することにより、エッチ
ングによる反応生成気体の気泡を、瞬時にエッチング表
面から攪拌することなく除去でき、均一に且つ効率よく
多孔質Ｓｉをエッチングすることができる。

【００２７】バッファード弗酸中のＨＦ濃度は、エッチ
ング液に対して、好ましくは１〜９５重量％、より好ま
しくは１〜８５重量％、さらに好ましくは１〜７０重量
％の範囲で設定され、バッファード弗酸中のＮＨ₄ Ｆ濃
度は、エッチング液に対して、好ましくは１〜９５重量
％、より好ましくは５〜９０重量％、さらに好ましくは
５〜８０重量％の範囲で設定される。

【００２８】ＨＦ濃度は、エッチング液に対して、好ま
しくは１〜９５重量％、より好ましくは５〜９０重量
％、さらに好ましくは５〜８０重量％の範囲で設定され
る。

【００２９】Ｈ₂ Ｏ₂ 濃度は、エッチング液に対して、
好ましくは１〜９５重量％、より好ましくは５〜９０重
量％、さらに好ましくは１０〜８０重量％で、且つ上記
過酸化水素水の効果を奏する範囲で設定される。

【００３０】アルコール濃度は、エッチング液に対し
て、好ましくは８０重量％、より好ましくは６０重量％
以下、さらに好ましくは４０重量％以下で、且つ上記ア
ルコールの効果を奏する範囲で設定される。

【００３１】温度は、好ましくは０〜１００℃、より好
ましくは５〜８０℃、さらに好ましくは５〜６０℃の範
囲で設定される。

【００３２】本工程に用いられるアルコールはエチルア
ルコールの他、イソプロピルアルコールなど製造工程等
に実用上差し支えなく、さらに上記アルコール添加効果
を望むことのできるアルコールを用いることができる。

【００３３】このようにして得られた半導体基板は、通
常のＳｉウエハーと同等な単結晶Ｓｉ層が平坦にしかも
均一に薄層化されて基板全域に大面積に形成されてい
る。

【００３４】次に、上述のようにして得られた図４
（ａ）の基板上に熱酸化により、２００〜１０００Åの
シリコン酸化膜を形成した後、ＬＰＣＶＤ法により１０
０〜５００Åのシリコン窒化膜を形成し、該窒化膜を所
望の形にパターニングし、１０００℃で１〜６時間シリ
コンの選択酸化（ＬＯＣＯＳ）を行う。この時、図４
（ｂ）のように選択酸化された部分４０４は、下層の絶
縁層に達し、隣り合う活性部を完全に分離する構造とす
ることができ、また、たとえば、チャネルストップ層を
形成することにより、単結晶シリコン層が左右につなが
った構造をとることも可能である。その後、フォトリソ
工程とイオン注入法により図４（ｂ）のようにｐ型活性
部と、ｎ型活性部を形成する。

【００３５】次にＬＰＣＶＤ法により、ポリシリコンを
５００〜５０００Å堆積させる。該ポリシリコン層はＭ
ＯＳＦＥＴのゲート電極の材料としてだけではなく、配
線層としても使用できるので、抵抗を小さくするため
に、膜厚は厚いほうが望ましい。また、２０００Å程度
の厚さにして、金属シリサイド（タングステン、チタン
など）を積層して抵抗を下げても良い。次にポリシリコ
ンをパターニングして、ＮＭＯＳ部には、ヒ素またはリ
ン、ＰＭＯＳ部にはボロンまたはフッ化ボロンをイオン
注入した後、５００〜１０００℃の熱処理を施し、図４
（ｃ）の構造を得る。

【００３６】なお、ここではＮＭＯＳ、ＰＭＯＳともｎ
⁺層、ｐ⁺層がチャネル領域に直接接するシングルドレ
イン構造を示しているが、工程を増加させれば、例え
ば、ｎ^-層、ｐ^-層をｎ⁺層、ｐ⁺層とチャネル領域の
間に形成して、ＰＮ接合に生じる電界を緩和することに
より、トランジスタを更に高い電圧で駆動することもで
きる。本発明者の実験でも１０Ｖ以上の電源電圧が必要
な場合には上記のような電界緩和構造が有効であること
が分かっている。

【００３７】その後、ＣＶＤ法により、ＢＰＳＧ膜を３
０００〜８０００Å堆積し、第一の層間絶縁層４０５を
形成する。電極取り出しのためのコンタクト孔を開口し
た後、スパッタ法により、アルミニウム電極を３０００
〜８０００Å形成する。アルミニウムをパターニングし
た後、プラズマ励起法または熱ＣＶＤ法によりシリコン
窒化または、シリコン酸化膜を３０００〜１００００Å
堆積する。この膜は第二の層間絶縁膜４０６となる。こ
のとき、スピンオンガラスにより、半導体表面を出来る
だけ平坦にしておくことは、以下の理由により、有効で
ある。第一に平坦にすることにより、多層配線を行う場
合に２層目以降の配線層が急峻な段差により、断線する
故障が低下する。第二に平坦化することにより、液晶を
配向するための配向処理が均一になり、マトリクスパネ
ルを形成したときの画質が向上する。

【００３８】これ以降の工程は表示画素部の蓄積容量を
形成するためのものであり、駆動回路部、及び、周辺の
ロジック回路、ドライバー回路部に機能を付加するもの
ではない。しかし、逆にＭＯＳＦＥＴの動作に支障をき
たすものではない。すなわち、第一層目の透明電極４０
７としてＩＴＯ（インジウム−スズ酸化膜）を５００〜
２０００Å、スパッタリング法により、アルゴンと酸素
の混合ガス中で堆積させる。次に、スパッタリング法ま
たはＣＶＤ法によりシリコン酸化膜を３００〜３０００
Å堆積する。この膜は、蓄積容量の容量を決める膜４０
８であり、厚さに関しては必要な諧調、蓄積容量部の面
積、画素トランジスタの画素側の電極に寄生する寄生容
量などにより決められるものである。例えば、６４諧調
を確保するためには、蓄積容量を１２０ｆＦ、シリコン
酸化膜厚を２０００Åとすることができる。最後に再び
コンタクト孔を開口し、第二の透明電極４０９であるＩ
ＴＯを５００〜２０００Å堆積する。その後パターニン
グしたのが図４（ｄ）である。図示はしていないが、そ
の後、配向膜を堆積し、配向処理を施し、液晶材料を表
示部に充填する工程は従来の液晶パネルの作成法と同じ
である。

【００３９】このようにして作製した半導体装置は図４
（ｄ）のように表示素部とその駆動回路、及び周辺のロ
ジック、ドライバー回路が、同一チップ上に形成されて
いるため、実装を含めたトータルのコストを大幅に下げ
ることが出来る。また、極めてコンパクトなモジュール
を構成することが出来る。同じ回路を従来から用いられ
ていたポリシリコンＴＦＴ技術で実現しようとすると、
チップ全体は本発明の１０倍程の大きさになると予想さ
れる。

【００４０】

【実施例】以下、本発明による実施例を説明する。

【００４１】（実施例１）図１は本実施例の全体ブロッ
ク図であり、全てのブロックはＳＯＩ基板上に形成され
た単結晶シリコントランジスタで構成されており、それ
を意味する枠が１１９である。

【００４２】画像信号入力端子１０１からデマルチプレ
クサー１０３に、画像信号が供給される。

【００４３】デマルチプレクサー１０３によって、第１
及び第２フィールドの画像信号はそれぞれメモリー回路
Ａ１０４及びメモリー回路Ｂ１０５に実時間で書き込ま
れる。

【００４４】メモリー回路Ａ１０４及びメモリー回路Ｂ
１０５に記憶された画像信号は、マルチプレクサー１０
６によって１フレームに合成されて、極性反転回路１１
１を経て画像信号出力端子１１２に送出される。

【００４５】書き込みアドレス発生回路１０８は、メモ
リー回路Ａ１０４及びメモリー回路Ｂ１０５のそれぞれ
の書き込み期間に、アドレス切換回路１０７を経てこれ
らのメモリー回路に書き込みアドレス信号を供給する。

【００４６】読み出しアドレス発生回路１０９は、メモ
リー回路Ａ１０４及びメモリー回路Ｂ１０５のそれぞれ
の読み出し期間に、アドレス切換回路１０７を経てこれ
らのメモリー回路に読み出しアドレス信号を供給する。

【００４７】アドレス切換回路１０７は、書き込みアド
レス及び読み出しアドレスを、前記メモリー回路の書き
込み及び読み出し期間のそれぞれに対応して切換える。

【００４８】同期信号発生回路１１０は、外部より同期
信号入力端子１０２を介して印加される同期信号を基準
として、各回路に必要なタイミング信号を供給する。

【００４９】前記画像出力信号１１２はアクティブ液晶
マトリクス部１１４に入力される。１１５はゲート線ド
ライバー、１１６はソース線ドライバー、１１７が画素
マトリクスで１２０のシフトレジスタ信号発生部が前記
同期信号を基準にノンインタレース駆動用の制御を前記
ゲート線ドライバー１１５及び前記ソース線ドライバー
１１６を駆動する。図２は本実施例の実装外形図であ
り、２０２が液晶パネル部と制御部を同一ＳＯＩ基板上
に集積化した液晶パネルユニットであり、２０１はビデ
オ入力端子である。この様に同一ＳＯＩ基板上に集積化
する事で部品点数を削減し、スペースメリットを出して
いる。

【００５０】

【発明の効果】本発明によれば、フリッカーやコントラ
スト比改善の為のノンインタレース駆動部を単結晶シリ
コンで形成された薄膜トランジスタによって、液晶パネ
ル部と同一ＳＯＩ基板上に作り込む事によって、部品点
数及び実装スペースを削減し、かつ、従来ノンインタレ
ース駆動部と液晶パネル部を結線していたフレキの寄生
容量によるビデオ信号の周波数特性劣化やデジタル系の
ノイズの混入を防止し、高画質の液晶表示システムを組
む事が出来る。

【図面の簡単な説明】

【図１】本発明による一実施例の全体ブロック図であ
る。

【図２】本発明による一実施例の実装外形図である。

【図３】従来のノンインタレース駆動を実現した時の全
体外形図である。

【図４】本発明に係る半導体装置の作成方法の一例を示
す模式図である。

【図５】従来の画像メモリを使用したノンインタレース
変換による駆動システムの一例を示すブロック図であ
る。

【符号の説明】

１０１画像信号入力端子１０２同期信号入力端子１０３デマルチプレクサー１０４メモリー回路Ａ１０５メモリー回路Ｂ１０６マルチプレクサー１０７アドレス切換回路１０８書き込みアドレス発生回路１０９読み出しアドレス発生回路１１０同期信号発生回路１１１極性反転回路１１２画像信号出力端子１１３極性反転制御端子１１４アクティブ液晶マトリクス部１１５ゲート線ドライバー１１６ソース線ドライバー１１７画素マトリクス１１８画素制御信号１１９同一基板上に集積化されている事を意味する枠１２０シフトレジスタ信号発生回路２０１ビデオ入力端子２０２液晶パネル部３０１液晶マトリクスパネル３０２フレキ３０３信号処理用基板３０４〜３０６ノンインタレース駆動用ＩＣ３０７ビデオ入力端子４０１シリコン基板４０２絶縁層４０３単結晶シリコン層４０４ＳｉＯ₂ 分離膜４０５第一の層間絶縁層４０６第二の層間絶縁層４０７第一の透明電極４０８容量膜４０９第二の透明電極

Claims

【特許請求の範囲】

【請求項１】画素マトリクスを駆動する為の駆動用ト
ランジスタと前記駆動用トランジスタを制御するシフト
レジスタによって構成されるアクティブマトリクス液晶
パネルにおいて、映像信号の第１及び第２フィールドの
画像を制御するメモリー手段と、前記メモリー手段に対
して書き込み、読み出しを制御するアドレスコントロー
ル手段と、前記メモリー手段より読み出された画像情報
を液晶駆動信号に変換する液晶駆動信号発生手段とを有
し、前記駆動用トランジスタ及び前記の各手段を構成す
る回路を、液晶パネルと同一基板上に有することを特徴
とする液晶パネル表示装置。