JP4939847B2 - 平板ディスプレイ装置及びその動作方法 - Google Patents

Description

本発明は平板ディスプレイ装置に関する。

ユーザインターフェースの一つとして電子デバイスに表示装置を搭載することは必須になっており、軽量薄型であり低消費電力である平板ディスプレイ装置が表示装置として多用されている。平板ディスプレイ装置は、画像表示パネルの種類に応じてＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）、ＶＦＤ（Ｖａｃｕｕｍ Ｆｌｕｏｒｅｓｃｅｎｔ Ｄｉｓｐｌａｙ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などがある。特に近年では、スペース及び電力の節約をはかるため、小型軽量化のための携帯型電子デバイス以外にもコンピュータディスプレイやテレビディスプレイとして平板ディスプレイ装置が利用されている。

液晶ディスプレイ装置（ＬＣＤ）のディスプレイパネルは行列形態に配列されており、スイッチング素子である薄膜トランジスタを含む複数のピクセルアレイを含む。各ピクセルは薄膜トランジスタを通じて画像信号に該当するデータ電圧を選択的に受け入れる。液晶ディスプレイ装置はまたゲートラインにゲートオン電圧を印加するゲートドライバとデータラインに画像信号を印加するデータドライバと、これらを制御する信号制御回路とを含む。

ゲートラインはスイッチング素子である薄膜トランジスタをターンオンさせるためのゲートオン電圧またはスイッチング素子をターンオフさせるためのゲートオフ電圧で駆動される。例えば、パワーオン時、液晶ディスプレイ装置内のＤＣ／ＤＣコンバータは−１３Ｖのゲートオフ電圧を出力し、パワーオン時点からゲートオフ電圧が−１３Ｖに安定するまでは所定の時間がかかる。ゲートオフ電圧が−１３Ｖ迄十分に低くなる前に約−６Ｖまで液晶パネル内のピクセルを構成する薄膜トランジスタは弱くターンオンされた状態を維持するようになる。この時、データラインの電位が任意のレベル値であれば、データラインの信号レベルに対応する望まない画像が液晶パネルに表示されてしまう。このような不良画像は信号制御回路から有効なピクセルデータ信号が出力される（例えば６０ｍｓ以後）まで持続して液晶パネルに表示される。

特に、パワーオン時、データ駆動回路を構成する複数の集積回路のうち特定集積回路と接続されたデータラインが任意の同一のレベルデータ信号で駆動されれば、液晶パネルに表示された不良画像はさらに著しくなる。

したがって、パワーオン時点からゲートオフ信号が十分に安定するまでかかる時間の間データラインの電位が任意のレベル値とならないようにする技術が要求されている。

本発明の目的は、パワーオン時、不良画像の表示を防止することができる平面ディスプレイ装置及びその動作方法を提供することにある。

上述のような目的を解決するために、本発明の特徴によれば、ディスプレイ装置は、画像データ信号を出力するタイミングコントローラと、制御信号及び前記画像データ信号に応答してデータラインを駆動するデータドライバと、前記制御信号を発生する制御回路とを含み、前記制御信号は前記ディスプレイ装置の電源状態を示す。また前記データドライバは、前記ディスプレイ装置のパワーオン状態の開始を示す前記制御信号の次に所定時間の間、前記データラインがリセット状態を維持するように駆動される。

この実施形態において、前記タイミングコントローラは、前記データドライバによって前記データラインが駆動される時点を示すラインラッチ信号をさらに出力する。

この実施形態において、前記制御回路に外部から提供された電源電圧及び前記ラインラッチ信号が入力され、前記所定時間が経過した後、前記制御信号は前記ラインラッチ信号と同一である。

この実施形態において、前記制御回路は、外部電源電圧を遅延させる遅延回路と、前記外部電源電圧及び前記遅延回路によって遅延された外部電源電圧が入力されてパルス信号を発生するパルス発生器と、前記ラインラッチ信号及び前記パルス信号の和である前記制御信号を出力するロジック回路とをさらに含む。

この実施形態において、ディスプレイ装置は、ゲートラインを駆動するゲートドライバをさらに含み、前記制御回路は、前記パワーオン時、前記ゲートドライバが前記ゲートラインをターンオフするのに十分なゲートオフ電圧で駆動するまで前記データラインがリセット状態を維持するように前記制御信号を発生する。

本発明の他の特徴に係るディスプレイ装置は、第１ラインラッチ信号及び画像データ信号を出力するタイミングコントローラと、第２ラインラッチ信号及び前記画像データ信号に応答してデータラインを駆動するデータドライバと、外部電源電圧及び前記第１ラインラッチ信号が入力され、パワーオン時、所定時間の間前記データラインがリセット状態を維持するように前記第２ラインラッチ信号を発生する制御回路とを含む。

この実施形態において、前記制御回路は、外部電源電圧を遅延させる遅延回路と、前記外部電源電圧及び前記遅延回路によって遅延された外部電源電圧が入力されてパルス信号を発生するパルス発生器と、前記第１ラインラッチ信号及び前記パルス信号の和である前記第２ラインラッチ信号を出力するロジック回路とをさらに含む。

この実施形態において、前記データドライバは、前記第２ラインラッチ信号に応答して前記タイミングコントローラからの前記画像データ信号をラッチするラッチ回路と、前記ラッチ回路から前記画像データ信号が入力され、前記第２ラインラッチ信号に応答して前記データラインを駆動する出力駆動回路とを含む。

この実施形態において、前記制御回路は、パワーオン時、前記所定時間の間前記ラッチ回路の出力がリセッドされるように前記第２ラインラッチ信号を出力する。

本発明の他の特徴に係るディスプレイ装置は、データライン、ゲートライン、並びに前記データライン及び前記ゲートラインに接続されたピクセルを含むディスプレイパネルと、制御信号と画像データ信号とを出力するタイミングコントローラと、前記タイミングコントローラからの一群の制御信号及び前記画像データ信号に応答して前記データラインを駆動するデータドライバと、前記タイミングコントローラからの他群の制御信号に応答して前記ゲートラインを駆動するゲートドライバと、パワーオン時、所定時間の間前記データラインが駆動されないように前記データドライバを制御する制御回路とを含む。

この実施形態において、前記タイミングコントローラから出力される前記制御信号は、前記画像データ信号が前記データラインに供給される時点を示す第１ラインラッチ信号を含む。

この実施形態において、前記制御回路は、前記データドライバを制御するための第２ラインラッチ信号を出力する。

この実施形態において、前記制御回路は、前記パワーオン後、前記所定時間の間所定レベルの第２ラインラッチ信号を出力する。

この実施形態において、前記制御回路は、前記パワーオン後、前記所定時間が経過すれば、前記タイミングコントローラからの第１ラインラッチ信号を前記第２ラインラッチ信号として出力する。

この実施形態において、前記制御回路は、外部から供給された電源電圧を遅延させて出力する遅延回路と、前記遅延回路によって遅延された電源電圧を反転させるパルス発生器と、前記パルス発生器の出力及び前記タイミングコントローラからの前記第１ラインラッチ信号が入力されて前記第２ラインラッチ信号とを出力する。

この実施形態において、前記制御回路は、外部から供給された電源電圧と一端が接続された第１抵抗と、前記第１抵抗の他端と接地電圧との間に接続された容量と、前記電源電圧と一端が接続された第２抵抗と、前記第２抵抗の他端と前記接地電圧との間に接続された電流通路及び前記第１抵抗の前記他端と接続されたゲートを有するトランジスタと、前記第２抵抗の前記他端と接続された入力端及び出力端を有する第１ダイオードと、前記タイミングコントローラからの前記第１ラインラッチ信号と接続された入力端及び出力端を有する第２ダイオードとを含み、前記第１及び第２ダイオードそれぞれの前記出力端は共通に接続され、前記第１及び第２ダイオードそれぞれの前記出力端は前記第２ラインラッチ信号を出力する。

この実施形態において、前記データドライバは、水平開始信号に同期してクロック信号をシフトするシフトレジスタと、前記シフトレジスタから出力されるクロック信号に応答して前記タイミングコントローラからの前記画像データ信号を蓄積するデータレジスタと、前記制御回路からの前記第２ラインラッチ信号に応答して前記データレジスタに蓄積された前記画像データ信号をラッチするラッチと、前記ラッチから出力される前記画像データ信号をアナログ画像信号に変換するデジタル−アナログコンバータと、前記第１ラインラッチ信号に応答して前記デジタル−アナログコンバータからの前記アナログ画像信号を前記データラインに出力する出力バッファとを含む。

本発明の他の特徴に係る画像データ信号に応答してデータラインを駆動するデータドライバを含むディスプレイ装置の動作方法は、パワーオンする段階と、所定時間の間前記データラインをリセットする段階とを含む。

この実施形態において、前記所定時間は前記ゲートラインがゲートラインと接続された一つ以上のトランジスタをターンオフするのに十分なゲートオフ電圧に駆動するのに必要な時間である。

本発明の他の特徴に係る画像データ信号に応答してデータラインを駆動するデータドライバを含むディスプレイ装置の動作方法は、電源電圧を供給する段階と、前記電源電圧を遅延させる段階と、前記電源電圧と前記遅延された電源電圧に応答してパルス信号を生成する段階と、前記データラインをリセットするために前記パルス信号を前記データドライバに供給する段階とを含む。

この実施形態において、前記パルス信号はラインラッチ信号である。

本発明によれば、パワーオン時、データ駆動電圧が入力される前にデータ駆動回路内のラッチ回路を制御するラインラッチ信号をハイレベルに設定することで、データ駆動電圧が入力された後、ラッチ回路からどんな信号も出力されない。したがって、ゲートオフ信号が十分に低くなるまでデータラインが駆動されないため、パワーオン時、望まない不良画像が表示されることを防止することができる。

次に、本発明に係る液晶ディスプレイ装置及びその動作方法を実施するための最良の形態の具体例を図面を参照しながら説明する。

図１は平板（フラットパネル）ディスプレイ装置である液晶ディスプレイ装置の構成を示すブロック図である。

図１を参照すれば、液晶ディスプレイ装置は、タイミングコントローラ１１０、データ駆動回路１２０、ＤＣ／ＤＣコンバータ１３０、ゲート駆動回路１４０、液晶パネル１５０、及び制御回路１６０を含む。

液晶パネル１５０は、複数のゲートラインＧ１〜Ｇｎと、ゲートラインに交差する複数のデータラインＤ１〜Ｄｍと、ゲートライン及びデータラインの交差点に形成されたピクセルとを含み、ピクセルはマトリクス構造に配置されている。各ピクセルは、ゲートライン及びデータラインにゲート電極及びソース電極がそれぞれ接続される薄膜トランジスタ（図示しない）と、薄膜トランジスタのドレイン電極に接続される液晶（図示しない）と、蓄積容量（ストレージキャパシタ）（図示しない）とを含む。このようなピクセル構造では、ゲート駆動回路１４０によってゲートラインが順に選択され、選択されたゲートラインにゲートオン電圧ＶＯＮがパルス形態で印加されれば、ゲートラインに接続されたピクセルの薄膜トランジスタがターンオンされ、次に、データ駆動回路１２０によって各データラインにピクセル情報を含む電圧が印加される。この電圧は、該当するピクセルの薄膜トランジスタを経て液晶容量と蓄積容量とに印加され、液晶及び蓄積容量が駆動されることによって所定の表示動作が行われる。

タイミングコントローラ１１０に外部のグラフィックソースから垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、データイネーブル信号ＤＥ、クロック信号ＭＣＬＫ及びピクセルデータＲ、Ｇ、Ｂが入力される。タイミングコントローラ１１０は、液晶パネル１５０の仕様に適するようにデータフォーマットを変換したピクセルデータ信号Ｒ’、Ｇ’、Ｂ’と、水平同期開始信号（ＳＴＨ；ｓｔａｒｔ ｈｏｒｉｚｏｎｔａｌ）及びクロック信号ＨＣＬＫをデータ駆動回路１２０に出力して、第１ラインラッチ信号ＴＰ１を制御回路１６０に出力する。

また、タイミングコントローラ１１０は水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ及びデータイネーブル信号ＤＥに応答して垂直同期開始信号（ＳＴＶ；ｓｔａｒｔ ｖｅｒｔｉｃａｌ）、ゲートクロック信号ＣＰＶ、及び出力イネーブル信号（ＯＥ‘ｏｕＴ Ｐｕｔｅｎａｂｌｅ）などの制御信号をゲート駆動回路１４０に出力する。

データ駆動回路１２０は、タイミングコントローラ１１０から供給されるピクセルデータ信号Ｒ’、Ｇ’、Ｂ’と、制御信号ＳＴＨ、ＨＣＬＫ、及びデータ出力制御回路１６０からの第２ラインラッチ信号ＴＰ２とに応答して液晶パネル１５０のデータラインＤ１〜Ｄｍを駆動するための信号を発生する。一般的にデータ駆動回路１２０は複数の集積回路で構成される。

ゲート駆動回路１４０は、タイミングコントローラ１１０から供給される制御信号に応じて液晶パネル１５０のゲートラインＧ１〜Ｇｎを順に走査（スキャニング）する。ここで、走査とは、ゲートラインにゲートオン電圧を順に印加してゲートオン電圧が印加されたゲートラインのピクセルをデータ記録が可能な状態にさせることを言う。例えば、ピクセルは液晶容量を含み、液晶容量と関連するゲートラインに十分なゲートオン電圧を供給することによって、関連するデータライン電圧と液晶容量との間に電気的通信が行われる。

ＤＣ／ＤＣコンバータ１３０に外部から電源電圧ＣＶＤＤが供給され、液晶表示装置１００の動作に必要な電源すなわち、データ駆動電圧ＤＶＤＤ、ＡＶＤＤ、ゲートオン電圧ＶＯＮ、ゲートオフ電圧ＶＯＦＦ、共通電極電圧ＶＣＯＭなどを発生する。

データ出力制御回路１６０は、外部電源電圧ＣＶＤＤ及びタイミングコントローラ１１０から第１ラインラッチ信号ＴＰ１が入力され、第２ラインラッチ信号ＴＰ２を出力する。

データ駆動回路１２０の具体的な構成が図２に示している。データ駆動回路１２０は順次なサンプリング信号を供給するシフトレジスタ２１０、サンプリング信号に応答して入力ピクセルデータを蓄積するデータレジスタ２２０、データレジスタ２２０から出力されるデータをラッチするラッチ２３０、ラッチからのピクセルデータの振幅を増幅するレベルシフト２４０、レベルシフト２４０から出力されるデジタルピクセルデータをアナログ信号に変換するデジタル−アナログコンバータ２５０、及び出力バッファ２６０を含む。

シフトレジスタ２１０は、タイミングコントローラ３１０からの水平同期開始信号ＳＴＨをクロック信号ＨＣＬＫに応じて順にシフトさせてサンプリング信号として出力する。

データレジスタ２２０は、シフトレジスタ２１０からのサンプリング信号に応答してタイミングコントローラ３１０からのピクセルデータＲ’、Ｇ’、Ｂ’を一定単位ずつ順にサンプリングして蓄積する。この時、データレジスタ２２０の大きさは（水平方向ピクセルの数ｘピクセルデータそれぞれのビット数）である。ラッチ２３０は、データレジスタ２２０からのピクセルデータをラッチして、データ出力制御回路１６０からの第２ラインラッチ信号ＴＰ２に応答してラッチされたピクセルデータを出力する。レベルシフト２４０はラッチ２３０から出力されるピクセルデータの電圧スイング幅を広げるためのレベルシフティングを実行する。デジタル−アナログコンバータ２５０は、階調電圧ＶＯ−Ｖ１１を用いてレベルシフト２４０からのピクセルデータをアナログピクセル信号に変換する。階調電圧ＶＯ−Ｖ１１は階調電圧発生器（図示しない）によって発生する。出力バッファ２６０は、デジタル−アナログコンバータ２５０から出力されるアナログピクセル信号を蓄積した後、ラインラッチ信号ＴＰ２に同期して液晶パネルのソースラインＤ１〜Ｄｍにアナログピクセル信号を供給する。例えば、ラッチ２３０は、第２ラインラッチ信号ＴＰ２のライジングエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）でデータレジスタ２２０からのピクセルデータをレベルシフト２４０に出力して、出力バッファ２６０は第２ラインラッチ信号ＴＰ２のフォーリングエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）からデジタル−アナログコンバータ２５０の出力をデータラインＤ１−Ｄｋに伝達する。

パワーオン後、データ駆動電圧ＤＶＤＤが供給され始めれば、シフトレジスタ２１０、レジスタ２２０及びラッチ２３０は駆動され始め、第２ラインラッチ信号ＴＰ２が入力される前、ラッチ２３０の出力は不正状態（ｉｎｄｅｔｅｒｍｉｎａｔｅ ｓｔａｔｅ）である。ＤＣ／ＤＣコンバータ１３０によってデータ駆動電圧ＡＶＤＤがデータ駆動回路３２０に供給されることによって、ラッチ２３０から出力される任意のレベルのピクセルデータ信号はレベルシフト２４０、デジタル−アナログコンバータ２５０及び出力バッファ２６０を通してデータラインＤ１〜Ｄｍに伝達される。ゲートオフ電圧ＶＯＦＦが薄膜トランジスタをターンオフするのに十分な電圧（例えば、−１３Ｖ）迄低くなる前に、薄膜トランジスタが弱くターンオンされた状態でデータラインＤ１〜Ｄｍに伝達されたピクセルデータ信号は薄膜トランジスタを通して液晶容量に伝達されて画像が表示される。

このような望まない不良画像を防止するために、本発明の実施形態に係るデータ出力制御回路１６０は、パワーオン後、少なくともゲートオフ電圧が十分に低くなるまで第２ラインラッチ信号ＴＰ２をハイレベルに出力することで、ラッチ２３０の出力をリセットする。したがって、第２ラインラッチ信号ＴＰ２がハイレベルである間データ駆動回路１２０はリセット状態を維持するようになる。

図３は図１に示したデータ出力制御回路１６０の構成を示す図である。図５を参照すれば、データ出力制御回路１６０は、遅延回路３１０、パルス発生器３２０、及びロジック回路３３０を含む。遅延回路３１０は、外部から供給される電源電圧ＣＶＤＤを所定時間の間遅延させて、信号Ｄ＿ＣＶＤＤを出力する。パルス発生器３２０には遅延回路３１０からの信号Ｄ＿ＣＶＤＤ及び電源電圧ＣＶＤＤが入力される。パルス発生器３２０はパルス信号ＰＬＳを出力する。ロジック回路３３０にはタイミングコントローラ３１０からの第１ラインラッチ信号ＴＰ１とパルス発生器３２０からのパルス信号ＰＬＳとが入力される。ロジック回路３３０は第２ラインラッチ信号ＴＰ２を出力する。本発明の一実施形態においては、ロジック回路３３０はロジックＯＲ演算回路によって実現される。

図４は図３に示したデータ出力制御回路１６０に用いられる信号のタイミング図であり、図５はゲートオフ電圧ＶＯＦＦと第２ラインラッチ信号ＴＰ２との関係を示す図である。

図４及び図５を参照すれば、外部電源電圧ＣＶＤＤが供給され始めた後、所定時間の間第２ラインラッチ信号ＴＰ２はハイレベルに維持される。第２ラインラッチ信号ＴＰ２のハイレベル期間は遅延回路３１０の遅延時間に該当する。この第２ラインラッチ信号ＴＰ２のハイレベル期間は、ゲートオフ信号ＶＯＦＦが十分に低くなるまで要求される時間である。第２ラインラッチ信号ＴＰ２のハイレベル期間は、例えば５ｍｓ以上であれば十分である。

電圧ＤＶＤＤ、ＡＶＤＤが入力される前に、第２ラインラッチ信号ＴＰ２がハイレベルに設定されるので、電圧ＤＶＤＤ、ＡＶＤＤが入力された後、図２に示したラッチ２３０及び出力バッファ２６０の出力はリセットされる。したがって、ゲートオフ信号ＶＯＦＦが十分に低くなるまでデータラインＤ１〜Ｄｍは駆動されない。したがって、パワーオン時、望まない不良画像が表示されることを防止することができる。遅延回路３１０の遅延時間が経過した後、第２ラインラッチ信号ＴＰ２の波形はタイミングコントローラ３１０から入力された第１ラインラッチ信号ＴＰ１の波形と同一である。

図６は図１に示したデータ出力制御回路１６０の他の実施形態に係る構成を示す図である。図６を参照すれば、データ出力制御回路１６０は、遅延回路６１０、パルス発生回路６２０、及び出力回路６３０を含む。遅延回路６１０は、外部電源電圧ＣＶＤＤと接地電位との間に直列に接続された抵抗６１１及び容量６１２を含む。ノード６１３の電位は、図６に示すＰＣＶＤＤとなる。パルス発生回路６２０は、外部電源電圧ＣＶＤＤと一端が接続された抵抗６２１と、抵抗６２１と接地電位との間の電流通路と、抵抗６１１と容量６１２との間の接続ノード６１３と接続されたゲートを有するトランジスタ６２２とを含む。出力回路６３０は、抵抗６２１とトランジスタ６２２の接続ノード６２３と接続された入力端及び出力端を有するダイオード６３１と、タイミングコントローラ３１０からの第１ラインラッチ信号ＴＰ１が入力される入力端及び出力端を有するダイオード６３２と、ダイオード６３１、６３２の出力端と接地電圧との間に接続された抵抗６３３とを含む。ダイオード６３１、６３２の出力端は共通に接続され、ダイオード６３１、６３２の出力端は第２ラインラッチ信号ＴＰ２を出力する。

図６に示したデータ出力制御回路６００の動作は次のとおりである。外部電源電圧ＣＶＤＤが供給された後、トランジスタ６２２がターンオフ状態である間、外部電源電圧ＣＶＤＤが抵抗６２１及びダイオード６３１を通して第２ラインラッチ信号ＴＰ２として出力される。外部電源電圧ＣＶＤＤが供給された後、抵抗６１１及び容量６１２によって設定された時間が経過すれば、トランジスタ６２２がターンオンされ、その結果、タイミングコントローラ３１０からの第１ラインラッチ信号ＴＰ１がダイオード６３２の出力端に出力される。したがって、パワーオン後、抵抗６１１及び容量６１２による遅延時間が経過すれば、第２ラインラッチ信号ＴＰ２は第１ラインラッチ信号ＴＰ１と同一となる。

上述したとおり、ディスプレイのパワーオン時、データ駆動電圧が入力される前にデータ駆動回路内のラッチ回路を制御するラインラッチ信号をハイレベルに設定することで、データ駆動電圧が入力された後、ラッチ回路からどんな信号も出力されない。したがって、ゲートオフ信号が十分に低くなるまでデータラインが駆動されないため、パワーオン時、望まない不良画像が表示されることを防止することができる。

例示的な好ましい実施形態を用いて本発明を説明したが、本発明の範囲は開示された実施形態に限定されず、本発明の範囲には多様な変形例及びその類似の構成が全部含まれる。したがって、特許請求の範囲はそのような変形例及びその類似の構成の全部を含み、できる限り幅広く解釈されなければならない。

本発明の一実施形態に係る液晶ディスプレイ装置の構成を示す図である。 図１に示したデータ駆動回路の具体的な構成を示すブロック図である。 図１に示したデータ出力制御回路の構成を示す図である。 図３に示したデータ出力制御回路で使用される信号のタイミング図である。 ゲートオフ電圧と第２ラインラッチ信号との関係を示す図である。 図１に示したデータ出力制御回路の他の実施形態に係る構成を示す図である。

符号の説明

１００ 液晶表示装置
１１０ タイミングコントローラ
１２０ データ駆動回路
１３０ ＤＣ／ＤＣコンバータ
１４０ ゲート駆動回路
１５０ 液晶パネル
１６０ データ出力制御回路
２１０ シフトレジスタ
２２０ データレジスタ
２３０ ラッチ
２４０ レベルスィプト
２５０ デジタル-アナログ変換器
２６０ 出力バッファ
３１０ 遅延回路
３２０ パルス発生器
３３０ ロジック回路

Claims (7)

1. データライン、ゲートライン、並びに前記データライン及び前記ゲートラインに接続されたピクセルを含むディスプレイパネルと、
   画像データ信号と前記画像データ信号が前記データラインに供給される時点を示す第１ラインラッチ信号を含む制御信号とを出力するタイミングコントローラと、
   前記タイミングコントローラからの第一群の前記制御信号及び前記画像データ信号に応答して前記データラインを駆動するデータドライバと、
   前記タイミングコントローラからの第二群の前記制御信号に応答して前記ゲートラインを駆動するゲートドライバと、
   パワーオン時、所定時間の間前記データラインが駆動されないように前記データドライバを制御する制御回路と、を備え、
   前記制御回路は、
   外部から供給される外部電源電圧を遅延させ、遅延された外部電源電圧を出力する遅延回路と、
   前記外部電源電圧及び前記遅延された外部電源電圧を受信してパルス信号を発生させるパルス発生器と、
   前記パルス発生器からの前記パルス信号及び前記タイミングコントローラからの前記第１ラインラッチ信号を受信して、前記画像データ信号を前記データドライバにラッチさせてラッチされた画像データ信号が前記データラインに供給される時点を示す第２ラインラッチ信号を生成して前記データドライバに出力するロジック回路と、を含むことを特徴とするディスプレイ装置。
2. 前記制御回路は、
   前記パワーオン後、前記遅延回路によって遅延させた前記外部電源電圧の遅延時間に対応する前記所定時間の間、ハイレベルの前記第２ラインラッチ信号を出力することを特徴とする請求項１に記載のディスプレイ装置。
3. 前記制御回路は、
   前記パワーオンの開始後で前記所定時間の経過後、前記タイミングコントローラから出力される前記第１ラインラッチ信号と同一の前記第２ラインラッチ信号を出力することを特徴とする請求項２に記載のディスプレイ装置。
4. 前記ロジック回路はロジックＯＲ演算回路であることを特徴とする請求項１乃至３のいずれか一項に記載のディスプレイ装置。
5. 前記制御回路は、
   外部から供給された電源電圧と一端が接続された第１抵抗と、
   前記第１抵抗の他端と接地電圧との間に接続された容量と、
   前記電源電圧と一端が接続された第２抵抗と、
   前記第２抵抗の他端と前記接地電圧との間に接続された電流通路及び前記第１抵抗の前記他端と接続されたゲートを有するトランジスタと、
   前記第２抵抗の前記他端と接続された入力端及び出力端を有する第１ダイオードと、
   前記タイミングコントローラからの前記第１ラインラッチ信号と接続された入力端及び出力端を有する第２ダイオードとを含み、
   前記第１及び第２ダイオードそれぞれの前記出力端は共通に接続され、前記第１及び第２ダイオードそれぞれの前記出力端は前記第２ラインラッチ信号を出力することを特徴とする請求項４に記載のディスプレイ装置。
6. 前記データドライバは、
   水平開始信号に同期してクロック信号をシフトするシフトレジスタと、
   前記シフトレジスタから出力されるクロック信号に応答して前記タイミングコントローラからの前記画像データ信号を蓄積するデータレジスタと、
   前記制御回路からの前記第２ラインラッチ信号に応答して前記データレジスタに蓄積された前記画像データ信号をラッチするラッチと、
   前記ラッチから出力される前記画像データ信号をアナログ画像信号に変換するデジタル−アナログコンバータと、
   前記第２ラインラッチ信号に応答して前記デジタル−アナログコンバータからの前記アナログ画像信号を前記データラインに出力する出力バッファとを含むことを特徴とする請求項１乃至５のいずれか一項に記載のディスプレイ装置。
7. データライン、ゲートライン、並びに前記データライン及び前記ゲートラインに接続されたピクセルを含むディスプレイパネルと、
   画像データ信号と前記画像データ信号が前記データラインに供給される時点を示す第１ラインラッチ信号を含む制御信号とを出力するタイミングコントローラと、
   前記タイミングコントローラからの第一群の前記制御信号及び前記画像データ信号に応答して前記データラインを駆動するデータドライバと、
   前記タイミングコントローラからの第二群の前記制御信号に応答して前記ゲートラインを駆動するゲートドライバと、
   パワーオン時、所定時間の間前記データラインが駆動されないように前記データドライバを制御する制御回路と、を備え、
   前記制御回路は、
   外部から供給される外部電源電圧を遅延させ、遅延された外部電源電圧を出力する遅延回路と、
   前記外部電源電圧及び前記遅延された外部電源電圧を受信してパルス信号を発生させるパルス発生器と、
   前記パルス発生器からの前記パルス信号及び前記タイミングコントローラからの前記第１ラインラッチ信号を受信して、前記画像データ信号を前記データドライバにラッチさせてラッチされた画像データ信号が前記データラインに供給される時点を示す第２ラインラッチ信号を生成して前記データドライバに出力するロジック回路と、を含むディスプレイ装置の動作方法において
   パワーオンする段階と、
   前記所定時間の間前記データドライバをリセットする段階とを含むことを特徴とするディスプレイ装置の動作方法。

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