JP2001265286A

JP2001265286A - 液晶表示装置

Info

Publication number: JP2001265286A
Application number: JP2000072382A
Authority: JP
Inventors: Hajime Sato; 肇佐藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-03-15
Filing date: 2000-03-15
Publication date: 2001-09-28

Abstract

(57)【要約】【課題】駆動回路をガラス基板上に一体に形成した液
晶表示装置において、基板上のＤ／Ａコンバータの占有
面積を少なくし、高精細でコンパクトな液晶表示装置を
提供する。【解決手段】外部駆動回路１５０と信号線ドライバ１
３０との間に、外部駆動回路１５０から出力された低精
細、高階調信号を高精細、低階調信号に変換して信号線
ドライバ１３０に供給する信号処理回路１４０を設け、
通常よりも階調数の少ないＤ／Ａコンバータ１３２を使
用できるようにして、基板上におけるＤ／Ａコンバータ
の占有面積が少なくなるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、高精細なディス
プレイ画面を備えた液晶表示装置に関し、詳しくは低精
細、高階調信号を高精細、低階調信号に変換する機能を
備えた液晶表示装置に関する。

【０００２】

【従来の技術】近年、液晶表示装置は軽量、薄型、低消
費電力の特性を活かし、ＯＡ機器のディスプレイなどを
中心に各種分野に普及しつつある。とくに各画素毎にス
イッチ素子を設けたアクティブマトリクス型液晶表示装
置は、隣接する画素間でのクロストークを最小限に抑え
ることができるため、パーソナルコンピュータのディス
プレイや大型カラー液晶パネルのように高精細な表示画
像が要求される分野で多く使用されている。

【０００３】現在、液晶表示装置の解像度は、大型パネ
ルで主流となっているもののうち最も高精細の１２．１
インチＸＧＡ規格（画素数１０２４×７６８）のパネル
でも１０６ｄｐｉ（ｄｏｔｐｅｒｉｎｃｈ）程度で
ある。これに対して、印刷物は３００〜４００ｄｐｉが
一般的であり、液晶表示装置を印刷物の代わりに使うに
は高精細パネルでも解像度が不足しているといえる。近
年では、低温ｐ−ｓｉ（ポリシリコン）技術により、ア
ナログサンプルホールド方式の駆動回路をガラス基板上
に一体で形成することで、〜２００ｐｐｉ（ｐｉｘｅｌ
ｐｅｒｉｎｃｈ）のパネルが実現できるようになっ
ている。

【０００４】

【発明が解決しようとする課題】ところで、前記駆動回
路でサンプリングされたデジタルのビデオ信号（階調信
号）をアナログのビデオ信号に変換するＤ／Ａコンバー
タについてはガラス基板外のプリント配線基板上に別途
形成されており、実装スペースの拡大、コスト増の要因
となっていた。この問題は、Ｄ／Ａコンバータを駆動回
路と同じくガラス基板上で一体に形成することで解決す
ることができる。しかし、２５６階調程度の多階調のＤ
／Ａコンバータは回路の占有面積が大きいため、高精細
パネルを構成するガラス基板上に一体に形成するには、
広い額縁部が必要となり、コンパクトな液晶表示装置を
実現することが難しいという問題点があった。

【０００５】この発明は、Ｄ／Ａコンバータによる回路
の占有面積を少なくすることにより、高精細でコンパク
トな液晶表示装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、互いに交差する複数の走査線及
び複数の信号線、これら走査線及び信号線の各交差部に
配置された複数のスイッチ素子、前記スイッチ素子を介
して前記信号線に接続された複数の画素電極、及び外部
から入力された階調信号を前記画素電極に書き込む駆動
回路が一体に形成された第１の電極基板と、前記画素電
極と相対する対向電極が形成された第２の電極基板と、
これら基板間に介在された液晶層とを備えた液晶表示装
置において、外部から入力された低精細、高階調信号を
高精細、低階調信号に変換して前記駆動回路に供給する
信号処理回路を設けたことを特徴とする。

【０００７】請求項２の発明は、請求項１において、前
記信号処理回路を、前記第１の電極基板上に前記駆動回
路とともに一体で形成したことを特徴とする。

【０００８】請求項３の発明は、請求項１において、前
記信号処理回路で階調信号を変換することにより、高階
調信号がｉビット信号で、低階調信号がｊビット信号の
ときに、ｊビットの階調画素でｉビット階調の表示を行
うことを特徴とする。

【０００９】また請求項４の発明は、請求項１及び２に
おいて、前記信号処理回路は、低精細の一画素に対応す
る高階調信号の階調レベルを、前記低精細の一画素に相
当する高精細の低階調画素数で除算し、その商を前記高
階調信号を低階調画素に分散するための近似値として算
出する手段と、前記除算により余が生じたときは、この
余を１又は複数の低階調画素に対し面積階調のアルゴリ
ズムに従って配置する手段とにより構成されることを特
徴とする。

【００１０】請求項４の発明における好ましい態様とし
て、前記信号処理回路を構成する各手段を、例えば除算
回路、エンコーダ回路、加算回路などで構成される組み
合わせ回路で実現する。あるいは、ＣＰＵなどの演算処
理回路と上記各手段の処理手順を記述したプログラムを
用い、このプログラムに従ってＣＰＵを制御することに
より、上記各演算処理を実行するように構成する。

【００１１】さらに請求項５の発明は、請求項４におい
て、前記面積階調のアルゴリズムは、Ｂａｙｅｒ形のデ
ィザマトリクスであることを特徴とする。

【００１２】請求項５の発明における好ましい態様とし
て、前記面積階調のアルゴリズムを誤差分散形のディザ
マトリクスとする。

【００１３】上記構成による液晶表示装置によれば、前
記信号処理回路で変換された高精細、低階調信号により
表示を行うようにしたため、通常よりも階調数の少ない
Ｄ／Ａコンバータを使うことが可能となり、基板上にお
けるＤ／Ａコンバータの占有面積を少なくすることがで
きる。この場合、画面上での階調情報は少なくなるが、
人間の目は高精細ディスプレイのように細かなピッチで
変化するパターンに対してはコントラストに対する感度
が落ちるため、階調情報が少なくなっても視者に認識さ
れにくく、このため通常の階調数をもつＤ／Ａコンバー
タを使用した場合と遜色のない画質を得ることができ
る。

【００１４】

【発明の実施の形態】以下、この発明に係わる液晶表示
装置の実施形態を添付の図面を参照しながら説明する。

【００１５】図１は、この実施形態に係わる駆動回路一
体型の液晶表示装置の回路構成図である。また図２は、
図１に示す表示画素部１１０の部分断面図である。

【００１６】この液晶表示装置１００は、複数の表示画
素１０が形成された表示画素部１１０、走査線ドライバ
１２０、信号線ドライバ１３０、及び信号処理回路１４
０とから構成されている。

【００１７】このうち、走査線ドライバ１２０、信号線
ドライバ１３０及び信号処理回路１４０は、アレイ基板
１０１上において、後述する信号線１１、走査線１２及
び画素電極１４などと一体に形成されている。

【００１８】表示画素部１１０は、アレイ基板１０１上
に複数本の信号線１１及びこれと交差する複数本の走査
線１２がマトリクス状に配置されており、両線の各交差
部にはスイッチ素子としてのＴＦＴ１３が配設されてい
る。信号線１１と走査線１２とは、図示しない絶縁膜に
より電気的に絶縁されている。

【００１９】ＴＦＴ１３のソース電極は信号線１１に接
続され、ドレイン電極は画素電極１４に接続されてい
る。この画素電極１４と相対して配置された対向電極１
５は、図２に示すように対向基板１０２上に形成されて
いる。画素電極１４と対向電極１５の間には液晶層１６
が狭持され、液晶容量（Ｃｌｃ）を形成している。ま
た、画素電極１４には対向電極１５との電位関係を保持
するために、並列に補助容量１７が接続されている。こ
の補助容量１７は画素電極１４と図示しない補助容量配
線との間に容量（Ｃｓ）を形成している。

【００２０】対向電極１５には、外部駆動回路１５０か
ら一定のコモン電圧が与えられている。後述する信号線
ドライバ１３０から信号線１１を通じて書き込まれたビ
デオ信号（階調信号）は、液晶容量Ｃｌｃと容量Ｃｓに
より１フレーム走査期間保持される。

【００２１】走査線ドライバ１２０は、シフトレジスタ
１２１及びバッファ回路１２２などで構成されており、
外部駆動回路１５０から供給される垂直のクロック／ス
タート信号に基づいて、各走査線１２に順次走査信号を
出力する。

【００２２】信号線ドライバ１３０は、シフトレジスタ
１３１、Ｄ／Ａコンバータ１３２及び図示しないビデオ
バス配線などで構成されている。シフトレジスタ１３１
は、外部駆動回路１５０からビデオ信号とともに供給さ
れる水平のクロック／スタート信号に基づいて、ビデオ
信号を所定のタイミングで信号線１１にサンプリングす
る。

【００２３】信号処理回路１４０は、外部駆動回路１５
０から入力される低精細、高階調信号を、高精細、低階
調信号に変換して信号線ドライバ１３０に供給する。

【００２４】このような階調信号の変換を実現するた
め、信号処理回路１４０は、外部駆動回路１５０から入
力される低精細の一画素に対応する高階調信号の階調レ
ベル（以下、階調情報）を、前記低精細の一画素に相当
する高精細の低階調画素数で除算し、その商を前記高階
調信号を低階調画素に分散するための近似値として算出
する近似値算出回路１４１と、前記除算により余りが生
じたときは、この余りを１又は複数の低階調画素に対し
面積階調のアルゴリズムに従って配置する余配置回路１
４２とから構成されている。これらの回路１４１、１４
２は、例えば除算回路、エンコーダ回路、加算回路など
で構成される組み合わせ回路で実現することができる。

【００２５】外部駆動回路１５０は、図示しないコント
ロールＩＣなどで構成され、外部機器から供給される基
準クロック信号やデジタルのビデオ信号などを適宜に変
換及び加工して、走査線ドライバ１２０や信号処理回路
１４０などに出力する。この外部駆動回路１５０と液晶
表示装置１００との間は、図示しないＦＰＣ（フレキシ
ブル配線基板）により電気的に接続されている。

【００２６】次に、信号処理回路１４０における階調信
号の変換処理について説明する。

【００２７】ここでは、低精細、高階調信号を高精細、
低階調信号に変換する例として、図３に示すような０か
ら２５５階調の高階調信号（以下、８ビット階調信号）
を、０から１５階調の低階調信号（以下、４ビット階調
信号）に変換する場合を例として説明する。なお、８ビ
ット階調信号の一画素は、４ビット階調信号の１６画素
（４×４のマトリクス配列）に対応するものとする。

【００２８】まず、外部駆動回路１５０から信号処理回
路１４０に入力された８ビット階調信号の階調情報は、
近似値算出回路１４１で除算される。ここでは、８ビッ
ト階調信号を１６個の４ビット階調信号にするために、
階調情報は１６で除算される。この除算の結果、商及び
（又は）余りが出力される。ここで得られた商は、８ビ
ット階調信号を１６個の画素に分散するための近似値と
なる。したがって、商は１６個の画素に分散される。例
えば図３の階調情報１６について見てみると、１６／１
６＝１（商）となるため、１６個の画素に１が分散され
る。また余りが出た場合には、余配置回路１４２におい
て、１又は複数の画素に対し面積階調のアルゴリズムで
あるＢａｙｅｒ形のディザマトリクスに従って配置され
る。

【００２９】図４は４×４のＢａｙｅｒ形ディザマトリ
クスの説明図である。このディザマトリクスは、余りと
して出力された階調情報を１６個の画素上にランダムに
配置するための順序を示すテーブルであり、０から１５
までの番号が所定の規則に従って配置されている。

【００３０】面積階調のアルゴリズムとしては、このＢ
ａｙｅｒ形のディザマトリクスのほかに、誤差分散形の
ディザマトリクスなどがある。

【００３１】近似値算出回路１４１による除算で出力さ
れた余りは、図４に示すマトリクスに従って配置され
る。例えば図３の階調情報１７について見てみると、余
り１は図４の「０」に対応する位置に配置され、その画
素のみ階調情報は２となる。また階調情報１９について
見てみると、余り３は、図４の「０」、「１」、「２」
に対応する位置に配置され、その３つの画素の階調情報
はそれぞれ２となる。

【００３２】図３に示すように、８ビット階調信号を４
ビット階調信号に変換した場合は、階調情報が少なくな
るため、画像品位の低下が懸念される。しかし、２００
ｐｐｉ程度以上の高精細ディスプレイでは、視者が通常
の視距離から見た場合、その画素ピッチは眼の解像度限
界（視角約１分、４５ｃｍの距離から画素ピッチ：１２
７μｍ（２００ｐｐｉ）のディスプレイを見る場合に相
当）に近づくが、人間の目は、このような細かなピッチ
で変化するパターンに対してはコントラストに対する感
度が落ちることが明らかとなっている（河原・大頭：応
用物理、ｐ１２８〜ｐ１３８（１９７７）など）。すな
わち、高精細ディスプレイにおいては、必ずしも高階調
信号は必要ではなく、画像品位の劣化が認識されない範
囲で階調数を落とすことができることになる。

【００３３】この実施形態においては、印刷物並みの解
像度を実現するために、画素ピッチを２００ｐｐｉとし
た。また、カラー表示を行うために３色ストライプ配
列、すなわちＲ，Ｇ，Ｂの順に信号線毎に別々の色のス
トライプ形状のカラーフィルタを用い、３信号線ピッチ
で１画素を構成するようにしているため、信号線間隔は
４２μｍと狭くなっている。このため、一般的な液晶表
示装置で使われる６〜８ビット階調のＤ／Ａコンバータ
を５ｍｍ程度の額縁幅に収めることは困難であり、広い
額縁幅が必要となる。一方、この実施形態の場合には、
４ビット階調のＤ／Ａコンバータ（１３２）を使うこと
ができるため、５ｍｍ程度の狭い額縁幅に収めることが
可能となり、コンパクトな液晶表示装置を実現すること
ができる。しかも、２００ｐｐｉの高精細ディスプレイ
で表示した場合でも、全信号線に８ビット階調のＤ／Ａ
コンバータを接続した場合と遜色ない画質を得ることが
できる。

【００３４】このように、除算により得られた商を１６
個の画素に分散することにより、画面上の高精細部にお
いて必要な階調（この例では４ビット階調）を確保する
ことができるだけでなく、除算による余りはディザマト
リクスに従って配置されるため、空間周波数の低い部分
においても高階調表示を行うことができる。

【００３５】次に、信号処理回路１４０による階調信号
の変換処理をＣＰＵなどの演算処理回路とプログラムを
用いて実現した場合の実施形態について説明する。

【００３６】図５は、信号処理回路１４０による階調信
号の変換処理の手順を示すフローチャートである。信号
処理回路１４０においては、このフローチャートを記述
したプログラムに従ってＣＰＵが制御される。

【００３７】まず、外部駆動回路１５０から入力された
８ビット階調信号の階調情報Ｘを１６で除算する（ステ
ップ１０１）。ここで、商：Ａ、余り：Ｂを出力する。
続いて、前記商Ａを１６個の画素に分散し（ステップ１
０２）、余りＢが少なくとも１以上かどうかを判定する
（ステップ１０３）。Ｙｅｓであれば、余りＢをＢａｙ
ｅｒ形のディザマトリクスに従って配置し（ステップ１
０４）、４×４のマトリクス配列の４ビットデータをシ
フトレジスタ１３１に出力する（ステップ１０５）。ま
たステップ１０３でＮｏあれば、ステップ１０５へ進
み、ステップ１０２で得られた４×４のマトリクス配列
の４ビットデータをシフトレジスタ１３１に出力する。
このような階調信号の変換処理は入力された階調信号に
ついて逐次に実行される。

【００３８】次に、この実施形態による液晶表示装置１
００の製造方法を図６を用いて説明する。図６は液晶表
示装置の製造プロセスを示す概略断面図であり、破線の
右側の領域は画素部（表示画素部１１０）、左側の領域
が駆動回路部（走査線ドライバ１２０など）を示してい
る。以下、図６の（ａ）〜（ｆ）の順に説明する。

【００３９】（ａ）ガラスなどの透明絶縁基板５０上
に、プラズマＣＶＤ法により厚さ５０ｎｍのアモルファ
スシリコン（ａ−Ｓｉ）薄膜５１を堆積し、このアモル
ファスシリコン薄膜５１をＸｅＣｌエキシマレーザ装置
でアニールすることで多結晶化する。ここで、前記Ｘｅ
Ｃｌエキシマレーザ装置からのレーザ光５２は、図中Ａ
の方向に走査され、このレーザ光５２が照射された領域
は結晶化され多結晶シリコン膜５３となる。その際、レ
ーザ照射エネルギーを段階的に上げて複数回照射を行う
ことにより、アモルファスシリコン膜中の水素を効果的
に抜くことができ、結晶化時のアブレーションを防ぐこ
とができる。なお、照射エネルギーは２００〜５００ｍ
Ｊ／ｃｍ^２とする。

【００４０】（ｂ）多結晶シリコン膜５３をフォトリソ
グラフィ法を用いてパターニングし、薄膜トランジスタ
の活性層５４を形成する。

【００４１】（ｃ）シリコン酸化膜によるゲート絶縁膜
５５をプラズマＣＶＤ法で形成した後、モリブデン−タ
ングステン合金膜をスパッタ法で成膜、パターニングす
ることでゲート電極５６を形成する。また、前記パター
ニング時に走査線も同時に形成する。ゲート絶縁膜５５
としては、このほかに窒化シリコン膜や常圧ＣＶＤ法に
よるシリコン酸化膜を使うことができる。

【００４２】ゲート電極５６を形成後に、ゲート電極５
６をマスクとしてイオンドーピング法で不純物を打ち込
み、薄膜トランジスタのソース／ドレイン領域５４ａを
形成する。不純物としては、Ｎ−ｃｈトランジスタにつ
いてはリンを、Ｐ−ｃｈトランジスタについてはボロン
を用いることができる。画素部のトランジスタについて
はオフ時のリーク電流を抑えるためにＬＤＤ（Ｌｉｇｈ
ｔｌｙＤｏｐｅｄＤｒａｉｎ）構造を用いるのが効果
的である。この場合、ソース／ドレイン電極５４ａへの
不純物注入後にゲート電極５６を再パターニングし、一
定量だけ細かくした後、再度低濃度の不純物打ち込みを
行う。

【００４３】（ｄ）ゲート電極５６上にプラズマＣＶＤ
法又は常圧ＣＶＤ法でシリコン酸化膜による第１の層間
絶縁膜５７を形成する。

【００４４】（ｅ）第１の層間絶縁膜５７及びゲート絶
縁膜５５にコンタクトホールを形成後、スパッタ法でＡ
ｌ膜を形成、パターニングすることでソース／ドレイン
電極５９、６０を形成する。このとき、信号線も同時に
形成する。

【００４５】（ｆ）前記Ａｌ膜上に低誘電率絶縁膜（第
２の層間絶縁膜）６１を形成する。低誘電率絶縁膜６１
としてはプラズマＣＶＤ法で作成した窒化シリコン膜で
もよいし、窒化シリコン膜と酸化シリコン膜等の低誘電
率絶縁膜の多層膜でもよい。そして、低誘電率絶縁膜６
１にコンタクトホールを形成し、ＩＴＯ（Ｉｎｄｉｕｍ
ＴｉｎＯｘｉｄｅ）膜６２を形成、パターニングす
ることで画素電極を形成する。

【００４６】以上のプロセスにより、透明絶縁基板５０
上に画素部と駆動回路部とを一体で形成することができ
る。この後、透明絶縁基板５０と、図示しない対向電極
が形成された対向基板とを対向し、周囲をエポキシ樹脂
からなるシール材で密閉し、内部に液晶組成物を注入、
封止することで液晶表示装置を完成することができる
（図２参照）。

【００４７】なお、ｐ−Ｓｉ（ポリシリコン）ＴＦＴ
は、ａ−ＳｉＴＦＴに比べて電子の移動度が二桁程度高
いため、ＴＦＴサイズを小さくすることが可能であり、
周辺駆動回路をも同時に基板上に一体に形成することが
できる。この周辺回路としては、高速化、低消費電力化
を図るためにＣＭＯＳ構造とすることが望ましい。その
ため、前記不純物ドーピング工程は、レジストマスクを
用いてＰ型及びＮ型不純物ドーピング工程の２回に分け
て行っている。

【００４８】

【発明の効果】以上説明したように、この発明に係わる
液晶表示装置においては、外部から入力された低精細、
高階調信号を高精細、低階調信号に変換して表示するよ
うにしたため、通常よりも階調数の少ないＤ／Ａコンバ
ータを使うことが可能となり、基板上におけるＤ／Ａコ
ンバータの占有面積を少なくすることができる。しか
も、高精細ディスプレイにおいても、通常の階調数をも
つＤ／Ａコンバータを使用した場合と遜色のない画質を
得ることができるため、高精細でかつコンパクトな液晶
表示装置を提供することができる。

【図面の簡単な説明】

【図１】実施形態に係わる駆動回路一体型の液晶表示装
置の回路構成図。

【図２】図１に示す表示画素部の部分断面図。

【図３】８ビット階調信号を４ビット階調信号に変換処
理したときの説明図。

【図４】４×４のＢａｙｅｒ形ディザマトリクスの説明
図。

【図５】信号処理回路による階調信号の変換処理の手順
を示すフローチャート。

【図６】液晶表示装置の製造プロセスを示す概略断面
図。

【符号の説明】

１００…液晶表示装置，１０１…アレイ基板，１０２…
対向基板１１０…表示画素部，１２０…走査線ドライバ，１３０
…信号線ドライバ１３２…Ｄ／Ａコンバータ，１４０…信号処理回路，１４１…近似値算出回路，１４２…余配置回路，１５０
…外部駆動回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６４１Ｇ０９Ｇ 3/20 ６４１Ｐ６４１Ｈ６５０６５０ＣＨ０４Ｎ 5/66 １０２Ｈ０４Ｎ 5/66 １０２ＢＦターム(参考） 2H093 NA54 NC24 ND06 ND17 ND43 5C006 AA13 AC21 AF47 AF82 BB16 BC16 BF03 FA43 5C058 AA06 BA08 BA25 BB05 5C080 AA10 BB05 DD22 EE29 FF11 GG09 GG12 JJ01 JJ02 JJ06 JJ07 5G435 AA18 BB12 CC09 EE30 EE34

Claims

【特許請求の範囲】

【請求項１】互いに交差する複数の走査線及び複数の
信号線、これら走査線及び信号線の各交差部に配置され
た複数のスイッチ素子、前記スイッチ素子を介して前記
信号線に接続された複数の画素電極、及び外部から入力
された階調信号を前記画素電極に書き込む駆動回路が一
体に形成された第１の電極基板と、前記画素電極と相対
する対向電極が形成された第２の電極基板と、これら基
板間に介在された液晶層とを備えた液晶表示装置におい
て、外部から入力された低精細、高階調信号を高精細、低階
調信号に変換して前記駆動回路に供給する信号処理回路
を設けたことを特徴とする液晶表示装置。
【請求項２】前記信号処理回路を、前記第１の電極基
板上に前記駆動回路とともに一体で形成したことを特徴
とする請求項１に記載の液晶表示装置。
【請求項３】前記高階調信号がｉビット信号で、低階
調信号がｊビット信号のときに、ｊビットの階調画素で
ｉビット階調の表示を行うことを特徴とする請求項１に
記載の液晶表示装置。
【請求項４】前記信号処理回路は、低精細の一画素に
対応する高階調信号の階調レベルを、前記低精細の一画
素に相当する高精細の低階調画素数で除算し、その商を
前記高階調信号を低階調画素に分散するための近似値と
して算出する手段と、前記除算により余が生じたとき
は、この余を１又は複数の低階調画素に対し面積階調の
アルゴリズムに従って配置する手段とから構成されるこ
とを特徴とする請求項１及び２に記載の液晶表示装置。
【請求項５】前記面積階調のアルゴリズムは、Ｂａｙ
ｅｒ形のディザマトリクスであることを特徴とする請求
項４に記載の液晶表示装置。