JP3856232B2 - 遅延時間補正回路、ビデオデータ処理回路及びフラットディスプレイ装置 - Google Patents

Description

本発明は、遅延時間補正回路、ビデオデータ処理回路及びフラットディスプレイ装置に関し、例えば絶縁基板上に駆動回路を一体に形成した液晶表示装置に適用することができる。本発明は、入力データにダミーデータを介挿して入力データの論理レベルを強制的に切り換えることにより、ＴＦＴ等による論理回路において遅延時間の変化を有効に回避することができるようにする。

近年、例えばＰＤＡ、携帯電話等の携帯端末装置に適用されるフラットディスプレイ装置である液晶表示装置においては、液晶表示パネルを構成する絶縁基板であるガラス基板上に、液晶表示パネルの駆動回路を一体に集積化して構成するものが提供されるようになされている。

すなわちこの種の液晶表示装置は、液晶セルと、この液晶セルのスイッチング素子である低温ポリシリコンＴＦＴ（Thin Film Transistor；薄膜トランジスタ）と、保持容量とによる画素をマトリックス状に配置して表示部が形成され、この表示部の周囲に配置した各種の駆動回路により表示部を駆動して各種の画像を表示するようになされている。

このような液晶表示装置においては、例えば順次ラスタ走査順に入力されてなる各画素の階調を示す階調データを奇数列及び偶数列の階調データに分離し、これら奇数列及び偶数列の階調データに基づいて、それぞれ表示部の上下に設けた奇数列用及び偶数列用の水平駆動回路で表示部を駆動することにより、表示部における配線パターンを効率良くレイアウトして高精細に画素を配置するようになされている。

このように各水平駆動回路における階調データの処理においては、液晶表示装置に入力する階調データの配列との関係で、例えば特開平１０−１７３７１号公報、特開平１０−１７７３６８号公報等に、種々の工夫が提案されるようになされている。

このような液晶表示装置に適用される低温ポリシリコンＴＦＴによるこの種の論理回路においては、長期間、入力値がＬレベルに保持されると、続く論理レベルの立ち上がりの応答において遅延時間が長くなり、これにより直前の論理レベルの長さに応じて遅延時間が変化する問題がある。

すなわち図１１及び図１２に示すようにこの種の論理回路において、例えば、メインクロックＭＣＫ（図１２（Ａ））に同期した入力データＤ１（図１２（Ｂ））をレベルシフタ１に入力し、０〜３〔Ｖ〕による振幅を０〜６〔Ｖ〕に変換して出力する場合に、入力データＤ１の論理レベルがデユーティー比５０〔％〕により切り換わっている期間Ｔ１において、遅延時間ｔｄは、ほぼ一定となる。これに対して期間Ｔ２により示すように、入力データＤ１の論理レベルがＬレベルに長時間保持されると、直後の遅延時間ｔｄ１においては、期間Ｔ１における遅延時間ｔｄより長くなる（図１２（Ｃ））。

これにより図１３に示すように、階調データの各ビットＤ１（図１３（Ｂ１）及び（Ｂ２））をレベルシフトさせてサブクロックＳＣＫ（図１３（Ａ））によりラッチする場合に、この階調データが高転送速度によるデータの場合、この階調データの各ビットＤ１において論理レベルがデユーティー比５０〔％〕により切り換わっている期間Ｔ１においては、このサブクロックＳＣＫにより正しくレベルシフタ１の出力データＤ２Ａをラッチできるのに対し（図１３（Ｂ１）及び（Ｃ１））、例えば垂直ブランキング期間ＶＢＬの直後においては、正しくレベルシフタ１の出力データＤ２をラッチできなくなる（図１３（Ｂ２）及び（Ｃ２））。

このように正しくデータをラッチできない場合、液晶表示装置においては、上述したように、階調データを偶数列と奇数列とに分離して高解像度の表示部を駆動する場合、垂直ブランキング期間の直後において、局所的に誤った階調により画素を駆動することになる。また例えば黒色の背景の中にウィンドウ形状により白色の領域を表示する場合に、この白色の領域の走査開始端側でも、同様に誤った階調により画素を駆動することになる。また液晶表示装置においては、このような階調データＤ１が表示部の階調数に対応する例えば６ビットパラレルにより入力され、このような遅延時間の変化においては、階調データの各ビットで発生することにより、階調データの特定ビットだけ誤ったデータをラッチする場合も発生し、これらにより表示に供する画像によっては、著しく見苦しくなる。
特開平１０−１７３７１号公報 特開平１０−１７７３６８号公報

本発明は以上の点を考慮してなされたもので、ＴＦＴ等による論理回路において遅延時間の変化を有効に回避することができる遅延時間補正回路、このような遅延時間補正回路によるビデオデータ処理回路及びフラットディスプレイ装置を提案しようとするものである。

かかる課題を解決するため請求項１の発明においては、遅延時間補正回路に適用して、一定の周期で、一定期間の間、一定の論理レベルに保持される休止期間を有する入力データを処理するデータ処理回路に対して、休止期間の間の所定のタイミングで、入力データに一定の論理レベルとは逆の論理レベルによるダミーデータを介挿する。

また請求項２の発明においては、一定の周期で、一定期間の間、一定の論理レベルに保持される休止期間を有する入力データを処理するデータ処理回路に適用して、休止期間の間の所定のタイミングで、入力データに一定の論理レベルとは逆の論理レベルによるダミーデータを介挿する。

また請求項４の発明においては、フラットディスプレイ装置に適用して、階調データの水平ブランキング期間の間の所定のタイミングで、階調データに水平ブランキング期間の論理レベルとは逆の論理レベルによるダミーデータを介挿して階調データを処理する。

請求項１の構成により、遅延時間補正回路に適用して、一定の周期で、一定期間の間、一定の論理レベルに保持される休止期間を有する入力データを処理するデータ処理回路に対して、休止期間の間の所定のタイミングで、入力データに一定の論理レベルとは逆の論理レベルによるダミーデータを介挿すれば、何らダミーデータを介挿しない場合に比して、続く論理レベルの変化における遅延時間を短くし得、その分、ＴＦＴ等による論理回路において遅延時間の変化を有効に回避することができる。

これにより請求項２、請求項４の構成によれば、ＴＦＴ等による論理回路において遅延時間の変化を有効に回避して、この遅延時間の変化による各種影響を有効に回避してデータ処理し得、また所望の画像を表示することができる。

本発明によれば、ＴＦＴ等による論理回路において遅延時間の変化を有効に回避することができるビデオデータ処理回路及びフラットディスプレイ装置を提供することができる。

以下、適宜図面を参照しながら本発明の実施例を詳述する。

（１）遅延時間補正原理
図１は、図１１との対比により本発明に係る遅延時間補正原理の説明に供するブロック図である。この補正原理においては、一定の周期で、一定期間の間、一定の論理レベルに保持される入力データを処理するデータ処理回路に対して、この一定の論理レベルに保持される期間の間の所定のタイミングで、この一定の論理レベルとは逆の論理レベルによるダミーデータを入力データに介挿する。なおここでこのように一定の周期で、一定期間の間、一定の論理レベルに保持される期間は、例えばビデオデータにおける水平ブランキング期間のように、有意なデータの伝送に供していない期間であり、以下においては、この期間を適宜、休止期間と呼ぶ。

すなわちこのデータ処理回路が例えばレベルシフタ１であって、図２に示すように、メインクロックＭＣＫ（図２（Ａ））に同期した階調データＤ１を振幅０〜３〔Ｖ〕から振幅０〜６〔Ｖ〕に補正して出力データＤ２を出力する場合に（図２（Ｂ）及び（Ｄ））、この階調データＤ１が一定の周期で、一定期間の間、一定の論理レベルに保持される水平ブランキング期間Ｔ２の間、論理Ｌレベルから立ち上がるダミーデータＤＤを階調データＤ１に介挿する。このため例えばオア回路４を介して、このダミーデータＤＤによるリセットパルスＨＤｒｓｔを階調データＤ１に介挿する（図２（Ｃ））。

これによりこの補正原理においては、何らダミーデータＤＤを介挿しない場合に比して、この水平ブランキング期間Ｔ２の直後の論理レベルの立ち上がりにおける遅延時間ｔｄ１を短くするようになされ、直前の論理レベルの長さに応じて遅延時間が変化する問題を解決するようになされている。すなわちこのようにダミーデータＤＤを介挿すれば、強制的に入力データの論理レベルに切り換えて、何らダミーデータＤＤを介挿しない場合に比して、入力データの論理レベルを論理Ｌレベルに保持する期間を短くすることができ、その分、この入力データＤ１によるデータ列において、遅延時間の変動を少なくすることができる。従ってその分、誤ったデータのラッチ等を有効に回避することができる。

すなわち図１３との対比により図３に示すように、このような論理回路出力をサブクロックＳＣＫ（図３（Ａ））でサンプリングする場合にあっても、垂直ブランキング期間ＶＢＬの間の水平ブランキング期間でダミーデータＤＤが介挿されていることにより、垂直ブランキング期間ＶＢＬに続く論理レベルの立ち上がりにおける出力データＤ２の遅延時間を短くし得、有効映像期間における場合と同様のタイミングにより出力データＤ２をサンプリングしてラッチすることができ（図３（Ｂ１）〜（Ｃ２））、これにより垂直ブランキング期間ＶＢＬの立ち上がりに対応する画素を正しい階調により表示することができる。また黒レベルが数ライン連続して白レベルに立ち上がるような場合、さらには複数ビットの特定ビットが数ライン連続してＬレベルに保持されて立ち上がるような場合でも、正しく入力データＤ１をラッチし得、これにより液晶表示装置に適用して各画素の階調を正しく表示することができる。

ところで図１２について上述した遅延時間の変化においては、入力データＤ１が長時間論理Ｌレベルに保持された直後に、論理レベルが立ち上がった場合に、この立ち上がった論理レベルの立ち下がりが遅延するものである。しかしながらこのような論理レベルの立
ち上がりのタイミングを詳細に検討したところ、入力データＤ１が長時間論理Ｌレベルに保持された場合、立ち上がりのタイミングにあっては、図１１との対比により図４に示すように、立ち下がりのタイミングとは逆に、遅延時間が短くなることが判った（図４（Ａ）〜（Ｃ２））。これにより入力データＤ１をサンプリングするタイミングが、論理レベルが切り換わる直前に設定されている場合であって、サンプリングに係る位相余裕が少ない場合、この立ち上がりのタイミングに係る遅延時間の変化によっても、データを正しく処理できなくなる。

しかしながらこのような設定に係る場合でも、この補正原理に係るように休止期間にダミーデータを介挿すれば、このような立ち上がりに係る遅延時間の減少する方向への遅延時間の変化についても補正することができ、これにより例えば液晶表示装置に適用して各画素の階調を正しく補正することができる。

（２）実施例の構成
図５は、本発明の実施例に係る液晶表示装置を示すブロック図である。この液晶表示装置１１においては、この図５に示す各駆動回路が表示部１２の絶縁基板であるガラス基板上に一体に作成され、後述する水平駆動回路、タイミングジェネレータ等の駆動回路においては、低温ポリシリコンによるＴＦＴにより作成される。

ここで表示部１２は、液晶セルと、この液晶セルのスイッチング素子であるＴＦＴと、保持容量とにより各画素が形成され、この各画素をマトリックス状に配置して矩形形状により形成される。

垂直駆動回路１３は、タイミングジェネレータ１４から出力される各種タイミング信号により、この表示部１２のゲート線を駆動し、これによりライン単位で表示部１２に設けられた画素を順次選択する。水平駆動回路１５Ｏ及び１５Ｅは、それぞれ表示部１２の上下に設けられ、シリアルパラレル（ＳＰ）変換回路１６から出力される奇数列及び偶数列の階調データＤｏｄ及びＤｅｖを順次循環的にラッチした後、各ラッチ出力をディジタルアナログ変換処理し、その結果得られる駆動信号により表示部１２の各信号線を駆動する。これにより水平駆動回路１５Ｏ及び１５Ｅは、それぞれ表示部１２の奇数列及び偶数列の信号線を駆動し、垂直駆動回路１３で選択された各画素を階調データＤｏｄ及びＤｅｖに応じた階調に設定する。

タイミングジェネレータ１４は、この液晶表示装置１１の上位の装置から供給される各種基準信号より、この液晶表示装置１１の動作に必要な各種タイミング信号を生成して出力する。シリアルパラレル変換回路１６は、この液晶表示装置１１の上位の装置から出力される階調データＤ１を奇数列及び偶数列の階調データＤｏｄ及びＤｅｖに分離して出力する。ここで階調データＤ１は、各画素の階調を示すデータであり、表示部１２の画素の配列に対応する赤色、青色、緑色の色データのラスタ走査順の連続によるビデオデータにより形成されるようになされている。

図６は、このシリアルパラレル変換回路１６を関連する構成を共に示すブロック図である。このシリアルパラレル変換回路１６は、０〜３〔Ｖ〕による階調データＤ１の振幅をレベルシフタ２１により０〜６〔Ｖ〕の振幅に変換した後、ラッチ回路２２、２３により交互にラッチして奇数列及び偶数列の階調データＤｏｄ及びＤｅｖに分離し、ダウンコンバータ２４、２５により元の振幅に戻して出力する。これによりシリアルパラレル変換回路１６は、レベルシフタ２１によるレベルシフトにより階調データＤ１の振幅を拡大して処理して、高転送レートによる階調データＤ１を確実に２系統の階調データに分離するようになされている。

この階調データＤ１に係る処理において、シリアルパラレル変換回路１６は、レベルシフタ２１の出力段にオア回路２７が設けられ、このオア回路２７により階調データＤ１の水平ブランキング期間で、階調データＤ１にダミーデータＤＤが介挿される。これによりこの液晶表示装置１１では、階調データＤ１が長時間Ｌレベルに保持されることによる遅延時間の変化を防止し、続くラッチ回路２２、２３において、正しく階調データＤ１をラッチできるようになされている。なおこの液晶表示装置１１では、レベルシフタ２１で発生する遅延時間の変化だけでは、誤って階調データＤ１をラッチしないことにより、このようにレベルシフタ２１の出力段において、ダミーデータＤＤを介挿するようになされている。

このためタイミングジェネレータ（ＴＧ）１４においては、各水平ブランキングの期間の間で信号レベルが立ち上がるリセットパルスＨＤｒｓｔを出力してオア回路２７に供給するようになされている。

図７は、ラッチ回路２２を示す接続図である。ラッチ回路２２及び２３においては、ラッチのタイミングを制御するサンプリングパルスｓｐ及びｘｓｐがそれぞれタイミングジェネレータ１４から供給される点を除いて同一に構成されることにより、以下においては、ラッチ回路２２についてのみ構成を説明し、ラッチ回路２３については説明を省略する。またリセットパルスｒｓｔに係る処理については、記載を省略して示す。

このラッチ回路２２においては、サンプリングパルスｓｐをインバータ３１に入力し、このサンプリングパルスｓｐの反転信号を生成する。ラッチ回路２２は、このサンプリングパルスｓｐによりオン状態に切り換わるＰチャンネルＭＯＳ（以下、ＰＭＯＳと呼ぶ）トランジスタＱ１、インバータ３１より出力されるラッチパルスｓｐの反転信号によりオン状態に切り換わるＮチャンネルＭＯＳ（以下、ＮＭＯＳと呼ぶ）トランジスタＱ２によりそれぞれ正側及び負側電源ＶＤＤ及びＶＳＳに接続されてなるインバータ３２に階調データＤ１が入力される。またそれぞれサンプリングパルスｓｐの反転信号によりオン状態に切り換わるＰチャンネルＭＯＳトランジスタＱ３、サンプリングパルスｓｐによりオン状態に切り換わるＮチャンネルＭＯＳトランジスタＱ４により正側及び負側電源ＶＤＤ及びＶＳＳに接続されてなるインバータ３３の出力と、インバータ３２の出力とが接続され、これらインバータ３３、３２の出力が、インバータ３３と入力を共通に接続してなるインバータ３４に接続される。これによりラッチ回路２２は、ラッチセルを構成し、サンプリングパルスｓｐにより階調データＤ１をラッチするようになされている。

またラッチ回路２２においては、それぞれサンプリングパルスｓｐの反転信号によりオン状態に切り換わるＰチャンネルＭＯＳトランジスタＱ５、サンプリングパルスｓｐによりオン状態に切り換わるＮチャンネルＭＯＳトランジスタＱ６により正側及び負側電源ＶＤＤ及びＶＳＳに接続されてなるインバータ３５にインバータ３４の出力が供給される。またサンプリングパルスｓｐによりオン状態に切り換わるＰチャンネルＭＯＳトランジスタＱ７、サンプリングパルスｓｐの反転信号によりオン状態に切り換わるＮチャンネルＭＯＳトランジスタＱ８によりそれぞれ正側及び負側電源ＶＤＤ及びＶＳＳに接続されてなるインバータ３６の出力と、インバータ３５の出力とが接続され、これらインバータ３５、３６の出力が、インバータ３６と入力を共通に接続してなるインバータ３７の出力に接続される。ラッチ回路２２は、このインバータ３７の出力がバッファ３８を介して出力される。これによりラッチ回路２２は、階調データＤ１をそれぞれ奇数列及び偶数列により分離してなる振幅０〜６〔Ｖ〕の階調データＤｏｄ１及びＤｅｖ１を出力するようになされている。

図８は、ダウンコンバータ２４を示す接続図である。ダウンコンバータ２４、２５は、処理対象のデータが異なる点を除いて同一に構成されることにより、以下においては、ダウンコンバータ２４についてのみ構成を説明し、ダウンコンバータ２５については説明を省略する。

このダウンコンバータ２４は、６〔Ｖ〕の正側電源ＶＤＤ２及び０〔Ｖ〕の負側電源ＶＳＳにより動作するインバータ４１、このインバータ４１の負側レベルを−３〔Ｖ〕に立ち下げるレベルシフタ４２、６〔Ｖ〕の正側電源ＶＤＤ２及び−３〔Ｖ〕の負側電源ＶＳＳ２により動作してこのレベルシフタ４２の出力のバッファリングして出力するインバータ４３及び４４の直列回路、３〔Ｖ〕の正側電源ＶＤＤ１及び０〔Ｖ〕の負側電源ＶＳＳにより動作してインバータ４４の出力の反転信号を出力するインバータ４５により構成され、これらにより奇数列及び偶数列の階調データＤｏｄ及びＤｅｖを元の振幅により出力する。

具体的に、レベルシフタ４２は、ＰチャンネルＭＯＳトランジスタＱ１１、ＮチャンネルＭＯＳトランジスタＱ１２の直列回路、ＰチャンネルＭＯＳトランジスタＱ１３、ＮチャンネルＭＯＳトランジスタＱ１４の直列回路がそれぞれ６〔Ｖ〕の正側電源ＶＤＤ２、−３〔Ｖ〕の負側電源ＶＳＳ２に接続されて、ＰチャンネルＭＯＳトランジスタＱ１１及びＱ１３のドレイン出力がそれぞれＮチャンネルＭＯＳトランジスタＱ１４及びＱ１２のゲートに接続される。またインバータ４１の出力が、直接ＰチャンネルＭＯＳトランジスタＱ１１に入力され、またインバータ４７を介して他方のＰチャンネルＭＯＳトランジスタＱ１３に入力される。レベルシフタ４２は、ＰチャンネルＭＯＳトランジスタＱ１３のドレイン出力をバッファ４８を介して出力し、これにより階調データＤｏｄ１及びＤｅｖ１をレベルシフトさせて出力するようになされている。

（３）実施例の動作
以上の構成において、この液晶表示装置１１では（図５）、ラスタ走査順に入力される階調データＤ１が、シリアルパラレル変換回路１６により偶数列及び奇数列の階調データＤｏｄ及びＤｅｖに分離され、この偶数列及び奇数列の階調データＤｏｄ及びＤｅｖにより水平駆動回路１５Ｏ及び１５Ｅでそれぞれ表示部１２の偶数列及び奇数列の信号線が駆動される。またこの階調データＤ１に対応するタイミング信号により垂直駆動回路１３で表示部１２のゲート線を駆動することにより、このようにして水平駆動回路１５Ｏ及び１５Ｅで信号線が駆動されてなる表示部１２の画素がライン単位で順次選択され、これらにより配線パターンを効率良くレイアウトして高精細に画素を配置してなる表示部１２に階調データＤ１による画像が表示される。

液晶表示装置１１においては、この階調データＤ１を２系統の階調データＤｏｄ及びＤｅｖに分離する際に（図６）、レベルシフタ２１により階調データＤ１の振幅が拡大されて２系統のデータに分離され、これにより表示部１２の解像度に対応した高転送レートによる階調データＤ１が確実に２系統の階調データＤｏｄ及びＤｅｖに分離される。

この処理において、この液晶表示装置１１では、ラッチ回路２２、２３で交互に階調データＤ１をラッチして２系統の階調データＤｏｄ及びＤｅｖに分離することにより、またこのシリアルパラレル変換回路１６を含む駆動回路が表示部１２の絶縁基板であるガラス基板上に一体に形成されて、低温ポリシリコンにより作成されていることにより、階調データの各ビットが長時間、Ｌレベルに保持されると、続く論理レベルの立ち上がりの後の立ち下がりで遅延時間が大きくなり、これによりラッチ回路２２、２３で正しく階調データＤ１をラッチできなくなる。またこのような論理レベルの立ち上がりにおいては、これとは逆に、遅延時間が短くなり、この場合も、条件によってはラッチ回路２２、２３で正しく階調データＤ１をラッチできなくなる。

このためこの実施例では、レベルシフタ２１の出力段に設けられたオア回路２７により、このように一定の周期で、一定期間の間、一定の論理レベルに保持される休止期間を有する入力データである階調データに対して、この休止期間である水平ブランキング期間の間の所定のタイミングで、この一定の論理レベルとは逆の論理レベルによるダミーデータＤＤが階調データＤ１に介挿される（図２及び図３）。

その結果、この液晶表示装置１１では、何らダミーデータＤＤを介挿しない場合に比して、水平ブランキング期間に続く論理レベルの立ち上がりにおいて、遅延時間の変化を解消し得、他のデユーティー比５０〔％〕により論理レベルが反転している期間と同様の遅延時間を確保することができる。これによりこの実施例では、ＴＦＴ等による論理回路において遅延時間の変化を有効に回避することができる。またビデオデータのデータ処理回路である液晶表示装置において、このような遅延時間の変化による誤った階調による表示を有効に回避することができる。

すなわちこれにより液晶表示装置１１では、垂直ブランキングに続く論理レベルの立ち上がりに関して、ラッチ回路２２、２３に入力する階調データＤ１の切り換わりに係る遅延時間の変化を補正し得、これによりラッチ回路２２、２３において、有効映像期間における場合と同様のタイミングにより階調データＤ１をサンプリングして２系統の階調データＤｏｄ及びＤｅｖに正しく分離することができる。従って垂直ブランキング期間ＶＢＬの立ち上がりに対応する画素を正しい階調により表示することができる。また黒レベルが数ライン連続して白レベルに立ち上がるような場合、さらには複数ビットの特定ビットが数ライン連続してＬレベルに保持されて立ち上がるような場合でも、正しく入力データＤ１をラッチし得、これにより液晶表示装置に適用して各画素の階調を正しく表示することができる。

なおこのような遅延時間に係る補正にあっては、水平駆動回路１５Ｏ及び１５Ｅにおけるラッチの処理においても、各ラッチ処理における時間軸方向のマージンを拡大することができ、これによってもこの液晶表示装置１１では、安定に動作して所望する画像を確実に表示できるようになされている。

（４）実施例の効果
以上の構成によれば、入力データである階調データＤ１にダミーデータＤＤを介挿して階調データＤ１の論理レベルを強制的に切り換えることにより、ＴＦＴによる論理回路において遅延時間の変化を有効に回避することができる。これによりビデオデータの処理に適用してビデオデータを正しく処理し得、液晶表示装置においては、正しい階調により所望する画像を表示することができる。

またビデオデータである階調データの処理において、水平ブランキング期間でダミーデータＤＤを介挿することにより、垂直ブランキング期間の直後における論理レベルの立ち上がり、数ラインの期間の間、論理レベルが立ち下がった直後の論理レベルの立ち上がり等において、遅延時間の変化を補正して正しくビデオデータを処理することができる。

ところで上述の実施例１においては、休止期間にダミーデータを介挿すれば、ＴＦＴ等の論理回路における遅延時間の変化を防止することができるとの知見に基づき、水平ブランキング期間にダミーデータを介挿し、水平ブランキング期間に続く論理レベルの立ち下がりに係る遅延時間の増大を防止するようにしたものである。

これに対して上述の遅延時間補正原理で述べたように、ＴＦＴの論理回路における論理レベルの立ち上がりにおいては、このような論理レベルの立ち下がりとは逆に、直前で、一定期間、入力データの論理レベルが一定値に保持されると遅延時間が減少し、休止期間にダミーデータを介挿する構成にあっては、このような遅延時間の減少に係る遅延時間の変動についても防止することができる。

これらの認識に基づいて実施例１に係る構成による効果を改めて検証すべく、図６の構成においてリセットパルスＨＤｒｓｔの供給を中止することによりダミーデータの介挿を中止し、黒色に縁取りして正方形形状により白色を表示したところ、図９において矢印Ａにより示すように、この正方形形状による白色の領域が走査開始端側で水平方向に１画素分飛び出して表示された。

またこの状態で、サンプリングパルスｓｐをトリガにしてオア回路２７の出力データＤ２７を詳細に波形観測したところ、この水平方向に１画素分、飛び出してなる箇所では、論理レベルの立ち上がるタイミングが進み、これにより本来、論理レベルがＬレベルによりラッチされるべき直前画素が、続く画素の論理Ｈレベルによりラッチされていることが判った。

しかしてこのことから、入力データＤ１を切り換えて波形観測したところ、図１０に示すように、長期間、入力データの論理レベルが一定値に保持された場合、続く画素ｊ＋１に対応する論理レベルの立ち上がりにおいては、その立ち上がりのタイミングだけが進み、立ち下がりのタイミングにあっては、何ら変化していないことが確認された（図１０（Ｂ１）〜（Ｃ２））。なおこの図１０において、符号２ｓｐは（図１０（Ａ））、ラッチ２回路２、２３に入力されるラッチパルスｓｐ、ｘｓｐの２倍の周期によるこれらラッチパルスｓｐ、ｘｓｐの生成基準信号である。

これにより図６に示す構成にあっては、休止期間にダミーデータを介挿してＴＦＴの論理回路における遅延時間の変化を防止する構成ではあるものの、この遅延時間の変化が論理レベルの立ち下がりに係る遅延時間の増大によるものではなく、論理レベルの立ち上がりに係る遅延時間の減少によるものであることが判った。

これによりこの実施例によれば、遅延時間補正原理で述べたように、論理レベルの立ち上がりに係る遅延時間の減少による遅延時間の変化についても、確実に防止できることを確認することができた。

なお上述の実施例においては、レベルシフタの出力段でダミーデータを介挿する場合について述べたが、本発明はこれに限らず、さらに高速度で階調データを処理する場合に、レベルシフタにおける遅延時間の変化まで問題となる場合には、レベルシフタの入力側でダミーデータを介挿するようにしてもよい。

また上述の実施例においては、水平ブランキング期間にダミーパルスを介挿する場合について述べたが、本発明はこれに限らず、必要に応じて垂直ブランキング期間に介挿するようにしてもよい。

また上述の実施例においては、本発明を液晶表示装置に適用して階調データの処理において遅延時間を補正する場合について述べたが、本発明はこれに限らず、種々のビデオデータの処理回路に広く適用することができる。

また上述の実施例においては、本発明をビデオデータの処理回路に適用した場合について述べたが、本発明はこれに限らず、種々のデータ処理回路において、遅延時間を補正する場合に広く適用することができる。

また上述の実施例においては、低温ポリシリコンによる能動素子による液晶表示装置に本発明を適用する場合について述べたが、本発明はこれに限らず、高温ポリシリコンによる能動素子による液晶表示装置、ＣＧＳ（Continuous Grain Silicon）による能動素子による液晶表示装置等、各種の液晶表示装置、さらにはＥＬ（Electro Luminescence）表示装置等、種々のフラットディスプレイ装置、さらには種々の論理回路に広く適用することができる。

本発明は、例えば絶縁基板上に駆動回路を一体に形成した液晶表示装置に適用することができる。

本発明に係る遅延時間の補正原理の説明に供するブロック図である。 図１に係る補正原理の説明に供するタイミングチャートである。 垂直ブランキング期間と遅延時間との関係を示すタイミングチャートである。 遅延時間が減少する場合について、遅延時間の変化の説明に供するタイミングチャートである。 本発明の実施例１に係る液晶表示装置を示すブロック図である。 図５の液晶表示装置におけるシリアルパラレル変換回路を周辺構成と共に示すブロック図である。 図６のシリアルパラレル変換回路におけるラッチ回路を示す接続図である。 図６のシリアルパラレル変換回路におけるダウンコンバータを示す接続図である。 実施例２に係る遅延時間の変化の説明に供する略線図である。 図９の遅延時間の変化の説明に供するタイミングチャートである。 遅延時間の変化の説明に供するブロック図である。 遅延時間の変化の説明に供するタイミングチャートである。 垂直ブランキング期間と遅延時間との関係を示すタイミングチャートである。

符号の説明

１、２１、４２……レベルシフタ、４、２７……オア回路、１１……液晶表示装置、１２……表示部、１４……タイミングジェネレータ、１５Ｏ、１５Ｅ……水平駆動回路、２２、２３……ラッチ回路、２４、２５……ダウンコンバータ

Claims (9)

1. 一定の周期で、一定期間の間、一定の論理レベルに保持される休止期間を有する入力データをレベルシフタにより増幅し、ラッチ回路でラッチ処理するデータ処理回路に対して、
   前記休止期間の間の所定のタイミングで、前記入力データに前記一定の論理レベルとは逆の論理レベルによるダミーデータを介挿する
   ことを特徴とする遅延時間補正回路。
2. 前記ダミーデータを介挿する箇所が、前記レベルシフタの入力段又は出力段である
   ことを特徴とする請求項１に記載の遅延時間補正回路。
3. 一定の周期で、一定期間の間、一定の論理レベルに保持される休止期間を有する入力データをレベルシフタにより増幅し、ラッチ回路でラッチ処理するデータ処理回路において、
   前記休止期間の間の所定のタイミングで、前記入力データに前記一定の論理レベルとは逆の論理レベルによるダミーデータを介挿する
   ことを特徴とするデータ処理回路。
4. 前記入力データがビデオデータであり、
   前記休止期間が、水平ブランキング期間又は垂直ブランキング期間である
   ことを特徴とする請求項３に記載のデータ処理回路。
5. 前記ダミーデータを介挿する箇所が、前記レベルシフタの入力段又は出力段である
   ことを特徴とする請求項３に記載のデータ処理回路。
6. マトリックス状に画素を配置してなる表示部と、
   前記表示部の画素をゲート線により順次選択する垂直駆動回路と、
   前記画素の階調を示す階調データを順次サンプリングしてアナログ信号に変換し、前記表示部の信号線を前記アナログ信号により駆動することにより、前記ゲート線により選択された画素を駆動する水平駆動回路とを一体に基板上に形成してなるフラットディスプレイ装置において、
   前記階調データをレベルシフタにより増幅し、ラッチ回路でラッチ処理して前記階調データをサンプリングし、
   前記階調データの水平ブランキング期間の間の所定のタイミングで、前記階調データに前記水平ブランキング期間の論理レベルとは逆の論理レベルによるダミーデータを介挿する
   ことを特徴とするフラットディスプレイ装置。
7. 前記ダミーデータを介挿する箇所が、前記レベルシフタの入力段又は出力段である
   ことを特徴とする請求項６に記載のフラットディスプレイ装置。
8. 低温ポリシリコンにより前記階調データを処理する能動素子が形成されてなる
   ことを特徴とする請求項６に記載のフラットディスプレイ装置。
9. ＣＧＳにより前記階調データを処理する能動素子が形成されてなる
   ことを特徴とする請求項６に記載のフラットディスプレイ装置。

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